CN112750855A - 磁性存储器件、磁性存储器及其形成方法 - Google Patents

磁性存储器件、磁性存储器及其形成方法 Download PDF

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Abstract

一种磁性存储器件包括：磁性隧道结(MTJ)堆叠；自旋轨道力矩(SOT)感应配线，设置在MTJ堆叠之上；第一端子，耦合到SOT感应配线的第一端；第二端子，耦合到SOT感应配线的第二端；以及共享选择器层，耦合到第一端子。

Description

磁性存储器件、磁性存储器及其形成方法
技术领域
本发明实施例是涉及磁性存储器件、磁性存储器及其形成方法。
背景技术
磁性随机存取存储器(magnetic random access memory，MRAM)提供 与易失性静态随机存取存储器(volatile static random access memory，SRAM) 相当的性能以及与易失性动态随机存取存储器(volatile dynamic random access memory，DRAM)相当的密度且具有更低的功耗。与非易失性存储 器(non-volatile memory，NVM)闪存相比，MRAM提供快得多的存取时 间且随时间的推移遭受最小的劣化，而闪存可仅被重写有限的次数。MRAM 的一种类型是自旋转移力矩磁性随机存取存储器(spin transfer torque magneticrandom access memory，STT-MRAM)。STT-MRAM利用磁性隧道 结(magnetic tunnelingjunction，MTJ)，所述磁性隧道结至少部分是由通过 MTJ驱动的电流进行写入。另一种类型的MRAM是自旋轨道力矩MRAM (spin orbit torque MRAM，SOT-MRAM)，它一般来说需要比STT-MRAM 低的开关电流。
发明内容
一个实施例是磁性存储器件，所述磁性存储器件包括第一磁性隧道结 (MTJ)堆叠。所述磁性存储器件还包括：第一自旋轨道力矩(SOT)感应 配线，设置在所述第一MTJ堆叠之上。所述器件还包括：第一导电线，耦 合到所述第一SOT感应配线的第一端。所述器件还包括：第二导电线，耦 合到所述第一SOT感应配线的第二端。所述器件还包括：选择器层，耦合 到所述第一导电线。所述器件还包括：第二SOT感应配线，设置在第二 MTJ堆叠之上，所述选择器层耦合到与所述第二SOT感应配线耦合的第三 导电线。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注 意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使 论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是根据一些实施例的SOT-MRAM单元的示意图。
图2是根据一些实施例的SOT-MRAM单元的示意图。
图3到图4是根据一些实施例的SOT-MRAM器件的示意图。
图5是根据一些实施例的SOT-MRAM器件的电路图。
图6到图7是根据一些实施例的SOT-MRAM单元的示意图。
图8是根据一些实施例的SOT-MRAM器件的电路图。
图9到图10是根据一些实施例的SOT-MRAM单元的示意图。
图11是根据一些实施例的SOT-MRAM器件的电路图。
图12到图13是根据一些实施例的SOT-MRAM器件的示意图。
图14是根据一些实施例的SOT-MRAM器件的电路图。
图15到图16是根据一些实施例的SOT-MRAM器件的示意图。
图17是根据一些实施例的SOT-MRAM器件的电路图。
图18到图19是根据一些实施例的SOT-MRAM器件的示意图。
图20到图24、图25A到图25G、图26到图27、图28A到图28D、 图29A到图29B、图30A到图30C、图31到图32、图33A到图33F、以 及图34示出根据一些实施例的形成SOT-MRAM器件的中间步骤。
图35及图36示出根据一些实施例的SOT-MRAM单元的操作。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同的实施例或 实例。以下阐述组件及布置的具体实例以简化本公开。当然，这些仅为实 例而非旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征 之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实 施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使 得所述第一特征与所述第二特征可不直接接触的实施例。另外，本公开可 能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及 清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在... 下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)” 等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件 或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器 件在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其 他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。另 外，用语“由…制成(made of)”可意指“包括(comprising)”或“由…组成(consisting of)”。此外，在以下制作工艺中，在所述操作中/之间可能存在 一个或多个附加操作，且可改变操作的次序。在本公开中，短语“A、B及C 中的一者”意指“A、B和/或C”(A、B、C、A及B、A及C、B及C、或者 A、B及C)，且除非另外阐述，否则并非意指A中的一个元素、B中的一 个元素及C中的一个元素。可在其他实施例中采用针对一个实施例阐述的 材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。
实施例结合SOT-MRAM器件使用共享选择器来控制MRAM膜堆叠的 自旋及有效电阻。对于每一SOT-MRAM单元，共享选择器能够比专用选择 器容易制造。另外，利用共享选择器会提供降低的复杂性且可提供更小的 占用面积(foot print)。
自旋力矩转移磁性随机存取存储器(STT-MRAM)是用于互补金属氧 化物半导体(complementary metal-oxide-semiconductor，CMOS)集成电路 (integrated circuit，IC)的下一代存储技术中的一者。然而，这种快速存取 应用(例如低级高速缓存(low-levelcache))要求快的速度且写入速度比读 取速度慢得多。中央处理器(central processingunit，CPU)和/或微控制器 (microcontroller，MCU)的高速缓存应用附加地要求低功耗。然而，在写 入操作期间，STT-MRAM耗费相当大的电流来改变磁化状态。STT-MRAM 单元一般来说包括磁性隧道结(MTJ)膜堆叠，所述磁性隧道结(MTJ)膜 堆叠具有自由磁性层、参考或钉扎磁性层及由非磁性材料(例如，MgO) 制成的隧道障壁层(tunnel barrier layer)。磁性层的磁化可位于平面内或者 垂直于平面。自由层是具有两个能量相等的磁性状态的磁性层，且自由层 中的磁化与参考层的磁化平行或反平行(antiparallel)。通过施加垂直于MTJ 膜堆叠的电流，可改变自由磁性层的磁取向(magnetic orientation)(矩 (moment))，从而将数据写入到STT-MRAM单元。
相反，自旋轨道转移(或自旋轨道力矩)(SOT)磁性开关有可能在写 入电流及速度方面提供数量级(order-of-magnitude)的改进。SOT在高速 度、低功耗存储器高速缓存方面有着广阔的应用前景。
在SOT-MRAM中，自由磁性层的磁矩是使用与MTJ膜堆叠平行流动 的电流引起的自旋轨道相互作用效应进行切换。自由磁性层的磁矩仅使用 自旋轨道相互作用效应进行切换，或者自由磁性层的磁矩使用效应的组合 进行切换。然而，SOT器件结构是三端子器件且一般来说需要两个开关晶 体管(2T1R(两个晶体管-一个电阻器)结构)，且因此SOT-MRAM具有 低单元密度。
在本公开中，提供一种1T1S1R(一个晶体管、一个选择器、以及一个 电阻器或MTJ)SOT-MRAM设计，所述1T1S1R SOT-MRAM设计可减小 器件占用面积(单元大小)、减小磁阻、且增大单元密度。此外，实施例 SOT-MRAM设计提供简化的制造技术，所述简化的制造技术包括简化设计 并节省成本及制造工艺的共享选择器。共享选择器的使用也允许更宽的制 造公差(manufacturing tolerance)。
图1示出根据本公开实施例的SOT-MRAM单元90(参见图2)的 SOT-MRAM功能元件的示意图。这些元件包括SOT感应配线层15及MTJ 膜堆叠100，其中SOT感应配线层用作自旋轨道相互作用有源层。MTJ膜 堆叠100包括设置在SOT感应配线层15下方的自由层20、设置在自由层 20下方的障壁层30、以及设置在障壁层30下方的参考层40。在一些实施 例中，在SOT感应配线层15与自由层20之间设置有用作保持层(keeper layer)的界面层50。此外，MTJ膜堆叠100包括设置在参考层40下方的合 成反铁磁(Synthetic Anti-Ferromagnetic，SAF)层60。在一些实施例中， 在MTJ膜堆叠100下方设置有底部电极80。在一些实施例中，在底部电极 80上形成有晶种层70。在一些实施例中，在参考层40与SAF层60之间设 置有间隔件层45。此外，在一些实施例中，SOT感应配线层15包括设置在 主SOT感应配线层10上的顶部导电层5，例如顶部电极。底部电极80(及 晶种层70)被阐述为与MTJ膜堆叠100分开，然而，可将底部电极80和/ 或晶种层70适当地认为是MTJ膜堆叠100的一部分。
自由层20的磁矩是使用自旋轨道相互作用效应进行切换。在一些实施 例中，仅使用自旋轨道相互作用效应来切换自由层20的磁矩。在其他实施 例中，自由层20的磁矩使用效应的组合进行切换。举例来说，自由层20 的磁矩使用自旋转移力矩作为主效应进行切换，自旋转移力矩可由自旋轨 道相互作用引起的力矩来辅助。在其他实施例中，主要切换机制是由自旋 轨道相互作用引起的力矩。在此种实施例中，包括但并不仅限于自旋转移力矩的另一效应可辅助切换。
SOT感应配线层15可包括顶部导电层5及主SOT感应配线层10。顶 部导电层5是包括一层或多层Ta、TiN、TaN、Ru、Au及Al的电极。在其 中MTJ膜堆叠100被倒置的实施例中，SOT感应配线层15也被倒置且位 于MTJ膜堆叠100之下，使得顶部导电层5变成底部导电层。在一些实施 例中，可省略顶部导电层5。
主SOT感应配线层10是自旋轨道有源层，所述自旋轨道有源层具有 强的自旋轨道相互作用且可用于对自由层20的磁矩进行切换。主SOT感应 配线层10用于产生自旋轨道磁场H。更具体来说，通过主SOT感应配线层 10在平面中被驱动的电流及伴随的自旋轨道相互作用可产生自旋轨道磁场 H。此自旋轨道磁场H等于磁化时的自旋轨道力矩T，其中在磁性自由层 20中T＝–γ[M×H]。力矩及磁场因此可互换地被称为自旋轨道场及自旋轨道 力矩。这反映出自旋轨道相互作用是自旋轨道力矩及自旋轨道场的起源。 由于在主SOT感应配线层10中的平面中被驱动的电流及自旋轨道相互作 用，会出现自旋轨道力矩。相反，自旋转移力矩是由于流过自由层20、障 壁层30及参考层40的垂直于平面的电流而出现，所述旋转移力矩将自旋 极化的电荷载流子注入到自由层20中。自旋轨道力矩T可使自由层20的磁矩从其平行于易轴(easy axis)的平衡状态快速偏斜。自旋轨道力矩T可 与类似最大幅度的常规STT力矩相比相当快地使自由层20的磁化倾斜。在 一些实施例中，可使用自旋轨道力矩来完成切换。在其他实施例中，可使 用另一机制(例如自旋转移)来完成切换。所产生的自旋轨道场/自旋轨道 力矩可因此用于切换自由层20的磁矩。
在一些实施例中，主SOT感应配线层10的相互作用包括自旋霍尔效 应(spin Halleffect)。对于自旋霍尔效应，在主SOT感应配线层10的平面 中驱动电流Je(即，平面(实质上图1中的X-Y平面)中的电流)。换句话 说，电流Je被驱动成与包括主SOT感应配线层10及自由层20的膜的堆叠 方向垂直(即，与表面的法线(图1中的Z方向)垂直)。具有与电流的方向垂直及与表面的法线(Z方向)垂直的特定取向的自旋的电荷载流子累积 在主SOT感应配线层10的表面处。这些自旋极化载流子中的大部分扩散到 自由层20中。这种扩散在自由层20的磁化时会产生力矩T。如上所述，由 于磁化时的力矩等于磁化时的有效磁场，因此自旋累积等效地在自由层20 上产生场H。自旋霍尔效应的自旋轨道场是自由层20的自旋轨道极化与磁 矩的叉积。这样一来，力矩的量级与平面中的电流Je密度及载流子的自旋 极化成比例。当由自旋霍尔效应引起的极化与自由层20的易轴平行时，可 使用自旋霍尔效应对图1中所示的磁性堆叠层进行切换。为了获得自旋轨 道力矩T，通过主SOT感应配线层10在平面中驱动电流脉冲。所得的自旋 轨道力矩T会抵消阻尼力矩，这使得自由层20的磁化以类似于传统STT 切换的方式进行切换。
主SOT感应配线层10是引起与自由层20的强的自旋轨道相互作用的 自旋轨道有源层。在一些实施例中，主SOT感应配线层10包含一种或多种 重金属或由重金属掺杂的材料。在某些实施例中，Pt、α-W、β-W、β-Ta、 AuPt、W3Ta、BixSey、BiSeTe、其多层、其合金、类似材料、或其组合用于 主SOT感应配线层10的材料。在一些实施例中，主SOT感应配线层10 的厚度可处于约1nm到20nm之间，例如约5nm到15nm之间(例如约5 nm)。在一些实施例中，由例如IrMn制成的反铁磁层设置在主SOT感应配 线层10与顶部导电层5之间。在一些实施例中，可针对主SOT感应配线层 10的组成或其他特性对主SOT感应配线层10的厚度进行优化。举例来说， 使用较厚的主SOT感应配线层10可增加所产生的自旋极化电流，但是自旋 扩散也可降低较厚的主SOT感应配线层10的效率。主SOT感应配线层10 中的自旋扩散量可根据主SOT感应配线层10的材料的自旋扩散长度而定。 以这种方式，对于给定的应用及用于主SOT感应配线层10的给定材料，可 选择主SOT感应配线层10的厚度来使SOT-MRAM单元90(参见图2)的 性能最大化。
自由层20是具有可切换的磁矩的数据存储层。在SOT-MRAM单元90 的MTJ膜堆叠100内，自由层20充当状态保持层，且其磁性状态会决定 SOT-MRAM单元90的状态。举例来说，自由层20的磁矩是可控的(例如， 通过控制在SOT感应配线层15中流动的电流)，且通过以这种方式控制自 由层20的磁矩，可将SOT-MRAM单元90的电阻置于高电阻状态或低电阻状态。SOT-MRAM单元90是处于高电阻状态还是低电阻状态根据自由层 20的自旋极化及参考层40的自旋极化(参考层40的更多细节参见下文) 的相对取向而定。
自由层20可由例如以下一种或多种铁磁材料形成：钴铁硼(CoFeB)、 钴/钯(CoPd)、钴铁(CoFe)、钴铁硼钨(CoFeBW)、镍铁(NiFe)、Ru、 其合金、类似材料、或其组合。自由层20可包括多层不同的材料，例如在 两层CoFeB之间的Ru层，但是也可使用其他的层或材料的配置。在一些 实施例中，自由层20的材料包括被沉积成具有特定结晶取向(例如(100) 取向)的结晶材料。自由层20的厚度可处于约0.4nm与约4nm之间。在 一些实施例中，具有面内磁各向异性(in-plane magnetic anisotropy，IMA) 的自由层20可具有处于约1.3nm与约4nm之间的厚度，或者具有垂直于 平面的磁各向异性(perpendicular-to-planemagnetic anisotropy，PMA)的自 由层20可具有处于约0.4nm与约1.3nm之间的厚度。可通过自由层20的 组成或自由层20的磁性性质确定自由层20的合适厚度。
在一些实施例中，障壁层30由例如以下一种或多种材料形成：MgO、 AlO、AlN、SrTiO3、类似材料、或其组合。在一些实施例中，障壁层30的 材料包括被沉积成具有特定结晶取向(例如(100)取向)的结晶材料。障 壁层30的材料可被沉积成具有与自由层20相同的结晶取向。在一些实施 例中，障壁层30可具有处于约0.3nm与约3nm之间(例如约1nm)的厚度。在一些情况下，对障壁层30的厚度进行控制可控制MTJ膜堆叠100 的电阻(RMTJ)。举例来说，较厚的障壁层30可增大MTJ膜堆叠100的电 阻。在一些实施例中，通过控制MTJ膜堆叠100的电阻RMTJ以匹配连接到 SOT-MRAM单元90的电路的寄生电阻，可改善SOT-MRAM单元90的性 能。在一些情况下，以这种方式匹配电阻可增大操作条件的范围，在所述 范围内可读取SOT-MRAM单元90。障壁层30可足够薄，使得电子能够隧 穿障壁层30。
参考层40是磁矩不变的第二磁性层。参考层40可由与上述自由层20 相同的任意材料制成，且可具有与自由层20相同的材料组成。在一些实施 例中，参考层40包括一层或多层磁性材料。在一些实施例中，参考层40 包括钴(Co)、铁(Fe)及硼(B)的组合(例如Co、Fe及B；Fe及B； 等等)的层。在一些实施例中，参考层40的材料包括被沉积成具有特定结 晶取向(例如(100)取向)的结晶材料。参考层40的材料可被沉积成具 有与障壁层30相同的结晶取向。在一些实施例中，参考层40的厚度介于 从约0.2nm到约2.5nm(例如约1.0nm到约1.5nm之间)的范围内。
一些实施例可包括插入在参考层40与合成反铁磁(SAF)层60(对 SAF层60的详细说明参见下文)之间的间隔件层45。间隔件层45可为反 铁磁层。在此种实施例中，间隔件层45由例如以下材料形成：Ru、W、 Mo、Ir、类似材料、或其组合。在一些实施例中，间隔件层45可具有处于 约
Figure BDA0002746838380000075
与约
Figure BDA0002746838380000076
之间的厚度。在一些实施例中，较厚的间隔件层45可用 于减少上覆层对SAF层60的晶格失配(crystalline lattice mismatch)的影响。 间隔件层45可足够薄，使得电子能够隧穿间隔件层45。
SAF层60是用于将参考层40的自旋极化方向钉扎在固定方向上的硬 偏置层。通过改变自由层20相对于参考层40的自旋极化方向，对参考层 40的自旋极化方向进行钉扎使得SOT-MRAM单元90在低电阻状态与高电 阻状态之间转换。由于自由层20形成在参考层40及SAF层60之上，因此 图2中所示的示例性MTJ膜堆叠100可被认为是“底部钉扎 (bottom-pinned)”MTJ堆叠。然而，在一些实施例中，可颠倒MTJ膜堆叠 100的层的次序且在MTJ膜堆叠100下方形成SOT感应配线层15。在此种 实施例中，由于SAF层60及参考层40形成在自由层20之上，因此这种 MTJ堆叠可被认为是“顶部钉扎(top-pinned)”MTJ堆叠。
在一些实施例中，SAF层60可包括多层不同的材料。举例来说，SAF 层60可包括一个或多个铁磁层与一个或多个非磁性层的堆叠。举例来说， SAF层60可由夹置在两个铁磁层之间的非磁性层形成或者可为交替的非磁 性层与铁磁层的堆叠。铁磁层可由例如以下材料形成：Co、Fe、Ni、CoFe、 NiFe、CoFeB、CoFeBW、其合金、类似材料、或其组合。非磁性层可由例 如以下材料形成：Cu、Ru、Ir、Pt、W、Ta、Mg、类似材料、或其组合。 在一些实施例中，SAF层60的铁磁层可具有处于约1nm与约3nm之间的 厚度。在一些实施例中，较厚的SAF层60可具有更强的反铁磁性质，或者 可具有更抗外部磁场或热波动的稳健性。在一些实施例中，SAF层60的非 磁性层可具有处于约
Figure BDA0002746838380000071
与约
Figure BDA0002746838380000072
之间的厚度。举例来说，SAF层60可 包括具有约为
Figure BDA0002746838380000073
或约
Figure BDA0002746838380000074
的厚度的Ru层，但是其他层或厚度也是可能 的。在一些实施例中，一层或多层SAF层60包括被沉积成具有特定结晶取 向(例如(111)取向)的结晶材料。在一些实施例中，SAF层60的总厚 度介于从约3nm到约10nm的范围内，例如约5nm。
在一些实施例中，晶种层70包含Ta。在一些实施例中，底部电极80 包含Ti、TiN、Ta和/或TaN。在一些实施例中，CoHf缓冲层设置在SAF 层60与底部电极80之间。
在一些实施例中，可选的界面层50可包括MgO层及Co层中的至少一 者。界面层50可减少自由层20与主SOT感应配线层10之间的磁干扰或使 所述磁干扰最小化，同时维持其磁耦合。
图2示出根据本公开实施例的SOT-MRAM单元90的示意图。在下面 的实施例中可采用针对使用相同参考编号的图1阐述的材料、配置、尺寸、 工艺和/或操作，且可省略其详细阐释。
在一些实施例中，底部电极80耦合到开关器件(例如，场效晶体管(field effecttransistor，FET))，本文中称为FET 110。在一些实施例中，底部电极 80通过一个或多个导电图案(例如通孔、配线和/或衬垫)耦合到FET 110 的漏极(或源极)，且FET的栅极耦合到字线WL 120。FET 110的源极(或 漏极)通过一个或多个导电图案(例如通孔、配线和/或衬垫)耦合到读取 位线RBL 125。
在一些实施例中，SOT感应配线层15沿垂直方向(膜堆叠方向)(Z 方向)设置在MTJ膜堆叠100之上。SOT感应配线层15的一端通过一个 或多个导电图案(例如通孔、配线和/或衬垫)耦合到选择器层140的底部。 SOT感应配线层15的另一端通过一个或多个导电图案(例如通孔、配线和 /或衬垫)耦合到源极线SL 160。在一些实施例中，源极线160耦合到电流 源电路165。选择器层140的顶部通过一个或多个导电图案(例如通孔、配 线和/或衬垫)耦合到写入字线WWL 150。
在一些实施例中，MTJ膜堆叠100被倒置，底部电极80变成顶部电极， 且SOT感应配线层15设置在MTJ膜堆叠100之上，其中主SOT感应配线 层10被插入在MTJ膜堆叠100与顶部导电层5(其现在位于底部上)之间。 在此种实施例中，配线布置可维持相同，其中FET 110的漏极(或源极) 通过一个或多个导电图案耦合到(现在的顶部)电极80。类似地，源极线SL 160可耦合到SOT感应配线层15且选择器层140也可通过一个或多个 导电图案耦合到SOT感应配线层15。以下将针对各图论述关于这些方面的 变化。
选择器层140作为开关器件工作。在写入字线WWL 150之间使用开关 器件是有益的，因为它可减少或消除来自工作中的存储单元或来自沿电阻 网络经过的其他存储单元的漏电流。由于与使用FET器件作为开关器件的 MRAM器件相比，需要一半的FET器件来控制MRAM器件，因此使用选 择器层140代替另一种类型的开关器件(例如另一种FET器件)，通过减少 所需的FET器件的数目来提供器件密度的增加。举例来说，MTJ膜堆叠100 及SOT感应配线层15的横向间隔可减少由于减少FET器件的数目而带来 的一些空间节省，然而，FET器件的数目的减少会降低功耗。另外，通过 利用SOT-MRAM单元90而不是STT-MRAM单元，功率需求更少，使得 也可减小FET 110的晶体管大小。在一些实施例中，SOT-MRAM器件的面 积大小可为可比较SRAM器件的面积大小的约20％到50％且与STT-MRAM 器件的大小约相同，同时要求更少的功率、提供更快的切换、以及更稳健 的寿命(增加的切换周期数)。本实施例通过对一组SOT-MRAM单元90 使用共享选择器层140而进一步降低制造SOT-MRAM器件的复杂性。
选择器层140在被电压偏置时工作，此使得电流流过选择器。因此， 当在源极线SL160与写入字线WWL 150之间偏置电压时，可“导通”选择 器层140。举例来说，如果选择器层140从写入字线WWL 150正偏置到源 极线SL 160，则电流Je可在一个方向上跨越SOT感应配线层15流动，从 而使得自由层20改变自旋状态。如果选择器层140从写入字线WWL 150 反向偏置到源极线SL 160，则电流Je可在相反的方向上跨越SOT感应配线 层15流动，从而使得自由层20在相反的方向上改变自旋状态。然而，如 果选择器层140未被偏置，则电流将不会跨越SOT感应配线层15流动且可 通过MTJ膜堆叠100实行读取操作。以下将更详细地论述读取操作及写入 操作。
可选择选择器层140的材料，使得当被偏置时，电子将跨越选择器层 140的最短距离流动，而不会进入邻近的SOT-MRAM单元90。换句话说， 偏置具有局部效应，使得即使选择器层140可在X-Y平面上水平地延伸到 邻近的单元，偏置也将仅在垂直方向(Z方向)上有效，以使得电子能够在 Z方向上跨越选择器层140(例如，从上通孔到下通孔或者从下通孔到上通 孔)流动。
在一些实施例中，选择器层140由包括HfOx(其中0<x≤2)的材料 制成。选择器层140可掺杂有一种或多种材料，例如Cu、Al、N、P、S、 Si、Zr、Gd、Ti、La及Te。选择器层140可被掺杂成约1016cm-3与约1018cm-3之间的浓度。在一些实施例中，掺杂剂的原子百分比可处于选择器层140 的约0.2％到约20％之间。选择器层140可具有掺杂剂的浓度梯度，使得掺 杂剂在选择器层140的顶部或底部处具有最大浓度，且随着向选择器层140 的材料中深入而降低(从最大浓度)。梯度可为线性的或可为对数的。在一 些实施例中，掺杂剂在与具有最大掺杂剂浓度的选择器层140的侧相对的 侧上可为最少的或者完全不存在。在一些实施例中，选择器层140的厚度 介于从约2nm到约20nm的范围内且在其他实施例中介于从约5nm到约 15nm的范围内，但是也可设想并使用其他尺寸。在一些实施例中，选择器 层140可包括顶部电极和/或底部电极，例如以下针对图33A到图33F所述。
已经看到掺杂的HfOx选择器层140对于用于实施例SOT-MRAM器件 的共享选择器的选择器材料表现出许多期望的性质。接通电阻约为1kΩ且 接通/关断电阻比率约为107，这意味着关断电阻约为1010kΩ。漏电流约为 10-11A。这指示当被偏置成“接通”时，选择器看起来像1kΩ电阻器，当选 择器层140两端的电压小于1V时，这使得以亚毫安为单位测量在SOT感 应配线层15两端提取的电流。当选择器层140未被偏置成“接通”(即，“关 断”)时，电阻相当高且漏电流非常低。导通斜率约为2.8mV/Dec。接通电 压根据选择器层140的厚度而定。在2nm厚时，接通电压约为0.3V，在3 nm厚时，接通电压约为0.4V，且在4nm厚时，接通电压约为0.7V。保 持电压为0.02V，且接通速度约为5ns。电流流动约为16MA/cm2且热稳 定性约为300℃。以上值应被理解为包括介于约±10％到20％的范围。
在其他实施例中，选择器层140可由其他材料制成且具有基于那些材 料的电特性。在此种实施例中，选择器层140可包括选自由以下构成的群 组的一种或多种材料：掺杂有选自由N、P、S、Si及Te构成的群组的一者 或多者的GeSe；掺杂有选自由N、P、S、Si及Te构成的群组的一者或多 者的AsGeSe；以及掺杂有选自由N、P、S、Si及Te构成的群组的一者或多者的AsGeSeSi。在某些实施例中，选择器层140是硫族化物或包含Ge、 Sb、S及Te中的一者或多者的固体电解质材料。在其他实施例中，选择器 层140由包括以下的材料制成：SiOx、TiOx、AlOx、WOx、TixNyOz、TaOx、 NbOx、或类似材料、或其合适的组合，其中x、y及z是非化学计量值。在 一些实施例中，选择器层140包含缺氧过渡金属氧化物。在一些实施例中， 选择器层140的材料是基于电化学金属化(electrochemical metallization， ECM)的选择器。在其他实施例中，选择器层140的材料是作为非晶材料 的双向阈值切换(ovonic thresholdswitching，OTS)材料。
图3、图6、图9、图12、图15及图18是根据各种实施例的SOT-MRAM 器件的一部分的示意性剖视图。可将所例示的SOT-MRAM器件的层的一些 方面展平成这些剖视图，且应理解所述层中的一些层实际上可存在于其他 截面中。图4、图7、图10、图13、图15及图19分别是图3、图6、图9、 图12、图15及图18中所示的SOT-MRAM器件的三维视图。图5、图8、 图11、图14及图16是与图3、图6、图9、图12及图15中所示的实施例 一致的各个电路图。图16的电路图也可应用于图18中所示的实施例。
可在下面的实施例中采用针对图1及图2阐述的材料、配置、尺寸、 工艺和/或操作，且可省略其详细阐释。一般来说参照图3、图6、图9、图 12、图15及图18，在一些实施例中，SOT-MRAM器件包括具有多配线层 结构的分层式结构(layered structure)。在一些实施例中，多配线层结构包 括：“Mx”(x＝0、1、2、3、…)金属配线层，位于设置在衬底之上的相应 层级处；以及“Vy”(y＝0、1、2、3、…)通孔(接触件)，将所述My金 属配线层连接到所述My+1金属配线层。金属配线层包括嵌置在介电材料 层中的金属线。通孔包括嵌置在层间介电(interlayer dielectric，ILD)材料 中的导电插塞，层间介电材料将相邻的金属配线层隔开。出于例示及标记 的目的，以“A”结尾的元件对应于x＝0、y＝0层级，以“B”结尾的元件对应于 x＝1、y＝1层级，以“C”结尾的元件对应于x＝3、y＝3层级，等等。在一些实 施例中，偶数金属配线层在一个方向(例如，X)上延伸且奇数金属配线层 在与一个方向交叉的另一方向(例如，Y)上延伸。在一些实施例中，金属 配线的间距一般来说可随着层级的增加而增加。举例来说，层级M3与M4 中的金属配线间距可相同，并且M5或更高层级中的金属配线的间距可相同 且可大于M3与M4中的金属配线的间距。
在一些实施例中，金属配线及通孔由以下中的一种或多种制成：铝、 钴、铜、铜合金、钨、钛、氮化钛、钽、氮化钽、其合金、类似材料、或 其组合。通孔还可包括环绕通孔侧的障壁或粘合材料层且由一层或多层以 下材料形成：钛、氮化钛、钽、氮化钽、氮化钨、钌、铑、铂、其他贵金 属、其他难熔金属、它们的氮化物、这些材料的组合等。
在一些实施例中，ILD层由包括例如以下的任意合适的介电材料形成： 氮化物(例如氮化硅)、氧化物(例如氧化硅)、SiOC及SiOCN、SiCN、磷 硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass， BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、 类似材料、或其组合。
接触插塞118通过介电层104将FET 110的源极区112S或漏极区112D 连接到M0金属配线层(例如，导电线130A)。位线125位于M0金属配线 层中且耦合到FET 110的源极区112S。FET 110的漏极区112耦合到MTJ 膜堆叠100的电极80。写入字线WWL 150耦合到选择器层140，选择器层 140耦合到SOT感应配线层15的一端。源极线SL 160耦合到SOT感应配线层15的另一端，使得电流可经过SOT感应配线层15且在磁耦合到SOT 感应配线层15的MTJ膜堆叠100中感应自旋改变效应。
选择器层140设置在金属配线层中的一者中。由于制造工艺，期望将 选择器层140设置在在MTJ膜堆叠100上方设置的金属配线层中，但是实 施例也设想可将选择器层140设置在位于MTJ膜堆叠100下方的金属配线 层中，例如针对图18所例示。选择器层140连续地延伸到SOT-MRAM器 件的行和/或列中的每一SOT-MRAM单元90。
如上所述，MTJ膜堆叠100可被形成为使得SOT感应配线层15设置 在MTJ膜堆叠100上方且MTJ膜堆叠100是底部钉扎MTJ膜堆叠。然而， 在一些实施例中，例如图15及图18中所示，MTJ膜堆叠100是顶部钉扎 MTJ膜堆叠且SOT感应配线层15设置在位于MTJ膜堆叠100下方的金属 配线层中。
在一些实施例中，FET 110是平面FET、鳍型FET、或环栅 (gate-all-around)FET。电极80耦合到FET 110的漏极区112D且FET 110 的源极区112S耦合到位线125。在一些实施例中，源极区112S由两个相邻 的FET 110共享。在一些实施例中，共享源极区112S的一对FET 110通过 虚设栅极121与共享源极区112S的另一对FET 110隔开。字线WL 120耦 合到FET 110的栅极并进行切换以决定电流是否可从位线125经过MTJ膜 堆叠100流到源极线SL160。
在图3、图6、图9、图12、图15及图18中，可观察到SOT-MRAM 器件的各种布置之间的差异，这些差异将在以下对各种布置中的每一者的 具体论述中强调。然而，可注意到，当特定元件被阐述为处于特定金属配 线层中时，本公开设想任意期望数目的金属配线层可介于所阐述的金属配 线层之间。举例来说，当一个元件被阐述为处于M2金属配线层中且另一元 件被阐述为处于M3金属配线层中时，在M2金属配线层与M3金属配线层 之间可存在任意数目的金属配线层。
参照图3，示出SOT-MRAM器件300的四个SOT-MRAM单元90，包 括MC1、MC2、MC3及MC4。如图3中所示，所述存储单元中的两者可 共享两个相邻的FET 110的公共源极区112S。在一些实施例中，源极区112S 可由虚设栅极隔开，类似于漏极区112D由虚设栅极121隔开。
底部电极80可设置在M2金属配线层上且MTJ膜堆叠100可设置在底 部电极80上。SOT感应配线层15可设置在M3金属配线层中的MTJ膜堆 叠100之上且源极线SL 160可设置在M4金属配线层中。选择器层140可 设置在M5金属配线层中且写入字线WWL 150可设置在M6金属配线层中。 如图3中所示，写入字线WWL 150线及源极线SL 160线各自指向Y方向 并沿X方向具有小的横截面。
在一些实施例中，MTJ膜堆叠100、SOT感应配线层15、源极线SL 160、 选择器层140及写入字线WWL 150可各自向下移动金属配线层或者向上移 动一个或多个金属配线层。
图4示出根据一些实施例的SOT-MRAM器件300的SOT-MRAM单元 中的两者MC1及MC2的三维视图。可在下面实施例中采用针对图1到图3 阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。在图3 中可找到对图4中未具体标记的特定元件的参照。
在一些实施例中，字线120(耦合到FET 110的栅极)沿Y方向延伸 且位线125沿X方向延伸。位线125位于第一字线120上方且通过由导电 材料制成的接触插塞118耦合到FET110的源极区112S。在一些实施例中， 底部电极80通过另一接触插塞118、导电线130A(或衬垫)及一个或多个 附加通孔126A/126B耦合到FET的漏极区112D。在一些实施例中，导电线130A位于与位线125相同的层级处且由与位线125相同的材料制成。
如图4中所示，MTJ膜堆叠100设置在底部电极80之上且SOT感应 配线层15设置在MTJ膜堆叠100之上。在一些实施例中，SOT感应配线 层15的一端通过通孔126D/126E耦合到选择器层140的底部且SOT感应 配线层15的另一端通过通孔126D耦合到源极线160。在一些实施例中， 选择器层140设置在通孔174上所形成的底部电极(未示出)之上。在这 种情况下，在一些实施例中，底部电极由与源极线160相同的材料制成。 在一些实施例中，源极线160在Y方向上延伸。
此外，如图4中所示，写入字线150设置在选择器层140之上。在一 些实施例中，写入字线150在Y方向上延伸。写入字线150通过通孔126F 耦合到选择器层140的顶部。在一些实施例中，顶部电极(未示出)形成 在选择器层140的顶部上或连接到顶部电极的通孔126F的底部处。在此种 实施例中，SOT感应配线层15在X方向上延伸且通孔126D被布置成使得SOT电流沿X方向或者跨越SOT感应配线层15流动。
图5是根据一些实施例的与SOT-MRAM器件300一致的SOT-MRAM 器件的电路图。可在下面的实施例中利用针对图1到图4阐述的材料、配 置、尺寸、工艺和/或操作，且可省略其详细阐释。
在一些实施例中，位线(例如读取位线RBL)及源极线SL二者在行方 向上延伸，且第一字线WL及第二字线(写入字线WWL)在列方向上延伸。 在一些实施例中，SOT-MRAM单元设置在由读取位线RBL、写入字线 WWL、字线WL及源极线SL界定的位置处。耦合到同一字线和/或同一位 线的存储单元的数目并不仅限于三个或四个且可多于3个，例如4个、8个、 16个、32个、64个、128个、256个、512个或者1024个或更多个。字线 WL耦合到字线驱动器电路(行解码器)，源极线SL耦合到电流源电路， 读取位线RBL耦合到读取驱动器电路(读取电路或列解码器)且写入字线 WWL耦合到写入驱动器电路(写入电路或行解码器)。SOT感应配线层15 (SOT)的一端耦合到对应的源极线SL，且SOT感应配线层15(SOT)的 另一端通过选择器耦合到对应的写入字线WWL。MTJ膜堆叠(M)的一端 通过FET耦合到对应的读取位线，FET的栅极耦合到对应的字线。
在图5的实施例中，沿列方向垂直相邻的SOT-MRAM单元成对耦合到 同一读取位线RBL。沿行方向水平相邻的SOT-MRAM单元耦合到同一读 取位线RBL。SOT-MRAM单元耦合到字线WL，其中单元的每一列耦合到 同一字线WL。写入字线WWL由“x4”指示，以表达分别通过选择器从写入 驱动器连接到SOT层的四条单独的线。沿WWL线的连接点是偏移的，以 指示它们各自连接到WWL线中的不同的WWL线。选择器耦合在一起。 源极线SL由“x2”指示，以表达从电流源分别连接到每一行的SOT层的两 条单独的线。沿行方向水平相邻的SOT-MRAM单元可共享同一源极线SL。
参照图6，示出SOT-MRAM器件600的四个SOT-MRAM单元90，包 括MC1、MC2、MC3及MC4。可在下面的实施例中利用针对图1到图5 阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。具体来 说，SOT-MRAM器件600类似于图3的SOT-MRAM器件300。然而，在SOT-MRAM器件600中，相邻的SOT-MRAM单元(例如，MC1与MC2) 的源极线160接合在一起以共享同一源极线160。因此，可简化SOT-MRAM 器件600的制造。
图7示出根据一些实施例的SOT-MRAM器件600的SOT-MRAM单元 中的两者MC1及MC2的三维视图。可在下面的实施例中采用针对图1到 图5阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。在 图6中可找到对图7中未具体标记的特定元件的参照。
SOT-MRAM器件600的三维视图类似于以上针对图4阐述的三维视 图。然而，应注意，在两个相邻的SOT-MRAM单元90之间可共享源极线 SL 160。
图8是根据一些实施例的与SOT-MRAM器件600一致的SOT-MRAM 器件的电路图。可在下面的实施例中利用针对图1到图5阐述的材料、配 置、尺寸、工艺和/或操作，且可省略其详细阐释。
除了源极线从电流源延伸，使得不仅沿行方向在水平相邻的 SOT-MRAM单元90之间被共享，而且沿列方向被成对的垂直相邻的 SOT-MRAM单元90共享之外，电路图类似于针对图5所论述的电路图。 消除源极线160中的一者会降低器件的总复杂性以及为SOT-MRAM单元 90的大小的进一步减小提供裕度。
参照图9，示出SOT-MRAM器件900的四个SOT-MRAM单元90，包 括MC1、MC2、MC3及MC4。可在下面的实施例中利用针对图1到图5 阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。具体来 说，SOT-MRAM器件900类似于图3的SOT-MRAM器件300。然而，在SOT-MRAM器件900中，相邻的SOT-MRAM单元(例如，MC1与MC2) 的写入字线150接合在一起以共享同一写入字线150。因此，可简化 SOT-MRAM器件900的制造。
图10示出根据一些实施例的SOT-MRAM器件900的SOT-MRAM单 元中的两者MC1及MC2的三维视图。可在下面的实施例中采用针对图1 到图5阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。 在图9中可找到对图10中未具体标记的特定元件的参照。
SOT-MRAM器件900的三维视图类似于以上针对图4阐述的三维视 图。然而，应注意，在两个相邻的SOT-MRAM单元90之间可共享写入字 线150。
图11是根据一些实施例的与SOT-MRAM器件900一致的SOT-MRAM 器件的电路图。可在下面的实施例中利用针对图1到图5阐述的材料、配 置、尺寸、工艺和/或操作，且可省略其详细阐释。
除了写入字线WWL 150从写入驱动器延伸，使得它们沿列方向在垂直 相邻的SOT-MRAM单元90之间被共享之外，图11的电路图类似于针对图 5论述的电路图。消除多条写入字线WWL 150会降低器件的总复杂性以及 为SOT-MRAM单元90的大小的进一步减小提供裕度。
参照图12，示出SOT-MRAM器件1200的四个SOT-MRAM单元90， 包括MC1、MC2、MC3及MC4。可在下面的实施例中利用针对图1到图5 阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。具体来 说，SOT-MRAM器件1200类似于图3的SOT-MRAM器件300。然而，在SOT-MRAM器件1200中，相邻的SOT-MRAM单元(例如，MC1与MC2) 的写入字线150接合在一起以共享同一写入字线150。另外，在SOT-MRAM 器件1200中，相邻的SOT-MRAM单元(例如，MC1与MC2)的源极线 160接合在一起以共享同一源极线160。因此，可简化SOT-MRAM器件1200的制造。在此种实施例中，相邻的MTJ 100(例如来自MC1及MC2)可以 相反的取向被写入，从而进行互补操作。举例来说，来自写入字线WWL 的公共电流(CF)在图12中示出为流过选择器跨越SOT感应配线层15 (SOT 15)到达源极线SL。
图13示出根据一些实施例的SOT-MRAM器件1200的SOT-MRAM单 元中的两者MC1及MC2的三维视图。可在下面的实施例中采用针对图1 到图5阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。 在图12中可找到对图13中未具体标记的特定元件的参照。
SOT-MRAM器件1200的三维视图类似于以上针对图4阐述的三维视 图。然而，应注意，可在两个相邻的SOT-MRAM单元90之间共享写入字 线150。另外，可在两个相邻的SOT-MRAM单元90之间共享源极线SL 160。
图14是根据一些实施例的与SOT-MRAM器件1200一致的 SOT-MRAM器件的电路图。可在下面的实施例中利用针对图1到图5阐述 的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。
除了写入字线WWL 150从写入驱动器延伸，使得它们沿列方向在垂直 相邻的SOT-MRAM单元90之间被共享之外，图14的电路图类似于针对图 5论述的电路图。另外，源极线160从电流源延伸，使得不仅沿行方向在水 平相邻的SOT-MRAM单元90之间被共享，而且沿列方向被成对的垂直相 邻的SOT-MRAM单元90共享。消除源极线160及写入字线150会降低器 件的总复杂性以及为SOT-MRAM单元90的大小进一步减小提供裕度。
参照图15，示出SOT-MRAM器件1500的两个SOT-MRAM单元90， 包括MC1及MC2。可在下面的实施例中利用针对图1到图5阐述的材料、 配置、尺寸、工艺和/或操作，且可省略其详细阐释。具体来说，SOT-MRAM 器件1500类似于图3的SOT-MRAM器件300。然而，在SOT-MRAM器件 1500中，MTJ膜堆叠100及底部电极80被倒置且形成在SOT感应配线层 15的顶部上。为了将FET 110的漏极区112D耦合到电极80，配线图案进 一步向上延伸到较高的金属配线层中。源极线160可设置在较低的金属配 线层中。尽管SOT-MRAM器件1500的设计及布局使用更多的虚设栅极 121，但是折衷是更容易在SOT感应配线层15的顶部之上制造顶部钉扎MTJ膜堆叠100。利用共享选择器层140仍然提供优点。在一些实施例中， 相邻的SOT-MRAM单元(例如，MC1与MC2)的写入字线150可接合在 一起以共享同一写入字线150。在一些实施例中，相邻的SOT-MRAM单元 (例如，MC1与MC2)的源极线160可接合在一起以共享同一源极线160。 由于这些方面以及共享选择器层140，可简化SOT-MRAM器件1500的制 造。
在一个实施例中，位线125位于金属配线层M0中，源极线160位于 金属配线层M1中。源极线160耦合到金属配线层M3中的SOT感应配线 层15。写入字线150设置在金属配线层M7中且通过设置在金属配线层M6 中的选择器层140耦合到SOT感应配线层15。电极80可电耦合到FET 110 的漏极区112D。
图16示出根据一些实施例的SOT-MRAM器件1500的SOT-MRAM单 元MC1及SOT-MRAM单元MC2的一部分的三维视图。可在下面的实施 例中采用针对图1到图5阐述的材料、配置、尺寸、工艺和/或操作，且可 省略其详细阐释。在图15中可找到对图16中未具体标记的特定元件的参 照。
SOT-MRAM器件1500的三维视图类似于以上针对图4阐述的三维视 图。如图16中所示，SOT感应配线层15设置在MTJ膜堆叠100及电极80 下方。在一个SOT-MRAM单元的写入字线150与相邻的SOT-MRAM单元 的写入字线150之间共享选择器层140。
图17是根据一些实施例的与SOT-MRAM器件1500一致的 SOT-MRAM器件的电路图。可在下面的实施例中利用针对图1到5阐述的 材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。
在此种实施例中，沿行方向水平相邻的SOT-MRAM单元耦合到同一读 取位线RBL。SOT-MRAM单元耦合到不同的字线WL。在一些实施例中， 具有相同数目的字线WL可为同一字线WL。举例来说，字线WL1中的所 有字线WL1可为同一条线，字线WL2中的所有字线WL2可为同一条线， 且字线WL3中的所有字线WL3可为同一条线。写入字线WWL由“x3”指 示，以表达分别通过选择器从写入驱动器连接到SOT层的三条单独的线。 沿WWL线的连接点是偏移的，以指示它们各自连接到WWL线中的不同 的WWL线。选择器耦合在一起。源极线SL由“x3”指示，以表达分别从电 流源连接到每行的SOT层的三条单独的线。在一些实施例中，源极线SL或写入字线WWL可耦合在一起，如前面论述的实施例中所示。
参照图18，示出SOT-MRAM器件1500的两个SOT-MRAM单元90， 包括MC1及MC2。可在下面的实施例中利用针对图1到图5阐述的材料、 配置、尺寸、工艺和/或操作，且可省略其详细阐释。具体来说，SOT-MRAM 器件1800类似于图15的SOT-MRAM器件1500。然而，在SOT-MRAM器 件1800中，选择器层140移动到SOT感应配线层15下方，并且写入字线 WWL 150移动到选择器层140下方且可与源极线(SL)160位于同一金属 配线层中。与SOT-MRAM器件1500相比，形成SOT-MRAM器件1800需 要更少的金属配线层。在一些实施例中，相邻的SOT-MRAM单元(例如， MC1与MC2)的写入字线150可接合在一起以共享同一写入字线150。在 一些实施例中，相邻的SOT-MRAM单元(例如，MC1与MC2)的源极线 160可接合在一起以共享同一源极线160。由于这些方面以及共享选择器层 140，可简化SOT-MRAM器件1500的制造。
在一个实施例中，位线125位于金属配线层M0中，源极线160位于 金属配线层M1中。源极线160耦合到金属配线层M3中的SOT感应配线 层15。写入字线150设置在金属配线层M1中且通过设置在金属配线层M2 中的选择器层140耦合到SOT感应配线层15。电极80可电耦合到FET 110 的漏极区112D。
图19示出根据一些实施例的SOT-MRAM器件1500的SOT-MRAM单 元MC1及SOT-MRAM单元MC2的一部分的三维视图。可在下面的实施 例中采用针对图1到图5阐述的材料、配置、尺寸、工艺和/或操作，且可 省略其详细阐释。在图18中可找到对图19中未具体标记的特定元件的参 照。
SOT-MRAM器件1500的三维视图类似于以上针对图4阐述的三维视 图。如图16中所示，SOT感应配线层15设置在MTJ膜堆叠100及电极80 下方。在一个SOT-MRAM单元的写入字线150与相邻的SOT-MRAM单元 的写入字线150之间共享选择器层140。
图20到图29B示出形成图3的SOT-MRAM器件300的中间步骤。在 形成SOT-MRAM器件300中阐述的工艺可以类似的方式用于形成图6的 SOT-MRAM器件600、图9的SOT-MRAM器件900、图12的SOT-MRAM 器件1200、图15的SOT-MRAM器件1500及图18的SOT-MRAM器件1800。以上阐述了可用于形成SOT-MRAM器件300的各种结构及元件的材料，且 不再进行重复。
图20示出根据一些实施例的衬底102及形成在衬底102上的多个FET 110的剖视图。FET 110是随后形成的SOT-MRAM器件300的SOT-MRAM 单元90的一部分。图20中指示一些示例性FET 110。衬底102可为半导体 衬底，例如掺杂或未掺杂的硅、或者绝缘体上半导体(semiconductor-on-insulator，SOI)衬底的有源层。半导体衬底可包含：其 他半导体材料，例如锗；化合物半导体，包括碳化硅、镓砷、磷化镓、氮 化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗(SiGe)、 GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。 也可使用其他衬底，例如多层式衬底或梯度衬底。
在一些实施例中，FET 110是鳍型场效晶体管(FinFET)，包括鳍116、 栅极结构114、以及源极区112S及漏极区112D。如图20中所示，鳍116 形成在衬底102上且可包含与衬底102相同的材料或者不同的材料。在一 些实施例中，可在一些鳍116之间形成虚设鳍(未示出)，以改善工艺均匀 性。栅极结构114形成在多个鳍116之上且在垂直于鳍116的方向上延伸。 在一些实施例中，可在栅极结构114的侧壁上设置间隔件(图中未示出)。 在一些实施例中，可在一些栅极结构114之间形成虚设栅极结构21，以改 善工艺均匀性。在一些实施例中，虚设栅极结构21可被视为“虚设晶体管” 或“虚设FinFET”。可将一些栅极结构114用作SOT-MRAM器件300中的 字线(以下将更详细地阐述)，且已相应地将其标记为“WL”。源极区112S 及漏极区112D形成在栅极结构114的任一侧上的鳍116中。源极区112S 及漏极区112D可为例如鳍116的植入区或生长在鳍116中所形成的凹槽中 的外延材料。在图20中所示的实施例中，每一鳍116的一侧与源极区112S 相邻且每一鳍116的另一侧与漏极区112D相邻。
图中所示的FET 110是代表性的，且为了清晰起见，可能已经从图省 略了FET 110的一些特征。在其他实施例中，例如鳍116、虚设鳍、栅极结 构114、虚设栅极结构21、源极区112S、漏极区112D、或其他特征的布置、 配置、大小或形状可与所示不同。在其他实施例中，FET 110可为另一种类 型的晶体管，例如平面晶体管。
在图21中，根据一些实施例，在衬底102之上形成介电层104且将介 电层104图案化以暴露出源极区112S及漏极区112D。介电层104可覆盖 FET 110，且在一些实施例中可被认为是层间介电(ILD)层。介电层104 可由任意合适的介电材料(包括例如以上针对ILD列出的材料中的任意材 料)形成。介电层104可使用例如以下任意可接受的沉积工艺形成：旋转 涂布、物理气相沉积(physical vapor deposition，PVD)、化学气相沉积 (chemicalvapor deposition，CVD)、类似沉积工艺、或其组合。在一些实 施例中，介电层104可为低介电常数介电材料，例如(举例来说)介电常 数(k值)低于约3.0的介电材料。
可将介电层104图案化以形成开口106，开口106暴露出源极区112S 及漏极区112D，以用于随后形成接触插塞118(参见图3)。可使用合适的 光刻及蚀刻工艺来将介电层104图案化。举例来说，可在介电层104之上 形成光刻胶结构(未示出)且将光刻胶结构图案化。可通过使用图案化的 光刻胶结构作为蚀刻掩模对介电层104进行蚀刻来形成开口106。可使用合 适的各向异性蚀刻工艺(例如湿式蚀刻工艺或干式蚀刻工艺)对介电层104 进行蚀刻。
转到图22，根据一些实施例，形成与源极区112S及漏极区112D电连 接的接触插塞118。在一些实施例中，通过以下方法形成接触插塞118：对 延伸到开口106中的障壁层(未单独示出)进行沉积；在障壁层之上沉积 导电材料；以及实行平坦化工艺，例如化学机械抛光(Chemical Mechanical Polish，CMP)工艺或研磨工艺，以移除毯式导电障壁层及导电材料的多余 部分。以上针对图3、图6、图9、图12、图15及图18阐述了障壁层及导 电材料。可使用例如以下合适的工艺形成接触插塞118的障壁层或导电材 料：化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(Atomic Layer Deposition，ALD)、镀覆等。
转到图23，形成电连接接触插塞118且在SOT-MRAM器件内提供电 布线的导电线130A。可在形成在介电层104之上的介电层122内形成导电 线130A。介电层122可为与以上针对介电层104(参见图2)阐述的材料 类似的材料，且可使用与介电层104类似的技术进行沉积。在一些实施例 中，介电层122可被认为是金属间介电(Inter-Metal Dielectric，IMD)层。
可使用例如以下合适的技术形成导电线130A：镶嵌、双镶嵌、镀覆、 沉积、类似技术、或其组合。在一些实施例中，通过以下方法形成导电线 130A：首先沉积介电层122且将介电层122图案化以形成开口(例如，使 用合适的光刻及蚀刻工艺)；且然后利用导电材料填充介电层122中的开口。 举例来说，可通过以下方法形成导电线130A：在图案化的介电层122之上 沉积可选的毯式障壁层(未单独示出)；在毯式障壁层之上沉积导电材料； 以及实行平坦化工艺(例如CMP工艺或研磨工艺)以移除毯式导电障壁层 及导电材料的多余部分。障壁层或导电材料可类似于以上针对接触插塞118 (参见图22)阐述的障壁层或导电材料，且可使用类似的技术进行沉积。 在一些实施例中，可在同一步骤中沉积接触插塞118与导电线130A的导电 材料，例如，使用双镶嵌工艺来形成接触插塞118及导电线130A的情况。
在一些实施例中，通过以下方法形成导电线130A：首先在介电层104 及接触插塞118之上沉积可选的毯式障壁层；在毯式障壁层之上沉积导电 材料；且然后将障壁层及导电材料图案化(例如，使用合适的光刻及蚀刻 工艺)。可在导电线130A之上沉积介电层122且对介电层122实行平坦化 工艺以暴露出导电线130A。
在图24中，根据一些实施例，在介电层124A内形成通孔126A，以电 连接到导电线130A。在一些实施例中，首先在导电线130A及介电层122 之上形成介电层124A。介电层124A可为与以上针对介电层104阐述的材 料类似的材料，且可使用与以上关于接触插塞118阐述的工艺及材料类似 的工艺及材料来形成通孔126A。重复形成导电线及通孔的工艺，以形成期 望数目的金属配线层。
如图24中所示，在形成导电线130C之后，形成电极80及MTJ膜堆 叠100。图25A到图25G详细阐述电极80及MTJ膜堆叠100的形成。
图25A到图25G示出根据一些实施例的SOT-MRAM单元的依序制造 操作。应理解，在依序制造工艺中，可在图25A到图25G中所示的阶段之 前、期间及之后提供一个或多个附加操作，且可替换或消除以下阐述的操 作中的一些操作。操作/工艺的次序可互换。具体来说，所阐述的工艺产生 底部钉扎MTJ膜堆叠100。可容易地调整所述工艺，以产生在一些实施例 中所使用的顶部钉扎MTJ膜堆叠100。可在下面的实施例中采用针对图1 到图3阐述的材料、配置、尺寸、工艺和/或操作，且可省略其详细阐释。
如图25A中所示，在包括嵌置在层间介电(ILD)层126α中的导电线 130α的第n配线层之上形成硬掩模层220。在一些实施例中，n是3、4、5 或6。符号α与对应的字母标示对应，例如，其中n＝3，α＝D。在一些实施 例中，硬掩模层220包括第一层222、第二层224及第三层226。在一些实 施例中，第一层到第三层由以下中的一者制成：氧化硅、氮化硅、SiC、SiCN、氧化铝、氧化锆或任意其他合适的介电材料。在某些实施例中，第一层222 及第三层226由SiC制成且第二层224由氧化硅制成。
将硬掩模层220图案化以形成开口，从而通过使用一个或多个光刻及 蚀刻操作至少部分地暴露出导电线130α的上表面。在开口中形成衬层230 且在衬层(liner layer)230之上沉积导电层以形成电极240，如图25B中所 示。在一些实施例中，衬层230由Ti、Ta、或TaN制成且电极240的导电 层由TiN制成。在形成电极240之后，实行平坦化操作(例如化学机械抛 光(CMP))，以将电极240整平(level)，如图25C中所示。电极240可用 作MTJ膜堆叠100的通孔。
随后，如图25D中所示，在电极240之上形成MTJ膜堆叠100的层。 在图25D到图25G中，省略电极240、金属配线210及ILD层200。用于MTJ膜堆叠的层可包括如以上针对图1阐述的层，所述层包括底部电极80、 缓冲或晶种层70、SAF层60、间隔件层45、参考层40、障壁层30、自由 层20及界面层50。在一些实施例中，在界面层之上形成CMP停止层及硬 掩模层HM。可通过合适的膜形成方法形成MTJ膜堆叠的层中的每一者， 所述膜形成方法包括：物理气相沉积(PVD)，包括溅镀；分子束外延 (molecular beam epitaxy，MBE)；脉冲激光沉积(pulsed laser deposition， PLD)；原子层沉积(atomic layer deposition，ALD)；电子束(electron beam， e-beam)外延；化学气相沉积(CVD)；或衍生CVD工艺，所述衍生CVD 工艺还包括低压CVD(low pressure CVD，LPCVD)、超高真空CVD(ultrahigh vacuum CVD，UHVCVD)、减压CVD(reduced pressure CVD，RPCVD)； 电镀或其任意组合。
然后，通过使用一个或多个光刻及蚀刻操作，将MTJ膜的堆叠层图案 化成MTJ膜堆叠100，如图25E中所示。在一些实施例中，如图25E中所 示，MTJ膜堆叠100的剖视图具有锥形(台面)形状。然后，形成包含上 述ILD候选材料中的任意者的一个或多个介电材料层124α，以完全覆盖 MTJ膜堆叠100，如图25F中所示。实行平坦化操作(例如CMP)，以暴露 出MTJ膜堆叠100的最上层，如图25G中所示。
图26示出在将MTJ膜堆叠100图案化之后的SOT-MRAM器件300。 在形成MTJ膜堆叠100之后，可根据需要例如使用与以上针对接触插塞118 阐述的工艺类似的工艺形成穿过ILD 124C的附加通孔(例如，图15中的 通孔126D)。
图27示出在MTJ膜堆叠100之上形成SOT感应配线层15。在一些实 施例中，在形成介电层128D之前，在MTJ膜堆叠100之上形成SOT感应 配线层15，介电层128D是在SOT感应配线层15形成之后形成。在其他实 施例中，SOT感应配线层15可形成在介电层128D的界定区域内。
图28A到图28D示出根据一些实施例的SOT-MRAM单元的依序制造 操作。应理解，在依序制造工艺中，可在图28A到图28D中所示的阶段之 前、期间及之后提供一个或多个附加操作且可替换或消除以下阐述的操作 中的一些操作。操作/工艺的次序可互换。具体来说，所阐述的工艺产生用 于底部钉扎MTJ膜堆叠100的SOT感应配线层15。可容易地调整所述工艺，以产生用于一些实施例中所使用的顶部钉扎MTJ膜堆叠100的SOT感 应配线层15。可在下面的实施例中采用针对图1到图3阐述的材料、配置、 尺寸、工艺和/或操作，且可省略其详细阐释。
在图28A中，形成用于主SOT感应配线层10的导电层250及用于顶 部导电层5(参见图1)的导电层260。在一些实施例中，导电层260包括 第一导电层262、作为蚀刻停止层的第二导电层264及第三导电层266。第 二导电层264由与第一导电层及第三导电层不同的材料制成。在一些实施 例中，可省略第一导电层262。
在图28B中，在导电层260之上形成光刻胶图案270，且通过使用一 个或多个光刻及蚀刻操作来将导电层260图案化，如图28C中所示。然后， 如图28D中所示，移除光刻胶图案270。在一些实施例中，蚀刻在第二导 电层264处停止。在其他实施例中，实行附加蚀刻，使得第一导电层262 被部分蚀刻。由于蚀刻，可在顶部导电层5中形成凹陷或凹坑6。在一些实 施例中，在图28A到图28D中所示的图案化操作之前或之后，将导电层250 及260图案化以形成线形图案，且通过图28A到图28D的操作而减小导电 层260的厚度。
图29A示出根据一些实施例的凹坑6的另一视图。在一些实施例中， 顶部导电层5在MTJ膜堆叠100上方具有凹坑(薄部)，其中顶部导电层5 的厚度小于顶部导电层5的剩余部分。此结构使得流过主SOT感应配线层 10的电流增大，以引起足够的SOT效应，同时允许相邻的单元之间存在低 电阻。在一些实施例中，顶部导电层5的厚度在一些实施例中介于从约2nm 到20nm的范围内且在其他实施例中介于从约5nm到15nm的范围内，且 顶部导电层5的薄部的厚度是顶部导电层5除薄部之外处的厚度的约40％ 到约80％。
图29B是根据一些实施例的SOT-MRAM单元的平面图。在一些实施 例中，除了凹坑6之外或代替凹坑6，提供窄部7，在窄部7处，顶部导电 层5在MTJ膜上方的宽度比在顶部导电层5的剩余部分上方的宽度窄。顶 部导电层5的窄部7的宽度是顶部导电层5除窄部7之外处的宽度的约50％ 到约90％。
在其中SOT感应配线层15设置在MTJ膜堆叠100下方的实施例中， 凹坑6和/或窄部7可维持在(现在是底部的)导电层5中，凹坑6位于倒 置的SOT感应配线层15的下表面中。在此种实施例中，可通过在凹坑6 要去往的地方将介电凸块图案化来形成凹坑6。然后，可在介电凸块之上形 成(现在是底部的)导电层5的导电层且然后在形成主SOT感应配线层10之前将所述导电层平坦化。
在其中SOT感应配线层15在一端上具有通孔126α且在另一端上具有 通孔126α-1(使得所述两个通孔通向彼此相反的垂直方向)的实施例中， 顶部导电层5可延伸得比主SOT感应配线层10宽，使得通孔电耦合到顶部 导电层5。
图30A到图30C示出主SOT感应配线层10的各种结构。在一些实施 例中，主SOT感应配线层10是单层重金属，例如Pt、W、Ta及Mo，如图 30A中所示。在其他实施例中，SOT感应配线层10’是单层反铁磁材料，例 如IrMn，如图30B中所示。在其他实施例中，SOT感应配线层10”是重金 属层11与反铁磁材料层12的双层，其中重金属层11与MTJ膜堆叠接触， 如图30C中所示。
在图31中，根据一些实施例，在介电层124D内形成通孔126，以实 现从导电线130E到SOT感应配线层15的电连接。在一些实施例中，首先 在SOT感应配线层15及介电层128D之上形成介电层124D。介电层124D 可为与以上针对介电层104阐述的材料类似的材料，且可使用与以上关于 接触插塞118阐述的工艺及材料类似的工艺及材料来形成通孔126D。重复形成导电线及通孔的工艺，以形成期望数目的金属配线层。源极线160耦 合到SOT感应配线层15的一端。导电线耦合到SOT感应配线层15的另一 端。
在图32中，在介电层124D内形成通孔126E，以实现从选择器层140 到导电线130E的电连接。可通过在介电层124E之上沉积选择器层140的 材料来形成选择器层140。可使用任意合适的技术(例如通过CVD、PVD、 ALD等)沉积选择器层140。选择器层140可由以上针对图1论述的材料 中的任意材料制成。选择器层140可原位掺杂或在单独的掺杂工艺中掺杂，以将掺杂剂引入到选择器层140以使材料达到期望的浓度。
在一些实施例中，可首先在通孔126D之上形成底部电极。针对图33A 到图33F论述形成底部电极的示性例工艺。在一些实施例中，可对可用作 选择器层140的底部电极层的通孔126D中的一些或所有通孔126D使用特 定的金属。在一些实施例中，可沉积选择器层140的材料且然后选择性地 移除要移除的一些部分以形成选择器层140，随后可沉积介电层128F且将 介电层128F平坦化以将上表面整平。在其他实施例中，可首先形成介电层128F、在介电层128F中将开口图案化、在开口中沉积选择器层140、且将 结构平坦化以将上表面整平。
在图33A到图33F中，根据一些实施例，阐述形成底部电极的工艺。 在图33A中，可沉积介电材料320。介电材料320可为硬掩模层且可包括 多个子层，例如第一子层、第二子层及第三子层。介电材料层可包含氧化 硅、氮化硅、SiC、SiCN、氧化铝、氧化锆或任意其他合适的介电材料，且 可使用例如ALD、PVD、CVD等任意合适的技术沉积介电材料层。
在图33B中，在介电材料320之上形成光掩模322且将光掩模322图 案化。然后，对介电材料320进行蚀刻以形成暴露出通孔126α的上表面的 开口。符号α与金属配线层Mn(例如，其中n＝3，α＝D)的对应的字母标 示对应。在图33C中，使用例如CVD、PVD、ALD等任意合适的技术沉积 底部电极324的导电材料。在一些实施例中，底部电极324的导电材料可 包括单层或多层Ti、Ta、TiN、TaN、W、Cu、类似材料、或其组合。
在图33D中，将底部电极324的导电材料平坦化且将选择器层140沉 积在电极及介电材料320的一部分之上。在一些实施例中，还可形成可选 的顶部电极328。在图33E中，可使用与介电材料320类似的工艺及材料来 沉积介电材料326以及将介电材料326图案化以在介电材料326中形成开 口，从而暴露出选择器层140。可在介电材料326的开口中沉积顶部电极 328的导电材料。可使用与底部电极324类似的工艺及材料来形成顶部电极 328的导电材料。在图33F中，根据一些实施例，可将顶部电极328平坦化， 且可形成附加的通孔或金属配线层。
在图34中，根据一些实施例，在介电层124F内形成通孔126F，以实 现从选择器层140到写入字线WWL 150的电连接。可使用与以上针对介电 层104阐述的材料及工艺类似的材料及工艺形成介电层124D且可使用与以 上关于接触插塞118阐述的工艺及材料类似的工艺及材料形成通孔126D。 在一些实施例中，选择器层140正上方的通孔(即通孔126F)可由选择器 层140的顶部电极材料制成。重复形成导电线及通孔的工艺，以形成期望 数目的金属配线层。写入字线150通过选择器层140耦合到SOT感应配线 层15的一端。
图35及图36示出根据本公开的实施例的SOT-MRAM单元的操作。在 写入操作中，写入电流流过SOT感应配线SOT。当向MTJ膜堆叠100写 入第一类型的数据(例如，“0”)时，将字线WL及写入字线WWL设定为 第一电位(例如，接地或0V)，且将源极线SL设定为高于选择器层140 的阈值电压的写入电压Vw。利用此写入电压，导通选择器层140，以使电 流从源极线SL经过SOT感应配线SOT及选择器层140流到写入字线 WWL。由于FET 110关断，因此没有电流流过MTJ膜堆叠100。
当向MTJ膜堆叠100写入第二类型的数据(例如，“1”)时，将字线 WL设定为高于第一电位的第二电位(例如，Vdd)，将源极线SL设定为第 一电位(例如，接地或Vss)，且将写入字线WWL设定为高写入电压Vw。 利用此高电压，导通选择器层140，以使电流从写入字线WWL经过SOT 感应配线SOT及选择器层140流到源极线SL。换句话说，为了写入第一类 型数据及第二类型数据，在SOT感应配线SOT中的电流方向彼此相反。由 于FET 110关断，因此没有电流流过MTJ膜堆叠100。在写入操作期间， 在一些实施例中，读取位线RBL是浮动的(floating)。在一些实施例中， 也可根据自旋霍尔角的极性来颠倒图9中所示的操作表。也就是说，自旋 霍尔角可为正的或负的且写入操作彼此相反。
当从MTJ膜堆叠100读取数据时，将字线WL设定为第二电位，将源 极线SL设定为第一电位，且将读取位线RBL设定为读取电压Vread。在一 些实施例中，Vread的幅度为Vw的约1/2到Vw的约1/50。在其他实施例 中，将源极线SL设定为第二电位。由于导通FET 110，读取电流从源极线 SL经过SOT感应配线SOT及MTJ膜堆叠100流到读取位线RBL。在这种 情况下，Vread低于源极线电压(例如，Vread为负)。在其他实施例中，读 取电流从MTJ膜堆叠100流到SOT感应配线层15，换句话说，从读取位 线RBL流到源极线SL，使得电子从自由层流到参考层。当电子从自由层流 到参考层时，MTJ膜堆叠100具有更抗读取干扰的稳健性。在这种情况下， Vread高于源极线电压(例如，Vread为正)。在读取操作期间，写入字线 WWL是浮动的且选择器材料层是不导通的。在一些实施例中，在读取操作 中，实质上没有潜行(漏)电流流过选择器层140。在一些实施例中，潜行 电流小于约10pA每单元。
在一些实施例中，在读取操作中，将连接到目标单元的源极线SL设定 为Vdd且将连接到另一单元的源极线设定为Vdd/2。将连接到目标单元的 字线设定为0V且将连接到其他单元的字线设定为Vdd/2。利用这种配置， 可进一步减小潜行电流。
实施例有利地使用共享选择器层作为耦合到多个存储单元的SOT感应 配线的开关器件，同时将晶体管(例如，FET)用作耦合到MTJ膜堆叠100 底部的开关器件。共享选择器层而不是针对每个单元形成选择器可利用共 享选择器材料的独特材料性质来提供共享选择器，而仍然减少潜行电流或 漏电流。
一个实施例是磁性存储器件，所述磁性存储器件包括第一磁性隧道结 (MTJ)堆叠。所述磁性存储器件还包括：第一自旋轨道力矩(SOT)感应 配线，设置在所述第一MTJ堆叠之上。所述器件还包括：第一导电线，耦 合到所述第一SOT感应配线的第一端。所述器件还包括：第二导电线，耦 合到所述第一SOT感应配线的第二端。所述器件还包括：选择器层，耦合 到所述第一导电线。所述器件还包括：第二SOT感应配线，设置在第二 MTJ堆叠之上，所述选择器层耦合到与所述第二SOT感应配线耦合的第三 导电线。
在一个实施例中，所述磁性存储器件可包括：底部电极，耦合到所述 第一MTJ堆叠且耦合到开关器件。在一个实施例中，所述开关器件可包括 鳍型场效晶体管(FET)，其中所述底部电极耦合到所述鳍型场效晶体管的 源极/漏极。在一个实施例中，所述MTJ堆叠包括：磁性自由层；障壁层， 设置在所述磁性自由层下方；以及磁性参考层，设置在所述障壁层下方， 且所述SOT感应配线设置在所述磁性自由层之上。在一个实施例中，所述 MTJ堆叠还包括设置在所述磁性自由层与所述SOT感应配线之间的界面 层。在一个实施例中，所述MTJ堆叠在所述第一导电线与所述第二导电线 之间设置在所述SOT感应配线下方。在一个实施例中，所述MTJ堆叠还包 括位于所述磁性参考层下方的合成反铁磁(SAF)层，所述SAF层具有与 所述磁性参考层不同的组成。在一个实施例中，所述选择器层可包含氧化 铪(HfOx，其中0<x≤2)。在一个实施例中，所述选择器层可包括位于选 择器材料层之下的第一电极，其中所述第一电极耦合到所述第一导电线。
另一实施例是一种磁性存储器，所述磁性存储器包括：第一字线、位 线、写入字线及源极线。所述磁性存储器还包括：第一存储单元，所述第 一存储单元可包括：第一磁性隧道结(MTJ)堆叠。所述第一存储单元还包 括：第一自旋轨道力矩(SOT)感应配线，耦合到所述第一MTJ堆叠的一 端，所述第一SOT感应配线具有第一端及第二端，所述第二端耦合到所述 源极线。所述存储器还包括：选择器层，耦合在所述SOT感应配线的所述 第一端与所述写入字线之间。所述存储器还包括：第一开关晶体管，所述 第一开关晶体管的第一源极/漏极耦合到所述第一MTJ堆叠，所述第一开关 晶体管的第二源极/漏极耦合到所述位线，且所述第一开关晶体管的栅极耦 合到所述字线。
在一个实施例中，所述源极线耦合到电流源。在一个实施例中，所述 磁性存储器可包括：第二存储单元，所述第二存储单元可包括：第二磁性 隧道结(MTJ)堆叠；第二自旋轨道力矩(SOT)感应配线，耦合到所述第 二MTJ堆叠的一端，所述第二SOT感应配线具有第三端及第四端；所述选 择器层，耦合到所述SOT感应配线的所述第三端；以及第二开关晶体管， 所述第二开关晶体管的第三源极/漏极耦合到所述第二MTJ堆叠，所述第二 开关晶体管的第四源极/漏极耦合到所述位线，且所述第二开关晶体管的栅 极耦合到所述字线。在一个实施例中，所述SOT感应配线的所述第四端耦 合到所述源极线。在一个实施例中，所述选择器层耦合到所述写入字线。 在一个实施例中，所述第四源极/漏极与所述第二源极/漏极是同一个源极/ 漏极。
另一实施例是一种磁性存储器的形成方法，所述方法包括：在衬底之 上形成开关晶体管。所述方法还包括：在介电材料中沉积导通孔及导电线， 以在所述衬底之上形成多个金属配线层。所述方法还包括：在所述多个金 属配线层中嵌置MTJ膜堆叠，所述MTJ膜堆叠对应于第一存储单元。所述 方法还包括：在所述MTJ膜堆叠之上沉积自旋轨道力矩(SOT)感应配线。 所述方法还包括：在所述SOT感应配线之上沉积共享选择器层，且将所述 共享选择器层耦合到所述SOT感应配线的一端，所述共享选择器层在相邻 的第二存储单元之上延伸且耦合到所述相邻的第二存储单元。所述方法还 包括：将源极线耦合到所述SOT感应配线的另一端。所述方法还包括：将 写入字线耦合到所述共享选择器层的上侧。
在一个实施例中，所述方法可包括：在所述源极线与所述共享选择器 层之间的电流路径线上在所述MTJ膜堆叠之上沉积所述SOT感应配线。在 一个实施例中，所述方法可包括：在所述SOT感应配线的上部层中形成物 理电流限制(physical currentrestriction)。在一个实施例中，所述方法可包 括：在耦合到所述SOT感应配线的所述一端的导通孔之上形成所述共享选 择器层的底部电极。在一个实施例中，所述共享选择器层的材料可包括氧 化铪(HfOx，其中0<x≤2)。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地 理解本公开的各个方面。所属领域中的技术人员应理解他们可容易地使用 本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实 施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域 中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围， 而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代 替及变更。

Claims (1)

1.一种磁性存储器件，包括：
第一磁性隧道结堆叠；
第一自旋轨道力矩感应配线，设置在所述第一磁性隧道结堆叠之上；
第一导电线，耦合到所述第一自旋轨道力矩感应配线的第一端；
第二导电线，耦合到所述第一自旋轨道力矩感应配线的第二端；
选择器层，耦合到所述第一导电线；以及
第二自旋轨道力矩感应配线，设置在第二磁性隧道结堆叠之上，所述选择器层耦合到与所述第二自旋轨道力矩感应配线耦合的第三导电线。
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