KR20160022809A - Mtj 스핀 홀 mram 비트-셀 및 어레이 - Google Patents

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KR20160022809A
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사시칸스 마니파트루니
드미트리 이. 니코노프
이안 에이. 영
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Abstract

장치 1T-1 자기 터널 정션(MTJ) 스핀 홀 자기 랜덤 액세스 메모리(MRAM) 비트-셀과 어레이, 및 그것을 형성하는 방법이 기술된다. 장치는: 선택 라인; 스핀 홀 효과(SHE) 물질을 가진 상호접속부 - 상호접속부는 기입 비트 라인에 결합됨 -; 선택 라인 및 상호접속부에 결합된 트랜지스터 - 트랜지스터는 워드 라인에 의해 제어 가능함 -; 및 상호접속부에 결합된 자유 자기층을 가진 MTJ 디바이스를 포함한다.

Description

MTJ 스핀 홀 MRAM 비트-셀 및 어레이{MTJ SPIN HALL MRAM BIT-CELL AND ARRAY}
비휘발성을 가진 온 칩 내장 메모리는 에너지 및 계산 효율성을 가능하게 할 수 있다. 그러나, STT-MRAM(스핀-전송 토크 자기 랜덤 액세스 메모리)와 같은 선도하는 내장 메모리 옵션들은 비트-셀의 프로그래밍(즉, 기입) 동안 고전압 및 고전류-밀도 문제들로 인해 피해를 입는다.
도 1은 STT-MRAM을 위한 두 단자 1T-1MTJ(자기 터널 정션) 비트-셀(100)을 도시한다. 비트-셀(100)을 위한 판독 및 기입 전류 경로들이 동일하여, 많은 설계 절충들의 결과를 낳는다. 예를 들어, 기입 동작 동안보다 판독 동작 동안 MTJ 디바이스의 더 높은 저항이 요망된다. 그러나, 판독 및 기입 전류들을 통과시키는 동일한 전류 경로들은 판독 동작과 기입 동작에 대해 상이한 저항들을 갖는 것 때문에 낙담한다. 비트-셀(100)에 논리 하이를 기입하기 위해 비트 라인이 소스(또는 선택) 라인에 비해 상승되고, 비트-셀(100)에 논리 로우를 기입하기 위해 비트 라인이 소스(또는 선택) 라인에 비해 하강된다. 비트-셀(100)로부터 판독하기 위해, 소스 라인이 논리 로우로 설정되고 MTJ 저항은 약한 전류(예를 들어, 기입 전류의 1/8배)를 이용하여 감지된다.
1T-1MTJ 비트-셀(100)은 MTJ에 기초한 터널 정션의 (예를 들어, 100 μΑ보다 더 높은) 큰 기입 전류 및 (예를 들어, 0.7 V보다 더 높은) 큰 전압 요건들을 가질 수 있다. 1T-1MTJ 비트-셀(100)은 MRAM에 기초한 MTJ에서 높은 기입 에러율들 또는 (예를 들어, 20ns를 초과하는) 저속 스위칭을 가질 수 있다. 1T-1MTJ 비트-셀(100)은 또한 자기 터널 정션들에서의 터널링 전류로 인해 신뢰성 문제들을 가질 수 있다. 예를 들어, MTJ 디바이스 내의 절연체층은 큰 전류의 흐름을 방해하는 배리어(예를 들어, 1KΩ 내지 10KΩ)이고, 낮은 전류 흐름일수록 더 많은 기입 에러들을 유발한다.
본 개시의 실시예들은 본 개시의 다양한 실시예들의 첨부 도면과 하기의 상세한 설명으로부터 더 충분히 이해될 것이지만, 본 개시를 특정 실시예들로 한정하는 것으로 이해되어서는 안 되고, 단지 설명과 이해를 위한 것일 뿐이다.
도 1은 STT-MRAM을 위한 두 단자 1T-1MTJ 비트-셀을 도시한다.
도 2a는 본 개시의 일 실시예에 따른, 1T-1MTJ 스핀 홀 효과(SHE) MRAM 비트-셀이다.
도 2b는 본 개시의 일 실시예에 따른, 자이언트 SHE (GSHE) 스핀 토크 스위칭 기반의 1T-1MTJ를 위한 전형적 물질 스택을 도시한다.
도 2c는 도 2b의 디바이스의 평면도이다.
도 2d는 금속들에서 SHE에 의해 결정된 스핀 전류들 및 전하 전류들의 방향을 도시한다.
도 3a 내지 도 3c는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀의 레이아웃들이다.
도 3d는 본 개시의 일 실시예에 따른, 두 개의 1T-1MTJ SHE MRAM 비트-셀들의 단면도의 레이아웃의 평면도이다.
도 4a 및 도 4b는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM의 차별적 판독 및 기입 동작을 도시한다.
도 5a 내지 도 5d는 본 개시의 다른 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀의 레이아웃들이다.
도 6은 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀들의 어레이이다.
도 7은 본 개시의 일 실시예에 따라, 종래의 MTJ들과 비교한 1T-1MTJ SHE MRAM 비트-셀의 기입 에너지-지연 상태들의 플롯이다.
도 8은 일 실시예에 따른, IT-1MTJ SHE MRAM 비트-셀과 종래의 MTJ들에 대한 신뢰할 만한 기입 시간들의 플롯이다.
도 9는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템-온-칩)이다.
실시예들은 MTJ(자기 터널 정션) SHE(스핀 홀 효과) MRAM(자기 랜덤 액세스 메모리) 비트-셀을 기술한다. 일 실시예에서, 비트-셀은 선택 라인 또는 소스 라인; SHE 물질을 가진 상호접속부 - 상기 상호접속부는 기입 비트 라인에 결합됨 -; 선택 라인 및 상호접속부에 결합된 트랜지스터 - 트랜지스터는 워드 라인에 의해 제어 가능함 -; 및 상호접속부에 결합된 자유 자기층을 갖는 MTJ 디바이스를 포함하고, MTJ 디바이스의 일 단은 판독 비트 라인에 결합된다. 일 실시예에서, 비트-셀은 1T(하나의 트랜지스터)-1MTJ SHE 비트-셀이다. 실시예들은 또한 MTJ SHE MRAM 비트-셀의 레이아웃을 위한 기법들을 기술한다.
MTJ SHE MRAM 비트-셀은 자이언트 스핀 홀 효과(GSHE)를 통해 매우 소형의 RAM을 제공하며, 이것은 높은 스핀 주입 효율을 생성한다. 실시예들의 비-제한적인 기술적 효과들은 낮은 프로그래밍 전압들(또는 동일한 전압들에 대한 더 높은 전류)이 GSHE에 의해 가능해지고; 더 낮은 기입 에러율들이 더 빠른 MRAM(예를 들어, 10 ns 미만)을 가능하게 하도록 실현되고; 더 빠른 판독 대기 시간들을 가능하게 하기 위해 기입과 판독 경로들이 분리되고; 낮은 저항의 기입 동작이 실현되어, 주입 또는 더 높은 전류들이 MTJ의 초고속 스위칭 거동을 달성하도록 허용하고; 판독 전류가 종래의 MTJ들에 비해 기입 전류보다 현저하게 감소되고(예를 들어, 공칭 기입 동작에 대한 100 μΑ와 비교하여 10 μΑ 미만의 판독 전류); 터널링 산화물과 MTJ의 향상된 신뢰성이 달성되고, 기타 등등이다.
하기의 설명에서, 본 개시의 실시예들의 더 철저한 설명을 제공하기 위해 다수의 상세 사항들이 논의된다. 그러나, 통상의 기술자에게는 본 개시의 실시예들이러한 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 사례들에서, 공지된 구조들과 디바이스들은, 본 개시의 실시예들을 모호하게 하는 것을 피하기 위해, 상세히 도시되는 것이 아니라 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호는 라인들로 표현된다는 점에 유의한다. 일부 라인들은, 더 많은 구성 신호 경로들을 지시하기 위해 더 두꺼울 수 있고/있거나 주 정보 흐름 방향을 지시하기 위해 하나 이상의 끝에서 화살표를 가질 수 있다. 그러한 지시들은 제한적이도록 의도되지 않는다. 오히려, 라인들은 회로 또는 로직 유닛의 더 용이한 이해를 촉진하기 위해 하나 이상의 예시적 실시예들과 연계하여 이용된다. 설계 필요성 또는 선호에 의해 결정되는, 임의의 표현된 신호는 실제로, 어느 쪽의 방향으로도 이동할 수 있는 하나 이상의 신호를 포함할 수 있고 임의의 적절한 타입의 신호 스킴으로 구현될 수도 있다.
명세서 전체를 통해, 그리고 청구항들에서, 용어 "접속된"은, 임의의 중간 디바이스들 없이, 접속이 이루어지는 물체들 간의 직접적인 전기 접속을 의미한다. 용어 "결합된"은, 접속이 이루어지는 물체들 간의 직접적인 전기 접속, 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트들을 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조들을 포함한다. "에(in)"의 의미는 "내에(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"은 일반적으로 하나의 프로세스 기술로부터 다른 프로세스 기술로 설계(배선도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"은 또한 일반적으로, 레이아웃과 디바이스들을 동일한 기술 노드 내에서 축소(downsize)하는 것을 말한다. 용어 "스케일링"은 또한, 신호 주파수를, 다른 파라미터, 예를 들어 전원 레벨에 대해 상대적으로 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. 용어들 "실질적으로", "근접한", "대략", "부근", 및 "약"은 일반적으로 목표 값의 +/- 20% 이내에 있다는 것을 말한다.
달리 명시되지 않는다면, 공통된 객체를 기술하는 서수 형용사들 "제1", "제2", 및 "제3" 등의 사용은, 유사한 객체들의 상이한 사례들이 언급되고 있다는 것을 지시할 뿐이며, 그렇게 기술된 객체들이, 시간적으로나, 공간적으로나, 등급에 있어서, 또는 기타 임의의 방식으로, 주어진 순서로 되어야 한다는 것을 암시하고자 의도되지 않는다.
실시예들의 목적상, 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 금속 산화물 반도체(MOS) 트랜지스터들이다. 트랜지스터들은 또한 3-게이트(Tri-Gate) 및 핀펫(FinFet) 트랜지스터들, 게이트 올 어라운드 원통형 트랜지스터들, 또는 카본 나노 튜브들 또는 스핀트로닉 디바이스들처럼 트랜지스터 기능을 구현하는 다른 디바이스들을 포함한다. 소스와 드레인 단자들은 동일한 단자들일 수 있고 본 명세서에서 교환 가능하게 사용된다. 통상의 기술자는 다른 트랜지스터들, 예를 들어 바이-폴라 정션 트랜지스터들 - BJT PNP/NPN, BiCMOS, CMOS, eFET, 등이 본 개시의 범위를 벗어나지 않고서 이용될 수 있다는 것을 이해할 것이다. 용어 "MN"은 n-타입 트랜지스터(예를 들어, NMOS, NPN BJT, 등)를 지시하고, 용어 "MP"는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT, 등)을 지시한다.
도 2a는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀(200)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2a의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다.
일 실시예에서, 비트-셀(200)은 2 단자 비트-셀(100)과 비교하여 3 단자 디바이스이다. 이 실시예에서, 판독 및 기입 비트 라인(BL) 단자들은 서로 분리되어 제1 두 단자들을 형성하고, 선택 라인으로서도 지칭되는 소스 라인(SL)은 제3 단자를 형성한다. 일 실시예에서, 비트-셀(200)은 GSHE 금속과 직접 접촉하는 자유 자기층을 가진 MTJ 디바이스를 포함하고 이 금속은 SHE 속성들을 나타내는 금속이다. 일 실시예에서, 비트-셀(200)은 트랜지스터 M1을 포함하고, 이 트랜지스터의 드레인/소스 단자들 중 하나가 GSHE 금속(201)(또한 SHE 물질로 형성된 상호접속부로서 지칭됨)에 결합되고 그것의 소스/드레인 단자들 중 다른 것은 SL에 결합된다. 일 실시예에서, 트랜지스터 M1은 n-타입 트랜지스터, 예를 들어, NMOS이다. 일 실시예에서, 트랜지스터 M1은 p-타입 트랜지스터이다.
물질들의 광범위한 조합이 MTJ 디바이스의 물질 스택킹에 사용될 수 있다. 이 실시예에서, 물질들의 스택은 다음을 포함한다: CoxFeyBz, MgO, CoxFeyBz, Ru, CoxFeyBz, IrMn, Ru, Ta, 및 Ru를 포함하고, 여기서 'x', 'y', 및 'z'는 정수들이다. 다른 실시예들에서, 다른 물질들이 고정된 자기층과 자유 자기층을 포함하는 MTJ 디바이스를 형성하는 데 사용될 수 있다.
일 실시예에서, GSHE 금속(201)은 MTJ 디바이스에 독점적이며, 즉, 그것은 다른 MTJ 디바이스들과 공유되지 않는다. 일 실시예에서, GSHE 금속(201)은 기입 BL에 직접 결합된다. 일 실시예에서, 판독 BL은 MTJ 디바이스의 다른 단자에 결합된다. 일 실시예에서, 워드 라인(WL)은 트랜지스터 M1의 게이트 단자에 결합된다. 일 실시예에서, 선택 트랜지스터 M1은 고도로 스케일링된 MRAM 어레이들에서 기존의 한계를 극복하기 위해 포화 모드에 놓인다.
일 실시예에서, 데이터를 비트-셀(200)에 기입하기 위해, SHE 물질로 형성된 상호접속부와 직접 접촉하는 MTJ 디바이스의 자유 자기층 내에 스핀 전류가 주입된다. 일 실시예에서, 비트-셀(200)로부터 데이터를 판독하기 위해, 감지 증폭기가 판독 BL 및 SL을 감지한다.
비트-셀(100)을 능가하는 비트-셀(200)의 여러 이점들이 있다. 예를 들어, 비트-셀(200)의 기입 동작과 판독 동작이 서로 분리되어 고도로 최적화된 기입 동작, 예를 들어, 매우 낮은 BER(비트 에러율)을 갖고 10 ns 미만을 허용한다. 다른 이점들은 예를 들어, 이제 판독 경로 저항이 판독 감지 증폭기 요건들에 대해 최적화될 수 있고; 스핀 홀 증강으로 인해 스핀 주입 효율을 대략 100% 이상 달성할 가능성; 비트-셀(100)의 밀도와 비교하여 더 작거나 동일한 밀도를 포함한다.
도 2b는 본 개시의 일 실시예에 따른, GSHE 스핀 토크 스위칭 기반의 1T-1MTJ를 위한 전형적 물질 스택(220)을 도시한다. 일 실시예에서, MTJ 스택은 자유 자기층(FM1), MgO 터널링 산화물, 합성물 반강자성체(SAF) - CoFe/Ru 계 - 및 반강자성체(AFM)를 가진 고정 자기층(FM2)을 포함한다. SAF 층은 자유 자기층 주위의 다이폴 전계들(dipole fields)을 없애 준다. 물질들의 광범위한 조합이 물질 스태킹에 사용될 수 있다.
기입 전극은 주기율표의 이리듐, 비스무스, 및 3d, 4d, 5d 및 4f, 5f 족들의 원소들 중 임의의 것 등의 원소들로 도핑된 β-탄탈(β-Ta), β-텅스텐(β-W), Pt, 구리(Cu)로 형성된 GSHE 금속(도 2a의 201과 동일함)을 포함한다. 일 실시예에서, 기입 전극은 기입 전극 저항을 최소화하기 위해 정상의 고도전성 금속(예를 들어, 구리(Cu))으로 전이(transition)된다.
도 2c는 도 2b의 디바이스의 평면도(230)이다. 도 2c에서, 마그네트는 적절한 스핀 주입을 위해 GSHE 전극의 폭을 따라 배향된다. 자기 셀은 GSHE 전극을 통해 전하 전류를 인가함으로써 기입된다. 자기 기입의 방향은 인가된 전하 전류의 방향에 의해 결정된다. 양의 전류들(+y를 따름)은 수송 방향(+z를 따름)을 갖는 스핀 주입 전류, 및 (+x) 방향을 가리키는 스핀들을 생성한다.
도 2d는 금속들에서 SHE에 의해 결정된 스핀 전류들 및 전하 전류들의 방향을 도시하는 GSHE 물질의 단면(240)이다. 주입된 스핀 전류는 결국 마그네트를 +x 또는 -x 방향으로 정렬하기 위한 스핀 토크를 생성한다. 기입 전극의 전하 전류
Figure pct00001
에 대한 횡 스핀 전류
Figure pct00002
는 다음과 같이 표현된다:
Figure pct00003
(1)
여기서
Figure pct00004
는 횡 스핀 전류 대 측면 스핀 전류(lateral spin current)의 크기의 비율인 스핀 홀 주입 효율이고, 'w'는 마그네트의 폭이고, 't'는 GSHE 금속 전극의 두께이고, λsf는 GSHE 금속에서의 스핀 플립 길이이고,
Figure pct00005
는 GSHE-금속 대 FM1 계면에 대한 스핀 홀 각도이다. 스핀 토크를 책임지는 주입된 스핀 각운동량은 다음에 의해 주어진다:
Figure pct00006
(2).
도 3a 내지 도 3c는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀의 레이아웃들이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a 내지 도 3c의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다.
도 3a는 SL이 금속 제로(M0)로 형성되고, 기입 BL이 제2 금속층(M2)으로 형성되고, 판독 BL이 제4 금속층(M4)으로 형성되고, MTJ 디바이스는 제3 금속층(M3)에 대해 전용인 영역에 형성되는 1T-1MTJ SHE MRAM 비트-셀(300)의 실시예이다. 이 실시예에서, M0은 트랜지스터 M1에 가장 근접한 층이고(즉, 확산 영역에 가장 근접함), M2는 M1 위에 있고, M3은 M2 위에 있고, M4는 M3 위에 있다.
이 실시예에서, 비트-셀(300)은 워드 라인 WL에 의해 제어되는 게이트를 가진 선택 트랜지스터 M1을 포함한다. 일 실시예에서, 비트-셀(300)의 기입 단자는MTJ의 자유 자기층과 접촉하도록 패터닝된 하부 전극을 통해 결합된다. 일 실시예에서, 기입 전류는 비트-셀(300)의 워드 라인에 대해 수직으로 패터닝된 M2와 M0을 바이어싱함으로써 제공된다.
일 실시예에서, 선택 라인이 M2로 형성되고, 기입 BL이 M4로 형성되고, 판독 BL이 제6 금속층(M6)으로 형성되고, MTJ 디바이스가 제5 금속층(M5)에 대해 전용인 영역에, 즉, 비아 V5, M5, 및 비아 V6의 영역을 이용하여 위치된다. 이 실시예에서, M5는 M4 위에 있고, M6은 M5 위에 있다. 다른 실시예에서, 선택 라인이 M4로 형성되고, 기입 BL이 M6으로 형성되고, 판독 BL이 제8 금속층(M8)으로 형성되고, MTJ 디바이스가 제7 금속층(M7)에 대해 전용인 영역에, 즉, 비아 V7, M7, 및 비아 V8의 영역을 이용하여 위치된다. 이 실시예에서, M7은 M6 위에 있고, M8은 M7 위에 있다.
도 3b는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀(300)의 단면도(320)이다. 일 실시예에서, 트랜지스터 M1의 소스와 드레인 영역들은 금속층들 TCN에 결합되고 결국 M0C와 M0B 라인들에 각각 결합되고, 여기서 M0C와 M0B는 M0 층 내의 금속의 세그먼트들이다. 일 실시예에서, M0C는 어레이 내의 비트-셀들의 행에 대해 연속적인 라인이다. 일 실시예에서, 소스 라인(SL)은 M0C에 결합된다. 일 실시예에서, M0B는 비아 V1, 제1 금속층(M1), 및 비아 V2를 통해 M2 층에 결합된다. 일 실시예에서, 비아 V2는 M2B(M2 층에서의 세그먼트)에 결합되고, M2C을 통해 기입 BL에 간접적으로 결합된다. 일 실시예에서, M2B는 점선 영역에 도시된 바와 같이, 비아 V2, M1의 다른 세그먼트를 통해 M2C에 결합되고, M1에 결합된 다른 비아 V2를 통해 다시 M2C에 결합된다. 일 실시예에서, MTJ 디바이스는 비아 V3, M3, 및 비아 V4의 영역들 내에 위치된다. MTJ 디바이스의 일 단부는 비아 V3을 통해 M2B에 결합되는 반면, MTJ 디바이스의 다른 단부는 비아 V4를 통해 M4 상의 판독 BL에 결합된다. 이 실시예에서, M2B는 SHE 물질을 가진 금속이다.
도 3c는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀(300)의 단면도(320)의 레이아웃의 평면도(330)이다. MTJ 층은 V3-M3-V4의 수직 로케이션을 점유하는 CMOS 스택의 후방 단부에 위치된다.
도 3d는 본 개시의 일 실시예에 따른, 두 개의 1T-1MTJ SHE MRAM 비트-셀들(300)의 단면도(320)의 레이아웃의 평면도(340)이다. 이 실시예에서, 상호접속은 M2C (M2 상에 있음) BL 기입, M4 BL 판독, 및 M0 SL이 비트 셀들 간에 공유되는 것을 나타낸다. 이 실시예에서, 두 개의 비트 셀들의 각각의 MTJ 디바이스들의 자유 자기층에 직접 결합되는, SHE 물질을 갖는 로컬 상호접속부들은 비트 셀들 간에 공유되지 않고, 즉, SHE 상호접속부는 비트-셀들의 행의 인접 셀들과 공유되지 않는다.
도 4a 및 도 4b는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM의 차별적 판독 및 기입 동작을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4a 및 도 4b의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다. 일 실시예에서, 비트-셀(300)은 차별적(더블 엔디드) 판독 및 기입 동작들이 1과 0을 기입하는 것을 가능하게 할 뿐만 아니라, 향상된 판독 기능성을 가능하게 한다.
도 4a는 1T-1MTJ SHE MRAM(401)의 기입 동작(400)(이것은 도 3a의 300과 동일함)을 도시한다. 레이아웃(402)은 도 3c의 레이아웃(330)에 대응한다. 여기서, 기입 동작 경로를 도시하는 레이아웃의 부분들만 도시된다. 이 실시예에서, 인접 셀들은 행 내의 기입 전류에 의해 방해받지 않는데, 왜냐하면 스핀 홀 물질이 각각의 비트-셀에 대한 제2 M2 라인 상에만 존재하기 때문이다. 일 실시예에서, 기입 전류는 비트-셀(300)의 워드 라인에 대해 수직으로 패터닝된 M2와 M0를 바이어싱함으로써 제공된다.
도 4b는 1T-1MTJ SHE MRAM(421)의 판독 동작(420)(이것은 도 3a의 300과 동일함)을 도시한다. 레이아웃(422)은 도 3c의 레이아웃(330)에 대응한다. 여기서, 기입 동작 경로를 도시하는 레이아웃의 부분들만 도시된다. 판독 동작 동안 M4와 M0이 감지 증폭기에 결합된다(도시 생략). 이 실시예에서, 전류는 M4(판독 BL)로부터 MTJ를 통해 트랜지스터 M1 내지 M0 SL로 흐른다. MTJ 상의 이중 원은 트랜지스터 M1의 드레인/소스 영역으로 흐르는 그리고 M0 SL로 나오는 판독 전류의 방향을 지시한다.
도 5a 내지 도 5d는 본 개시의 다른 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀의 레이아웃들이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5a 내지 도 5d의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다.
도 5a는 SL이 M0으로 형성되고, 기입 BL이 M0으로 형성되고, 판독 BL이 M4로 형성되고, MTJ 디바이스가 M3에 대해 전용인 영역에 형성되는 1T-1MTJ SHE MRAM 비트-셀(500)의 실시예이다. 이 실시예에서, 비트-셀(500)은 워드 라인 WL에 의해 제어되는 게이트를 갖는 선택 트랜지스터 M1을 포함한다. 일 실시예에서, 비트-셀의 기입 단자는 MTJ의 자유 자기층과 접촉하도록 패터닝된 하부 전극을 통해 결합된다. 이 실시예에서, MTJ 디바이스는 층들 V2-M2-V3에 위치된다.
도 5b는 1T-1MTJ SHE MRAM 비트-셀(500)의 레이아웃(520)이다. 파선들 AA와 BB가 도 5c와 도 5d에 각각 도시된다. 이 실시예에서, MTJ 디바이스는 층들 V2-M2-V3에 위치된다. 비트-셀의 영역(520)은 MTJ 스택의 로케이션의 변화로 인해 비트-셀(330)의 영역보다 30%만큼 확대된다. 그러나, 차별적 기입 및 동작들이 유지된다. 일 실시예에서, 면적 증가의 영향을 줄이기 위해, M0-BL 기입은 두 개의 인접 열들 간에 공유된다.
도 5c는 일 실시예에 따른, 마그네트의 길이와 평행한 섹션 AA의 단면(530)을 도시한다. 이 실시예에서, SL은 M0-C 층 상에 (즉, M0 상에) 형성된다. 이 실시예에서, SHE 물질은 M1 영역 상에 위치되고, MTJ 디바이스의 자유 자기층에 직접 결합된다. 판독 BL은 M4 상에 있고, 비아 V4, M3의 세그먼트, 및 비아 V3를 통해 MTJ 디바이스에 결합된다. 랜딩 패드 'y'는 트랜지스터 M1의 소스/드레인 단자들 중 하나를 M1 층에 기초한 SHE 물질에 결합한다. 도 5d는 일 실시예에 따른, 마그네트의 길이에 대해 수직인 섹션 BB의 단면(540)을 도시한다. 이 실시예에서, 기입 BL은, 판독 BL, 및 선택 라인은 MTJ의 차별적 기입을 가능하게 하기 위해 동일한 방향으로 흐르고 평행하다.
도 6은 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀들의 어레이(600)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다. 실시예들을 모호하게 하지 않기 위해, MRAM의 3x4 어레이가 3개의 수평 행들 및 4개의 수직 열들을 가지고 도시된다. 그러나, 실시예들은 임의의 어레이 크기에 적용 가능하다.
이 실시예에서, 어레이(600)는 복수의 MTJ 비트-셀들, 즉, M0 상의 복수의 선택 라인들(SL들), 즉, M0 SL1-3, 복수의 기입 비트 라인들 - BL1-3 기입; 복수의 판독 비트 라인들 - BL1-3 판독, SHE 상호접속부들이 MTJ 디바이스들 간에 공유되지 않도록 복수의 MTJ 디바이스들의 대응하는 자유 자기층에 결합된 SHE 물질을 가진 복수의 상호접속부들; 및 트랜지스터들의 복수의 행들을 포함하고, 각각의 행의 트랜지스터들은 복수의 선택 라인들 중의 하나의 선택 라인과 결합되고, 트랜지스터들의 행 내의 복수의 상호접속부들 중의 각각의 상호접속부는 기입 비트 라인들 중 하나에 결합된다. 일 실시예에서, 복수의 판독 비트 라인들 각각은 복수의 행들의 MTJ 디바이스들 중 일 행의 MTJ 디바이스들에 결합된다. 비트-셀은 본 개시의 실시예들 중 임의의 것에 따라 구현될 수 있다.
도 7은 일 실시예에 따라, 종래의 MTJ들과 비교한 1T-1MTJ SHE MRAM 비트-셀의 기입 에너지-지연 상태들의 플롯(700)이다. x-축은 에너지(fJ/기입)이고 y-축은 나노-초 단위의 지연이다. 플롯(700)은 5개의 파형들을 도시한다. 플롯(700)은 인가되는 기입 전압이 변화될 때 평면-내 자기 스위칭에 대해 GSHE와 MTJ(GSHE-MTJ) 디바이스들의 에너지-지연 궤적을 비교한다. 에너지 지연 궤적(평면-내 스위칭에 대해)은 다음과 같이 표현될 수 있다:
Figure pct00007
(3)
여기서 Rwrite는 디바이스들(RGSHE 또는 RMTJ-P, RMTJ-AP)의 기입 저항이고, 'P'는 스핀 전류 분극(PGSHE 또는 PMTJ)이고, μ0는 진공 투자율이고, 'e'는 전자 전하이다. 소정의 지연에서 에너지는 Gilbert 댐핑의 제곱에 정비례한다.
Figure pct00008
는 다양한 GSHE 금속 전극들에 대해 스핀 분극이 변화함에 따라 변화한다. 스핀 홀 분극, 댐핑, 및 스핀 홀 전극들의 저항의 결합 효과가 플롯(700)에 플롯된다.
플롯(700)에서 고려된 모든 경우들은 40 kT 열 에너지 배리어 및 3.5 nm GSHE 전극 두께들을 가진 30 X 60 nm 마그네트를 가정한다. 디바이스들의 에너지 지연 궤적들은 스케일링된 CMOS의 전압 제한들에 따라 0-0.7 V를 스위프하는 전압을 가정하여 구해진다. GSHE-MTJ 디바이스들의 에너지-지연 궤적은 대략 두 개의 동작 영역들을 나타낸다. 영역 1은 에너지 지연 결과가 대략 일정한 경우이며, 이것은 다음과 같이 표현된다:
Figure pct00009
(4)
영역 2는 에너지가 지연에 비례하는 경우이며, 이것은 다음과 같이 표현된다:
Figure pct00010
(5)
두 개의 영역들은 다음에서의 에너지 최소값들에 의해 분리된다:
Figure pct00011
(6)
여기서 최소 스위칭 에너지가 스핀 토크 디바이스들에 대해 구해진다.
STT-MTJ 디바이스들의 에너지-지연 궤적(플롯들(704, 705))은 0.7 V 최대 인가 전압에서 평면-내 디바이스들에 대해 최소 지연 1ns를 갖도록 제한되고, P-AP 및 AP-P에 대한 스위칭 에너지는 1 pJ/기입의 범위 내이다. 이와 대조적으로, GSHE-MTJ(평면-내 이방성) 디바이스들(701, 702, 703)의 에너지 지연 궤적은 스위칭 시간들을 20ps로 낮출 수 있게 할 수 있거나(0.7 V, 20 fJ/비트를 가진 β-W), 또는 스위칭 에너지를 2 fJ로 낮출 수 있게 할 수 있다(0.1 V, 1.5 ns 스위칭 시간을 가진 β-W). 플롯(700)은 동일한 에너지를 갖는 1T-1 SHE MTJ 디바이스가 더 낮은 기입 동작 지연을 나타냄을 도시한다.
도 8은 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀과 종래의 MTJ들에 대한 신뢰할 만한 기입 시간들의 플롯(800)이다. 플롯(800)은 Landau-Lifshitz-Gilbert 나노마그네트 동역학과 결합된 비트-셀 회로 시뮬레이션들을 이용하여 1T-1 SHE MTJ 디바이스들의 기입 시간들을 도시한다. 스핀 홀 MTJ는 수직 및 평면-내 MTJ들과 비교하여 현저한 기입 시간 개선을 나타낸다.
도 9는 본 개시의 일 실시예에 따른, 1T-1MTJ SHE MRAM 비트-셀을 가진 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(시스템-온-칩)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그렇게 한정되지 않는다는 점을 지적해둔다.
도 9는 편평한 표면 인터페이스 커넥터들이 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선-가능형 e-리더, 또는 다른 무선 모바일 디바이스 등과 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들은 일반적으로 도시되고, 그러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 실시예들에 따른, MTJ SHE MRAM 비트-셀을 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한 실시예들의 MTJ SHE MRAM 비트-셀을 포함할 수 있다. 본 개시의 상이한 실시예들은 또한, 1670 내에 무선 인터페이스 등과 같은 네트워크 인터페이스를 포함할 수 있어서, 시스템 실시예가, 무선 디바이스, 예를 들어, 셀 폰 또는 개인용 정보 단말기에 통합될 수 있게 한다.
일 실시예에서, 프로세서(1610)(및 프로세서(1690))는 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리 디바이스들을 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션들 및/또는 디바이스 기능들이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은, 인간 사용자 또는 다른 디바이스들과의 I/O(입력/출력)에 관련되는 동작들, 전력 관리에 관련되는 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 접속하는 것과 관련되는 동작들을 포함한다. 처리 동작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 동작들을 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 오디오 기능들을 컴퓨팅 디바이스에 제공하는 것과 연관되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 그러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 통합될 수 있거나, 또는 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하도록 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은 디스플레이 인터페이스(1632)를 포함하고, 이것은 사용자에게 디스플레이를 제공하기 위해 이용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이와 관련된 적어도 일부의 처리를 수행하는 프로세서(1610)와는 별개의 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 출력 및 입력 둘 다를 사용자에게 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 제어기(1640)는 사용자와의 상호작용과 관련되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작가능하다. 부가적으로, I/O 제어기(1640)는 컴퓨팅 디바이스(1600)에 접속된 부가적 디바이스들에 대한 접속점을 나타내고 그것을 통해 사용자가 시스템과 상호 작용할 수 있을 것이다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스들로는, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들 등과 같은 특정 응용들에서 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
앞서 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 부가적으로, 오디오 출력이 디스플레이 출력 대신에, 또는 그와 함께 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치스크린을 포함한다면, 디스플레이 디바이스는 또한, 적어도 부분적으로 I/O 제어기(1640)에 의해 관리될 수 있는 입력 디바이스로서도 역할을 한다. 컴퓨팅 디바이스(1600) 상에는 I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들도 있을 수 있다.
일 실시예에서, I/O 제어기(1640)는, 가속도계, 카메라, 광 센서, 또는 기타의 환경 센서들 등과 같은 디바이스들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어를 관리한다. 입력은 직접적인 사용자 상호작용의 일부일 수 있을 뿐만 아니라, 시스템의 동작들에 영향을 주기 위한 시스템에의 환경 입력을 제공하는 것(예컨대, 잡음 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 인가, 또는 다른 특징들)일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 배터리 전력 사용, 배터리의 충전, 및 전력 절약 동작에 관련되는 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 차단되는 경우 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 차단되는 경우 상태가 비결정적임) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라, 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관련되는 시스템 데이터(장기적이든 임시적이든)를 저장할 수 있다.
실시예들의 요소들은 또한, 컴퓨터-실행가능한 명령어들(예를 들어, 본 명세서에 논의된 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신-판독가능한 매체(예를 들어, 메모리(1660))로서 제공된다. 머신-판독가능한 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM), 또는 전자적 또는 컴퓨터-실행가능한 명령어들을 저장하기에 적합한 다른 타입들의 머신-판독가능한 매체들을 포함하지만, 이것으로 제한되지 않는다. 예를 들어, 본 개시의 실시예들은 원격 컴퓨터(예를 들어, 서버)로부터 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들에 의해 요청 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
접속성(1670)은 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신할 수 있게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 예컨대, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스뿐만 아니라, 예컨대, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변 장치들일 수 있다.
접속성(1670)은 여러 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)을 가지고 예시된다. 일반적으로 셀룰러 접속성(1672)은 예컨대, GSM(모바일 통신을 위한 글로벌 시스템) 또는 변형들 또는 파생들, CDMA(코드 분할 다중 액세스) 또는 변형들 또는 파생들, TDM(시분할 멀티플렉싱) 또는 변형들 또는 파생들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 말한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 말하며, 개인 영역 네트워크들(예컨대, Bluetooth, 근접장 등), 로컬 영역 네트워크들(예컨대, Wi-Fi), 및/또는 광역 네트워크들(예컨대, WiMax), 또는 기타 무선 통신을 포함할 수 있다.
주변장치 접속들(peripheral connections)(1680)은 주변장치 접속들을 이루기 위한 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스에 대한 주변 디바이스("로"(1682))일 수 있는 것은 물론, 자신에 접속된 주변 디바이스들("로부터"(1684))을 가질 수 있음을 이해할 것이다. 컴퓨팅 디바이스(1600)는 통상, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는 컴퓨팅 디바이스(1600)가 예를 들어, 시청각 또는 다른 시스템들로의 콘텐츠 출력을 제어하도록 해주는 특정 주변장치들에 컴퓨팅 디바이스(1600)가 접속하는 것을 허용할 수 있다.
사유 도킹 커넥터 또는 다른 사유 접속 하드웨어 외에도, 컴퓨팅 디바이스(1600)는 일반적인 또는 표준-기반의 커넥터들을 통해 주변장치 접속들(1680)을 이룰 수 있다. 일반적인 타입들은 (다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있는) USB(Universal Serial Bus) 커넥터, MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어(Firewire), 또는 다른 타입들을 포함할 수 있다.
"실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"에 대한 본 명세서에서의 참조는 실시예들과 관련하여 설명된 특정 특징, 구조, 또는 특성이 반드시 모든 실시예들일 필요는 없지만 적어도 일부 실시예들에 포함된다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현은 반드시 모두 동일한 실시예들을 참조하는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수 있다(may, might, 또는 could)"라고 진술한다면, 특정 컴포넌트, 특징, 구조, 또는 특성이 포함될 것이 요구되는 것은 아니다. 본 명세서 또는 청구항에서 "단수(a 또는 an)" 요소를 언급한다면, 그것은 그 요소가 단지 하나만 있다는 것을 의미하는 것은 아니다. 본 명세서 또는 청구항들에서 "부가적(additional)" 요소를 언급한다면, 그것은 하나 초과의 부가적 요소가 있다는 것을 배제하지 않는다.
또한, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 초과의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예는, 그 두 개의 실시예들과 연관된 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 임의의 경우에는, 결합될 수 있다.
본 개시가 그 특정 실시예들과 연계하여 설명되었지만, 상기 설명에 비추어, 그러한 실시예들의 많은 대안들, 수정들, 및 변형들이 본 분야의 통상의 기술자에게는 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, 다이내믹 RAM(DRAM)은 논의된 실시예들을 이용할 수 있다. 본 개시의 실시예들은, 첨부된 청구항들의 넓은 범위 내에 들어오는 그러한 모든 대안들, 수정들, 및 변형들을 포괄하고자 한다.
또한, 집적 회로(IC) 칩들 및 다른 컴포넌트들로의 공지된 전력/접지 접속들은 제시된 도면 내에 도시될 수 있거나, 또는 본 개시를 모호하게 하지 않도록, 그리고 예시와 논의의 간결함을 위해, 도시되지 않을 수도 있다. 또한, 구조들은 블록도 형태로 도시될 수 있는데, 이것은, 본 개시를 모호하게 하는 것을 피하기 위해, 그리고 또한 그러한 블록도 구조들의 구현에 관한 상세 사항이 본 개시가 구현될 플랫폼에 크게 의존한다는 사실(즉, 그러한 상세 사항은 통상의 기술자의 이해 범위 내에 있음)에 비추어, 블록도 형태로 도시될 수 있다. 본 개시의 예시적 실시예들을 설명하기 위해 특정 상세 사항들(예를 들어, 회로들)이 개시되지만, 본 개시는 이들 특정 상세 사항들 없이, 또는 이들의 변형과 더불어 실시될 수 있다는 것은, 통상의 기술자에게 명백할 것이다. 따라서, 이 설명은 제한을 위한 것이 아니라 예시를 위한 것으로 간주되어야 한다.
하기의 예들은 추가적인 실시예들과 관련된다. 예들에서 상세 사항들은 하나 이상의 실시예들 중 어느 것에서나 이용될 수 있다. 본 명세서에서 기술되는 장치의 모든 옵션의 특징들은 또한 방법 또는 프로세스에 대해 구현될 수 있다.
예를 들어, 일 실시예에서, 장치는: 선택 라인; SHE 물질을 가진 상호접속부 - 상기 상호접속부는 기입 비트 라인에 결합됨 -; 상기 선택 라인 및 상기 상호접속부에 결합된 트랜지스터 - 상기 트랜지스터는 워드 라인에 의해 제어 가능함 -; 및 상기 상호접속부에 결합된 자유 자기층을 가진 MTJ 디바이스를 포함한다. 일 실시예에서, 상기 MTJ 디바이스의 일 단부는 판독 비트 라인에 결합된다. 일 실시예에서, 상기 선택 라인은 제로 금속(M0) 층 상에 형성된다. 일 실시예에서, 상기 판독 비트 라인은 제4 금속(M4) 층 상에 형성되고, 상기 기입 비트 라인은 제2 금속(M2) 층 상에 형성된다.
일 실시예에서, 판독 동작 동안 상기 MTJ 디바이스는 그의 저항을 증가시키도록 동작 가능하고, 기입 동작 동안 상기 MTJ 디바이스는 그의 저항을 감소시키도록 작동 가능하다. 일 실시예에서, 상기 상호접속부는 단일 MTJ 디바이스에 독점적이다. 일 실시예에서, 상기 트랜지스터는 단일 트랜지스터이고, 상기 MTJ 디바이스는 단일 MTJ 디바이스이다. 일 실시예에서, 상기 단일 트랜지스터는 상기 트랜지스터의 채널 영역이 병렬의 두 개 이상의 트랜지스터들로서 거동하도록 다중 확산들 또는 공유 확산으로부터 형성된다. 일 실시예에서, 상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 및 상기 선택 라인은 서로 평행하고 동일한 방향으로 흐른다.
다른 예에서, 방법은: 소스 영역, 드레인 영역, 및 게이트 영역을 가진 트랜지스터를 형성하는 단계; 금속 제로(M0)에 선택 라인을 형성하는 단계; 상기 선택 라인을 상기 트랜지스터의 상기 소스 영역에 결합하는 단계; SHE 물질을 가진 상호접속부를 형성하는 단계; 상기 상호접속부를 제1 금속(M1) 층 및 상기 트랜지스터의 상기 드레인 단자에 결합하는 단계; 및 워드 라인을 상기 트랜지스터의 상기 게이트 영역에 결합하는 단계를 포함한다.
일 실시예에서, 방법은: 제2 금속(M2) 층에 기입 비트 라인을 형성하는 단계; 및 상기 기입 비트 라인을 상기 상호접속부에 결합하는 단계를 더 포함하고, 상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 상기 선택 라인은 서로 평행하고 동일 방향으로 흐른다. 일 실시예에서, 방법은 제3 금속(M3) 층에 대해 전용인 영역에 자기 터널 정션(MTJ) 디바이스를 형성하는 단계; 및 상기 MTJ 디바이스의 자유 자기층을 상기 상호접속부에 결합하는 단계를 더 포함한다.
일 실시예에서, 제4 금속(M4) 층에 판독 비트 라인을 형성하는 단계; 및 상기 판독 비트 라인을 상기 MTJ 디바이스에 결합하는 단계를 더 포함하고, 상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 및 상기 선택 라인은 서로 평행하고 동일한 방향으로 흐른다. 일 실시예에서, 방법은: 제2 금속(M2) 층에 대해 전용인 영역에 MTJ 디바이스를 형성하는 단계; 및 상기 MTJ 디바이스의 자유 자기층을 상기 상호접속부에 결합하는 단계를 더 포함한다. 일 실시예에서, 제4 금속(M4) 층에 판독 비트 라인을 형성하는 단계; 및 제3 금속(M3) 층을 통해 상기 판독 비트 라인을 상기 MTJ 디바이스에 결합하는 단계를 더 포함한다. 일 실시예에서, 상기 상호접속부는 단일 MTJ 디바이스에 독점적이다.
다른 예에서, 일 실시예에서, 장치는: 복수의 선택 라인들; 복수의 기입 비트 라인들; SHE 물질을 가진 복수의 상호접속부들; 및 트랜지스터들의 복수의 행들을 포함하고, 각각의 행 내의 트랜지스터들은 상기 복수의 선택 라인들 중의 하나의 선택 라인에 결합되고, 상기 트랜지스터들의 일 행 내의 상기 복수의 상호접속부들 중의 각각의 상호접속부는 상기 기입 비트 라인들 중 하나에 결합된다. 일 실시예에서, 장치는 복수의 판독 비트 라인들; 및 상기 상호접속부들 중 하나에 결합된 자유 자기층을 각각 가진 MTJ 디바이스들의 복수의 행들을 더 포함하고, 각각의 상기 상호접속부는 간접적으로 서로 결합된다. 일 실시예에서, 상기 복수의 판독 비트 라인들 각각은 상기 MTJ 디바이스들의 복수의 행들 중의 일 행의 MTJ 디바이스들에 결합된다. 일 실시예에서, 판독 동작 동안 상기 MTJ 디바이스들 각각은 그의 저항을 증가시키도록 동작 가능하고, 기입 동작 동안 상기 MTJ 디바이스들 각각은 그의 저항을 감소시키도록 동작 가능하다.
독자가 본 기술 개시의 본질과 요지를 파악하게 해줄 요약서가 제공된다. 요약서는 청구항들의 범위 또는 의미를 제한하기 위해 이용되지 않을 것이라고 이해하며 제출된다. 하기의 청구항들은 여기서 상세한 설명 내에 통합되며, 각각의 청구항은 그 자체로서 별개의 실시예를 나타낸다.

Claims (20)

  1. 장치로서,
    선택 라인;
    스핀 홀 효과(Spin Hall Effect, SHE) 물질을 가진 상호접속부 - 상기 상호접속부는 기입 비트 라인에 결합됨 -;
    상기 선택 라인 및 상기 상호접속부에 결합된 트랜지스터 - 상기 트랜지스터는 워드 라인에 의해 제어 가능함 -; 및
    상기 상호접속부에 결합된 자유 자기층을 가진 자기 터널 정션(Magnetic Tunnel Junction, MTJ) 디바이스를 포함하는, 장치.
  2. 제1항에 있어서,
    상기 MTJ 디바이스의 일 단부는 판독 비트 라인에 결합되는, 장치.
  3. 제1항에 있어서,
    상기 선택 라인은 제로 금속(M0) 층 상에 형성되는, 장치.
  4. 제1항에 있어서,
    상기 판독 비트 라인은 제4 금속(M4) 층 상에 형성되고, 상기 기입 비트 라인은 제2 금속(M2) 층 상에 형성되는, 장치.
  5. 제1항에 있어서,
    판독 동작 동안 상기 MTJ 디바이스는 그의 저항을 증가시키도록 동작 가능하고, 기입 동작 동안 상기 MTJ 디바이스는 그의 저항을 감소시키도록 동작 가능한, 장치.
  6. 제1항에 있어서,
    상기 상호접속부는 단일 MTJ 디바이스에 독점적인(exclusive), 장치.
  7. 제1항에 있어서,
    상기 트랜지스터는 단일 트랜지스터이고, 상기 MTJ 디바이스는 단일 MTJ 디바이스인, 장치.
  8. 제7항에 있어서,
    상기 단일 트랜지스터는 상기 트랜지스터의 채널 영역이 병렬의 두 개 이상의 트랜지스터들로서 거동하도록 다중 확산들 또는 공유 확산으로부터 형성되는, 장치.
  9. 제2항에 있어서,
    상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 및 상기 선택 라인은 서로 평행하고 동일한 방향으로 흐르는, 장치.
  10. 방법으로서,
    소스 영역, 드레인 영역, 및 게이트 영역을 가진 트랜지스터를 형성하는 단계;
    금속 제로(M0)에 선택 라인을 형성하는 단계;
    상기 선택 라인을 상기 트랜지스터의 상기 소스 영역에 결합하는 단계;
    스핀 홀 효과(SHE) 물질을 가진 상호접속부를 형성하는 단계;
    상기 상호접속부를 제1 금속(M1) 층 및 상기 트랜지스터의 드레인 단자에 결합하는 단계; 및
    워드 라인을 상기 트랜지스터의 상기 게이트 영역에 결합하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    제2 금속(M2) 층에 기입 비트 라인을 형성하는 단계; 및
    상기 기입 비트 라인을 상기 상호접속부에 결합하는 단계를 더 포함하고, 상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 상기 선택 라인은 서로 평행하고 동일 방향으로 흐르는, 방법.
  12. 제11항에 있어서,
    제3 금속(M3) 층에 대해 전용인 영역에 자기 터널 정션(MTJ) 디바이스를 형성하는 단계; 및
    상기 MTJ 디바이스의 자유 자기층을 상기 상호접속부에 결합하는 단계를 더 포함하는, 방법.
  13. 제12항에 있어서,
    제4 금속(M4) 층에 판독 비트 라인을 형성하는 단계; 및
    상기 판독 비트 라인을 상기 MTJ 디바이스에 결합하는 단계를 더 포함하고,
    상기 MTJ 디바이스는 상기 판독 비트 라인과 상기 기입 비트 라인 사이에 물리적으로 위치되고, 상기 판독 비트 라인, 상기 기입 비트 라인, 및 상기 선택 라인은 서로 평행하고 동일한 방향으로 흐르는, 방법.
  14. 제10항에 있어서,
    제2 금속(M2) 층에 대해 전용인 영역에 자기 터널 정션(MTJ) 디바이스를 형성하는 단계; 및
    상기 MTJ 디바이스의 자유 자기층을 상기 상호접속부에 결합하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    제4 금속(M4) 층에 판독 비트 라인을 형성하는 단계; 및
    제3 금속(M3) 층을 통해 상기 판독 비트 라인을 상기 MTJ 디바이스에 결합하는 단계를 더 포함하는, 방법.
  16. 제10항에 있어서,
    상기 상호접속부는 단일 MTJ 디바이스에 독점적인, 방법.
  17. 장치로서,
    복수의 선택 라인들;
    복수의 기입 비트 라인들;
    스핀 홀 효과(SHE) 물질을 가진 복수의 상호접속부들; 및
    트랜지스터들의 복수의 행들을 포함하고,
    각각의 행 내의 트랜지스터들은 상기 복수의 선택 라인들 중의 하나의 선택 라인에 결합되고, 상기 트랜지스터들의 행 내의 상기 복수의 상호접속부들 중의 각각의 상호접속부는 상기 기입 비트 라인들 중 하나에 결합되는, 장치.
  18. 제17항에 있어서,
    복수의 판독 비트 라인들; 및
    상기 상호접속부들 중 하나에 결합된 자유 자기층을 각각 가진 자기 터널 정션(MTJ) 디바이스들의 복수의 행들을 더 포함하고, 각각의 상호접속부는 간접적으로 서로 결합되는, 장치.
  19. 제18항에 있어서,
    상기 복수의 판독 비트 라인들 각각은 상기 MTJ 디바이스들의 복수의 행들 중의 MTJ 디바이스들의 일 행에 결합되는, 장치.
  20. 제18항에 있어서,
    판독 동작 동안 상기 MTJ 디바이스들 각각은 그의 저항을 증가시키도록 동작 가능하고, 기입 동작 동안 상기 MTJ 디바이스들 각각은 그의 저항을 감소시키도록 동작 가능한, 장치.
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