KR20190049180A - 가변 저항 메모리 소자 - Google Patents

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Abstract

본 발명의 가변 저항 메모리 소자는 기판 상에 형성된 금속 배선층과, 상기 금속 배선층 상에 형성되어 상기 금속 배선층의 일부분을 노출하는 콘택홀을 갖는 층간 절연층과, 상기 콘택홀의 내부에 형성된 복수개의 서브 배리어 금속층들을 포함하는 배리어 금속층과, 상기 배리어 금속층 상에 상기 콘택홀을 매립하도록 형성된 플러그 금속층과, 상기 배리어 금속층 및 플러그 금속층 상에 형성된 가변 저항 구조체를 포함한다.

Description

가변 저항 메모리 소자{variable resistance memory device}
본 발명의 기술적 사상은 메모리 소자에 관한 것으로서, 보다 상세하게는 가변 저항층을 포함하는 가변 저항 메모리 소자에 관한 것이다.
가변 저항 메모리 소자는 인가 전압에 따른 가변 저항층의 전류 전달 특성을 이용한다. 가변 저항 메모리 소자는 기판 상에 복수개의 금속 배선층이 형성될 수 있다. 금속 배선층 상에는 가변 저항층이 형성될 수 있다. 이에 따라, 가변 저항 메모리 소자는 금속 배선층이나 가변 저항층의 손상 없이 금속 배선층과 가변 저항층을 전기적으로 연결하는 것이 필요하다.
본 발명의 기술적 사상이 해결하려는 과제는 금속 배선층이나 가변 저항층의 손상없이 금속 배선층과 가변 저항층을 신뢰성 있게 전기적으로 연결할 수 있는 가변 저항 메모리 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 일 실시예에 가변 저항 메모리 소자는 기판 상에 형성된 금속 배선층; 상기 금속 배선층 상에 형성되어 상기 금속 배선층의 일부분을 노출하는 콘택홀을 갖는 층간 절연층; 상기 콘택홀의 내부에 형성된 복수개의 서브 배리어 금속층들을 포함하는 배리어 금속층; 상기 배리어 금속층 상에 상기 콘택홀을 매립하도록 형성된 플러그 금속층; 및 상기 배리어 금속층 및 플러그 금속층 상에 형성된 가변 저항 구조체를 포함한다.
본 발명의 기술적 사상의 일 실시예에 가변 저항 메모리 소자는 기판 상에 형성된 금속 배선층; 상기 금속 배선층 상에 형성되어 상기 금속 배선층의 일부분을 노출하는 콘택홀을 갖는 층간 절연층; 상기 금속 배선층 상에서 상기 콘택홀 바닥 및 내벽에 형성된 제1 배리어 금속층; 상기 콘택홀 바닥 및 내벽에 형성된 제1 배리어 금속층 상에 형성된 제2 배리어 금속층; 상기 제2 배리어 금속층 상에 상기 콘택홀을 매립하도록 형성된 플러그 금속층; 및 상기 제1 배리어 금속층, 제2 배리어 금속층 및 플러그 금속층 상에 형성된 가변 저항 구조체를 포함하고,
상기 제1 배리어 금속층, 제2 배리어 금속층 및 플러그 금속층은 제1 폭의 콘택 플러그를 구성하고, 상기 가변 저항 구조체는 제2 폭으로 구성된다.
본 발명의 기술적 사상의 일 실시예에 가변 저항 메모리 소자는 제1 방향을 따라 나란히 떨어져 배치된 복수개의 워드 라인들; 상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 소스 라인들; 상기 소스 라인들의 상부에서 상기 제2 방향을 따라 나란히 떨어져 배치된 복수개의 비트 라인들; 및 상기 소스 라인들과 비트 라인들간에 접속되는 복수개의 메모리 셀들을 포함한다.
상기 개개의 메모리 셀은 가변 저항층을 포함하는 가변 저항 구조체 및 셀 트랜지스터를 포함하며, 상기 셀 트랜지스터의 소스 또는 드레인은 금속 배선층과 연결되고, 상기 가변 저항 구조체는 복수의 배리어 금속층들을 포함하는 콘택 플러그를 통하여 상기 금속 배선층과 연결된다.
본 발명의 기술적 사상의 가변 저항 메모리 소자는 금속 배선층과 가변 저항 구조체를 복수개의 배리어 금속층들 및 플러그 금속층을 포함하는 콘택 플러그로 전기적으로 연결할 수 있다.
복수개의 배리어 금속층들은 금속 배선층과 플러그 금속층을 용이하게 연결하는 역할을 수행할 수 있다. 다시 말해, 금속 배선층 상에 형성되는 제1 배리어 금속층은 금속 배선층의 용출을 방지하기 위한 용출 방지층 또는 금속 배선층의 확산을 방지하기 위한 확산 방지층 역할을 수행한다. 제1 배리어 금속층 상에 형성되는 제2 배리어 금속층은 상기 플러그 금속층과의 결합을 증진시키기 위한 결합 증진층 또는 상기 금속 배선층과의 반응을 방지하기 위한 반응 방지층일 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를도시한 회로도이다.
도 2a 및 도 2b는 도 1의 가변 저항 메모리 소자에서 데이터 "1"과 "0"을 기록하는 원리는 보여주는 개념도들이다.
도 3은 도 1의 가변 저항 메모리 소자에서 한 행의 메모리 셀들을 설명하기 위한 회로도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 레이아웃도이다.
도 5a 내지 도 5d는 각각 도 4의 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 요부 단면도들이다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 금속 배선층과 가변 저항 구조체를 콘택 플러그로 연결한 구성을 설명하기 위한 단면도이다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 금속 배선층과 가변 저항 구조체를 콘택 플러그로 연결한 구성을 설명하기 위한 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 기술적 사상의 가변 저항 메모리 소자의 배리어 금속층을 형성하기 위한 클러스터 증착 장치를 도시한 도면이다.
도 10은 도 5a 내지 도 5d에 도시되는 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자를 설명하기 위한 단면도이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자에 기입된 데이터의 읽기 동작을 설명하는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자의 쓰기 동작을 설명하는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자를 도시한 회로도이다.
구체적으로, 가변 저항 메모리 소자(100)는 메모리 셀 어레이(10), 워드 라인 드라이버 영역(20), 및 라이트 드라이버(write driver) 및 센스 앰프 영역(30)을 포함할 수 있다. 메모리 셀 어레이(10)는 매트릭스 형태로 배열된 복수의 메모리 셀들(C)을 포함할 수 있다. 메모리 셀들(C) 각각은 셀 트랜지스터(TC) 및 가변 저항층(VR)을 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들(WL0-WL5, 120), 복수의 소스 라인들(SL0-SL3, 130), 및 복수의 비트 라인들(BL0-BL2, 150)을 포함할 수 있다. 도 1에서, 워드 라인들(WL0-WL5, 120), 소스 라인들(SL0-SL3, 130), 및 비트 라인들(BL0-BL2, 150)의 개수는 설명의 편의를 위해 예시적으로 도시한 것이다. 도 1에 도시한 메모리 셀(C)은 워드 라인들(WL0-WL5, 120)중에서 워드 라인(WL3), 및 소스 라인들(SL0-SL3, 130)중에서는 소스 라인(SL0), 비트 라인들(BL0-BL2, 150) 중에서 비트 라인(BL0)에 전기적으로 연결될 수 있다.
가변 저항층(VR)은 저항값이 변하는 물질층을 포함할 수 있다. 가변 저항층(VR)은 데이터 값에 대응하는 저항값을 가질 수 있다. 예컨대, 가변 저항층(VR)은 미리 정해진 기준 저항값보다 낮은 저항값을 가짐으로써 데이터 "0"을 저장할 수 있다. 반대로, 가변 저항층(VR)은 미리 정해진 기준 저항값보다 높은 저항값을 가짐으로써 데이터 "1"을 저장할 수 있다. 여기서 저항값에 따른 데이터 "0"과 "1"은 예시적이며, 서로 반전될 수도 있다.
일 예에 따르면, 가변 저항층(VR)은 자성체를 포함할 수 있다. 가변 저항층(VR)은 자기 터널 접합(MTJ, magnetic tunnel juction) 소자(또는 자기 저항 소자)를 포함할 수 있다. 가변 저항층(VR)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 메모리 기능을 수행할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 자기 메모리 소자(MRAM)일 수 있다.
일 예에 따르면, 가변 저항층(VR)은 소스 라인들(SL0-SL3, 130) 및 비트 라인들(BL0-BL2, 150) 사이에 흐르는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변하는 상변화 물질층을 가질 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 상변화 메모리 소자(PRAM)일 수 있다. 또 다른 예에 따르면, 가변 저항층(VR)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변하는 물질층을 가질 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 저항 메모리 소자(ReRAM)일 수 있다.
셀 트랜지스터(TC)는 워드 라인(WL0-WL5, 120)의 전압에 따라 턴 온(turn on)되거나 턴 오프(turn off)될 수 있다. 셀 트랜지스터(TC)는 스위칭 소자로 지칭될 수 있다. 예를 들면, 셀 트랜지스터(TC)는 모스(MOS) 트랜지스터일 수 있다. 도 1에서 셀 트랜지스터(TC)가 턴 온되면, 비트 라인(BL0), 가변 저항층(VR), 및 소스 라인(SL0) 사이에 전류가 흐를 수 있으며, 가변 저항층(VR)에 데이터를 기록하거나 가변 저항층(VR)으로부터 데이터를 독출할 수 있다.
워드 라인들(WL0-WL5, 120)은 제1 방향(X 방향)으로 서로 이격하여 평행하게 배치되면서 각각 제2 방향(Y 방향)으로 연장될 수 있다. 워드 라인들(WL0-WL5, 120) 각각은 워드 라인 드라이버 영역(20) 내의 워드 라인 드라이버에 의해 구동될 수 있다. 워드 라인 드라이버 영역(20)은 메모리 셀 어레이(10)의 제2 방향(Y 방향)에 배치될 수 있다.
워드 라인들(WL0-WL5, 120)중 어느 하나의 워드 라인(WL3)을 선택하기 위해, 워드 라인 드라이버는 셀 트랜지스터(TC)를 턴 온 시키기 위한 전압을 해당 워드 라인(WL3)에 출력할 수 있다. 제2 방향(Y 방향)은 제1 방향(X 방향)과 상이한 방향일 수 있다. 예컨대, 제2 방향(Y 방향)은 제1 방향(X 방향)과 직각을 이루는 방향일 수 있다.
소스 라인들(SL0-SL3, 130)은 제2 방향(Y 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제1 방향(X 방향)으로 연장된다. 비트 라인들(BL0-BL2, 150)은 소스 라인들(SL0-SL3, 130)과 동일하게 제2 방향(Y 방향)을 따라 서로 평행하게 이격하여 배치되면서 각각 제1 방향(X 방향)으로 연장될 수 있다.
소스 라인들(SL0-SL3, 130)은 메모리 셀들(C)의 소스 또는 드레인에 연결될 수 있다. 비트 라인들(BL0-BL2, 150)은 가변 저항층(VR)의 일단에 연결될 수 있다. 가변 저항층(VR)은 메모리 셀들(C)의 소스 또는 드레인에 연결될 수 있다. 소스 라인들(SL0-SL3, 130)과 비트 라인들(BL1-BL2, 150)은 메모리 셀 어레이(10)의 제1 방향에 배치되는 라이트 드라이버 및 센스 앰프 영역(30)에 연결될 수 있다.
라이트 드라이버 및 센스 앰프 영역(30) 내에는 소스 라인들(SL0-SL3, 130) 및 비트 라인들(BL0-BL2, 150) 각각을 구동하기 위한 복수의 소스 라인 드라이버들 및 비트 라인 드라이버들이 배치될 수 있다. 또한, 라이트 드라이버 및 센스 앰프 영역(30) 내에는 비트 라인들(BL0-BL2) 각각에 전기적으로 연결되는 센스 앰프들이 배치될 수 있다.
아래에서는 가변 저항 메모리 소자(100)가 자기 메모리 소자(MRAM)인 경우를 기초로 본 발명의 다양한 실시예들을 설명한다. 자기 메모리 소자, 예컨대 MRAM(Magnetic Random Access Memory)은 자기 메모리 소자에 포함되어 있는 기억 소자인 MTJ 소자(또는 자기 저항 소자)에 "0" 과 "1" 상태를 저장하기 위해서는 MTJ 소자에 흐르는 전류가 양방향이어야 한다.
즉, 데이터 "0"을 기록할 때와 데이터 "1"을 기록할 때의 MTJ 소자에 흐르는 전류는 방향이 서로 반대이어야 한다. 이렇게 반대 방향의 전류를 흐르게 하는 구조를 형성하기 위해 자기 메모리 소자에서는 비트 라인과 소스 라인이 존재한다. 비트 라인과 소스 라인 사이에 메모리 셀의 MTJ 소자와 셀 트랜지스터가 직렬로 연결되며, 메모리 셀의 MTJ 소자에 흐르는 전류의 방향을 선택하기 위해 비트 라인과 소스 라인 사이의 전위차가 변경될 수 있다. 도 1에는 일 실시예에 따른 메모리 셀 어레이의 회로도가 도시되지만, 이는 예시적이며, 본 발명의 기술적 사상은 도 1에 도시된 회로도로 한정되지 않는다.
도 2a 및 도 2b는 도 1의 가변 저항 메모리 소자에서 데이터 "1"과 "0"을 기록하는 원리는 보여주는 개념도들이다.
도 2a를 참조하면, 선택된 메모리 셀(Cs)에 데이터 "1"을 기록하고자 하는 경우, 제4 워드 라인(WL3)과 제1 비트 라인(BL0)(또는 제1 소스 라인(SL0))을 선택하게 되면 선택된 메모리 셀(Cs)이 유일하게 결정될 수 있다.
제4 워드 라인(WL3)에 적절한 턴-온 전압이 인가되고 제1 비트 라인(BL0)에 고전압이 인가되며 제1 소스 라인(SL0)에 저전압이 인가되면, 화살표와 같은 전류 패스가 생성되고, 선택된 메모리 셀(Cs)의 셀 메모리(MC)에 데이터 "1"이 기록될 수 있다.
여기서, 제1 비트 라인(BL0)에 인가되는 고전압은 예컨대 1.2V이고 제1 소스 라인(SL0)에 인가되는 저전압은 예컨대 0V일 수 있다. 그러나 상기 고전압 및 저전압은 예시적인 수치로서, 제1 비트 라인(BL0)에 인가되는 고전압 및 제1 소스 라인(SL0)에 인가되는 저전압이 상기 수치들로 한정되는 것은 아니다.
도 2b를 참조하면, 선택 메모리 셀(Cs)에 데이터 "0"을 기록하고자 하는 경우, 동일한 방법으로 제4 워드 라인(WL3)과 제1 비트 라인(BL0)(또는 제1 소스 라인(SL0))을 선택하게 되면 선택된 메모리 셀(Cs)이 유일하게 결정될 수 있다.
제4 워드 라인(WL3)에 적절한 턴-온 전압이 인가되고 제1 비트 라인(BL0)에 저전압이 인가되며 제1 소스 라인(SL0)에 고전압이 인가되면, 화살표와 같은 전류 패스가 생성되고, 선택된 메모리 셀(Cs)의 셀 메모리(MC)에 데이터 "0"이 기록될 수 있다.
여기서, 제1 비트 라인(BL0)에 인가되는 저전압은 예컨대 0V이고 제1 소스 라인(SL0)에 인가되는 고전압은 예컨대 1.2V일 수 있다. 그러나 상기 고전압 및 저전압은 예시적인 수치로서, 제1 비트 라인(BL0)에 인가되는 고전압 및 제1 소스 라인(SL0)에 인가되는 저전압이 상기 수치들로 한정되는 것은 아니다. 데이터 "1"을 기록하기 위해 제1 비트 라인(BL0)과 제1 소스 라인(SL0) 각각에 인가되던 전압들을 서로 변경함으로써, 데이터 "0"이 기록될 수 있다. 그에 따라, 본 실시예에 따르면 1.2V 정도의 낮은 동작 전압을 가지고 가변 저항층(VR)에 데이터를 기록할 수 있다.
도 2a에서는 선택된 메모리 셀(Cs)에 데이터 "1"을 기록하기 위한 전류 흐름이 도시되고, 도 2b에서는 선택된 메모리 셀(Cs)에 데이터 "0"을 기록하기 위한 전류 흐름이 도시되지만, 이는 예시적이며, 도 2a에 도시된 전류 흐름에 의해 선택된 메모리 셀(Cs)에 데이터 "0"이 기록되고, 도 2b에 도시된 전류 흐름에 의해 선택된 메모리 셀(Cs)에 데이터 "1"이 기록될 수도 있다.
도 3은 도 1의 가변 저항 메모리 소자에서 한 행의 메모리 셀들을 설명하기 위한 회로도이다.
구체적으로, 도 3에서는 하나의 비트 라인(BL, 150)과 하나의 소스 라인(SL, 130) 사이에 연결되는 복수의 메모리 셀들(C1, C2, C3)이 도시되어 있다. 메모리 셀들(C1, C2, C3) 각각의 셀 트랜지스터(TC)는 제2, 제4 및 제6 워드 라인들(WL1, WL3, WL5)에 연결될 수 있다.
비트 라인(BL, 150)은 제1 노드(Nb)를 통해 비트 라인 드라이버(BLD) 및 센스 앰프(SA)에 연결된다. 소스 라인(SL, 130)은 제2 노드(Ns)를 통해 소스 라인 드라이버(SLD)에 연결된다. 비트 라인 드라이버(BLD), 센스 앰프(SA), 및 소스 라인 드라이버(SLD)는 도 1의 라이트 드라이버 및 센스 앰프 영역(30) 내에 배치될 수 있다. 예를 들면, 제1 노드(Nb)와 제2 노드(Ns)의 우측에 위치한 회로는 라이트 드라이버 및 센스 앰프 영역(30) 내에 배치될 수 있다. 제1 노드(Nb)와 제2 노드(Ns)의 좌측은 메모리 셀 어레이(10)에 해당할 수 있다.
비트 라인(BL, 150)의 제1 노드(Nb)와 비트 라인 드라이버(BLD) 사이에는 라이트 신호(WR)에 의해 제어되는 트랜지스터(Tr2)가 연결될 수 있다. 라이트 신호(WR)는 메모리 셀들(C1, C2, C3) 중 어느 하나의 메모리 셀에 데이터를 기록할 때 턴-온 레벨을 가질 수 있다.
비트 라인(BL, 150)의 제1 노드(Nb)와 센스 앰프(SA) 사이에는 리드 신호(RD)에 의해 제어되는 트랜지스터(Tr1)가 연결될 수 있다. 리드 신호(RD)는 메모리 셀들(C1, C2, C3) 중 어느 하나의 메모리 셀로부터 데이터를 독출할 때 턴-온 레벨을 가질 수 있다.
소스 라인(SL, 130)의 제2 노드(Ns)와 소스 라인 드라이버(SLD) 사이에는 인에이블 신호(EN)에 의해 제어되는 트랜지스터(Tr3)가 연결될 수 있다. 인에이블 신호(EN)는 라이트 신호(WR)와 리드 신호(RD)중 어느 하나가 턴-온 레벨을 가질 때 턴-온 레벨을 가질 수 있다.
비트 라인 드라이버(BLD)의 입력단에는 입력 데이터(Din)가 인가될 수 있다. 소스 라인 드라이버(SLD)의 입력단에는 반전 입력 데이터(Din')가 입력될 수 있다. 예를 들면, 비트 라인 드라이버(BLD)는 입력 데이터(Din)가 예컨대 "1"일 때 고전압을 출력하고 입력 데이터(Din)가 예컨대 "0"일 때 저전압을 출력할 수 있다.
반대로, 소스 라인 드라이버(SLD)는 입력 데이터(Din)가 예컨대 "1"일 때 저전압을 출력하고 입력 데이터(Din)가 예컨대 "0"일 때 고전압을 출력할 수 있다. 이때, 고전압은 예컨대 1.2V이고 저전압은 예컨대 0V일 수 있다. 그러나 상기 고전압 및 저전압은 예시적인 수치로서, 상기 수치들로 한정되지 않는다.
센스 앰프(SA)의 입력단에는 기준 전압(Vref)과 비트 라인(BL)이 연결될 수 있다. 센스 앰프(SA)는 비트 라인(BL)의 전압이 기준 전압(Vref)보다 클 때 출력 데이터(Dout)로서 예컨대 "1"을 출력하고, 비트 라인(BL, 150)의 전압이 기준 전압(Vref)보다 작을 때 출력 데이터(Dout)로서 예컨대 "0"을 출력할 수 있다. 이는 예시적이며, 반대로, 센스 앰프(SA)는 비트 라인(BL, 150)의 전압이 기준 전압(Vref)보다 클 때 "0"을 출력하고, 비트 라인(BL, 150)의 전압이 기준 전압(Vref)보다 작을 때 "1"을 출력할 수도 있다.
비트 라인(BL, 150)에는 기준 전류(Iref)가 인가될 수 있다. 기준 전류(Iref)는 리드 신호(RD)가 턴-온 레벨을 가질 때 비트 라인(BL, 150)에 인가될 수 있다. 기준 전류(Iref)가 선택된 메모리 셀(C)을 통과하는 전류 패스를 통해 흐르게 되고, 센스 앰프(SA)의 입력단에서 비트 라인(BL, 150)의 전압은 전류 패스 상의 전체 저항과 기준 전류(Iref)의 곱을 소스 라인(SL, 130)의 전압에 더한 값으로 결정될 수 있다.
예컨대, 선택된 메모리 셀(C)의 셀 메모리(MC)의 저항이 높을 경우, 비트 라인(BL, 150)의 전압은 기준 전압(Vref)보다 크고, 메모리 셀(C)의 가변 저항층(VR)의 저항이 낮을 경우, 비트 라인(BL, 150)의 전압은 기준 전압(Vref)보다 작을 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 가변 저항 메모리 소자의 레이아웃도이다.
구체적으로, 도 4의 레이아웃도는 도 1의 가변 저항 메모리 소자(100)의 메모리 셀 어레이(도 1의 10)에 대응할 수 있다. 가변 저항 메모리 소자(100)는 매트릭스 형태로 배열된 복수의 메모리 셀(도 1의 C)을 포함할 수 있다. 가변 저항 메모리 소자(100)는 활성 영역(110), 워드 라인(120), 소스 라인(130), 가변 저항 구조체(140) 및 비트 라인(150)을 포함할 수 있다.
활성 영역(110)은 소자 분리막(미 도시)에 의해 기판(미 도시) 상에 정의될 수 있다. 예를 들면, 활성 영역(110)은 양쪽 화살표로 표시된 바와 같이 연장 방향(E)으로 연장되며, 제1 방향(X 방향)에 대하여 빗각으로 배치될 수 있다. 예를 들면, 활성 영역(110)은 제1 방향(X 방향)에 대하여 예각에 해당하는 제1 각도(θ)를 가지고 배치될 수 있다. 예컨대, 제1 각도(θ)는 약 45도일 수 있다. 또한, 활성 영역(110)은 제2 방향(Y 방향)에 대해서도 빗각으로 배치될 수 있다.
활성 영역(110)은 양 끝에 제1 영역(A1)과 제2 영역(A2)을 가질 수 있다. 제1 영역(A1)은 소스 라인(130)과 연결되는 영역으로 소스 라인(130)과 일부가 중첩할 수 있다. 제1 영역(A1)은 트랜지스터 관점에서 소스 또는 드레인 영역일 수 있다. 제2 영역(A2)은 비트 라인(150)에 연결되는 영역으로 비트 라인(150)과 일부가 중첩할 수 있다. 제2 영역(A2)은 트랜지스터 관점에서 드레인 또는 소스 영역일 수 있다. 활성 영역(110)의 제2 영역(A2)은 가변 저항 구조체(140)를 거쳐 비트 라인(150)에 연결될 수 있다.
활성 영역들(110)은 도시된 바와 같이 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 서로 평행하게 배열될 수 있다. 제2 방향(Y 방향)으로 연장되는 어느 하나의 워드 라인(120)을 따라 배열되는 제1 활성 영역들(110a)의 연장 방향(Ea)은 하나의 워드 라인(120)에 인접하는 워드 라인(120)을 따라 배열되는 제2 활성 영역들(110b)의 연장 방향(Eb)과 상이할 수 있다.
예를 들면, 제1 활성 영역들(110a)의 연장 방향(Ea)은 제2 활성 영역들(110b)의 연장 방향(Eb)과 직교할 수 있다. 제1 활성 영역들(110a)은 도 4에서 소스 라인(130)의 아래쪽에 위치하고 비트 라인(150)의 위쪽에 위치할 수 있다. 또한, 제2 활성 영역들(110b)은 도 4에서 비트 라인(150)의 아래쪽에 위치하고 소스 라인(130)의 위쪽에 위치할 수 있다.
활성 영역(110)은 기판을 구성하는 반도체 물질층 또는 기판 상에 별도로 형성된 반도체 물질층으로 형성될 수 있다. 예컨대, 활성 영역(110)은 기판 상에 증착 또는 에피택셜 성장을 통해 형성된 실리콘층으로 형성될 수 있다. 실리콘층은 예컨대, 단결정 실리콘층 또는 폴리실리콘층일 수 있다.
워드 라인들(120)은 제2 방향(Y 방향)으로 연장하면서 제1 방향(X 방향)으로 서로 평행하게 이격하여 배열될 수 있다. 워드 라인들(120) 각각은 제2 방향(Y 방향)을 따라서 배열되는 활성 영역들(110)을 가로질러 배열될 수 있다. 예컨대, 워드 라인들(120) 각각은 제2 방향(Y 방향)을 따라서 배열되는 활성 영역들(110) 각각의 제1 영역(A1)과 제2 영역(A2) 사이를 가로질러 배열될 수 있다.
워드 라인(120)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다. 한편, 워드 라인(120)의 폭은 1F이고, 제1 방향(X 방향)으로 워드 라인들(120) 간의 피치는 2F일 수 있다. 여기서, F는 최소 리소그라피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다.
소스 라인들(130)은 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 평행하게 이격하여 배열될 수 있다. 소스 라인들(130) 각각은 활성 영역들(110) 각각의 제1 영역(A1)에 전기적으로 연결되고, 제1 영역(A1)의 일부와 중첩하도록 배열될 수 있다. 예컨대, 소스 라인들(130) 각각에는 도 4에서 아래쪽으로 인접하는 비트 라인(150) 사이에 배열되는 제1 활성 영역들(110a)의 제1 영역(A1)과 도 4에서 위쪽으로 인접하는 비트 라인(150) 사이에 배치되는 제2 활성 영역들(110b)의 제1 영역(A1)이 연결될 수 있다. 제1 활성 영역들(110a) 각각의 제1 영역(A1)과 제2 활성 영역들(110b) 각각의 제1 영역(A1)은 하나의 소스 라인(130)에 공통으로 전기적으로 연결될 수 있다.
소스 라인(130)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 소스 라인(130)의 폭은 1F이고, 제2 방향(Y 방향2)으로 소스 라인들(130) 간의 피치는 4F일 수 있다.
가변 저항 구조체들(140)은 활성 영역(110)의 제2 영역(A2)에 대응하여 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배열될 수 있다. 가변 저항 구조체들(140)은 비트 라인(150)과 활성 영역(110)의 제2 영역(A2) 사이에 배치되어, 비트 라인(150)뿐만 아니라 활성 영역(110)의 제2 영역(A2)에 연결될 수 있다. 가변 저항 구조체(140)에 대해서는 아래에서 더욱 자세히 설명한다.
비트 라인들(150)은 소스 라인들(130)과 동일하게 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 평행하게 이격하여 배열될 수 있다. 비트 라인들(150)은 제2 방향(Y 방향)을 따라서 소스 라인들(130)과 교대로 배열될 수 있다. 비트 라인들(150) 각각은 활성 영역들(110) 각각의 제2 영역(A2)에 전기적으로 연결되고, 제2 영역(A2)의 일부와 중첩하도록 배열될 수 있다. 비트 라인들(150) 각각은 가변 저항 구조체(140)를 통해 활성 영역(110)의 제2 영역(A2)에 전기적으로 연결될 수 있다.
비트 라인들(150) 각각에는 도 4에서 아래쪽으로 인접하는 소스 라인(130) 사이에 배열되는 제2 활성 영역들(110b)의 제2 영역(A2)과 도 4에서 위쪽으로 인접하는 소스 라인(130) 사이에 배열되는 제1 활성 영역들(110a)의 제2 영역(A2)이 연결될 수 있다. 제1 활성 영역들(110a) 각각의 제2 영역(A2)과 제2 활성 영역들(110b) 각각의 제2 영역(A2)은 대응하는 가변 저항 구조체(140)를 통해 하나의 비트 라인(150)에 공통으로 전기적으로 연결될 수 있다.
비트 라인(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 비트 라인(150)의 폭은 1F이고, 제2 방향(Y 방향)으로 비트 라인들(150) 간의 피치는 4F일 수 있다.
도 5a 내지 도 5d는 각각 도 4의 I-I', Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 요부 단면도들이다.
구체적으로, 가변 저항 메모리 소자(100)는 소자 분리막(103)이 형성된 기판(101)을 포함할 수 있다. 소자 분리막(103)에 의해 기판(101) 상에 제1 방향(X 방향)에 대해 빗각으로 서로 평행하게 연장되는 활성 영역들(110)이 정의될 수 있다. 소자 분리막(103)은 기판(101)에 형성된 소자 분리 트렌치(T1) 내에 형성될 수 있다.
기판(101)은 반도체 물질로 형성될 수 있다. 일부 실시예에서, 기판(101)은 실리콘(Si)을 포함할 수 있다. 일부 실시예에서, 기판(101)은 저마늄(Ge)과 같은 반도체 원소, 또는 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 및 인듐포스파이드(InP)와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예를 들면, 기판(101)은 BOX층(Buried Oxide Layer)을 포함할 수 있다. 일부 실시예에서, 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
워드 라인들(120)은 활성 영역들(110) 상에서 제2 방향(Y 방향)을 따라 연장될 수 있다. 워드 라인들(120)은 제1 방향(X 방향)을 따라서, 소정 간격, 예컨대 2F의 피치를 가지고 서로 평행하게 배열될 수 있다.
워드 라인들(120)은 기판(101)의 상면(101T)보다 낮은 레벨의 상면을 가지도록 기판(101) 내에 매립된 매몰 워드 라인 구조를 가질 수 있다. 그러나 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 워드 라인들(120)은 기판(101) 상면(101T)보다 높은 레벨의 상면을 가지도록 형성될 수도 있다.
워드 라인들(120)은 기판(101)에 형성된 게이트 트렌치(T2) 내에 형성될 수 있다. 게이트 트렌치(T2) 내에는 기판(101)으로부터 복수의 워드 라인(120)을 절연시키는 게이트 유전막(122)이 형성될 수 있다. 게이트 트렌치(T2) 내에서 워드 라인들(120) 상부에는 매몰 절연막(125)이 채워질 수 있다. 일부 실시예에서, 워드 라인(120)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다.
일부 실시예에서, 게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(Oxide/Nitride/Oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 형성될 수 있다. 일부 실시예에서, 매몰 절연막(125)은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화물 중 적어도 하나의 물질을 포함할 수 있다.
기판(101)의 상면(101T) 및 소자 분리막(103) 상에는 소스 라인들(130)이 형성될 수 있다. 소스 라인들(130)은 활성 영역(110)의 제1 영역(도 4의 A1)에 접하여 활성 영역(110)의 제1 영역(A1)에 전기적으로 연결될 수 있다. 소스 라인들(130)은 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 평행하게 이격하여 배열될 수 있다.
소스 라인들(130)과 활성 영역(110)의 사이에는 금속 실리사이드막(미 도시)이 형성될 수 있다. 금속 실리사이드막은 활성 영역(110)에 형성되는 소스/드레인 영역, 예컨대 활성 영역(110)의 제1 영역(도 4의 A1)과 소스 라인(130) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나 금속 실리사이드막은 생략될 수 있으며, 도시된 바와 같이 소스 라인들(130)은 활성 영역(110)의 제1 영역(A1)에 직접 접촉할 수 있다.
일부 실시예에서, 소스 라인들(130)은 기판(101)의 상면(101T)보다 낮은 매몰 구조로 형성될 수 있다. 소스 라인들(130)이 매몰 구조로 형성되는 경우에도, 워드 라인(120)과 교차되므로, 소스 라인들(130)은 워드 라인들(120)의 상면보다는 높은 위치에 형성될 수 있다.
기판(101)의 상면(101T) 및 소자 분리막(103) 상에는 소스 라인들(130)을 덮는 제1 및 제2 층간 절연층(161, 162)이 형성될 수 있다. 제1 및 제2 층간 절연층(161, 162)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제1 및 제2 층간 절연층(161, 162)은 2층으로 구성하였으나, 필요에 더 많은 수의 절연층으로 구성될 수 있다.
기판(101)의 상면(101T) 및 소자 분리막(103) 상의 제1 및 제2 층간 절연층(161, 162)의 내부에는 제1 및 제2 층간 절연층(161, 162)에 절연되는 제1 및 제2 금속 배선층(172, 176)이 형성되어 있다. 도 5a, 도 5d에서, 제1 및 제2 금속 배선층(172, 176)을 2층을 도시하였으나, 필요에 따라서 더 많은 수의 금속층으로 구성할 수 있다. 제1 및 제2 금속 배선층(172, 176)은 구리층으로 구성될 수 있다.
제1 및 제2 금속 배선층(172, 176)은 제1 내지 제3 콘택 플러그(170, 174, 178)를 통하여 기판(101)의 활성 영역(110)이나 가변 저항 구조체(140)와 전기적으로 연결될 수 있다. 제1 및 제2 금속 배선층(172, 176)은 셀 트랜지스터(도 1의 TC)의 소스 또는 드레인에 연결될 수 있다. 제1 및 제2 층간 절연층(161, 162)을 관통하여 활성 영역들(110)의 제2 영역(도 4의 A2)에 접촉하는 제1 내지 제3 콘택 플러그(170, 174, 178)가 형성될 수 있다. 제1 내지 제3 콘택 플러그(170, 174, 178)는 원기둥 구조를 가질 수 있다.
그러나, 제1 내지 제3 콘택 플러그(170, 174, 178)의 구조가 원기둥 구조에 한정되는 것은 아니다. 예컨대, 제1 내지 제3 콘택 플러그(170, 174, 178)는 사각기둥, 오각기둥 등 다양한 다각 기둥 또는 타원 기둥 형태로 형성될 수 있다. 또한, 제1 내지 제3 콘택 플러그(170, 174, 178)는 하부로 갈수록 점점 가늘어져 상부의 지름이 하부의 지름보다 큰 구조를 가질 수도 있다.
제1 콘택 플러그(170)와 활성 영역들(110)의 제2 영역(A2) 사이에는 금속 실리사이드막(미도시)이 형성될 수 있다. 금속 실리사이드막은 활성 영역들(110)의 제2 영역(A2), 예컨대 복수의 활성 영역(110)의 소스/드레인 영역과 제1 콘택 플러그들(170) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다. 그러나, 금속 실리사이드막은 생략될 수 있으며, 도시된 바와 같이 제1 콘택 플러그(170)는 활성 영역(110)의 제2 영역(A2)에 직접 접촉할 수도 있다.
제3 콘택 플러그(178) 상에는 가변 저항 구조체들(140)이 각각 배치될 수 있다. 가변 저항 구조체들(140)은 제3 층간 절연층(163)에 의해 전기적으로 서로 절연될 수 있다. 제3 층간 절연층(163)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제3 층간 절연층(163)이 단일층 구조로 도시되어 있지만, 이에 한정되지 않고 제3 층간 절연층(163)은 동일 또는 서로 다른 물질로 형성된 다중층 구조로 형성될 수도 있다. 가변 저항 구조체들(140) 각각은 대응하는 제1 내지 제3 콘택 플러그(170, 174, 178)를 통해 대응하는 활성 영역(110)의 제2 영역(A2)에 연결될 수 있다. 제3 콘택 플러그(178) 및 가변 저항 구조체(140)에 대하여 아래에서 더욱 자세히 설명한다.
가변 저항 구조체들(140) 각각은 저항 상태에 따라 데이터를 저장할 수 있다. 가변 저항 구조체들(140) 각각은 자기 터널 접합(MTJ) 소자를 포함할 수 있다. 예를 들면, 가변 저항 구조체들(140) 각각은 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 배치된 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 예컨대, 순차적으로 적층되는 제1 자화층, 터널 배리어층, 및 제2 자화층을 포함할 수 있다.
가변 저항 구조체들(140)의 상부에는 비트 라인들(150)이 형성될 수 있다. 비트 라인들(150)은 제1 방향(X 방향)으로 연장하면서 제2 방향(Y 방향)으로 서로 평행하게 배열될 수 있다. 비트 라인들(150)은 제4 층간 절연층(165)에 의해 전기적으로 서로 절연될 수 있다. 제4 층간 절연층(165)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 제4 층간 절연층(165)이 단일층 구조로 도시되어 있지만, 이에 한정되지 않고 제4 층간 절연층(165)은 동일 또는 서로 다른 물질로 형성된 다중층 구조로 형성될 수도 있다.
비트 라인들(150) 각각은 제4 콘택 플러그(155)를 통해 대응하는 가변 저항 구조체(140)에 전기적으로 연결될 수 있다. 비트 라인들(150)은 제4 콘택 플러그(155), 가변 저항 구조체(140) 및 제1 내지 제3 콘택 플러그(170. 174, 178)를 통해 활성 영역(110)의 제2 영역(A2)에 전기적으로 연결될 수 있다.
일부 실시예에서, 비트 라인들(150)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 및 도핑된 반도체 중 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 비트 라인들(150)은 Ta, Ti, TaN, TiN, 또는 이들의 조합으로 이루어지는 배리어막과, 배리어막 위에 형성된 금속막, 예를 들면 구리(Cu) 막을 포함할 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 금속 배선층과 가변 저항 구조체를 콘택 플러그로 연결한 구성을 설명하기 위한 단면도이다.
구체적으로, 도 6a 및 도 6b는 도 5a, 도 5c 및 도 5d의 가변 저항 메모리 소자(도 4의 100)의 제2 금속 배선층(176). 제3 콘택 플러그(178) 및 가변 저항 구조체(140)에 해당하는 것일 수 있다. 도 6b는 도 6a와 비교할 때 가변 저항 구조체(140)의 형성을 위한 패터닝시 제2 층간 절연층(162)의 표면이 식각되어 리세스 부분(162r)이 형성된 것을 제외하고는 동일할 수 있다.
여기서, 제2 금속 배선층(176)은 금속 배선층(176)이라 명명하고, 제3 콘택 플러그(178)는 콘택 플러그(178)이라 명명하여 설명한다. 도 6a 및 6b는 가변 저항 메모리 소자(도 4의 100)의 금속 배선층(176)과 가변 저항 구조체(140)를 콘택 플러그(178)로 연결하는 것을 설명하기 위하여 제공된다.
가변 저항 메모리 소자(도 4의 100)는 기판(도 5a 내지 도 5d의 101) 상의 제1 층간 절연층(161) 내에 금속 배선층(176)이 형성될 수 있다. 금속 배선층(176)은 앞서 설명한 바와 같이 구리층으로 구성될 수 있다. 금속 배선층(176)은 다마신 방법으로 형성될 수 있다.
제1 층간 절연층(161) 상에는 필요에 따라서 식각 방지층(161p)이 형성될 수 있다. 식각 방지층(161p)은 금속 배선층(176) 상에 콘택홀을 형성할 때 제1 층간 절연층(161)의 식각을 방지하는 역할을 수행할 수 있다. 식각 방지층(161p)은 실리콘 카본 질화층(SiCN)으로 형성할 수 있다.
식각 방지층(161p) 상에는 금속 배선층(176)의 일부분을 노출하는 콘택홀(162CH)을 갖는 제2 층간 절연층(162)이 형성될 수 있다. 콘택홀(162CH)은 제2 층간 절연층(162)의 일부분을 선택적으로 식각하여 형성할 수 있다. 콘택홀(162CH)은 제2 층간 절연층(162)을 사진식각공정으로 패터닝하여 형성할 수 있다. 콘택홀(162CH)의 제1 폭은 W1일 수 있다. 제1 폭(W1)은 수십 나노 미터일 수 있다. 콘택홀(162CH)의 제1 높이는 H1일 수 있다. 제1 높이(H1)는 수천 나노미터일 수 있다.
콘택홀(162CH) 내부에는 복수개의 서브 배리어 금속층(178a, 178b)을 포함하는 배리어 금속층(BM)이 형성되어 있다. 배리어 금속층(BM)은 제1 서브 배리어 금속층(178a) 및 제2 서브 배리어 금속층(178b)으로 구성될 수 있다. 제1 서브 배리어 금속층(178a)은 금속 배선층(176)과 직접적으로 접촉할 수 있다.
제1 서브 배리어 금속층(178a)은 콘택홀(162CH) 내의 금속 배선층(176) 상에 형성될 수 있다. 제1 서브 배리어 금속층(178a)은 콘택홀(162CH)의 바닥 및 내벽에 형성되어 있을 수 있다. 제2 서브 배리어 금속층(178b)은 제1 서브 배리어 금속층(178a)의 상부 및 후술하는 플러그 금속층(178c)의 하부에 형성될 수 있다.
제1 서브 배리어 금속층(178a)은 비정질층으로 구성할 수 있다. 제2 서브 배리어 금속층(178b)은 결정질층으로 구성할 수 있다. 제1 서브 배리어 금속층(178a)은 후술하는 수십 나노미터의 폭(W1)과 수천 나노미터의 높이(H1)를 갖는 콘택 플러그(178) 형성하기 위하여 화학기계적연마공정을 진행할 때, 금속 배선층(176)의 용출을 방지하기 위한 용출 방지층일 수 있다. 제1 서브 배리어 금속층(178a)은 금속 배선층(176), 예컨대 구리층의 확산을 방지하기 위한 확산 방지층일 수 있다.
제2 서브 배리어 금속층(178b)은 플러그 금속층(178c)과의 결합을 증진시키기 위한 결합 증진층일 수 있다. 제2 서브 배리어 금속층(178b)은 후술하는 수십 나노미터의 폭(W1)과 수천 나노미터의 높이(H1)를 갖는 콘택 플러그(178) 형성하기 위하여 화학기계적연마공정을 진행할 때, 플러그 금속층(178c)이 뽑히는 문제점을 해결할 수 있다.
제2 서브 배리어 금속층(178b)은 금속 배선층(176)과의 반응을 방지하기 위한 반응 방지층일 수 있다. 제2 서브 배리어 금속층(178b)은 플러그 금속층(178c), 예컨대 텅스텐층을 형성할 때, 금속 배선층(176), 예컨대 구리와 플러그 금속층 형성용 소스, 예컨대 플로린 가스와의 반응(Cu와 F간의 반응)을 방지하기 위한 반응 방지층일 수 있다.
제1 서브 배리어 금속층(178a)은 텅스텐 질화층(WN) 또는 탄탈륨 질화층(TaN)으로 구성될 수 있다. 텅스텐 질화층(WN) 또는 탄탈륨 질화층(TaN)은 금속 배선층을 구성하는 구리의 이동(migration) 내성이 우수하다. 제2 서브 배리어 금속층(178b)은 티타늄 질화층(TiN)으로 구성될 수 있다. 티타늄 질화층(TiN) 상에 플러그 금속층을 구성하는 텅스텐을 성장시킬 경우, 텅스텐층의 성장 특성이 우수하다. 본 실시예에서, 배리어 금속층(BM)을 2개의 서브 배리어 금속층(178a, 178b)으로 구성하였으나, 필요에 따라 3층 이상으로 구성할 수 있다.
배리어 금속층(BM) 상에 콘택홀(162CH)을 매립하도록 플러그 금속층(178c)이 형성되어 있다. 플러그 금속층(178c)은 가변 저항 구조체(140)와 직접적으로 접촉될 수 있다. 플러그 금속층(178c)은 제2 서브 배리어 금속층(178b) 상에서 콘택홀(162CH)을 매립하도록 형성될 수 있다. 플러그 금속층(178c)은 텅스텐층(W)으로 구성될 수 있다.
배리어 금속층(BM) 및 플러그 금속층(178c)은 콘택 플러그(178)를 구성할 수 있다. 콘택 플러그(178)는 콘택홀(162CH) 내에 형성되므로 제1 폭은 W1일 수 있다. 콘택 플러그(178)의 높이는 H1일 수 있다. 콘택 플러그(178)는 후술하는 바와 같이 콘택홀(162CH)의 내부 및 제2 층간 절연층(162) 상에 배리어 금속 물질층, 플러그 금속 물질층을 형성한 후 화학기계적연마하여 형성할 수 있다.
배리어 금속층(BM) 및 플러그 금속층(178c) 상에 가변 저항 구조체(140)가 형성될 수 있다. 가변 저항 구조체(140)는 앞서 설명한 바와 같이 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 배치된 가변 저항층(144)을 포함할 수 있다. 가변 저항 구조체(140)를 구성하는 가변 저항층(144)은 앞서 설명한 바와 같이 자기 터널 접합 소자를 포함할 수 있다.
가변 저항 구조체(140)의 제2 폭은 W2일 수 있다. 가변 저항 구조체(140)의 제2 폭(W2)은 콘택 플러그(178)의 제1 폭(W1)보다 클 수 있다. 가변 저항 구조체(140)의 제2 폭(W2)을 콘택 플러그(178)의 제1 폭(W1)보다 크게 구성할 경우, 콘택 플러그(178)의 손상 없이 가변 저항 구조체(140)를 용이하게 형성할 수 있다.
가변 저항 구조체(140)는 후술하는 바와 같이 콘택 플러그 및 제2 층간 절연층(162) 상에 가변 저항 구조 물질층을 형성한 후, 사진식각공정으로 가변 저항 구조 물질층을 식각하여 형성할 수 있다. 이에 따라, 수십 나노 미터의 가변 저항 구조체(140)의 제2 폭(W2)을 콘택 플러그(178)의 제1 폭(W1)보다 크게 구성할 경우, 콘택 플러그(178)의 손상을 줄일 수 있다. 아울러서, 도 6b에 도시한 바와 같이 제2 층간 절연층(162)의 표면 표면이 식각되어 리세스 부분(162r)이 형성될 수 있다.
이와 같이 구성되는 가변 저항 메모리 소자(100)는 금속 배선층(176)과 가변 저항 구조체(140)를 콘택 플러그로 용이하게 연결하기 위하여, 제1 서브 배리어 금속층(178a) 및 제2 서브 배리어 금속층(178b)을 포함할 수 있다. 본 실시예에서, 설명의 편의를 위하여 배리어 금속층(BM)을 제1 서브 배리어 금속층(178a) 및 제2 서브 배리어 금속층(178b)으로 나누었으나, 제1 서브 배리어 금속층(178a) 및 제2 서브 배리어 금속층(178b)은 각각 제1 배리어 금속층(178a) 및 제2 배리어 금속층(178b)으로 명명할 수도 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상의 일 실시예에 의해 가변 저항 메모리 소자의 금속 배선층과 가변 저항 구조체를 콘택 플러그로 연결한 구성을 설명하기 위한 단면도이다.
구체적으로, 도 7a 및 도 7b는 도 6a 및 도 6b와 비교할 때 가변 저항 구조체(140)의 제3 폭(W3)은 콘택 플러그(178)의 제1 폭(W1)과 동일한 것을 제외하고는 동일할 수 있다. 이에 따라, 도 7a 및 도 7b의 설명에서 도 6a 및 도 6b의 설명과 동일한 것은 생략하거나 간단히 설명한다.
가변 저항 메모리 소자(도 4의 100)는 기판(도 5a 내지 도 5d의 101) 상에 층간 절연층(161) 내에 금속 배선층(176)이 형성되어 있다. 금속 배선층(176) 상의 제2 층간 절연층(162) 내에 금속 배선층(176)과 연결되고 제1 폭(W1) 및 제1 높이를 갖는 콘택 플러그(178)가 형성되어 있다. 제1 폭(W1)은 수십 나노미터일 수 있다. 제1 높이(H1)는 수천 나노미터일 수 있다.
콘택 플러그(178) 상에는 제3 폭(W3)을 갖는 가변 저항 구조체(140)가 형성되어 있다. 제3 폭(W3)은 제1 폭(W1)과 동일할 수 있다. 가변 저항 구조체의 제3 폭(W3)을 콘택 플러그(178)의 제1 폭(W1)과 동일하게 구성할 경우, 도 6a 및 도 6b보다 가변 저항 메모리 소자(100)의 집적도를 더 높일 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 8a 내지 도 8d는 도 6a에 도시한 금속 배선층과 가변 저항 구조체를 콘택 플러그로 연결하는 제조 과정을 설명하기 위한 도면이다. 도 8a 내지 도 8d에서, 도 6a에서 설명한 내용은 생략하거나 간단히 설명한다.
도 8a를 참조하면, 기판(도 5a 내지 도 5d의 101) 상의 제1 층간 절연층(161) 내에 금속 배선층(176)을 형성한다. 금속 배선층(176)은 구리층으로 형성할 수 있다. 금속 배선층(176)은 다마신 방법으로 형성할 수 있다. 제1 층간 절연층(161) 상에는 필요에 따라서 식각 방지층(161p)을 형성할 수 있다.
식각 방지층(161p) 상에는 금속 배선층(176)의 일부분을 노출하는 콘택홀(162H)을 갖는 제2 층간 절연층(162)을 형성한다. 제2 층간 절연층(162)은 식각 방지층(161p) 상에 층간 절연 물질층을 형성한 후, 사진식각공정에 의해 층간 절연 물질층을 선택적으로 식각하여 형성할 수 있다. 콘택홀(162CH)은 제1 폭(W1) 및 제1 높이(H1)를 가질 일 수 있다. 제1 폭(W1)은 수십 나노 미터일 수 있다. 제1 높이(H1)는 수천 나노미터일 수 있다.
도 8b를 참조하면, 콘택홀(162CH)의 내부 및 제2 층간 절연층(162) 상에 제1 배리어 금속 물질층(178pa), 제2 배리어 금속 물질층(178pb), 플러그 금속 물질층(178pc)을 포함하는 콘택 플러그 물질층(178p)을 순차적으로 형성한다. 제1 배리어 금속 물질층(178pa) 및 제2 배리어 금속 물질층(178pb)은 후에 설명하는 바와 같이 클러스터 증착 장치를 이용하여 진공 브레이크 없이 인시츄(in-situ)로 형성할 수 있다. 이에 따라, 제1 배리어 금속 물질층((178pa)의 콘택 저항을 낮출 수 있다.
아울러서, 제1 배리어 금속 물질층(178pa), 제2 배리어 금속 물질층(178pb) 및 플러그 금속 물질층(178pc)도 클러스터 증착 장치를 이용하여 진공 브레이크 없이 인시츄로 형성할 수 있다. 제1 배리어 금속 물질층((178pa) 및 제2 배리어 금속 물질층(178pb)의 콘택 저항을 낮출 수 있다.
제1 배리어 금속 물질층(178pa)은 물리기상증착법 또는 원자층 증착법을 이용하여 형성할 수 있다. 제2 배리어 금속 물질층(178pb)은 물리기상증착법 또는 원자층 증착법을 이용하여 형성할 수 있다. 바람직하게, 제2 배리어 금속 물질층(178pb)은 원자층 증착법을 이용하여 형성할 수 있다.
제1 배리어 금속 물질층(178pa)은 텅스텐 질화층 또는 탄탈륨 질화층(TaN)으로 형성할 수 있다. 제2 배리어 금속 물질층(178pb)은 티타늄 질화층(TiN)으로 형성한다. 플러그 금속 물질층(178pc)은 텅스텐층으로 형성한다.
제1 배리어 금속 물질층(178pa)은 금속 배선층(176) 상에서 콘택홀(162CH)의 바닥, 내벽 및 제2 층간 절연층(162) 상에 형성한다. 제2 배리어 금속 물질층(178pb)은 제1 배리어 금속 물질층(178pa) 상에 형성한다. 플러그 금속 물질층(178pc)은 제2 배리어 금속 물질층(178pb) 상에서 콘택홀을 매립하도록 형성한다.
도 8c를 참조하면, 도 8b에 도시한 제1 배리어 금속 물질층(178pa), 제2 배리어 금속 물질층(178pb), 플러그 금속 물질층(178pc)을 포함하는 콘택 플러그 물질층(178p)을 제2 층간 절연층(162)을 식각 정지점으로 하여 화학기계적연마한다.
이렇게 되면, 도 8b의 제1 배리어 금속 물질층(178pa)은 제1 서브 배리어 금속층(178a)이 된다. 도 8b의 제2 배리어 금속 물질층(178pb)은 제2 서브 배리어 금속층(178b)이 된다. 도 8b의 플러그 금속 물질층(178pc)은 플러그 금속층(178c)이 될 수 있다. 제1 서브 배리어 금속층(178a) 및 제2 배리어 금속 물질층(178pb)은 배리어 금속층(BM)이 된다. 도 8b의 콘택 플러그 물질층(178p)은 콘택 플러그(178)가 된다. 배리어 금속층(BM) 및 플러그 금속층(178c)은 콘택 플러그(178)가 된다.
제1 서브 배리어 금속층(178a)은 앞서 설명한 바와 같이 수십 나노미터의 폭(W1)과 수천 나노미터의 높이(H1)를 갖는 콘택 플러그(178) 형성하기 위하여 화학기계적연마공정을 진행할 때, 금속 배선층(176)의 용출을 방지하기 위한 용출 방지층일 수 있다. 제1 서브 배리어 금속층(178a)은 금속 배선층(176), 예컨대 구리층의 확산을 방지하기 위한 확산 방지층일 수 있다.
제2 서브 배리어 금속층(178b)은 앞서 설명한 바와 같이 플러그 금속 물질층(178pc)과의 결합을 증진시키기 위한 결합 증진층일 수 있다. 제2 서브 배리어 금속층(178b)은 수십 나노미터의 폭(W1)과 수천 나노미터의 높이(H1)를 갖는 콘택 플러그(178) 형성하기 위하여 화학기계적연마공정을 진행할 때, 플러그 금속층(178c)이 뽑히는 문제점을 해결할 수 있다.
제2 서브 배리어 금속층(178b)은 앞서 설명한 바와 같이 금속 배선층(176)과의 반응을 방지하기 위한 반응 방지층일 수 있다. 제2 서브 배리어 금속층(178b)은 플러그 금속층(178c), 예컨대 텅스텐층을 형성할 때, 금속 배선층(176)과 플러그 금속층 형성용 소스, 예컨대 플로린 가스와의 반응을 방지하기 위한 반응 방지층층일 수 있다.
도 8d 및 도 8e를 참조하면, 도 8d에 도시한 바와 같이 콘택 플러그(178) 및 제2 층간 절연층(162) 상에 가변 저항 구조 물질층(140p)을 형성한다. 가변 저항 구조 물질층(140p)은 하부 전극 물질층(142p), 가변 저항 물질층(144p) 및 상부 전극 물질층(146p)을 포함할 수 있다.
도 8e에 도시한 바와 같이, 가변 저항 구조 물질층(140p)을 사진식각공정으로 선택적으로 식각하여 가변 저항 구조체(140)를 형성한다. 앞서 설명한 바와 같이 가변 저항 구조체(140)의 제2 폭(W2)을 콘택 플러그(178)의 제1 폭(W1)보다 크게 구성할 경우, 콘택 플러그(178)의 손상 없이 가변 저항 구조체(140)를 용이하게 형성할 수 있다.
도 9는 본 발명의 기술적 사상의 가변 저항 메모리 소자의 배리어 금속층을 형성하기 위한 클러스터 증착 장치를 도시한 도면이다.
구체적으로, 클러스터 증착 장치(310)는 로드락 챔버(loadlock chamber, 320), 트랜스퍼 챔버(transfer chamber, 330) 및 다양한 챔버들을 포함할 수 있다. 트랜스퍼 챔버(330)는 내부에 웨이퍼(또는 기판)의 이송을 위한 웨이퍼 이송 장치를 포함할 수 있다. 웨이퍼 이송 장치는 로봇암(335)을 포함하며 로봇암(335)은 공정 챔버들과 로드락 챔버(320) 상호간에 웨이퍼를 반입 및 반출시킬 수 있다.
클러스터 증착 장치(310)는 클리닝 챔버(345)를 포함할 수 있다. 로드락 챔버(320)에서 반출된 웨이퍼는 클리닝 챔버(345)로 이송될 수 있다. 클리닝 챔버(345)에서 웨이퍼가 아르곤(Ar)이나 헬륨(He) 등을 이용하여 세정될 수 있다. 클러스터 증착 장치(310)는 디개스 챔버(342, 346) 및 쿨 다운 챔버(344)를 포함할 수 있다. 디개스 챔버(342, 346)는 웨이퍼에 산소를 공급하여 웨이퍼 표면의 이물질을 제거할 수 있다. 쿨 다운 챔버(344)는 증착 공정에서 올라간 온도를 내려줄 수 있다.
클러스터 증착 장치(310)는 증착 챔버들(352,354,356, 358, 360, 362)을 포함할 수 있다. 증착 챔버들(352,354,356, 358, 360, 362)은 물리기상증착, 화학기상증착법 또는 원자층 증착법을 이용하여 웨이퍼 상에 박막을 형성할 수 있다.
예컨대, 증착 챔버(360)는 앞서 설명한 제1 배리어 금속층을 증착하기 위한 챔버일 수 있다. 증착 챔버(356)는 제2 배리어 금속층을 증착하기 위한 챔버일 수 있다. 증착 챔버(352)는 플러그 금속층을 증착하기 위한 챔버일 수 있다. 증착 챔버(362)는 금속 배선층을 형성하기 위한 챔버일 수 있다. 이와 같이 클러스터 증착 장치(310)는 다양한 형태의 물질층들을 진공 브레이크 없이 인시츄로 웨이퍼(기판) 상에 형성할 수 있다.
도 10은 도 5a 내지 도 5d에 도시되는 가변 저항 구조체의 예시적인 구조를 설명하기 위한 단면도이다.
구체적으로, 가변 저항 구조체(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이에 차례로 적층된 제1 자화층(144-1), 터널 배리어층(144-2), 및 제2 자화층(144-3)을 구비한 가변 저항층(144)을 포함할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3) 중 어느 하나는 고정층을 포함하고, 다른 하나는 자유층을 포함할 수 있으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
예컨대, 제1 자화층(144-1) 또는 제2 자화층(144-3)은 적어도 하나의 고정층과, 적어도 하나의 자유층을 포함할 수 있다. 또한, 도 10에는 1 개의 터널 배리어층(144-2)을 포함하는 구성이 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 하부 전극(142)과 상부 전극(146)과의 사이에 복수의 터널 배리어층이 포함될 수 있다.
고정층은 막 면에 대하여 수직 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정되어 있을 수 있다. 상기 자유층은 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적일 수 있다.
가변 저항 구조체(140)의 자기 터널 접합의 저항값은 제1 자화층(144-1) 및 제2 자화층(144-3) 각각의 자화 방향에 따라 달라질 수 있다. 예를 들면, 상기 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 서로 반평행(antiparallel)일 때, 가변 저항 구조체(140)는 상대적으로 높은 저항값을 가지며, 데이터 '1'을 저장할 수 있다. 제1 자화층(144-1) 및 제2 자화층(144-3)의 자화 방향이 평행(parallel)인 경우, 가변 저항 구조체(140)는 상대적으로 낮은 저항값을 가지며, 데이터 '0'을 저장할 수 있다. 이와 같은 저항값들의 차이를 이용하여 가변 저항 메모리 소자(100)에서 데이터를 기록/판독할 수 있다.
일부 실시예들에서, 가변 저항 구조체(140)는 수직 자화 방식의 MTJ (magnetic tunnel junction) 소자를 구현하는 데 사용될 수 있다. 일부 실시예에서, 가변 저항 구조체(140)의 자유층에서의 자화 방향은 스핀 전달 토크 (STT: spin transfer torque)에 의해 변할 수 있다. 다른 일부 실시예에서, 가변 저항 구조체(140)는 전류의 이동 방향과 자화 용이축이 실질적으로 수직한 수평 MTJ 구조를 포함할 수 있다.
하부 전극(142) 및 상부 전극(146)은 반응성이 비교적 낮은 도전 물질을 포함할 수 있다. 일부 실시예에서, 하부 전극(142) 및 상부 전극(146)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 하부 전극(142) 및 상부 전극(146)은 각각 Ti, Ta, Ru, TiN, TaN, 또는 W 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층, 또는 복수의 물질을 포함하는 다중층 구조를 가질 수 있다.
터널 배리어층(144-2)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 터널 배리어층(144-2)은 비자성 물질을 포함할 수 있다. 일부 실시예들에서, 터널 배리어층(144-2)은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있다. 다른 일부 실시예에서, 터널 배리어층(144-2)은 Ti 질화물 또는 V(vanadium) 질화물로 이루어질 수 있다.
일부 실시예에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 Co-M1 합금 (여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금 (여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)으로 이루어질 수 있다. 다른 일부 실시예에서, 상기 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
일부 실시예들에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 PMA(perpendicular magnetic anisotropy) 물질을 포함할 수 있다. 일부 실시예에서, 제1 자화층(144-1) 및 제2 자화층(144-3) 중 적어도 하나는 SAF(synthetic anti-ferromagnet) 구조를 포함할 수 있다. SAF 구조는 강자성체 적층 구조 중에 Ru 중간층이 삽입된 구조이다. 예컨대, SAF 구조는 CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n (여기서, m 및 n은 자연수)의 다층 구조를 가질 수 있다. 본 발명의 기술적 사상에 의한 자기 메모리 소자에서 채용 가능한 SAF 구조는 상기 예시된 바에 한정되는 것은 아니며, 다양하게 변형된 구조를 채용할 수 있다.
본 발명의 다른 실시예들에 따르면, 도 5a 내지 도 5d에 도시되는 가변 저항 구조체(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이의 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 상변화 물질층을 포함할 수 있다.
상변화 물질층은 하부 전극(142)과 상부 전극(146) 사이에 흐르는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변함에 따라 저항이 변할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 PRAM 장치에 적용될 수 있다. 하부 전극(142)은 상변화 물질층 하부에 형성되어 상변화 물질층을 가열하며, 이에 따라 상변화 물질층에 상변태가 발생될 수 있다.
하부 전극(142)은 금속이나 금속 질화물, 금속 실리콘 질화물과 같은 금속 화합물을 포함할 수 있다. 예를 들어, 하부 전극(142)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄, 몰리브덴, 니오븀, 지르코늄 등과 같은 금속, 이들의 금속 질화물 또는 이들의 금속 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
상변화 물질층은 하부 전극(142) 상에 형성되며, 그 저면이 하부 전극(142)의 상면과 실질적으로 동일한 형상과 면적을 가질 수 있다. 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다. 상
상변화 물질층은 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te) 및 적어도 한종 이상의 불순물(X)을 포함할 수 있다. 상변화 물질층은 Ge-Sb-Te 시스템 내에 III족, IV족, V족 및 VI족에서 선택된 하나 이상의 불순물이 추가될 수 있다. 예시적인 실시예들에 있어서, 상변화 물질층의 조성은 XaGebSbcTe1-(a+b+c)로 표시될 수 있다. 불순물(X)은 붕소(B), 탄소(C), 질소(N), 산소(O), 알루미늄(Al), 실리콘(Si), 인(P) 및 황(S) 중에서 선택될 수 있다. 상기 불순물은 탄소(C), 질소(N) 또는 산소(O) 중에서 선택될 수 있다. 이와 달리, 상기 불순물은 비스무트(Bi)일 수 있다. 상부 전극(146)은 상변화 물질층에 접촉하도록 형성된다. 상부 전극(146)은 예를 들어, 하부 전극(142)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
본 발명의 실시예에 따르면, 도 5a 내지 도 5d에 도시되는 가변 저항 구조체(140)는 하부 전극(142)과 상부 전극(146), 그리고 하부 전극(142)과 상부 전극(146) 사이의 가변 저항층(144)을 포함할 수 있다. 가변 저항층(144)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 포함할 수 있다. 이 경우, 가변 저항 메모리 소자(100)는 ReRAM 장치에 적용될 수 있다.
가변 저항층(144)은 페로브스카이트(perovskite) 계열의 물질 또는 전이 금속 산화물을 포함할 수 있다. 페로브스카이트 계열 물질은 예컨대, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 포함할 수 있다. 전이 금속 산화물은 예컨대, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
가변 저항층(144)은 상술한 물질을 포함하는 복수의 층이 적층된 구조를 가질 수도 있다. 예를 들면, 가변 저항층(144)은 제1 하프늄 산화물(HfO2)막, 제2 하프늄 산화물(HfOx)막 및 지르코늄 산화물(ZrOx)막이 적층된 구조를 가질 수 있다. 가변 저항층(144)은 티타늄 알루미늄 산화물(TiAlOx)막, 탄탄륨 산화물(TaOx)막 및 알루미늄 산화물(AlOx)막이 적층된 구조를 가질 수도 있다.
아래에서는 본 발명의 다양한 실시예들에 따른 가변 저항 메모리 소자의 가변 저항층이 자기 저항 소자(또는 MTJ 소자)인 경우에 대하여 설명한다.
도 11은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자를 설명하기 위한 단면도이다.
구체적으로, 자기 저항 소자(200)는 자유층(free layer, 210), 고정층(pinned layer, 230), 및 자유층(210)과 고정층(230) 사이에 개재된 배리어층(barrier layer, 220)을 포함할 수 있다. 자기 저항 소자(200)는 앞서 도 1의 가변 저항층(MC)에 대응할 수 있다.
자유층(210)은 자유층(210)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(230)은 고정층(230)을 이루는 막 면에 대하여 수직 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 고정되어 있다. 자기 저항 소자(200)의 저항 값은 자유층(210)의 자화 방향에 따라 달라진다.
자유층(210)에서의 자화 방향과 고정층(230)에서의 자화 방향이 평행(parallel)일 때, 자기 저항 소자(200)는 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(210)에서의 자화 방향과 고정층(230)에서의 자화 방향이 반평행(anti parallel)일 때, 자기 저항 소자(200)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다.
도 11에서, 고정층(230) 및 자유층(210)의 위치는 예시된 바에 한정되는 것은 아니며, 각각의 위치가 서로 바뀔 수도 있다. 또는 자유층(210)의 자화 방향에 따라 자기 저항 소자(200)에 저장되는 데이터도 반대일 수 있다.
자유층(210)과 고정층(230)은 각각 배리어층(220)과의 계면(즉, 접촉면)에서 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)(IPMA)을 가질 수 있다. 이를 위해, 자유층(210)과 고정층(230)은 강자성(ferromagnetic) 물질로 이루어질 수 있다. 강자성 물질은 예컨대 106∼107 erg/cc 정도의 비교적 높은 자기이방성 에너지(Ku)를 가질 수 있다. 자유층(210)과 고정층(230)은 이러한 높은 자기이방성 에너지로 인해 계면에 수직한 자화 용이축을 가질 수 있다.
자유층(210)은 변동 가능한 자화 방향을 갖는 자성층이다. 즉, 자유층(210)은 자화의 방향이 층면 수직 방향에 자유롭게 변화하는 자기 모멘트를 갖는 강자성 물질, 예를 들면 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 자유층(210)은 고정층(230)과 다른 물질로 형성될 수 있지만, 동일한 물질로 형성될 수도 있다.
고정층(230)은 고정된 자화 방향을 갖는 자성층으로, 고정층(230)을 형성하는 강자성 물질은 Co, Fe 및 Ni 중 적어도 하나를 포함할 수 있으며, 그 밖에도 예컨대, B, Cr, Pt, Pd 등과 같은 다른 원소를 더 포함할 수도 있다. 본 실시예에서의 고정층(230)은 하나의 단일 층으로 도시되었으나 이에 한정되지 않고, 다층 구조로 구성될 수도 있다.
일부 실시예에서, 고정층(230)은 Co 및 Co 합금 중 적어도 하나로 형성된 제1 층과, Pt, Ni 및 Pd 중 적어도 하나로 형성된 제2 층이 교대로 적층되는 다층 구조를 갖거나, L10 구조를 갖는 FePt 층 또는 CoPt 층 이거나, 또는 희토류 원소(rare-earth element)와 전이금속(transition metal)의 합금층일 수 있다. 여기서, 희토류 원소는 Tb 및 Gd 중 적어도 하나일 수 있고, 전이금속은 Ni, Fe 및 Co 중 적어도 하나일 수 있다. 다양한 조합의 희토류 원소와 전이금속의 합금을 사용할 수 있는데, 그 중에서 예컨대 CoFeB나 CoFe를 고정층(230)의 재료로 사용할 수도 있다.
배리어층(220)은 자기 저항 소자(200)의 터널자기저항비(TMR: tunnel magnetoresistance ratio)를 증가시키기 위하여, 자유층(210) 및 고정층(230) 사이에 개재된다. 배리어층(220)은 대략 8 ~ 15 Å의 두께를 가질 수 있다. 배리어층(220)은 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다. 배리어층(220)은 비자성 물질을 포함할 수 있다. 배리어층(220)은 예를 들면, 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다. 배리어층(220)은 예를 들면, 다중층 구조를 가질 수 있다.
일부 실시예에서, 자유층(210), 배리어층(220) 및 고정층(230)은 동일한 결정 구조를 가질 수 있다. 예를 들면, 자유층(210), 배리어층(220) 및 고정층(230) 각각은 BCC(body centered cubic: 체심 입방) 결정 구조를 가질 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자에 기입된 데이터의 읽기 동작을 설명하는 도면들이다.
구체적으로, 도 12 및 도 13은 각각 자기 저항 소자(200)에 기입된 데이터에 따른 자화 방향을 나타낸다. 자기 저항 소자(200)의 저항 값은 자유층(210)의 자화 방향에 따라 달라진다. 자기 저항 소자(200)에 읽기 전류(RC)를 흘리면 자기 저항 소자(200)의 저항 값에 따른 데이터 전압이 출력된다. 읽기 전류(RC)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 읽기 전류(RC)에 의해 자유층(210)의 자화 방향이 변화되지 않는다.
도 12를 참조하면, 자기 저항 소자(200)에서 자유층(210)의 자화 방향과 고정층(230)의 자화 방향이 평행(parallel)하게 배치된다. 이때 자기 저항 소자(200)는 낮은 저항 값을 가진다. 이 경우, 자기 저항 소자(200)에 읽기 전류(RC)를 흘리면 데이터 "0"을 독출할 수 있다.
도 13을 참조하면, 자기 저항 소자(200)는 자유층(210)의 자화 방향이 고정층(230)의 자화 방향과 반-평행(anti-parallel)으로 배치된다. 자기 저항 소자(200)는 높은 저항 값을 가진다. 이 경우, 자기 저항 소자(200)에 읽기 전류(RC)를 흘리면 데이터 "1"을 독출할 수 있다.
본 실시예에서 자기 저항 소자(200)는 자유층(210)과 고정층(230)을 수평 자기 소자로 도시하였으나, 다른 실시예로서 자유층(210)과 고정층(230)은 수직 자기 소자를 이용할 수도 있다.
도 14는 본 발명의 일 실시예에 따른 가변 저항 메모리 소자에 포함되는 자기 저항 소자의 쓰기 동작을 설명하는 도면이다.
구체적으로, 자기 저항 소자(200)를 흐르는 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(210)의 자화 방향이 결정될 수 있다. 예컨대, 자유층(210)에서 고정층(230)으로 제1 쓰기 전류(WC1)을 인가하면, 고정층(230)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(210)에 토크(torque)를 인가한다. 이로 인해, 자유층(210)은 고정층(230)과 평행(Parallel)하게 자화된다.
고정층(230)에서 자유층(210)으로 제2 쓰기 전류(WC2)를 인가하면, 고정층(230)과 반대의 스핀을 갖는 전자들이 자유층(210)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(210)은 고정층(230)과 반-평행(Anti-Parallel)하게 자화된다. 즉, 자기 저항 소자(200)에서 자유층(210)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 가변 저항 메모리 소자, 10: 메모리 셀 어레이, C: 메모리 셀, TC: 셀 트랜지스터, VR: 가변 저항층, 140: 가변 저항 구조체, 176: 금속 배선층, 178: 콘택 플러그, BM: 배리어 금속층

Claims (20)

  1. 기판 상에 형성된 금속 배선층;
    상기 금속 배선층 상에 형성되어 상기 금속 배선층의 일부분을 노출하는 콘택홀을 갖는 층간 절연층;
    상기 콘택홀의 내부에 형성된 복수개의 서브 배리어 금속층들을 포함하는 배리어 금속층;
    상기 배리어 금속층 상에 상기 콘택홀을 매립하도록 형성된 플러그 금속층; 및
    상기 배리어 금속층 및 플러그 금속층 상에 형성된 가변 저항 구조체를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 서브 배리어 금속층들은 상기 콘택홀 내의 상기 금속 배선층 상에 형성된 제1 서브 배리어 금속층과, 상기 제1 서브 배리어 금속층의 상부 및 상기 플러그 금속층의 하부에 형성된 제2 서브 배리어 금속층을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  3. 제2항에 있어서, 상기 제1 서브 배리어 금속층은 상기 콘택홀의 바닥 및 내벽에 형성되어 있고, 상기 플러그 금속층은 상기 제2 서브 배리어 금속층 상에서 상기 콘택홀을 매립하도록 형성된 것을 특징으로 하는 가변 저항 메모리 소자.
  4. 제2항에 있어서, 상기 제1 서브 배리어 금속층은 비정질층으로 구성하고, 상기 제2 서브 배리어 금속층은 결정질층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  5. 제2항에 있어서, 상기 제1 서브 배리어 금속층은 상기 금속 배선층의 용출을 방지하기 위한 용출 방지층 또는 상기 금속 배선층의 확산을 방지하기 위한 확산 방지층인 것을 특징으로 하는 가변 저항 메모리 소자.
  6. 제2항에 있어서, 상기 제2 서브 배리어 금속층은 상기 플러그 금속층과의 결합을 증진시키기 위한 결합 증진층 또는 상기 금속 배선층과의 반응을 방지하기 위한 반응 방지층인 것을 특징으로 하는 가변 저항 메모리 소자.
  7. 제2항에 있어서, 상기 금속 배선층은 구리층으로 구성하고, 상기 제1 서브 배리어 금속층은 텅스텐 질화층 또는 탄탈륨 질화층으로 구성하고, 상기 제2 서브 배리어 금속층은 티타늄 질화층으로 구성하는 것을 특징으로 하는 가변 저항 메모리 소자.
  8. 제1항에 있어서, 상기 가변 저항 구조체는 자기 터널 접합 소자 또는 자기 저항 소자를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  9. 제1항에 있어서, 상기 배리어 금속층 및 플러그 금속층은 상기 금속 배선층과 상기 가변 저항 구조체를 전기적으로 연결하는 콘택 플러그인 것을 특징으로 하는 가변 저항 메모리 소자.
  10. 기판 상에 형성된 금속 배선층;
    상기 금속 배선층 상에 형성되어 상기 금속 배선층의 일부분을 노출하는 콘택홀을 갖는 층간 절연층;
    상기 금속 배선층 상에서 상기 콘택홀 바닥 및 내벽에 형성된 제1 배리어 금속층;
    상기 콘택홀 바닥 및 내벽에 형성된 제1 배리어 금속층 상에 형성된 제2 배리어 금속층;
    상기 제2 배리어 금속층 상에 상기 콘택홀을 매립하도록 형성된 플러그 금속층; 및
    상기 제1 배리어 금속층, 제2 배리어 금속층 및 플러그 금속층 상에 형성된 가변 저항 구조체를 포함하고,
    상기 제1 배리어 금속층, 제2 배리어 금속층 및 플러그 금속층은 제1 폭의 콘택 플러그를 구성하고, 상기 가변 저항 구조체는 제2 폭으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  11. 제10항에 있어서, 상기 가변 저항 구조체는 상기 층간 절연층 상에 형성되고, 상기 가변 저항 구조체의 제2 폭은 상기 콘택 플러그의 제1 폭보다 큰 것을 특징으로 하는 가변 저항 메모리 소자.
  12. 제10항에 있어서, 상기 가변 저항 구조체의 제2 폭은 상기 콘택 플러그의 제1 폭과 동일한 것을 특징으로 하는 가변 저항 메모리 소자.
  13. 제10항에 있어서, 상기 제1 배리어 금속층은 비정질층으로 구성하고, 상기 제2 배리어 금속층은 결정질층으로 구성되는 것을 특징으로 하는 가변 저항 메모리 소자.
  14. 제10항에 있어서, 상기 제1 배리어 금속층은 상기 금속 배선층의 용출을 방지하기 위한 용출 방지층 또는 상기 금속 배선층의 확산을 방지하기 위한 확산 방지층인 것을 특징으로 하는 가변 저항 메모리 소자.
  15. 제10항에 있어서, 상기 제2 서브 배리어 금속층은 상기 플러그 금속층과의 결합을 증진시키기 위한 결합 증진층 또는 상기 금속 배선층과의 반응을 방지하기 위한 반응 방지층인 것을 특징으로 하는 가변 저항 메모리 소자
  16. 제10항에 있어서, 상기 금속 배선층은 구리층으로 구성하고, 상기 제1 서브 배리어 금속층은 텅스텐 질화층 또는 탄탈륨 질화층으로 구성하고, 상기 제2 서브 배리어 금속층은 티타늄 질화층으로 구성하는 것을 특징으로 하는 가변 저항 메모리 소자.
  17. 제1 방향을 따라 나란히 떨어져 배치된 복수개의 워드 라인들;
    상기 제1 방향과 수직인 제2 방향을 따라 나란히 떨어져 배치된 복수개의 소스 라인들;
    상기 소스 라인들의 상부에서 상기 제2 방향을 따라 나란히 떨어져 배치된 복수개의 비트 라인들; 및
    상기 소스 라인들과 비트 라인들간에 접속되는 복수개의 메모리 셀들을 포함하되,
    상기 개개의 메모리 셀은 가변 저항층을 포함하는 가변 저항 구조체 및 셀 트랜지스터를 포함하며,
    상기 셀 트랜지스터의 소스 또는 드레인은 금속 배선층과 연결되고, 상기 가변 저항 구조체는 복수의 배리어 금속층들을 포함하는 콘택 플러그를 통하여 상기 금속 배선층과 연결되는 것을 특징으로 하는 가변 저항 메모리 소자.
  18. 제17항에 있어서, 상기 콘택 플러그는 상기 금속 배선층과 직접적으로 접촉하는 복수개의 배리어 금속층과, 상기 배리어 금속층 상에 형성되어 상기 가변 저항 구조체와 직접적으로 접촉되는 플러그 금속층을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  19. 제18항에 있어서, 상기 배리어 금속층은 상기 금속 배선층과 직접적으로 접촉하는 제1 배리어 금속층과, 상기 제1 배리어 금속층 상에 상기 플러그 금속층과 직접적으로 접촉하는 제2 배리어 금속층을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
  20. 제17항에 있어서, 상기 가변 저항층은 자기 터널 접합 소자 또는 자기 저항 소자를 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
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