CN104810473B - 电阻式存储器及其制造方法 - Google Patents

Abstract

本发明提供一种电阻式存储器及其制造方法，该存储器包括：一基底；一堆叠，此堆叠包括：下电极及电阻转态层；层间介电层，覆盖堆叠，其中层间介电层具有开口对准堆叠，此开口的侧壁与下电极及电阻转态层的侧壁对齐；上电极，设于电阻转态层上；以及接触插塞，设于开口中且电连接上电极。本发明亦提供此电阻式存储器的制造方法。本发明利用自对准方式定义接触开口，可避免以干蚀刻步骤形成接触开口时对元件造成的伤害，以提升工艺良率。

Description

电阻式存储器及其制造方法

技术领域

本发明是有关于电阻式存储器及其制造方法，且特别是有关于一种自对准的电阻式存储器及其制造方法。

背景技术

在各种非易失性存储器中，一般皆使用可快速写入与抹除的快闪存储器(flashRAM)。快闪存储器中每个存储区块仅可以被抹除一定次数。当一存储区块的抹除次数超过一临界值时，该存储区块将无法被正确地写入，并且由该存储区块读取出数据时将可能发生错误。且随着元件不断的缩小，快闪存储器也逐渐面临到过大的写入电压、过长的写入时间与栅极过薄而导致存储时间缩短的困境。

为了克服前述缺点，各方不断努力于开发新的非挥发性存储器来取代快闪存储器，其中电阻式存储器(resistive random access memory，RRAM)为目前业界所研发出的众多新颖存储器之一，其是利用可变电阻的原理来制作非挥发性存储器，具有写入抹除时间短、操作电压及电流低、存储时间长、多状态存储、结构简单、简化的写入与读出方式及所需面积小等优点，是一种极有潜力的产品，受到各界的重视。因此，如何更进一步缩小电阻式存储器中元件的面积、优化其工艺并减少其工艺成本，更是目前业界亟须发展的目标。

发明内容

本发明的主要目的是：提出一种电阻式存储器及其制造方法，以解决以上技术问题。

本发明提供一种电阻式存储器，包括：基底；堆叠（stack），其包括下电极及电阻转态层，其中下电极设于基底上，电阻转态层设于下电极上；层间介电层，覆盖堆叠，其中层间介电层具有开口对准堆叠，开口的侧壁与下电极及电阻转态层的侧壁对齐；上电极，设于电阻转态层上；以及接触插塞，设于开口中且电连接上电极。

本发明另提供一种电阻式存储器的制造方法，包括：提供基底；形成堆叠于基底上，堆叠包括下电极、电阻转态层、上电极及牺牲层，其中下电极设于基底上，电阻转态层设于下电极上，上电极设于电阻转态层上，牺牲层设于上电极上；形成层间介电层覆盖堆叠；移除位于堆叠上方的层间介电层，以暴露牺牲层；移除牺牲层，以形成对准堆叠的开口，且开口的侧壁与下电极、电阻转态层及上电极的侧壁对齐；以及形成接触插塞填入开口中且电连接上电极。

本发明又提供一种电阻式存储器的制造方法，包括：提供基底；形成堆叠于基底上，堆叠包括下电极、电阻转态层及牺牲层，其中下电极设于基底上，电阻转态层设于下电极上，牺牲层设于电阻转态层上；形成层间介电层覆盖堆叠；移除位于堆叠上方的层间介电层，以暴露牺牲层；移除牺牲层，以形成对准堆叠的开口，且开口的侧壁与下电极及电阻转态层的侧壁对齐；形成上电极于电阻转态层上，且上电极顺应性覆盖开口的侧壁与底部；以及形成接触插塞填入开口中且电连接上电极。

本发明提供的一种电阻式存储器及其制造方法，利用自对准方式定义接触开口，可避免以干蚀刻步骤形成接触开口时对元件造成的伤害，以提升工艺良率。再者，本发明相较于以干蚀刻步骤形成接触开口的工艺可减少一道图案化掩膜，故可降低生产成本。另外，本发明不需保留工艺容忍度，故可进一步缩小电阻式存储器中元件的面积，达到元件微小化的目的。

附图说明

图1-7为本发明实施例的电阻式存储器在其制造方法中各阶段的剖面图；

图8-13为本发明另一实施例的电阻式存储器在其制造方法中各阶段的剖面图。

符号说明：

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

以下针对本发明的电阻式存储器作详细说明。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的不同样态。以下所述特定的元件及排列方式仅为简单描述本发明。当然，这些仅用以举例而非本发明的限定。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形。或者，亦可能间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可能不直接接触。

必须了解的是，为特别描述或图示的元件可以此技术人士所熟知的各种形式存在。此外，当某层在其它层或基板“上”时，有可能是指“直接”在其它层或基板上，或指某层在其它层或基板上，或指其它层或基板之间夹设其它层。

本发明提供的电阻式存储器的制造方法，是利用自对准方式定义接触开口(contact opening)，以避免干蚀刻步骤对电阻式存储器的元件造成伤害。

图1为本发明一实施例的电阻式存储器于定义接触开口的干蚀刻步骤中的剖面图。如该图所示，基板100上设有堆叠160，此堆叠160包含下电极110、电阻转态层120、上电极130。基板100与堆叠160被层间介电层170覆盖。在图1中，对层间介电层170进行干蚀刻步骤DE以在层间介电层170中蚀刻出接触开口180。然而，上述使用干蚀刻步骤DE形成开口180的步骤可能会对元件造成伤害。例如，累积于元件上的电荷可能会对电阻转态层120造成伤害，而改变电阻转态层120的电性，降低产品良率；且堆叠160的宽度W1必须大于接触开口180底部的宽度W2，以保留工艺容忍度(manufacturing tolerance)防止失准(misalignment)的发生及过蚀刻(over etching)造成元件的损坏及短路。因此，本发明另一实施例是使用自对准方式定义接触开口，以解决上述问题。

图2至图7为用以说明本发明的电阻式存储器的制造方法的另一实施例的剖面图。请参见图2，首先提供基底200，并于基底200上依序形成下电极层210、电阻转态材料层220、上电极层230、及牺牲材料层240。此基底200可为硅基底、硅锗基底、其它半导体化合物基底、绝缘层上覆硅(SOI)、或其它任何适合的基底。

下电极层210与上电极层230的材料可相同或不同，例如可为TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、上述的组合或其它任何适合的电极材料。下电极层210与上电极层230可利用溅镀法、电镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积方式形成。

电阻转态材料层220的材质可以是Al、Hf、Cr、Cu、Ti、Co、Zn、Mo、Nb、Fe、Ni、W、Pb、Ta、La、Zr的氧化物、PrCaMnO₃(PCMO)、SrTiO₃(STO)、SrZrO₃、上述的组合或其它任何适合的电阻转态材质。电阻转态材料层220的形成方法可为原子层沉积、溅镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积方式来形成。例如，在一实施例中，电阻转态材料层220是使用射频磁控溅镀形成。电阻转态材料层220的厚度为约1nm至约100nm，例如为约1nm至约50nm。

牺牲材料层240是设于上电极层230上。此牺牲材料层240将于后续工艺中被图案化以定义出预定形成接触插塞的位置，且后续工艺会选择性移除此经图案化的牺牲材料层以形成接触开口。为了能够于后续工艺中选择性移除此牺牲材料层240，其材料必须与上电极层230的材料及后续形成的层间介电层的材料不同。此牺牲材料层240的材料可以是氮化硅、氮氧化硅、多晶硅(Poly-Si)或其它任何适合的材料。牺牲材料层240可利用化学气相沉积法形成。此化学气相沉积法例如可为低压化学气相沉积法、低温化学气相沉积法、快速升温化学气相沉积法、等离子体辅助化学气相沉积法、原子层化学气相沉积法的原子层沉积法或其它常用的方法。

接着，继续参见图2，于牺牲材料层240上形成图案化掩膜250。此图案化掩膜250的位置对应于将于后续形成的存储器元件的位置。图案化掩膜250可为图案化光刻胶或图案化硬掩膜。此图案化硬掩膜可以是氮化硅、氧化硅、非晶碳材、多晶硅、前述的组合、或其它任何适合的掩膜材料。可先以化学气相沉积法毯覆沉积硬掩膜层，接着以光刻（微影）与干蚀刻步骤定义此毯覆式硬掩膜层以形成图案化硬掩膜层。此干蚀刻步骤包括反应性离子蚀刻法、等离子体蚀刻或其它适合的干蚀刻。

接着，参见图3，以图案化掩膜250作为掩膜依序蚀刻其下的牺牲材料层240、上电极层230、电阻转态材料层220及下电极层210。此干蚀刻步骤包括反应性离子蚀刻法、等离子体蚀刻或其它适合的干蚀刻。下电极层210、电阻转态材料层220、上电极层230、及牺牲层240经蚀刻后形成一堆叠260，包含图案化的下电极210’、电阻转态层220’、上电极230’、及牺牲层240’。堆叠260的内壁与基底200的表面具有夹角θ，可通过调控干蚀刻步骤的参数以调控此夹角θ的角度。此夹角θ的角度可为约80度至约90度。于此干蚀刻步骤结束后，可进行湿式剥除法、等离子体灰化法或其结合移除图案化掩膜250。

接着，参见图4，于基底200及堆叠260上毯覆性形成层间介电层270。如图4所示，层间介电层270完全包覆堆叠260。层间介电层270的组成可为氧化硅或低介电常数的介电材料。此低介电常数的介电材料可以是磷硅玻璃、硼磷硅玻璃、氟硅玻璃、碳氧化硅、旋涂式玻璃、旋涂式高分子、碳化硅材料、前述的化合物、前述的复合材料或前述的组合。在一较佳实施例中，此层间介电层270具有平坦的上表面。层间介电层270可使用化学气相沉积法形。此化学气相沉积法例如可为低压化学气相沉积法、低温化学气相沉积法、快速升温化学气相沉积法、等离子体辅助化学气相沉积法、原子层化学气相沉积法的原子层沉积法或其它常用的方法。

接着，参见图5，移除位于堆叠260上方的层间介电层270，以暴露该牺牲层240’。例如，可用回蚀刻或化学机械研磨法去除位于堆叠260上方的层间介电层270。

接着，参见图6，以湿蚀刻步骤选择性移除牺牲层240’，以形成自对准开口280。由于牺牲层240’的材料可为氮化硅、氮氧化硅、多晶硅，而层间介电层270的材料可为氧化硅或低介电常数材料，故此湿蚀刻步骤可在几乎不蚀刻层间介电层270的情况下选择性移除牺牲层240’。例如，可使用磷酸溶液选择性移除氮化硅或氮氧化硅。此层间介电层270/牺牲层240’的蚀刻选择比可为约1/20至约1/500，例如可为约1/30至约1/400。

进行此湿蚀刻步骤后，留下的下电极210’、电阻转态层220’、上电极230’共同作为堆叠260’。开口280对准此堆叠260’，且开口280的侧壁280a与下电极210’、电阻转态层220’及上电极230’的侧壁210’a、220’a及230’a对齐。

应了解的是，图1中使用干蚀刻步骤DE形成开口180的步骤可能会对元件造成伤害。例如，累积于元件上的电荷可能会对电阻转态层120造成伤害，而改变电阻转态层120的电性，降低产品良率。本发明图2-7的实施例利用自对准方式定义接触开口280，可避免以干蚀刻形成开口280的步骤中对元件造成的伤害，提升工艺良率。

再者，图1所示的工艺步骤需先以一图案化掩膜定义出堆叠160，再以另一图案化掩膜于干蚀刻步骤DE中定义出接触开口180。然而，由于图2-7的实施例在以自对准方式定义接触开口280的步骤中不需使用图案化掩膜，故仅需使用一道图案化掩膜定义堆叠260。因此相较于图1的实施例，图2-7的实施例可省下一道图案化掩膜，并可降低生产成本。

另外，在图1所示的实施例中，堆叠160的宽度W1必须大于接触开口180底部的宽度W2，以保留工艺容忍度防止失准的发生及过蚀刻造成元件的损坏及短路。然而，由于本发明图2-7实施例的自对准开口280的侧壁280a可与下电极210’、电阻转态层220’及上电极230’的侧壁210’a、220’a及230’a对齐，故堆叠260的宽度不需大于接触开口280的宽度，简言之，堆叠260的宽度实质上等于接触开口280的宽度，故本发明的工艺可进一步缩小电阻式存储器中元件的面积。

接着，参见图7，完成开口280的定义后沉积扩散阻挡层290顺应性覆盖开口280的侧壁与底部。此扩散阻挡层290可帮助后续金属的附着并防止其扩散，例如，适当的扩散阻挡层材料包括：钽(Ta)，氮化钽(TaN)，氮化钨(WN)，或是现有的工艺中常用的氮化钛(TiN)等金属或合金。

接着，以化学气相沉积法、物理气相沉积法，或电镀沉积法在扩散阻挡层290上沉积作为接触插塞的金属层，并使其填满开口280。较佳者，可利用离子化金属等离子体先在基底上沉积一层厚约400～2500埃的晶种层(未显示)，然后再以电镀法完成导电层的沉积。此金属层的材质包括Cu、Al或W。完成扩散阻挡层290与金属层的沉积后，以化学机械研磨法进行平坦化，将开口以外的金属层与扩散阻挡层290去除，以形成接触插塞300并得到如图7所示的电阻式存储器400。此接触插塞300电连接上电极230’。

综上所述，以图2-7的制造步骤所形成的电阻式存储器400具有基底200及设于基底200上的堆叠260’。此堆叠260’依序包括下电极210’、电阻转态层220’及上电极230’。层间介电层270覆盖基底200与堆叠260’，且具有开口280对准堆叠260’，该开口280的侧壁280a与下电极210’、电阻转态层220’及上电极230’的侧壁210’a、220’a及230’a对齐。扩散阻挡层290顺应性设于开口280的侧壁与底部。接触插塞300设于开口280中且电连接上电极230’。

图8-13绘示本发明的另一实施例，与前述实施例的差异主要在于先不在堆叠中形成上电极，待自对准开口形成后才形成上电极。应注意的是，后文中与前文相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，故此部分在后文中将不再赘述。

首先参见图8，提供基底200，并于基底200上依序形成下电极层210、电阻转态材料层220、牺牲材料层240、及图案化掩膜250。

接着，参见图9，以图案化掩膜250作为掩膜依序蚀刻其下的牺牲材料层240、电阻转态材料层220及下电极层210。下电极层210、电阻转态材料层220、及牺牲层240经蚀刻后形成一堆叠310，包含图案化的下电极210’、电阻转态层220’、及牺牲层240’。堆叠310的内壁与基底200的表面具有夹角θ，可通过调控干蚀刻步骤的参数以调控此夹角θ的角度。此夹角θ的角度可为约80度至约90度。于此干蚀刻步骤结束后，可进行湿式剥除法、等离子体灰化法或其结合移除图案化掩膜250。

接着，参见图10，于基底200及堆叠310上毯覆性形成层间介电层270。如图10所示，层间介电层270完全包覆堆叠310。接着，如图11，移除位于堆叠310上方的层间介电层270，以暴露该牺牲层240’。

接着，参见图12，以湿蚀刻步骤选择性移除牺牲层240’，以形成自对准开口280。此湿蚀刻步骤可在几乎不蚀刻层间介电层270的情况下选择性移除牺牲层240’，此层间介电层270/牺牲层240’的蚀刻选择比可为约1/20至约1/500，例如可为约1/30至约1/400。

继续参见图12，进行此湿蚀刻步骤后，留下的下电极210’、电阻转态层220’共同作为堆叠310’。开口280对准此堆叠310’，且开口280的侧壁280a与下电极210’及电阻转态层220’的侧壁210’a及220’a对齐。

接着，参见图13，完成开口280的定义后沉积上电极材料，以形成上电极层于电阻转态层220’上并顺应性覆盖该开口280的侧壁与底部。接着，进行另一沉积步骤以形成扩散阻挡材料层顺应性覆盖此上电极层。

接着，在扩散阻挡材料层上沉积作为接触插塞的金属层，并使其填满开口280。完成上电极层、扩散阻挡材料层与金属层的沉积后，以化学机械研磨法进行平坦化，将开口以外的上电极层、扩散阻挡材料层与金属层去除，以形成上电极230’、扩散阻挡层290、接触插塞300并得到如图13所示的电阻式存储器410。此接触插塞300电连接上电极230’。

以图8-13的制造步骤所形成的电阻式存储器410具有基底200及设于基底200上的堆叠310’。此堆叠310’依序包括下电极210’及电阻转态层220’。层间介电层270覆盖基底200与堆叠310’，且具有开口280对准堆叠310’，该开口280的侧壁280a与下电极210’及电阻转态层220’的侧壁210’a及220’a对齐。上电极230’顺应性设于开口280的侧壁与底部，而扩散阻挡层290顺应性覆盖上电极230’。接触插塞300设于开口280中且电连接上电极230’。

综上所述，本发明利用自对准方式定义接触开口，可避免以干蚀刻步骤形成接触开口时对元件造成的伤害，以提升工艺良率。再者，本发明相较于以干蚀刻步骤形成接触开口的工艺可减少一道图案化掩膜，故可降低生产成本。另外，本发明不需保留工艺容忍度，故可进一步缩小电阻式存储器中元件的面积，达到元件微小化的目的。

虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明使用。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (4)

1.一种电阻式存储器的制造方法，其特征在于，该方法包括：

提供一基底；

形成一堆叠于该基底上，该堆叠包括：

一下电极，设于该基底上；

一电阻转态层，设于该下电极上；

一上电极，设于该电阻转态层上；及

一牺牲层，设于该上电极上；

形成一层间介电层覆盖该堆叠；

移除位于该堆叠上方的该层间介电层，以暴露该牺牲层；

移除该牺牲层，以形成一对准该堆叠的开口，且该开口的侧壁与该下电极、该电阻转态层及该上电极的侧壁对齐；以及

形成一接触插塞填入该开口中且电连接该上电极。

2.如权利要求1所述的电阻式存储器的制造方法，其特征在于，在形成该接触插塞前，该方法还包括形成一扩散阻挡层于该开口中，且该扩散阻挡层顺应性覆盖该开口的侧壁与底部。

3.一种电阻式存储器的制造方法，其特征在于，该方法包括：

提供一基底；

形成一堆叠于该基底上，该堆叠包括：

一下电极，设于该基底上；

一电阻转态层，设于该下电极上；及

一牺牲层，设于该电阻转态层上；

形成一层间介电层覆盖该堆叠；

移除位于该堆叠上方的该层间介电层，以暴露该牺牲层；

移除该牺牲层，以形成一对准该堆叠的开口，且该开口的侧壁与该下电极及该电阻转态层的侧壁对齐；

形成一上电极于该电阻转态层上，且该上电极顺应性覆盖该开口的侧壁与底部；以及

形成一接触插塞填入该开口中且电连接该上电极。

4.如权利要求3所述的电阻式存储器的制造方法，其特征在于，在形成该接触插塞前，该方法还包括形成一扩散阻挡层于该开口中，且该扩散阻挡层顺应性覆盖该上电极。