CN110211989A - 新型电阻式随机存取存储器件、存储单元及其制造方法 - Google Patents

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Abstract

一种存储器单元包括：部分地嵌入到第一介电层中的第一接触部件；加衬里于第一接触部件的阻挡层，其中，阻挡层包括设置在第一接触部件和第一介电层之间的第一部分以及设置在第一介电层之上的第二部分；设置在第一接触部件之上的电阻材料层，电阻材料层通过阻挡层的第二部分连接至第一接触部件；以及嵌入到位于第一介电层之上的第二介电层中的第二接触部件。本发明还提供了新型电阻式随机存取存储器件以及存储单元的制造方法。

Description

新型电阻式随机存取存储器件、存储单元及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及新型电阻式随机存取存储器件、存储单元及其制造方法。
背景技术
近年来，出现了诸如铁电式随机存取存储(FRAM)器件、相变式随机存取存储(PRAM)器件和电阻式随机存取存储(RRAM)器件等非传统的易失性存储(VM)器件。特别地，与传统的NVM器件相比，在高电阻状态(HRS)和低电阻状态(LRS)之间展现切换行为的RRAM器件具有各种优势。这些优势包括例如与当前的互补金属氧化物半导体(CMOS)技术相兼容的制造步骤、低成本制造、紧凑的结构、灵活的可扩展性、快速切换、高集成度等。
通常，RRAM器件包括下部电极(例如，阳极)和上部电极(例如，阴极)以及介于它们之间间的可变电阻材料层。为了操作RRAM器件，通常将电信号(例如，电压信号)施加至相应的接触部件、穿过上部电极/下部电极，到达可变电阻材料层，以便使可变电阻材料层在HRS和LRS之间转换。因此，形成在上部电极/下部电极和接触部件之间的界面的形态特征可以有效地确定RRAM器件的性能。在现有的RRAM器件中，可能由于例如在形成下部电极之前、同时或之后的一次或多次未对准，而通常会存在在这样的界面处的缺陷(例如，在接触部件的拐角处的导电材料的损失)。
因此，现有的RRAM器件及其制造方法并不完全令人满意。
发明内容
根据本发明的一方面，提供了一种存储器单元，包括：第一接触部件；电阻材料层，设置在所述第一接触部件之上；以及第二接触部件，设置在所述电阻材料层之上，其中，通过阻挡层完全围绕所述第一接触部件和所述第二接触部件中的至少一个。
根据本发明的另一方面，提供了一种存储器单元，包括：第一接触部件，部分地嵌入到第一介电层中；阻挡层，加衬里于所述第一接触部件，所述阻挡层包括设置在所述第一接触部件和所述第一介电层之间的第一部分以及设置在所述第一介电层之上的第二部分；电阻材料层，设置在所述第一接触部件之上，所述电阻材料层通过所述阻挡层的第二部分连接至所述第一接触部件；以及第二接触部件，嵌入到所述第一介电层之上的第二介电层中。
根据本发明的又一方面，提供了一种制造存储器单元的方法，包括：在介电层上方形成沟槽；在所述沟槽中形成第一接触部件，其中，阻挡层完全围绕所述第一接触部件；在所述第一接触部件上方形成电阻材料层；以及在所述电阻材料层上方形成第二接触部件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A和图1B示出根据一些实施例的用于形成半导体器件的示例性方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N和图2O示出根据一些实施例的通过图1A和图1B的方法制造的示例性半导体器件在各个制造阶段期间的截面图。
具体实施方式
以下公开内容描述了许多用于实现主题的不同特征的示例性实施例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了新型电阻式随机存取存储(RRAM)器件的各个实施例及其形成方法。在一些实施例中，所公开的RRAM器件包括具有夹置于下部接触部件和上部接触部件之间的可变电阻材料层的RRAM电阻器，其中，通过阻挡层完全保护(例如，围绕)下部接触部件和上部接触部件中的至少一个。在一些实施例中，在形成可变电阻材料层之前，阻挡层形成为围绕下部接触部件。因此，当实施一个或多个图案化工艺(例如，蚀刻工艺)以在下部接触部件上方形成凹进区时，这种公开的阻挡层可为下部接触部件提供保护，该凹进区通常称为“底电极通孔(BEVA)”，即使存在一个或多个图案化工艺的未对准。因此，在所公开的RRAM器件中可以有利地消除在现有的RRAM器件中识别的问题。
图1A和图1B示出根据本发明的一个或多个实施例的形成半导体器件的方法100的流程图。应当注意，方法100仅是实例，而不旨在限制本发明。在一些实施例中，半导体器件是RRAM器件的至少部分。如本发明所采用的，RRAM器件是指包括可变电阻材料层的任何器件。应当注意，图1A和图1B的方法100不是制造完整的RRAM器件。可以使用互补金属氧化物半导体(CMOS)技术处理来制造完整的RRAM器件。因此，应该理解，可以在图1A和图1B的方法100之前、期间和/或之后提供额外的操作，并且本文中可以仅简要地描述一些其他操作。在一些其他实施例中，该方法可用于形成诸如铁电式随机存取存储(FRAM)器件、相变式随机存取存储(PRAM)器件、磁阻式随机存取存储(MRAM)器件等的各种易失性存储(VM)器件中的任何一个，同时保持在本发明的范围内。
首先参考图1A，在一些实施例中，方法100从操作102开始，其中，提供包括晶体管的衬底。方法100继续至操作104，其中，在衬底上方形成包括接触插塞的初始介电层。在一些实施例中，初始介电层形成在晶体管上方，并且接触插塞延伸穿过初始介电层并且连接至晶体管的导电部件(例如，漏极、源极、栅极等)中的至少一个。方法100继续至操作106，其中，第一凹进区形成为延伸穿过位于初始介电层上方的第一介电层。方法100继续至操作108，其中，在第一介电层上方形成第一阻挡材料。在一些实施例中，第一阻挡材料覆盖第一介电层的上边界并且加衬里于第一凹进区，下文中将对其进行讨论。方法100继续至操作110，其中，在第一阻挡材料上方形成金属材料。在一些实施例中，金属材料形成为再填充第一凹进区并覆盖第一介电层的上边界，其中，第一阻挡材料连接在金属材料和第一介电层之间。
方法100继续至操作112，其中，形成部分地嵌入在第一介电层中的下部接触部件。在一些实施例中，通过抛光过量的金属材料和第一阻挡材料直到暴露下部接触部件的上边界来形成下部接触部件。因此，可以分别暴露并再次暴露第一阻挡材料的侧壁部分的相应上边界和第一介电层的上边界。在一些实施例中，下部接触部件部分地嵌入到第一介电层中，其中，通过第一阻挡材料的相应部分加衬里于第一介电层的侧壁和下边界。在一些实施例中，下部接触部件通过第一阻挡材料电连接至接触插塞。方法100继续至操作114，其中，在第一介电层和下部接触部件上方形成第二阻挡材料。在一些实施例中，第一阻挡材料和第二阻挡材料由诸如氮化钽和/或钽的相同的材料形成，下面将对其进行进一步详细讨论。方法100继续至操作116，其中，阻挡层形成为完全围绕下部接触部件。在一些实施例中，通过加衬里于下部接触部件的侧壁和下边界的第一阻挡材料的相应部分形成阻挡层，并且第二阻挡材料的剩余部分沿着下部接触部件的上边界延伸，下面将对其进行进一步详细讨论。
然后参考图1B，方法100继续至操作118，其中，在第一介电层和阻挡层上方形成介电掩模层。方法100继续至操作120，其中，形成延伸穿过介电掩模层的第二凹进区。在一些实施例中，第二凹进区再次暴露第二阻挡材料的上述剩余部分(即，阻挡层的上边界)。方法100继续至操作122，其中，在介电掩模层上方分别形成第一覆盖材料、可变电阻材料和第二覆盖材料。在一些实施例中，第一覆盖材料可以覆盖介电掩模层以再填充第二凹进区以产生相应的上边界，可变电阻材料可以覆盖第一覆盖材料的上边界以产生相应的平坦的上边界，以及第二覆盖材料可覆盖可变电阻材料的上边界以产生相应的上边界。应当注意，每个相应的上边界可能不一定形成平坦的表面。
方法100继续至操作124，其中，图案化第二覆盖材料。在一些实施例中，图案化的第二覆盖材料可以形成上部覆盖层，其可以用作蚀刻掩模的部分。方法100继续至操作126，其中，图案化可变电阻材料和第一覆盖材料。在一些实施例中，可以使用上部覆盖层和间隔件作为蚀刻掩模来分别或共同地图案化(例如，蚀刻)可变电阻材料和第一覆盖材料。因此，可以通过图案化的可变电阻材料和第一覆盖材料分别形成可变电阻材料层和下部覆盖层。方法100继续至操作128，其中，在下部覆盖层、可变电阻材料层和上部覆盖层上方形成包括第三凹进区的第二介电层。在一些实施例中，第三凹进区形成为暴露上部覆盖层的上边界的至少部分。方法100继续至操作130，其中，形成上部接触部件。在一些实施例中，在第三凹进区中形成上部接触部件的至少部分。在一些实施例中，类似于下部接触部件，也可以通过相应的阻挡层完全围绕上部接触部件。
在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M、图2N和图2O中所示的各个制造阶段处的半导体器件200的截面图相关联。在一些实施例中，半导体器件200可以是RRAM器件。可以在微处理器、存储器单元和/或其他集成电路(IC)中包括RRAM器件200。而且，为了更好地理解本发明的概念，简化图2A至图2O。例如，尽管图示出了RRAM器件200，但应当理解，其中形成有RRAM器件200的IC可包括许多其他器件，其中，其他器件包括电阻器、电容器、电感器、熔丝等，并且为了清楚说明的目的，在图2A至图2O中未示出这些其他器件。
对应于图1A的操作102，图2A是根据一些实施例的在各个制造阶段中的一个阶段处提供的包括具有晶体管204的衬底202的RRAM 200的截面图。尽管图2A的所示实施例中的RRAM器件200仅包括一个晶体管204，但应当理解，图2A的所示实施例和下面的图仅用于说明的目的。因此，RRAM器件200可以包括任何期望数量的晶体管，同时保持在本发明的范围内。
在一些实施例中，衬底202包括例如硅的半导体材料衬底。可选地，衬底202可以包括例如锗的其他元素半导体材料。衬底202还可以包括化合物半导体材料，诸如碳化硅、砷化镓、砷化铟和磷化铟。衬底202可以包括合金半导体，诸如硅锗、碳化硅锗、磷砷化镓和磷化铟镓。在一个实施例中，衬底202包括外延层。例如，衬底可以具有位于块状半导体上方的外延层。此外，衬底202可以包括绝缘体上半导体(SOI)结构。例如，衬底可包括通过诸如注氧隔离(SIMOX)的工艺或其他合适的技术(诸如，晶圆接合和研磨)所形成埋氧(BOX)层。
在一些实施例中，晶体管204包括栅电极204-1、栅极介电层204-2以及源极/漏极部件204-3和204-4。可以使用诸如离子注入的掺杂工艺来形成源极/漏极部件204-3和204-4。栅极介电层204-2可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的电介质和/或它们的组合的介电材料，其中，可以使用诸如原子层沉积(ALD)的沉积工艺形成该栅极介电层。栅电极204-1可以包括诸如多晶硅或金属的导电材料，其中，可以使用诸如化学汽相沉积(CVD)的沉积工艺来形成该栅电极。如将在下面进一步详细讨论的，晶体管204可以用作RRAM器件200的访问晶体管，其中，该访问晶体管在读取/写入操作期间控制对RRAM器件200的数据存储组件(例如，RRAM电阻器)的访问。
对应于图1A的操作104，图2B是根据一些实施例的在各个制造阶段中的一个制造阶段处形成的包括具有接触插塞208的初始介电层206的RRAM器件200的截面图。如图所示，在晶体管204上方形成初始介电层206，并且接触插塞208形成为延伸穿过初始介电层206。在一些实施例中，接触插塞208连接至晶体管204的至少一个导电部件。在图2B所示的实施例中，接触插塞208连接至源极/漏极部件204-3。
在一些实施例中，初始介电层206由介电材料形成。这种介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合中的至少一种。低k材料可以包括掺氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺碳氧化硅(SiOxCy)、氧化锶(SrO)、BLACK (加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。在一些实施例中，接触插塞208由诸如，例如铜(Cu)、铝(Al)、钨(W)等的导电材料形成。
接触插塞208可以通过以下工艺步骤中的至少一些来形成：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202和晶体管204上方沉积初始介电层206的上述介电材料；实施一个或多个图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过介电材料的开口；使用CVD、PVD、电子枪和/或其他合适的技术来沉积上述导电材料以再填充开口；以及抛光过量的导电材料以形成接触插塞208。
对应于图1A的操作106，图2C是根据一些实施例在各个制造阶段中的一个阶段处形成的包括具有凹进区212的第一介电层210的RRAM器件200的截面图。如图所示，凹进区212垂直延伸穿过第一介电层210，由此暴露接触插塞208，并沿着第一介电层210水平延伸，从而暴露初始介电层206的上边界的部分。特别地，在形成凹进区212时，暴露凹进区212的相应的下边界212L和侧壁212S。
在一些实施例中，第一介电层210由介电材料形成。这种介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合中的至少一种。低k材料可以包括掺氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺碳氧化硅(SiOxCy)、氧化锶(SrO)、BLACK (加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。在一些实施例中，可以通过实施以下工艺中的至少一些来形成凹进区212：在伪第一介电层(即，在形成凹进区212之前的第一介电层210)上方形成可选的抗反射涂层(ARC)层；形成具有与接触插塞208对准的开口的可图案化层(例如，光刻胶层)；在使用可图案化层作为掩模的同时，实施一个或多个干蚀刻工艺以去除伪第一介电层中未被可图案化层覆盖的部分；以及去除可图案化层。
对应于图1A的操作108，图2D是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第一阻挡材料214的RRAM器件200的截面图。在一些实施例中，第一阻挡材料214大致共形且为薄层，从而使得第一阻挡材料214可以覆盖第一介电层210的上边界210U，并且进一步加衬里于凹进区212(即，沿着侧壁212S和下边界212L延伸)。
在一些实施例中，第一阻挡材料214可以包括从由以下材料构成的组中选择的材料：金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、铟锡氧化物(ITO)或诸如TaN、TiN、TiAlN、TiW的它们的任何合金、它们的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，或它们的组合。尽管第一阻挡材料214在图2D(和下图)的所示实施例中示出为单层，但应当注意，第一阻挡材料214可包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、Ta、Ta+TaN等的上述材料中的一种形成。在一些实施例中，通过以下步骤来形成第一阻挡材料214：使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第一介电层210上方沉积上述材料中的至少一种。
对应于图1A的操作110，图2E是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括金属材料216的RRAM器件200的截面图。如图所示，金属材料216形成在第一阻挡材料214上方以再填充凹进区212，并进一步覆盖第一介电层210的上边界210U。在一些实施例中，金属材料216包括诸如，例如铜(Cu)、铝(Al)、钨(W)等的导电材料。可以通过使用CVD、PVD、电子枪和/或其他合适的技术以在第一阻挡材料214上方沉积上述导电材料来形成金属材料216。
对应于图1A的操作112，图2F是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括下部接触部件218的RRAM器件200的截面图。如图所示，下部接触部件218部分地嵌入到第一介电层210中。特别地，下部接触部件218的侧壁218S嵌入到第一介电层210中，其中，其间设置有第一阻挡材料214的相应侧壁部分214S；下部接触部件218的下边界218L嵌入到第一介电层210中，其中，其间设置有第一阻挡材料214的下部214L；并且暴露下部接触部件218的上边界218U(即，未嵌入到第一介电层210中)。
在一些实施例中，通过至少一次抛光(例如，化学机械抛光(CMP))工艺和至少一次清洁工艺来分别形成下部接触部件218，其中，对金属材料216和第一阻挡材料214实施该至少一次抛光工艺直到分别再次暴露和暴露上边界210U和218U。此外，在形成下部接触部件218时，暴露侧壁部分214的相应的上边界214S_U。在一些实施例中，上边界210U、214S_U和218U可以形成共面表面。
在一些实施例中，接触插塞208延伸穿过其中的初始介电层206通常称为“初始层或”“层0”；以及下部接触部件218延伸穿过其中的第一介电层210通常称为“第一层”或“层1”。并且下部接触部件218通常称为互连结构，其中，该互连结构配置为将一个导电部件电连接至另一导电部件。在下部接触部件218由Cu(铜)形成的实例中，下部接触部件218可以是Cu互连结构。尽管在图2F(和下图)的所示实施例中，第一层直接位于初始层之上，但应当注意，在初始层与第一层之间可能存在任何期望数量的类似于第一层的层，同时保持在本发明的范围内。
对应于图1A的操作114，图2G是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第二阻挡材料220的RRAM器件200的截面图。如图所示，第二阻挡材料220覆盖第一介电层210和下部接触部件218。特别地，第二阻挡材料220与上边界210U、214S_U和218U连接。此外，在一些实施例中，因为第一阻挡材料214和第二阻挡材料220由大致类似的材料形成，所以第一阻挡材料214和第二阻挡材料220可以形成为单一层。类似于第一阻挡材料214，第二阻挡材料220大致共形且为薄层。
如上所述，第一阻挡材料214和第二阻挡材料220由大致类似的材料形成。因此，在一些实施例中，第二阻挡材料220可以包括从由以下材料构成的组中选择的材料：金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、铟锡氧化物(ITO)或诸如TaN、TiN、TiAlN、TiW的它们的任何合金、它们氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，或它们的组合。尽管第二阻挡材料220在图2G(和下图)的所示实施例中示出为单层，但应当注意，第二阻挡材料220可包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、Ta、Ta+TaN等的上述材料中的一种形成。在一些实施例中，通过以下步骤形成第二阻挡材料220：使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第一介电层210和下部接触部件218上方沉积上述材料中的至少一种。
对应于图1A的操作116，图2H是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括阻挡层222的RRAM器件200的截面图。根据一些实施例，阻挡层222由第一阻挡材料214的侧壁部分214S和下部214L以及第二阻挡材料220的剩余部分220R形成。在图2H(和下图)的所示实施例中，通过阻挡层222(即，第一阻挡材料214的侧壁部分214S和下部214L以及第二阻挡材料220的剩余部分220R)完全围绕下部接触部件218。更特别地，第二阻挡材料220的剩余部分220R沿着下部接触部件218的上边界218U延伸；第一阻挡材料214的侧壁部分214S分别沿着下部接触部件218的侧壁218S延伸；以及下部214L沿着下部接触部件218的下边界218L延伸。
在一些实施例中，第二阻挡材料220的剩余部分220R可以通过以下工艺步骤中的至少一些来形成：在第二阻挡材料220(图2G)上方形成未示出的图案化层(例如，硬掩模层)以覆盖将要形成剩余部分220R的区域；在使用图案化层作为掩模的同时，对第二阻挡材料220实施一个或多个湿/干蚀刻工艺；并实施至少一个清洁工艺。如上所述，由于第二阻挡材料220大致共形且为薄层，所以剩余部分220R也可以形成为薄膜。在一些实施例中，通过图案化层覆盖的第二阻挡材料220的上述区域与两个相应端部处的侧壁部分214S的垂直投影对准，下面将对其进行讨论。
尽管在图2H(和下图)的所示实施例中，第一阻挡材料214的侧壁部分214S的垂直投影与第二阻挡材料220的剩余部分220R的一个末端对准，但是应当注意，在一些其他实施例(未示出)中，第二阻挡材料220的剩余部分220R的端部中的至少一个可以延伸超出第一阻挡材料214的侧壁部分214S的相应垂直投影，同时保持在本发明的范围内。换言之，第二阻挡材料220的剩余部分220R可以具有比下部接触部件218的宽度加上第一阻挡材料214的侧壁部分214S的相应宽度更大的宽度。
对应于图1B的操作118，图2I是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括介电掩模层224的RRAM器件200的截面图。如图所示，介电掩模层224覆盖第一介电层210和下部接触部件218，其中，阻挡层222的部分连接在介电掩模层224和下部接触部件218之间。在一些实施例中，介电掩模层224可以包括从由氧化物、富硅氧化物、碳化硅(SiC)、氮化硅(SiN)等组成的组中选择的介电材料。在一些实施例中，通过以下步骤来形成介电掩模层224：使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在第一介电层210上方沉积上述介电材料中的至少一种。
对应于图1B的操作120，图2J是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括凹进区226的RRAM器件200的截面图。如图所示，凹进区226形成为延伸穿过介电掩模层224以暴露阻挡层222的上边界的至少部分，或者更具体地，暴露第二阻挡材料220的剩余部分220R。
在一些实施例中，凹进区226可以通过以下工艺步骤中的至少一些来形成：在介电掩模层224(图2I)上方形成未示出的图案化层(例如，硬掩模层)以覆盖不形成凹进区226的区域；在使用图案化层作为掩模的同时对介电掩模层224实施一个或多个湿/干蚀刻工艺；以及实施至少一个清洁工艺。应当注意，在一些实施例中，可以在阻挡层222和介电掩模层224之间形成蚀刻停止层224，其中，蚀刻停止层224配置为在形成凹进区226时缓冲一个或多个湿/干蚀刻工艺中的至少一些。
如上所述，当制造现有的RRAM器件时，在下部接触部件的拐角处通常会存在导电材料的损失，从而不利地影响RRSM器件的性能。与此形成鲜明对比的是，通过阻挡层222完全围绕所公开的RRAM器件200的下部接触部件218。根据一些实施例，这种阻挡层222可以配置为保护下部接触部件218免受各种损坏中的任何一种的损害。此外，即使在形成凹进区226时发生未对准，阻挡层222也仍然可以保护下部接触部件218。
对应于图1B的操作122，图2K是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第一覆盖材料228、可变电阻材料230和第二覆盖材料232的RRAM器件200的截面图。在图2K所示的实施例中，第一覆盖材料228覆盖介电掩模层224以再填充凹进区226，从而产生大致平坦的上边界，并且分别在这样的大致平坦的上边界上方形成可变电阻材料230和第二覆盖材料232，以产生大致平坦的上边界。然而，在一些其他实施例中(未示出)，第一覆盖材料228可能不完全填充第二沟槽区226，这转而导致相应的上边界跟随凹进区226的轮廓(即，不是大致平坦的上边界)。
在一些实施例中，第一覆盖材料228可以包括从由以下材料构成的组中选择的材料：金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、铟锡氧化物(ITO)或诸如TaN、TiN、TiAlN、TiW的它们的任何合金、它们的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，或它们的组合。尽管第一覆盖材料228在图2K(和下图)的所示实施例中示出为单层，但应当注意，第一覆盖材料228可包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、TiN等的上述材料中的一种形成。在一些实施例中，通过以下步骤来形成第一覆盖材料228：使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在介电掩模层224上方沉积上述材料中的至少一种。
在一些实施例中，可变电阻材料230具有电阻转换特性(例如，可变电阻)。换言之，可变电阻材料230包括根据所施加的电脉冲的极性和/或幅度而表征为可逆电阻变化的材料。可变电阻材料230包括介电层。基于电信号的极性和/或大小，可变电阻材料230可以变成导体或绝缘体。
在一个实施例中，可变电阻230可以包括过渡金属氧化物。过渡金属氧化物可以表示为MxOy，其中，M是过渡金属，O是氧，x是过渡金属组成，并且y是氧组成。在实施例中，可变电阻材料230包括ZrO2。适用于可变电阻材料230的其他材料的实例包括：NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO、CrO2、SrZrO3(Nb-掺杂的)和/或本领域已知的其他材料。在另一实施例中，可变电阻230可以包括例如Pr0.7Ca0.3、MnO3等的基于巨大的磁阻(CMR)的材料。
在又一实施例中，可变电阻230可以包括例如聚偏二氟乙烯和聚[偏二氟乙烯-三氟乙烯](P(VDF/TrFE)，poly[vinylidenefluoride-co-trifluoroethylene])的聚合物材料。在又一实施例中，可变电阻230可以包括诸如，例如GeSe中的Ag(Ag in GeSe)的导电桥接随机存取存储器(CBRAM)材料。根据一些实施例，可变电阻材料230可以包括具有电阻转换材料特性的多层。可以通过可变电阻材料230的组成(包括“x”和“y”的值)、厚度和/或本领域已知的其他因素来确定可变电阻材料230的设定电压和/或复位电压。
在一些实施例中，可以通过利用包括金属和氧的前体的原子层沉积(ALD)技术形成可变电阻材料230。在一些实施例中，可以使用其他化学汽相沉积(CVD)技术。在一些实施例中，可以通过物理汽相沉积(PVD)技术(诸如利用金属靶并且利用供应到PVD室的氧气和可选氮气的气体的溅射工艺)形成可变电阻材料230。在一些实施例中，可以通过电子束沉积技术形成可变电阻材料230。
在一些实施例中，第二覆盖材料232可以包括第一覆盖材料228的大致类似的材料。因此，第二覆盖材料232可以包括从由以下材料构成的组中选择的材料：金(Au)、铂(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)、铟锡氧化物(ITO)或诸如TaN、TiN、TiAlN、TiW的它们的任何合金、它们的氧化物、氮化物、氟化物、碳化物、硼化物或硅化物，或它们的组合。尽管第二覆盖材料232在图2K(和下图)的所示实施例中示出为单层，但应当注意，第二覆盖材料232可包括形成为堆叠件的多层，其中，多层中的每层由例如TaN、TiN等的上述材料中的一种形成。在一些实施例中，通过以下步骤来形成第二覆盖材料232：使用化学汽相沉积(CVD)、等离子体增强(PE)CVD、高密度等离子体(HDP)CVD、电感耦合等离子体(ICP)CVD、物理汽相沉积(PVD)、旋涂和/或其他合适的技术以在可变电阻材料230上方沉积上述材料中的至少一种。
对应于图1B的操作124，图2L是根据一些实施例的在各个制造阶段中的一个阶段处图案化其中的第二覆盖材料232的RRAM器件200的截面图。如图所示，图案化第二覆盖材料232以留下剩余部分232R，其在本文中称为“上部覆盖层232R”。根据一些实施例，上部覆盖层232R与下部接触部件218垂直对准。
在一些实施例中，上部覆盖层232R可以通过以下工艺步骤中的至少一些来形成：在第二覆盖材料232(图2K)上方形成未示出的图案化层(例如，硬掩模层)以覆盖要形成上部覆盖层232R的区域；在使用图案层作为掩模的同时对第二覆盖材料232实施一个或多个湿/干蚀刻工艺；并实施至少一个清洁工艺。在形成上部覆盖层232R之后，可以在上部覆盖层232R的相应侧处形成一对间隔件，下面将对其进行讨论。
对应于图1B的操作126，图2M是根据一些实施例的在各个制造阶段中的一个阶段处图案化其中的可变电阻材料230和第一覆盖材料228的RRAM器件200的截面图。如图所示，分别或共同地图案化可变电阻材料230和第一覆盖材料228以留下剩余部分230R和228R，其在本文中称为“可变电阻材料层230R”和“下部覆盖层228R”。根据一些实施例，位于介电掩模层224的上边界之上的可变电阻材料层230R和下部覆盖层228R的部分可以共享比上部覆盖层232R的宽度更宽的相同宽度。
在一些实施例中，可变电阻材料层230R和下部覆盖层228R可以分别或同时由以下工艺步骤中的至少一些形成：在上部覆盖层232R的相应侧处并在可变电阻材料230(图2L)上方形成间隔件240；使用间隔件作为掩模的同时，分别或同时对可变电阻材料230和第一覆盖材料228实施一次或多次湿/干刻蚀工艺；并实施至少一个清洁工艺。在一些实施例中，间隔件240可以由从由氧化物、富硅氧化物、碳化硅(SiC)、氮化硅(SiN)等构成的组中选择的材料形成。
对应于图1B的操作128，图2N是根据一些实施例在各个制造阶段中的一个阶段处形成的包括具有延伸穿过其中的凹进区244的第二介电层242的RRAM器件200的截面图。如图所示，凹进区244形成为暴露上部覆盖层232R的上边界的至少部分，并且凹进区244还具有下部通孔区244L和上部沟槽区244U。
在一些实施例中，第二介电层242由介电材料形成。这种介电材料可以包括氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合中的至少一种。低k材料可以包括掺氟硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺碳氧化硅(SiOxCy)、氧化锶(SrO)、BLACK (加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。
应当注意，凹进区244是示例性双镶嵌开口，其中，在第二介电层242(和未示出的蚀刻停止层)中图案化该该双镶嵌开口以限定上部覆盖层232R上方的接触区。尽管图2N的实施例示出第二介电层242中的双镶嵌开口，但也可以使用第二介电层242中的单镶嵌开口。在包括“先通孔”图案化方法或“先沟槽”图案化方法的双镶嵌技术中，可以使用掩蔽技术的典型的光刻操作以及各向异性蚀刻操作(例如等离子蚀刻或反应离子蚀刻)来形成上部沟槽区244U和下部通孔区244L。在可选实施例中，在第二介电层242上或中间沉积底部蚀刻停止层(未示出)、中间蚀刻停止层(未示出)、抛光停止层(未示出)或抗反射涂(ARC)层(未示出)，以提供了在结束特定蚀刻工艺时的明确指示。
对应于图1B的操作130，图2O是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括上部接触部件246的RRAM器件200的截面图。如图所示，上部接触部件246形成在凹进区244(图2N)中以连接上部覆盖层232R。
在一些实施例中，上部接触部件246包括例如铜(Cu)、铝(Al)、钨(W)等的导电材料。可以通过以下步骤来形成上部接触部件246：使用CVD，PVD、电子枪和/或其他合适的技术在第二介电层242上方沉积上述导电材料；并实施一个或多个抛光工艺以去除多余的导电材料。在一些实施例中，类似于下部接触部件218，也可以通过与阻挡层222大致类似的相应阻挡层248来完全围绕上部接触部件246。因此，在此不重复讨论制造围绕上部接触部件246的阻挡层248。
在一些实施例中，下部接触部件218、下部覆盖层228R、可变电阻材料层230R、上部覆盖层232R和上部接触部件246可形成RRAM电阻器，其中，下部覆盖层228R的至少部分和上部覆盖层232R的至少部分分别称为RRAM电阻器的底部电极或下部电极以及顶部电极或上部电极。在一些实施例中，这样的RRAM电阻器通过接触插塞208连接至晶体管204，以形成1晶体管-1电阻器(1T1R)RRAM位单元，其中，RRAM电阻器用作数据存储组件并且晶体管204用作1T1R RRAM位单元的存取晶体管。
在实施例中，存储器单元包括：第一接触部件；设置在第一接触部件之上的电阻材料层；以及设置在电阻材料层之上的第二接触部件，其中，通过阻挡层围绕第一接触部件和第二接触部件中的至少一个。
在实施例中，所述电阻材料层呈现可变电阻值。
在实施例中，所述第一接触部件和所述第二接触部件中的至少一个部分地嵌入到低k介电层中。
在实施例中，所述阻挡层包括设置在所述低k介电层与所述第一接触部件和所述第二接触部件中的至少一个之间的第一部分。
在实施例中，所述阻挡层的第一部分沿着所述第一接触部件和所述第二接触部件中的至少一个的下边界和侧壁延伸。
在实施例中，所述阻挡层包括设置在所述低k介电层之上的第二部分。
在实施例中，所述阻挡层的第二部分形成为完全覆盖所述第一接触部件和所述第二接触部件中的至少一个的上边界的薄膜。
在实施例中，所述第一接触部件和所述第二接触部件均包括铜互连结构。
在实施例中，存储器单元还包括：连接至所述第一接触部件的晶体管。
在实施例中，所述阻挡层由氮化钽和钽形成。
在另一实施例中，存储器单元包括：部分地嵌入到第一介电层中的第一接触部件；加衬里于第一接触部件的阻挡层，其中，阻挡层包括设置在第一接触部件和第一介电层之间的第一部分以及设置在第一介电层之上的第二部分；设置在第一接触部件之上的电阻材料层，电阻材料层通过阻挡层的第二部分连接至第一接触部件；以及嵌入到第一介电层之上的第二介电层中的第二接触部件。
在实施例中，所述电阻材料层呈现可变电阻值。
在实施例中，所述第一介电层和所述第二介电层均由低k介电材料形成。
在实施例中，所述阻挡层的第一部分沿着所述第一接触部件的下边界和侧壁延伸。
在实施例中，所述阻挡层的第二部分完全覆盖所述第一接触部件的上边界。
在实施例中，所述第一接触部件和所述第二接触部件均包括铜互连结构。
在实施例中，存储器单元还包括：连接至所述第一接触部件的晶体管。
在实施例中，所述阻挡层由氮化钽和钽形成。
在又一实施例中，一种方法包括：在介电层上方形成沟槽；在沟槽中形成第一接触部件，其中，阻挡层完全围绕第一接触部件；在第一接触部件上方形成电阻材料层；以及在电阻材料层上方形成第二接触部件。
在实施例中，所述阻挡件包括位于所述介电层中沿着所述第一接触部件的下边界和侧壁延伸的第一部分以及位于所述介电层之上沿着所述第一接触部件的上边界延伸的第二部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
第一接触部件；
电阻材料层，设置在所述第一接触部件之上；以及
第二接触部件，设置在所述电阻材料层之上，
其中，通过阻挡层完全围绕所述第一接触部件和所述第二接触部件中的至少一个。
2.根据权利要求1所述的存储器单元，其中，所述电阻材料层呈现可变电阻值。
3.根据权利要求1所述的存储器单元，其中，所述第一接触部件和所述第二接触部件中的至少一个部分地嵌入到低k介电层中。
4.根据权利要求3所述的存储器单元，其中，所述阻挡层包括设置在所述低k介电层与所述第一接触部件和所述第二接触部件中的至少一个之间的第一部分。
5.根据权利要求4所述的存储器单元，其中，所述阻挡层的第一部分沿着所述第一接触部件和所述第二接触部件中的至少一个的下边界和侧壁延伸。
6.根据权利要求3所述的存储器单元，其中，所述阻挡层包括设置在所述低k介电层之上的第二部分。
7.根据权利要求6所述的存储器单元，其中，所述阻挡层的第二部分形成为完全覆盖所述第一接触部件和所述第二接触部件中的至少一个的上边界的薄膜。
8.根据权利要求1所述的存储器单元，其中，所述第一接触部件和所述第二接触部件均包括铜互连结构。
9.一种存储器单元，包括：
第一接触部件，部分地嵌入到第一介电层中；
阻挡层，加衬里于所述第一接触部件，所述阻挡层包括设置在所述第一接触部件和所述第一介电层之间的第一部分以及设置在所述第一介电层之上的第二部分；
电阻材料层，设置在所述第一接触部件之上，所述电阻材料层通过所述阻挡层的第二部分连接至所述第一接触部件；以及
第二接触部件，嵌入到所述第一介电层之上的第二介电层中。
10.一种制造存储器单元的方法，包括：
在介电层上方形成沟槽；
在所述沟槽中形成第一接触部件，其中，阻挡层完全围绕所述第一接触部件；
在所述第一接触部件上方形成电阻材料层；以及
在所述电阻材料层上方形成第二接触部件。
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