KR102316925B1 - 신규한 저항성 랜덤 액세스 메모리 디바이스 - Google Patents

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Abstract

메모리는 상부 경계 및 측벽을 포함하는 제 1 전극; 제 1 전극 위에 배치되고, 적어도 제 1 부분 및 제 1 부분의 제 1 단부에 결합된 제 2 부분을 포함하는 저항성 물질 층; 및 저항성 물질 층 위에 배치된 제 2 전극을 포함하고, 저항성 물질 층의 제 1 부분은 제 1 전극의 상부 경계를 따라 연장되고, 저항성 물질 층의 제 2 부분은 제 1 전극의 측벽의 상부를 따라 연장된다.

Description

신규한 저항성 랜덤 액세스 메모리 디바이스{NOVEL RESISTIVE RANDOM ACCESS MEMORY DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2017년 11월 29일자에 출원된 미국 가특허 출원 제62/592,207호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 본 명세서에 포함된다.
최근에, 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FRAM) 디바이스, 상 변화 랜덤 액세스 메모리(phase-change random access memory; PRAM) 디바이스 및 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 디바이스와 같은 비전통적인 비휘발성 메모리(nonvolatile memory; NVM) 디바이스가 출현하고 있다. 특히, 높은 저항 상태와 낮은 저항 상태 사이의 스위칭 동작을 나타내는 RRAM 디바이스는 종래의 NVM 디바이스에 비해 다양한 장점을 갖는다. 이러한 장점에는, 예를 들어, 현재의 상보성 금속 산화물 반도체(complementary-metal-oxide-semiconductor; CMOS) 기술, 저렴한 비용의 제조, 소형 구조물, 유연한 확장성, 빠른 스위칭, 높은 집적 밀도 등과 같은 호환 가능한 제조 단계가 포함된다.
이러한 RRAM 디바이스를 포함하는 집적 회로(IC)가 더욱 강력해짐에 따라, 이에 따라 IC 내의 RRAM 디바이스의 수를 최대화하는 것이 바람직하다. 일반적으로, RRAM 디바이스는 상부 전극(예를 들어, 양극)과 하부 전극(예컨대, 음극) 및 그 사이에 개재된 가변 저항 물질 층을 포함한다. 특히, 가변 저항 물질 층의 활성 영역은 통상적으로 상부 전극 및 하부 전극과 각각 평행하게 연장된다. 각각의 계층이 2 차원적으로만 연장될 수 있는 이러한 스택 구성으로 RRAM 디바이스를 형성하는 것은, IC 내의 RRAM 디바이스의 수를 최대화하는 것과 RRAM 디바이스의 최적 성능을 유지하는 것 사이에서 트레이드 오프를 직면할 수 있다. 예를 들어, RRAM 디바이스의 수는 통상적으로 가변 저항 물질 층의 활성 영역의 수에 비례한다. 이와 같이, IC의 주어진 영역 내에서, RRAM 디바이스의 수가 증가하면, RRAM 디바이스 각각의 활성 영역이 축소되고, 이는 상부 전극과 하부 전극 사이의 약한 신호 결합 때문에 각각의 RRAM 디바이스의 각각의 성능에 불리하게 영향을 줄 수 있다.
따라서, 종래의 RRAM 디바이스 및 이를 제조하는 방법은 완전히 만족스럽지 않다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 다양한 피처들은 반드시 실척도로 도시되는 것은 아님을 유념한다. 사실, 다양한 피처들의 치수 및 기하학적 구조는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예들에 따른, 반도체 디바이스를 형성하기 위한 예시적인 방법의 흐름도를 도시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n, 도 2o 및 도 2p는 일부 실시예들에 따른, 도 1의 방법에 의해 제조된 다양한 제조 단계 동안 예시적인 반도체 디바이스의 단면도를 도시한다.
다음의 발명개시는 본 주제의 상이한 피처들을 구현하기 위한 다수의 예시적인 실시예들을 설명한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 또한 이해될 수 있다.
본 발명개시는 신규한 RRAM 디바이스 및 이의 형성 방법의 다양한 실시예들을 제공한다. 일부 실시예들에서, 개시된 RRAM 디바이스는 각각 하부 전극에 결합된 제 1 경계(예를 들어, 오목한 하부 경계) 및 상부 전극에 결합된 제 2 경계(예를 들어, 볼록한 상부 경계)를 포함하는 역 U 자형 가변 저항 물질 층을 포함하는 RRAM 저항기를 포함한다. 보다 구체적으로, 역 U 자형 가변 저항 물질 층의 제 1 경계는 적어도 하부 전극의 상부를 둘러쌀 수 있고, 역 U 자형 가변 저항 물질 층의 제 2 경계는 상부 전극의 하부 경계에 결합될 수 있다. 이러한 역 U 자형 가변 저항 물질 층을 RRAM 저항기 내에 형성하는 것은 다양한 장점을 제공할 수 있다. 예를 들어, 전술한 종래의 RRAM 디바이스와 비교할 때, 주어진 영역 내에서, 역 U 자형 프로파일로 가변 저항 물질 층을 형성하는 것은, 상부 전극 및 하부 전극에 결합될 수 있는 가변 저항 물질 층의 활성 영역을 실질적으로 증가시킬 수 있다. 다르게 언급하면, 복수의 개시된 RRAM 디바이스를 집적하는 IC를 제조할 때, 통합될 수 있는 RRAM 디바이스의 수와 성능 사이의 상기 언급한 트레이드 오프는 유리하게 제거될 수 있다.
도 1a 및 도 1b는 본 발명개시의 하나 이상의 실시예들에 따라 반도체 디바이스를 형성하는 방법(100)의 흐름도를 도시한다. 방법(100)은 단지 예일 뿐이며, 본 발명개시를 한정하는 것은 아님을 유념한다. 일부 실시예들에서, 반도체 디바이스는 RRAM 디바이스의 적어도 일부이다. 본 발명개시에 의해 사용되는 바와 같이, RRAM 디바이스는 가변 저항 물질 층을 포함하는 임의의 디바이스를 지칭한다. 도 1a 및 도 1b의 방법(100)은 완성된 RRAM 디바이스를 생성하지 않음을 유념한다. 완성된 RRAM 디바이스는 상보성 금속 산화물 반도체(CMOS) 기술 공정을 사용하여 제조될 수 있다. 따라서, 도 1a 및 도 1b의 방법(100) 이전에, 방법(100) 동안에, 그리고 방법(100) 이후에 추가의 동작들이 제공될 수 있고, 일부 다른 동작들이 본 명세서에 간단히 기술될 수 있음을 이해한다. 일부 다른 실시예들에서, 본 발명개시의 범위 내에서 유지되면서, 이 방법은 강유전체 랜덤 액세스 메모리(FRAM) 디바이스, 상 변화 랜덤 액세스 메모리(PRAM) 디바이스, 저항성 랜덤 액세스 메모리(RRAM) 디바이스 등과 같은 임의의 다양한 비휘발성 메모리(NVM) 디바이스를 형성하는 데 사용될 수 있다.
먼저, 도 1a를 참조하면, 일부 실시예들에서, 방법(100)은 동작(102)에서 시작하고, 이 동작에서, 트랜지스터를 포함하는 기판이 제공된다. 방법(100)은 계속해서 동작(104)으로 진행하고, 이 동작에서, 기판 위에 제 1 유전체 층이 형성된다. 일부 실시예들에서, 제 1 유전체 층은 트랜지스터 위에 형성된다. 일부 실시예들에서, 제 1 유전체 층은 기판 위에 형성되는 금속 간 유전체 층일 수 있으며, 하나 이상의 이러한 금속 간 유전체 층들이 제 1 유전체 층과 기판 사이에 배치되며, 이에 대해서는 이하에서 더 상세히 논의될 것이다. 방법(100)은 계속해서 동작(106)으로 진행하고, 이 동작에서, 제 1 유전체 층을 통해 연장되는 홀이 형성된다. 일부 실시예들에서, 홀은 트랜지스터의 적어도 하나의 전도성 피처(예를 들어, 드레인, 소스, 게이트 등)의 일부분을 노출시킬 수 있다. 다르게 언급하면, 홀은 트랜지스터의 적어도 하나의 전도성 피처와 통신할 수 있다. 방법(100)은 계속해서 동작(108)으로 진행하고, 이 동작에서, 제 1 유전체 층 위에 제 1 캡핑 층이 형성된다. 일부 실시예들에서, 제 1 캡핑 층은 제 1 유전체 층을 통해 연장되는 홀을 라이닝하고, 제 1 유전체 층의 상부 경계를 따라 연장된다. 방법(100)은 계속해서 동작(110)으로 진행하고, 이 동작에서, 제 1 캡핑 층 위에 금속 층이 형성된다. 일부 실시예들에서, 금속 층은 제 1 캡핑 층의 상부 경계를 오버레이하고 홀을 충전한다.
방법(100)은 계속해서 동작(112)으로 진행하고, 이 동작에서, 제 1 전극이 형성된다. 일부 실시예들에서, 제 1 전극은 홀을 충전하는 금속 층으로 형성되며, 이는 이하에서 논의될 것이다. 방법(100)은 계속해서 동작(114)으로 진행하고, 이 동작에서, 제 1 유전체 층의 상부가 리세스된다. 다르게 언급하면, 제 1 전극의 상부와 제 1 전극의 상부 측벽을 따라 연장되는 제 1 캡핑 층의 상부를 노출시키는 제 1 유전체 층의 새로운 상부 경계가 형성된다. 방법(100)은 계속해서 동작(116)으로 진행하고, 이 동작에서, 하부 캡핑 층이 형성된다. 일부 실시예들에서, 제 1 캡핑 층과 실질적으로 유사한 물질로 형성될 수 있는 이러한 하부 캡핑 층은 제 1 유전체 층의 새로운 상부 경계와 제 1 전극의 노출된 상부 경계를 오버레이할 수 있다. 이와 같이, 제 1 유전체 층의 새로운 상부 경계를 오버레이하는 것 이외에, 단일 부분으로서 완전하게 형성된 제 1 캡핑 층과 하부 캡핑 층은 제 1 전극을 라이닝할 수 있고, 이는 이하에서 논의될 것이다. 방법(100)은 계속해서 동작(118)으로 진행하고, 이 동작에서, 제 1 캡핑 층 위에 제 1 전극 층이 형성된다.
그런 다음, 도 1b를 참조하면, 방법(100)은 계속해서 동작(120)으로 진행하고, 이 동작에서, 제 1 전극 층 위에 가변 저항 물질 층이 형성된다. 방법(100)은 계속해서 동작(122)으로 진행하고, 이 동작에서, 가변 저항 물질 층 위에 제 2 전극 층이 형성된다. 방법(100)은 계속해서 동작(124)으로 진행하고, 이 동작에서, 제 2 전극 층 위에 제 2 캡핑 층이 형성된다. 일부 실시예들에서, 제 1 캡핑 층, 제 1 전극 층, 가변 저항 물질 층, 제 2 전극 층 및 제 2 캡핑 층은 각각 실질적으로 등각이고 얇다. 이와 같이, 제 1 캡핑 층, 제 1 전극 층, 가변 저항 물질 층, 제 2 전극 층 및 제 2 캡핑 층은 각각 제 1 전극의 노출된 상부의 프로파일을 따를 수 있으며(즉, 각각은 역 U 자형 프로파일을 형성함), 이는 이하에서 더 상세히 논의될 것이다. 방법(100)은 계속해서 동작(126)으로 진행하고, 이 동작에서, 제 1 캡핑 층, 제 1 전극 층, 가변 저항 물질 층, 제 2 전극 층 및 제 2 캡핑 층은 패턴화된다. 일부 실시예에서, 패턴화 이후에, 제 1 캡핑 층, 제 1 전극 층, 가변 저항 물질 층, 제 2 전극 층 및 제 2 캡핑 층의 각각의 역 U 자형 프로파일은 변경되지 않고 유지될 수 있다. 방법(100)은 계속해서 동작(128)으로 진행하고, 이 동작에서, 스페이서가 형성된다. 일부 실시예들에서, 스페이서는 패턴화된 제 1 전극 층, 가변 저항 물질 층, 제 2 전극 층 및 제 2 캡핑 층의 각각의 측면에 배치된다. 방법(100)은 계속해서 동작(130)으로 진행하고, 이 동작에서, 제 1 유전체 층 위에 제 2 유전체 층이 형성된다. 일부 실시예들에서, 제 1 유전체 층 및 제 2 유전체 층은 실질적으로 동일한 물질로 형성될 수 있으며, 이는 제 1 유전체 층 및 제 2 유전체 층이 단일 층(single tier)으로 지칭되게 한다. 방법(100)은 계속해서 동작(132)으로 진행하고, 이 동작에서, 제 2 전극이 형성된다. 일부 실시예들에서, 제 2 전극은 제 2 유전체 층을 통해 연장되고 가변 저항 물질 층을 제 2 캡핑 층 및 제 2 전극 층을 통해 결합하도록 형성된다.
일부 실시예들에서, 방법(100)의 동작들은 도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 2i, 도 2j, 도 2k, 도 2l, 도 2m, 도 2n, 도 2o, 및 도 2p에 각각 도시된 다양한 제조 단계들에서의 반도체 디바이스(200)의 단면도와 관련될 수 있다. 일부 실시예들에서, 반도체 디바이스(200)는 RRAM 디바이스일 수 있다. RRAM 디바이스(200)는 마이크로프로세서, 메모리 셀 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 또한, 도 2a 내지 도 2p는 본 발명개시의 개념의 더욱 양호한 이해를 위해 간략화되었다. 예를 들어, 도면들은 RRAM 디바이스(200)를 도시하지만, RRAM 디바이스(200)가 형성되는 IC는 저항기, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 디바이스들을 포함할 수 있지만, 이들은 설명의 명료함을 위해 도 2a 내지 도 2p에 도시되지 않았음을 이해한다.
도 1a의 동작(102)에 대응하여, 도 2a는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 제공되는 트랜지스터(204)를 갖는 기판(202)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도 2a의 도시된 실시예에서의 RRAM 디바이스(200)는 단 하나의 트랜지스터(204)만을 포함하지만, 도 2a 및 이하의 도면들의 도시된 실시예는 단지 설명의 목적으로 제공되는 것임을 이해한다. 따라서, RRAM 디바이스(200)는 본 발명개시의 범위 내에서 유지되면서 임의의 원하는 수의 트랜지스터를 포함할 수 있다.
일부 실시예들에서, 기판(202)은 반도체 물질 기판, 예를 들어, 실리콘을 포함한다. 대안적으로, 기판(202)은, 예를 들어, 게르마늄과 같은 다른 기본 반도체 물질을 포함할 수 있다. 기판(202)은 또한 실리콘 탄화물, 갈륨 비소, 인듐 비화물 및 인듐 인화물과 같은 화합물 반도체를 포함할 수 있다. 기판(202)은 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 갈륨 비소 인화물 및 갈륨 인듐 인화물과 같은 혼정 반도체를 포함할 수 있다. 일 실시예에서, 기판(202)은 에피택셜 층을 포함한다. 예를 들어, 기판은 벌크 반도체 위에 놓인 에피택셜 층을 구비할 수 있다. 또한, 기판(202)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조를 포함할 수 있다. 예를 들어, 기판은 주입된 산소에 의한 분리(separation by implanted oxygen; SIMOX)와 같은 공정 또는 웨이퍼 본딩 및 그라인딩과 같은 다른 적절한 기술에 의해 형성된 매립 산화물(buried oxide; BOX) 층을 포함할 수 있다.
일부 실시예들에서, 트랜지스터(204)는 게이트 전극(204-1), 게이트 유전체 층(204-2) 및 소스/드레인 피처들(204-3 및 204-4)을 포함한다. 소스/드레인 피처들(204-3 및 204-4)은 이온 주입과 같은 도핑 공정을 사용하여 형성될 수 있다. 게이트 유전체 층(204-2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율(하이-k)을 갖는 유전체 및/또는 이들의 조합과 같은 유전체 물질을 포함할 수 있으며, 원자 층 증착(atomic layer deposition; ALD)과 같은 증착 공정을 사용하여 형성될 수 있다. 게이트 전극(204-1)은 폴리 실리콘 또는 금속과 같은 전도성 물질을 포함할 수 있으며, 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 증착 공정을 사용하여 형성될 수 있다. 이하에서 더 상세히 논의되는 바와 같이, 트랜지스터(204)는 RRAM 디바이스(200)의 액세스 트랜지스터 역할을 할 수 있으며, 판독/기록 동작 동안 RRAM 디바이스(200)의 데이터 저장 컴포넌트(예를 들어, RRAM 저항기)에 대한 액세스를 제어한다.
도 1a의 동작(104)에 대응하여, 도 2b는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 1 유전체 층(206)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 1 유전체 층(206)은 트랜지스터(204) 및 기판(202)의 주 표면 위에 형성된다. 위에서 말한 바와 같이, 제 1 유전체 층은 금속 간 유전체(inter-metal dielectric; IMD) 층의 일부일 수 있다. 도 2b(및 다음 도면들)의 도시된 실시예에서, 제 1 유전체 층(206)은 기판(202) 및 트랜지스터(204)를 직접 오버레이하지만, 본 발명개시의 범위 내에서 유지되면서 제 1 유전체 층(206)과 기판(202) 사이에는 하나 이상의 이러한 IMD 층들이 존재할 수 있음을 유념한다. 다르게 언급하면, 제 1 유전체 층(206)은 BEOL(back-end-of-line) 공정 동안 형성될 수 있다. 명료함을 위해, 하나 이상의 이러한 IMD 층들은 본 발명개시의 도면들에 도시되지 않았다.
일부 실시예들에서, 제 1 유전체 층(206)은 유전체 물질로 형성된다. 이러한 유전체 물질은 실리콘 산화물, 저유전율(로우-k) 물질, 다른 적절한 유전체 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 로우-k 물질은 불소 실리카 유리(fluorinated silica glass; FSG), 포스포 실리케이트 유리(phosphosilicate glass; PSG), 보로 포스포 실리케이트 유리(borophosphosilicate glass; BPSG), 탄소 도핑된 실리콘 산화물(SiOxCy), 스트론튬 산화물(SrO), 블랙 다이아몬드®(캘리포니아 주 샌타클래라 소재의 어플라이드 머리티얼즈), 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(bis-benzocyclobutenes, 비스-벤조시클로부텐), SiLK(미시간 주 미들랜드 소재의 다우 케미칼), 폴리이미드 및/또는 미래에 개발될 다른 로우-k 유전체 물질을 포함할 수 있다.
도 1a의 동작(106)에 대응하여, 도 2c는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 1 유전체 층(206)을 통해 연장되는 홀(207)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 홀(207)은 소스/드레인 피처(204-3)를 노출시키며(즉, 홀(207)은 소스/드레인 피처(204-3)와 통신함), 이는 나중에 형성되는 RRAM 저항기가 소스/드레인 피처(204-3)를 통해 트랜지스터(204)에 결합될 수 있게 한다. 위에서 말한 바와 같이, 하나 이상의 IMD 층들(도시되지 않음)이 제 1 유전체 층(206)과 기판(202) 사이에 형성될 수 있어 홀(207)은 하나 이상의 IMD 층들 내에 배치된 각각의 전도성 피처들을 통해 소스/드레인 피처(204-3)와 간접적으로 통신할 수 있다.
일부 실시예들에서, 홀(207)은, 제 1 유전체 층(206) 위에 선택적 반사 방지 코팅(anti-reflective coating; ARC) 층을 형성하는 단계; 홀(207)을 형성하기 위해 의도된 영역에 정렬된 개구부를 갖는 패턴화 가능 층(예를 들어, 포토 레지스트 층)을 형성하는 단계; 패턴화 가능 층을 마스크로서 사용하면서, 패턴화 가능 층에 의해 커버되지 않은 제 1 유전체 층(206)의 일부분을 에칭하기 위해 하나 이상의 건식 에칭 공정을 수행하는 단계; 및 패턴화 가능 층을 제거하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1a의 동작(108)에 대응하여, 도 2d는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 1 캡핑 층(208)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 1 캡핑 층(208)은 제 1 유전체 층(206)의 상부 경계(206A)를 오버레이하고 홀(207)을 라이닝하며, 즉 제 1 캡핑 층(208)은 홀(207)의 하부 경계와 측벽을 오버레이한다.
일부 실시예들에서, 제 1 캡핑 층(208)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO) 또는 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 실리사이드와 같은 물질, 예컨대, TaN, TiN, TiAlN, TiW 또는 이들의 조합과 같은 물질로 형성될 수 있다. 제 1 캡핑 층(208)은 도 2d(및 다음 도면들)의 도시된 실시예에서 단일 층으로 도시되어 있지만, 제 1 캡핑 층(208)은 스택으로 형성된 복수의 층들을 포함할 수 있다는 것을 유념하고, 복수의 층들 각각은 위에서 설명한 물질들 중 하나, 예컨대, TaN, TiN 등으로 형성된다. 일부 실시예들에서, 제 1 캡핑 층(208)은 화학적 기상 증착(CVD), 플라즈마 강화(plasma enhanced; PE) CVD, 고밀도 플라즈마(high-density plasma; HDP) CVD, 유도 결합 플라즈마(inductively-coupled-plasma; ICP) CVD, 물리적 기상 증착(physical vapor deposition; PVD), 스핀 온 코팅(spin-on coating) 및/또는 위에서 설명된 물질 중 적어도 하나를 제 1 유전체 층(206) 위에 증착시키는 다른 적절한 기술을 사용하여 형성된다.
도 1a의 동작(110)에 대응하여, 도 2e는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 금속 층(210)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 금속 층(210)은 제 1 캡핑 층(208)을 오버레이하여 이에 따라 홀(207)을 충전시키도록 형성된다.
일부 실시예들에서, 금속 층(210)은 예를 들어 구리(Cu), 알루미늄(Al), 텅스텐(W) 등과 같은 전도성 물질을 포함할 수 있다. 일부 실시예들에서, 금속 층(210)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 스핀 온 코팅 및/또는 위에서 설명된 전도성 물질을 제 1 캡핑 층(208) 위에 증착시키는 다른 적절한 기술을 사용하여 형성될 수 있다.
도 1a의 동작(112)에 대응하여, 도 2f는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 1 전극(212)을 포함하는 RRAM 디바이스(200)의 단면도이다. 일부 실시예들에서, 제 1 전극(212)은 제 1 유전체 층(206)의 상부 경계(206A)가 재노출될 때까지 금속 층(210)(도 2e) 상에 연마 공정(예를 들어, 화학 기계적 연마(chemical-mechanical polishing; CMP) 공정)을 수행함으로써 형성된다. 따라서, 이러한 연마 공정을 수행하는 동안, 상부 경계(206A)를 오버레이하는 제 1 캡핑 층(208)의 부분이 제거된다는 것을 이해한다. 이와 같이, 제 1 전극(212)의 상부 경계(212A)가 노출되고, 추가로 제 1 전극(212)의 측벽(212B)을 따라 연장되는 제 1 캡핑 층(208) 부분의 상부 경계(208A)가 또한 노출된다.
도 1a의 동작(114)에 대응하여, 도 2g는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 제 1 유전체 층(206)의 상부가 리세스되는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 1 유전체 층(206)의 상부가 리세스된 후, 제 1 유전체 층(206)의 새로운 상부 경계(206B)가 노출되고, 추가로 제 1 전극(212)의 측벽(212B)을 따라 연장되는 제 1 캡핑 층(208) 부분의 측벽(208B)이 또한 노출된다. 다르게 언급하면, 제 1 전극(212)은 새로운 상부 경계(206B)로부터 돌출된 상부 및 제 1 유전체 층(206)에 여전히 임베딩된 하부를 갖는다. 또한, 일부 실시예들에서, 코너(즉, L 자형 프로파일)(213)가 측벽(208B)과 (새로운) 상부 경계(206B)의 교차점에 형성되고, 또한 상부 경계(212A/208A) 및 측벽(208B)은 협력하여 역 U 자형 프로파일을 형성할 수 있다.
일부 실시예들에서, 제 1 유전체 층(206)의 상부를 리세스하는 것은, 제 1 유전체 층(206) 위에 선택적 반사 방지 코팅(ARC) 층을 형성하는 단계; 제 1 전극(212)(및 제 1 전극(212)의 측벽(212B)을 따라 연장되는 제 1 캡핑 층(208)의 부분)을 커버하는 패턴화 가능 층(예를 들어, 포토 레지스트 층)을 형성하는 단계; 패턴화 가능 층을 마스크로서 사용하면서, 패턴화 가능 층에 의해 커버되지 않은 제 1 유전체 층(206)의 상부를 에칭하기 위해 하나 이상의 건식 에칭 공정을 수행하는 단계; 및 패턴화 가능 층을 제거하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1a의 동작(116)에 대응하여, 도 2h는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 하부 캡핑 층(208')이 형성되는 RRAM 디바이스(200)의 단면도이다. 일부 실시예들에서, 하부 캡핑 층(208')은 제 1 캡핑 층(208)과 실질적으로 유사한 물질로 형성될 수 있고, 하부 캡핑 층(208') 및 제 1 캡핑 층(208)은 하나로 된 층으로서 완전하게 형성될 수 있으므로(즉, 이러한 두 개의 층들 사이의 계면은 구별할 수 없음), 이는 본 명세서에서 이하의 논의에서 제 1 캡핑 층(208)으로 지칭된다.
일부 실시예들에서, 하부 캡핑 층(208')은 실질적으로 등각이고 얇아서(예를 들어, 두께가 약 100 내지 300Å), 제 1 캡핑 층(208)의 적어도 일부가 상부 경계(212A) 및 측벽(212B)의 상부에 의해 한정되는 역 U 자형 프로파일(215)을 따를 수 있다. 이와 같이, 일부 실시예들에서, 제 1 캡핑 층(208)은 제 1 전극(212)의 상부 경계(212A)를 따라 연장되는 적어도 수평 연장 (측 방향) 부분(208-1) 및 제 1 전극(212)의 측벽(212B)을 따라 각각 연장되는 두 개의 수직 연장 (세로 방향) 부분(208-2 및 208-3)을 포함하고, 두 개의 수직 연장 부분(208-2 및 208-3)은 수평 연장 부분(208-1)의 두 개의 단부에 각각 결합된다. 또한, 제 1 캡핑 층(208)은 제 1 유전체 층(206)의 상부 경계(206B)를 따라 각각 연장되는 두 개의 수평 연장 부분, 즉 "다리" 부분(208-4 및 208-5)을 포함하며, 다리 부분(208-4)은 수직 연장 부분(208-2)의 하나의 단부에서 수직 연장 부분(208-2)에 결합되고, 이와 반대측의 수직 연장 부분(208-2)의 다른 단부에서 수평 연장 부분(208-1)이 결합되며, 다리 부분(208-5)은 수직 연장 부분(208-3)의 하나의 단부에서 수직 연장 부분(208-3)에 결합되고, 이와 반대측의 수직 연장 부분(208-3)의 다른 단부에서 수평 연장 부분(208-1)이 결합된다. 본 명세서에서 사용되는 용어 "수직 연장 부분"은 반드시 이러한 수직 연장 부분의 표면을 의미하는 것이 아니며, 교차 표면이 절대 직각을 형성하는 것이 아님을 유념해야 한다. 예를 들어, 각각의 수직 연장 부분(208-2, 208-3) 및 수평 연장 부분(208-1)은 본 발명개시의 범위 내에서 유지되면서 예각 또는 둔각을 형성할 수 있다.
도 1a의 동작(118)에 대응하여, 도 2i는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 1 전극 층(216)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 1 전극 층(216)은 제 1 캡핑 층(208)을 오버레이한다. 제 1 캡핑 층(208)과 유사하게, 제 1 전극 층(216)은 실질적으로 등각이고 얇아서(예를 들어, 두께가 약 100 내지 300Å), 제 1 전극 층(216)의 적어도 일부가 또한 역 U 자형 프로파일(215)을 따를 수 있다. 이와 같이, 일부 실시예들에서, 제 1 전극 층(216)은 제 1 전극(212)의 상부 경계(212A)를 따라 연장되는 적어도 수평 연장 부분(216-1) 및 제 1 전극(212)의 측벽(212B)을 따라 각각 연장되는 두 개의 수직 연장 부분(216-2 및 216-3)을 포함하고, 두 개의 수직 연장 부분(216-2 및 216-3)은 수평 연장 부분(216-1)의 두 개의 단부에 각각 결합된다. 또한, 제 1 전극 층(216)은 제 1 유전체 층(206)의 상부 경계(206B)를 따라 각각 연장되는 두 개의 수평 연장 부분, 즉 "다리" 부분(216-4 및 216-5)을 포함하며, 다리 부분(216-4)은 수직 연장 부분(216-2)의 하나의 단부에서 수직 연장 부분(216-2)에 결합되고, 이와 반대측의 수직 연장 부분(216-2)의 다른 단부에서 수평 연장 부분(216-1)이 결합되며, 다리 부분(216-5)은 수직 연장 부분(216-3)의 하나의 단부에서 수직 연장 부분(216-3)에 결합되고, 이와 반대측의 수직 연장 부분(216-3)의 다른 단부에서 수평 연장 부분(216-1)이 결합된다.
일부 실시예들에서, 제 1 전극 층(216)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO) 또는 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 실리사이드와 같은 물질, 예컨대, TaN, TiN, TiAlN, TiW 또는 이들의 조합과 같은 물질로 형성될 수 있다. 제 1 전극 층(216)은 도 2i(및 다음 도면들)의 도시된 실시예에서 단일 층으로 도시되어 있지만, 제 1 전극 층(208)은 스택으로 형성된 복수의 층들을 포함할 수 있다는 것을 유념하고, 복수의 층들 각각은 위에서 설명한 물질들 중 하나, 예컨대, TaN, TiN 등으로 형성된다. 일부 실시예들에서, 제 1 전극 층(216)은 화학적 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리적 기상 증착(PVD), 스핀 온 코팅 및/또는 위에서 설명된 물질 중 적어도 하나를 제 1 캡핑 층(208) 위에 증착시키는 다른 적절한 기술을 사용하여 형성된다.
도 1b의 동작(120)에 대응하여, 도 2j는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 가변 저항 물질 층(218)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 가변 저항 물질 층(218)은 제 1 전극 층(216)을 오버레이한다. 제 1 캡핑 층(208) 및 제 1 전극 층(216)과 유사하게, 가변 저항 물질 층(218)은 실질적으로 등각이고 얇아서(예를 들어, 두께가 약 10 내지 100Å), 가변 저항 물질 층(218)의 적어도 일부가 또한 역 U 자형 프로파일(215)을 따를 수 있다. 이와 같이, 일부 실시예들에서, 가변 저항 물질 층(218)은 제 1 전극(212)의 상부 경계(212A)를 따라 연장되는 적어도 수평 연장 부분(218-1) 및 제 1 전극(212)의 측벽(212B)을 따라 각각 연장되는 두 개의 수직 연장 부분(218-2 및 218-3)을 포함하고, 두 개의 수직 연장 부분(218-2 및 218-3)은 수평 연장 부분(218-1)의 두 개의 단부에 각각 결합된다. 또한, 가변 저항 물질 층(218)은 제 1 유전체 층(206)의 상부 경계(206B)를 따라 각각 연장되는 두 개의 수평 연장 부분, 즉 "다리" 부분(218-4 및 218-5)을 포함하며, 다리 부분(218-4)은 수직 연장 부분(218-2)의 하나의 단부에서 수직 연장 부분(218-2)에 결합되고, 이와 반대측의 수직 연장 부분(218-2)의 다른 단부에서 수평 연장 부분(218-1)이 결합되며, 다리 부분(218-5)은 수직 연장 부분(218-3)의 하나의 단부에서 수직 연장 부분(218-3)에 결합되고, 이와 반대측의 수직 연장 부분(218-3)의 다른 단부에서 수평 연장 부분(218-1)이 결합된다.
일부 실시예들에서, 가변 저항 물질 층(218)은 저항 변환 특성(예컨대, 가변 저항)을 갖는 층이다. 다시 말해서, 가변 저항 물질 층(218)은 인가된 전기 펄스의 극성 및/또는 진폭에 따라 가역적 저항 변화량을 나타내는 것을 특징으로 하는 물질을 포함한다. 가변 저항 물질 층(218)은 유전체 층을 포함한다. 가변 저항 물질 층(218)은 전기 신호의 극성 및/또는 크기에 기초하여 전도체 또는 절연체로 변경될 수 있다.
일 실시예에서, 가변 저항 물질 층(218)은 전이 금속 산화물을 포함할 수 있다. 전이 금속 산화물은 MxOy로 표시될 수 있으며, 여기서 M은 전이 금속이고, O는 산소이고, x는 전이 금속 조성이며, y는 산소 조성이다. 일 실시예에서, 가변 저항 물질 층(218)은 ZrO2를 포함한다. 가변 저항 물질 층(218)에 적합한 다른 물질의 예는, NiO, TiO2, HfO, ZrO, ZnO, WO3, CoO, Nb2O5, Fe2O3, CuO, CrO2, SrZrO3 (Nb-도핑됨) 및/또는 당 업계에 공지된 다른 물질들을 포함한다. 다른 실시예에서, 가변 저항 물질 층(218)은, 예를 들어, Pr0.7Ca0.3, MnO3 등과 같은 초거대 자기 저항(colossal magnetoresistance; CMR) 기반의 물질을 포함할 수 있다.
또 다른 실시예에서, 가변 저항 물질 층(218)은 예를 들어 폴리비닐리덴 플루오라이드 및 폴리[비닐리덴플루오라이드-코-트리플루오로에틸렌(vinylidenefluoride-co-trifluoroethylene)](P(VDF/TrFE))와 같은 폴리머 물질을 포함할 수 있다. 또 다른 실시예에서, 가변 저항 물질 층(218)은 예를 들어 GeSe 내의 Ag와 같은 전도성 브리징 랜덤 액세스 메모리(conductive-bridging random access memory; CBRAM) 물질을 포함할 수 있다. 일부 실시예들에 따라, 가변 저항 물질 층(218)은 저항 변환 물질의 특성을 갖는 다수의 층들을 포함할 수 있다. 가변 저항 물질 층(218)의 설정 전압 및/또는 리셋 전압은 가변 저항 물질 층(218)의 조성("x" 및 "y"의 값을 포함함), 두께 및/또는 당 업계에 공지된 다른 인자에 의해 결정될 수 있다.
일부 실시예들에서, 가변 저항 물질 층(218)은 금속 및 산소를 함유하는 전구체를 갖는 원자 층 증착(ALD) 기술에 의해 형성될 수 있다. 일부 실시예들에서, 다른 화학적 기상 증착(CVD) 기술이 사용될 수 있다. 일부 실시예들에서, 가변 저항 물질 층(218)은 금속성 타겟을 사용하고 PVD 챔버로의 산소 및 선택적으로 질소의 가스 공급을 사용하는 스퍼터링 공정과 같은 물리적 기상 증착(PVD) 기술에 의해 형성될 수 있다. 일부 실시예들에서, 가변 저항 물질 층(218)은 전자 빔 증착 기술에 의해 형성될 수 있다.
도 1b의 동작(122)에 대응하여, 도 2k는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 2 전극 층(220)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 2 전극 층(220)은 가변 저항 물질 층(218)을 오버레이한다. 유사하게, 제 2 전극 층(220)은 실질적으로 등각이고 얇아서(예를 들어, 두께가 약 100 내지 300Å), 제 2 전극 층(220)의 적어도 일부가 또한 역 U 자형 프로파일(215)을 따를 수 있다. 이와 같이, 일부 실시예들에서, 제 2 전극 층(220)은 제 1 전극(212)의 상부 경계(212A)를 따라 연장되는 적어도 수평 연장 부분(220-1) 및 제 1 전극(212)의 측벽(212B)을 따라 각각 연장되는 두 개의 수직 연장 부분(220-2 및 220-3)을 포함하고, 두 개의 수직 연장 부분(220-2 및 220-3)은 수평 연장 부분(220-1)의 두 개의 단부에 각각 결합된다. 또한, 제 2 전극 층(220)은 제 1 유전체 층(206)의 상부 경계(206B)를 따라 각각 연장되는 두 개의 수평 연장 부분, 즉 "다리" 부분(220-4 및 220-5)을 포함하며, 다리 부분(220-4)은 수직 연장 부분(220-2)의 하나의 단부에서 수직 연장 부분(220-2)에 결합되고, 이와 반대측의 수직 연장 부분(220-2)의 다른 단부에서 수평 연장 부분(220-1)이 결합되며, 다리 부분(220-5)은 수직 연장 부분(220-3)의 하나의 단부에서 수직 연장 부분(220-3)에 결합되고, 이와 반대측의 수직 연장 부분(220-3)의 다른 단부에서 수평 연장 부분(220-1)이 결합된다.
일부 실시예들에서, 제 2 전극 층(220)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO) 또는 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 실리사이드와 같은 물질, 예컨대, TaN, TiN, TiAlN, TiW 또는 이들의 조합과 같은 물질로 형성될 수 있다. 제 2 전극 층(220)은 도 2k(및 다음 도면들)의 도시된 실시예에서 단일 층으로 도시되어 있지만, 제 2 전극 층(220)은 스택으로 형성된 복수의 층들을 포함할 수 있다는 것을 유념하고, 복수의 층들 각각은 위에서 설명한 물질들 중 하나, 예컨대, TaN, TiN 등으로 형성된다. 일부 실시예들에서, 제 2 전극 층(220)은 화학적 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리적 기상 증착(PVD), 스핀 온 코팅 및/또는 위에서 설명된 물질 중 적어도 하나를 가변 저항 물질 층(218) 위에 증착시키는 다른 적절한 기술을 사용하여 형성된다.
도 1b의 동작(124)에 대응하여, 도 2l은 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 2 캡핑 층(222)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 2 캡핑 층(222)은 제 2 전극 층(220)을 오버레이한다. 유사하게, 제 2 캡핑 층(222)은 실질적으로 등각이고 얇아서(예를 들어, 두께가 약 100 내지 300Å), 제 2 캡핑 층(222)의 적어도 일부가 또한 역 U 자형 프로파일(215)을 따를 수 있다. 이와 같이, 일부 실시예들에서, 제 2 캡핑 층(222)은 제 1 전극(212)의 상부 경계(212A)를 따라 연장되는 적어도 수평 연장 부분(222-1) 및 제 1 전극(212)의 측벽(212B)을 따라 각각 연장되는 두 개의 수직 연장 부분(222-2 및 222-3)을 포함하고, 두 개의 수직 연장 부분(222-2 및 222-3)은 수평 연장 부분(222-1)의 두 개의 단부에 각각 결합된다. 또한, 제 2 캡핑 층(222)은 제 1 유전체 층(206)의 상부 경계(206B)를 따라 각각 연장되는 두 개의 수평 연장 부분, 즉 "다리" 부분(222-4 및 222-5)을 포함하며, 다리 부분(222-4)은 수직 연장 부분(222-2)의 하나의 단부에서 수직 연장 부분(222-2)에 결합되고, 이와 반대측의 수직 연장 부분(222-2)의 다른 단부에서 수평 연장 부분(222-1)이 결합되며, 다리 부분(222-5)은 수직 연장 부분(222-3)의 하나의 단부에서 수직 연장 부분(222-3)에 결합되고, 이와 반대측의 수직 연장 부분(222-3)의 다른 단부에서 수평 연장 부분(222-1)이 결합된다.
일부 실시예들에서, 제 2 캡핑 층(222)은 예를 들어 금(Au), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈룸(Ta), 텅스텐(W), 이리듐-탄탈룸 합금(Ir-Ta), 인듐-주석 산화물(ITO) 또는 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕소화물 또는 실리사이드와 같은 물질, 예컨대, TaN, TiN, TiAlN, TiW 또는 이들의 조합과 같은 물질로 형성될 수 있다. 제 2 캡핑 층(222)은 도 2l(및 다음 도면들)의 도시된 실시예에서 단일 층으로 도시되어 있지만, 제 2 캡핑 층(222)은 스택으로 형성된 복수의 층들을 포함할 수 있다는 것을 유념하고, 복수의 층들 각각은 위에서 설명한 물질들 중 하나, 예컨대, TaN, TiN 등으로 형성된다. 일부 실시예들에서, 제 2 캡핑 층(222)은 화학적 기상 증착(CVD), 플라즈마 강화(PE) CVD, 고밀도 플라즈마(HDP) CVD, 유도 결합 플라즈마(ICP) CVD, 물리적 기상 증착(PVD), 스핀 온 코팅 및/또는 위에서 설명된 물질 중 적어도 하나를 제 1 전극 층(220) 위에 증착시키는 다른 적절한 기술을 사용하여 형성된다.
도 1b의 동작(126)에 대응하여, 도 2m은 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222)이 패턴화되는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 이러한 패턴화 공정에 이어서, 상부 경계(206B)를 따라 연장되는 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222)의 각각의 "다리" 부분이 부분적으로 제거(예를 들어, 에칭)된다. 또한, 이러한 제거된 다리 부분은 각각의 수직 연장 부분(예를 들어, 208-2/208-3, 216-2/216-3, 218-2/218-3, 220-2/220-3 및 222-2/222-3)에 직접 결합되지 않아서, 각각의 수평 연장 부분(208-1, 216-1, 218-1, 220-1 및 222-1) 및 수직 연장 부분(208-2/208-3, 216-2/216-3, 218-2/218-3, 220-2/220-3 및 222-2/222-3)은 손상되지 않은 채로 유지될 수 있다. 이와 같이, 패턴화된 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222)은 각각 여전히 역 U 자형 프로파일(215)을 따를 수 있다.
일부 실시예들에서, 패턴화된 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222)은, 각각의 수평 연장 부분(208-1, 216-1, 218-1, 220-1 및 222-1), 수직 연장 부분(208-2/208-3, 216-2/216-3, 218-2/218-3, 220-2/220-3 및 222-2/222-3) 및 다리 부분(208-4/208-5, 216-4/216-5, 218-4/218-5, 220-4/220-5 및 222-4/222-5)의 일부분을 커버하는 패턴화 가능 층(예를 들어, 포토 레지스트 층)을 형성하는 단계; 패턴화 가능 층을 마스크로서 사용하는 동안, 패턴화 가능 층에 의해 커버되지 않은 다리 부분(208-4/208-5, 216-4/216-5, 218-4/218-5, 220-4/220-5 및 222-4/222-5)의 일부분을 에칭하기 위해 하나 이상의 건식 에칭 공정을 수행하는 단계; 및 패턴화 가능 층을 제거하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1b의 동작(128)에 대응하여, 도 2n은 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 스페이서(230)를 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 스페이서(230)는 패턴화된 제 2 캡핑 층(222)의 수평 연장 부분(222-1)의 상부 경계(222-1A)를 적어도 부분적으로 노출시키면서 패턴화된 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222)의 측면을 각각 오버레이하도록 형성된다. 보다 구체적으로, 스페이서(230)는 수직 연장 부분(222-2/222-3) 및 나머지 다리 부분(222-4/222-5) 및 나머지 다리 부분(222-4/222-5)(및 208-4/208-5, 216-4/216-5, 218-4/218-5, 220-4/220-5)의 측벽을 각각 오버레이할 수 있으며, 나머지 다리 부분의 측벽은 집합적으로 측벽(231)으로 지칭된다.
일부 실시예들에서, 스페이서(230)는 제 1 유전체 층(206), 패턴화된 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222) 위에 더미 유전체(예를 들어, 실리콘 질화물(SiN), 실리콘 탄화물(SiC) 등) 층을 형성하는 단계; 및 패턴화된 제 2 캡핑 층(222)의 수평 연장 부분(222-1)의 상부 경계(222-1A)와 제 1 유전체 층(206)의 상부 경계(206B)가 재노출될 때까지 더미 유전체 층을 에칭하기 위해 하나 이상의 건식 에칭 공정을 수행하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
도 1b의 동작(130)에 대응하여, 도 2o는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 2 유전체 층(232)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 2 유전체 층(232)은 제 1 유전체 층(206), 패턴화된 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220) 및 제 2 캡핑 층(222) 및 스페이서(230)를 오버레이하도록 형성된다. 위에서 말한 바와 같이, 제 1 유전체 층(206)은 금속 간 유전체(IMD) 층의 일부일 수 있고, 일부 실시예들에서는 제 2 유전체 층(232)은 제 1 유전체 층(206)과 실질적으로 동일한 물질로 형성된다. 따라서, 일부 실시예들에 따라, 제 1 및 제 2 유전체 층(206/232)은 단일 층으로 지칭될 수 있다.
일부 실시예들에서, 제 2 유전체 층(232)은 유전체 물질로 형성된다. 이러한 유전체 물질은 실리콘 산화물, 저유전율(로우-k) 물질, 다른 적절한 유전체 물질, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 로우-k 물질은 불소 실리카 유리(FSG), 포스포 실리케이트 유리(PSG), 보로 포스포 실리케이트 유리(BPSG), 탄소 도핑된 실리콘 산화물(SiOxCy), 스트론튬 산화물(SrO), 블랙 다이아몬드®(캘리포니아 주 샌타클래라 소재의 어플라이드 머리티얼즈), 크세로겔, 에어로겔, 비정질 불화 탄소, 파릴렌, BCB(비스-벤조시클로부텐), SiLK(미시간 주 미들랜드 소재의 다우 케미칼), 폴리이미드 및/또는 미래에 개발될 다른 로우-k 유전체 물질을 포함할 수 있다.
도 1b의 동작(132)에 대응하여, 도 2p는 일부 실시예들에 따라 제조의 다양한 단계들 중 하나에서 형성되는 제 2 전극(234)을 포함하는 RRAM 디바이스(200)의 단면도이다. 도시된 바와 같이, 제 2 전극(234)은 제 2 캡핑 층(222)의 수평 연장 부분의 상부 경계(222-1A)의 적어도 일부에 결합된다.
일부 실시예들에서, 제 2 전극(234)은 제 1 전극(212)을 형성하는 공정과 실질적으로 유사한 일련의 공정을 수행함으로써 형성된다. 예를 들어, 제 2 전극(234)은, 제 2 캡핑 층(222)의 수평 연장 부분의 상부 경계(222-1A)의 적어도 일부를 노출시키기 위해 제 2 유전체 층(232)을 통해 연장되는 홀을 형성하는 단계; 금속 층으로 홀을 재충전하기 위해 제 2 유전체 층(232) 위에 금속(예를 들어, Cu) 층을 형성하는 단계; 및 제 2 유전체 층(232)의 상부 경계를 재노출시키기 위해 CMP 공정을 수행하는 단계 중 적어도 일부를 수행함으로써 형성될 수 있다.
일부 실시예들에서, 제 1 전극(212), 제 1 캡핑 층(208), 제 1 전극 층(216), 가변 저항 물질 층(218), 제 2 전극 층(220), 제 2 캡핑 층(222) 및 제 2 전극(234)은 RRAM 저항기를 형성할 수 있고, 제 1 전극(212)은 RRAM 저항기의 하부 전극의 역할을 하고, 제 2 전극(234)은 RRAM 저항기의 상부 전극의 역할을 한다. 일부 실시예들에서, 이러한 RRAM 저항기는 1 트랜지스터-1 저항기(1T1R) RRAM 비트 셀을 형성하도록 트랜지스터(204)에 결합되며, 여기서 RRAM 저항기는 데이터 저장 컴포넌트로서 기능하고, 트랜지스터(204)는 1T1R RRAM 비트 셀의 액세스 트랜지스터로서 기능한다. 일부 다른 실시예들에서, RRAM 저항기는 위에서 논의된 바와 같이 기판(202)과 제 1 유전체 층(206) 사이에 개재된 하나 이상의 IMD 층들(도시되지 않음)에 배치된 각각의 전도성 구조물을 통해 트랜지스터(204)에 결합될 수 있다. 개시된 RRAM 디바이스(200)의 RRAM 저항기의 각각의 활성 영역은 실질적으로 증가되면서, 점유된 수평 영역은 변경되지 않고 유지된다는 것을 유념한다. 예를 들어, 개시된 RRAM 디바이스(200)의 RRAM 저항기의 활성 영역은 적어도 하부 전극(212)을 결합하기 위해 가변 저항 물질 층(218)의 각각의 수직 연장 부분(도 2j의 218-2 및 218-3)을 부가함으로써 증가되면서, 수평 영역(또는 피치)은 실질적으로 변경되지 않는다. 이와 같이, 개시된 RRAM 디바이스(200)의 주어진 영역 내에서, RRAM 디바이스(200)에 통합될 수 있는 RRAM 저항기의 수는 (각각의 활성 영역이 줄어들지 않기 때문에) 각각의 RRAM 저항기의 성능을 희생시키지 않고 실질적으로 증가될 수 있다.
일 실시예에서, 메모리 셀은 상부 경계 및 측벽을 포함하는 제 1 전극; 제 1 전극 위에 배치되고, 적어도 제 1 부분 및 제 1 부분의 제 1 단부에 결합된 제 2 부분을 포함하는 저항성 물질 층; 및 저항성 물질 층 위에 배치된 제 2 전극을 포함하고, 저항성 물질 층의 제 1 부분은 제 1 전극의 상부 경계를 따라 연장되고, 저항성 물질 층의 제 2 부분은 제 1 전극의 측벽의 상부를 따라 연장된다.
다른 실시예에서, 메모리 디바이스는 제 1 유전체 층에 부분적으로 임베딩된 제 1 전극; 제 1 전극의 돌출부와 제 1 유전체 층의 상부 표면 위에 컨포멀하게 배치된 저항성 물질 층; 및 저항성 물질 층 위에 배치된 제 2 전극을 포함하고, 저항성 물질 층은 제 1 전극과 제 2 전극 사이에 개재된 제 1 부분을 포함한다.
또 다른 실시예에서, 방법은 제 1 유전체 층의 상부 경계 위로 연장되는 상부 측벽 및 상부 경계를 포함하는 제 1 전극을 형성하는 단계; 상부 측벽을 따라 연장되는 제 1 부분, 제 1 부분의 하나의 단부에 결합된 제 2 부분, 및 제 1 부분의 다른 단부에 결합된 제 3 부분을 포함하는 저항성 물질 층을 형성하는 단계; 및 제 1 유전체 층을 오버레이하는 제 2 유전체 층을 통해 연장되는 제 2 전극을 형성하는 단계를 포함하고, 저항성 물질 층의 제 2 부분은 제 1 전극과 제 2 전극 사이에 개재된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 메모리 셀에 있어서,
상부 경계 및 측벽을 포함하는 제 1 전극;
상기 제 1 전극 위에 배치되고, 적어도 제 1 부분 및 상기 제 1 부분의 제 1 단부에 결합된 제 2 부분을 포함하는 저항성 물질 층; 및
상기 저항성 물질 층 위에 배치된 제 2 전극
을 포함하고, 상기 저항성 물질 층의 제 1 부분은 상기 제 1 전극의 상부 경계를 따라 연장되고, 상기 저항성 물질 층의 제 2 부분은 상기 제 1 전극의 측벽을 따라 연장되는 것인, 메모리 셀.
실시예 2. 실시예 1에 있어서, 상기 저항성 물질 층은 가변 저항 값을 나타내는 것인, 메모리 셀.
실시예 3. 실시예 1에 있어서, 상기 저항성 물질 층의 제 1 부분은 상기 제 2 전극의 하부 경계와 상기 제 1 전극의 상부 경계 사이에 결합되는 것인, 메모리 셀.
실시예 4. 실시예 1에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 각각 비아 구조물을 포함하는 것인, 메모리 셀.
실시예 5. 실시예 4에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 동일한 층에 배치되는 것인, 메모리 셀.
실시예 6. 실시예 1에 있어서,
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 1 캡핑 층; 및
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 1 전극 층
을 더 포함하고, 상기 제 1 캡핑 층 및 상기 제 1 전극 층은 상기 제 1 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀.
*실시예 7. 실시예 6에 있어서,
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 2 캡핑 층; 및
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 2 전극 층
을 더 포함하고, 상기 제 2 캡핑 층 및 상기 제 2 전극 층은 상기 저항성 물질 층과 상기 제 2 전극 사이에 배치되는 것인, 메모리 셀.
*실시예 8. 실시예 1에 있어서,
상기 저항성 물질 층은, 상기 제 1 부분이 결합되는 상기 제 2 부분의 제 1 단부와 반대측의 상기 제 2 부분의 제 2 단부에 결합되는 적어도 제 3 부분을 포함하고, 상기 제 3 부분은 상기 제 1 전극의 측벽으로부터 멀리 연장되는 것인, 메모리 셀.
실시예 9. 실시예 8에 있어서, 상기 제 3 부분은 상기 제 1 부분과 평행한 것인, 메모리 셀.
실시예 10. 메모리 셀에 있어서,
제 1 유전체 층으로부터 돌출된 상부를 갖는 제 1 전극;
상기 제 1 전극의 상기 돌출된 상부와 상기 제 1 유전체 층의 상부 표면 위에 컨포멀하게 배치된 저항성 물질 층; 및
상기 저항성 물질 층 위에 배치된 제 2 전극
을 포함하고, 상기 저항성 물질 층은 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 1 부분을 포함하는 것인, 메모리 셀.
실시예 11. 실시예 10에 있어서, 상기 저항성 물질 층은 가변 저항 값을 나타내는 것인, 메모리 셀.
실시예12. 실시예 10에 있어서, 상기 저항성 물질 층은 상기 제 1 전극의 상기 돌출부의 측벽을 따라 각각 연장되는 제 2 부분 및 제 3 부분을 더 포함하는 것인, 메모리 셀.
실시예 13. 실시예 10에 있어서,
상기 제 1 전극의 상기 돌출부의 측벽을 따라 배치되며, 또한 상기 제 1 유전체 층의 상부 표면 위에 배치된 스페이서
를 더 포함하는 메모리 셀.
실시예 14. 실시예 10에 있어서,
상기 제 1 유전체 층 위에 배치된 제 2 유전체 층
을 더 포함하고, 상기 제 2 전극은 상기 제 2 유전체 층을 통해 연장되는 것인, 메모리 셀.
실시예 15. 실시예 14에 있어서, 상기 제 1 유전체 층 및 상기 제 2 유전체 층은 실질적으로 유사한 물질로 형성되는 것인, 메모리 셀.
실시예 16. 실시예 10에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 각각 비아 구조물을 포함하는 것인, 메모리 셀.
실시예 17. 실시예 10에 있어서,
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 1 캡핑 층; 및
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 1 전극 층
을 더 포함하고, 상기 제 1 캡핑 층 및 상기 제 1 전극 층은 상기 제 1 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀.
실시예 18. 실시예 17에 있어서,
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 2 캡핑 층; 및
상기 제 1 전극의 상부 경계 및 측벽을 따라 연장되는 제 2 전극 층
을 더 포함하고, 상기 제 2 캡핑 층 및 상기 제 2 전극 층은 상기 저항성 물질 층과 상기 제 2 전극 사이에 배치되는 것인, 메모리 셀.
실시예 19. 방법에 있어서,
제 1 유전체 층의 상부 경계 위로 연장되는 상부 측벽 및 상부 경계를 포함하는 제 1 전극을 형성하는 단계;
상기 상부 측벽을 따라 연장되는 제 1 부분, 상기 제 1 부분의 하나의 단부에 결합된 제 2 부분, 및 상기 제 1 부분의 다른 단부에 결합된 제 3 부분을 포함하는 저항성 물질 층을 형성하는 단계; 및
제 1 유전체 층을 오버레이하는 제 2 유전체 층을 통해 연장되는 제 2 전극을 형성하는 단계
를 포함하고, 상기 저항성 물질 층의 제 2 부분은 상기 제 1 전극과 상기 제 2 전극 사이에 개재되는 것인, 방법.
실시예 20. 실시예 19에 있어서, 상기 저항성 물질 층의 제 2 부분은 상기 제 1 전극의 상부 경계를 따라 연장되고, 상기 저항성 물질 층의 제 3 부분은 상기 제 1 유전체 층의 상부 경계를 따라 연장되는 것인, 방법.

Claims (10)

  1. 메모리 셀에 있어서,
    상부 경계, 제 1 측벽 및 제 2 측벽을 포함하는 제 1 전극;
    상기 제 1 전극의 상부 경계 및 상기 제 1 전극의 제 1 측벽 및 제 2 측벽을 따라 연장되는 제 1 캡핑 층;
    상기 제 1 캡핑 층 위에 배치된 제 1 전극 층; 및
    상기 제 1 전극 위에 배치되고, 적어도, 제 1 부분, 상기 제 1 부분의 제 1 단부에 결합된 제 2 부분 및 상기 제 1 부분의 제 2 단부에 결합된 제 3 부분 - 상기 제 2 단부는 상기 제 1 단부의 반대편에 있음 - 을 포함하는 저항성 물질 층
    을 포함하고, 상기 저항성 물질 층의 제 1 부분은 상기 제 1 전극의 상부 경계 위에서 상기 상부 경계와 평행하게 연장되고, 상기 저항성 물질 층의 제 2 부분은 상기 제 1 전극의 제 1 측벽과 평행하게 연장되고, 상기 저항성 물질 층의 제 3 부분은 상기 제 1 전극의 제 2 측벽과 평행하게 연장되고,
    상기 제 1 캡핑 층 및 상기 제 1 전극 층은 상기 제 1 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀.
  2. 제 1 항에 있어서, 상기 저항성 물질 층은 가변 저항 값을 나타내는 것인, 메모리 셀.
  3. 제 1 항에 있어서,
    상기 저항성 물질 층 위에 배치된 제 2 전극
    을 더 포함하고, 상기 저항성 물질 층의 제 1 부분은 상기 제 2 전극의 하부 경계와 상기 제 1 전극의 상부 경계 사이에 배치되는 것인, 메모리 셀.
  4. 제 3 항에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 각각 비아 구조물을 포함하는 것인, 메모리 셀.
  5. 제 4 항에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 동일한 층(tier)에 배치되는 것인, 메모리 셀.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 전극의 상부 경계에 평행하게, 그리고, 상기 제 1 전극의 제 1 측벽 및 제 2 측벽에 평행하게 연장되는 제 2 캡핑 층; 및
    상기 제 1 전극의 상부 경계에 평행하게, 그리고, 상기 제 1 전극의 제 1 측벽 및 제 2 측벽에 평행하게 연장되는 제 2 전극 층
    을 더 포함하고, 상기 제 2 캡핑 층 및 상기 제 2 전극 층은 상기 제 2 캡핑 층 위에 배치된 제 2 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀.
  8. 메모리 셀에 있어서,
    제 1 유전체 층으로부터 돌출된 상부를 갖는 제 1 전극;
    상기 제 1 전극의 상부 경계 및 측벽들을 따라 연장되는 제 1 캡핑 층;
    상기 제 1 전극의 상기 상부 경계 및 상기 측벽들을 따라 연장되는 제 1 전극 층;
    상기 제 1 전극의 돌출된 부분과 상기 제 1 유전체 층의 상부 표면 위에 컨포멀하게 배치된 저항성 물질 층; 및
    상기 저항성 물질 층 위에 배치된 제 2 전극
    을 포함하고, 상기 저항성 물질 층은 상기 제 1 전극과 상기 제 2 전극 사이에 개재된 제 1 부분, 상기 제 1 전극의 제 1 측면에 평행하게 연장되는 제 2 부분 및 상기 제 1 전극의 제 2 측면에 평행하게 연장되는 제 3 부분을 포함하고,
    상기 제 1 캡핑 층 및 상기 제 1 전극 층은 상기 제 1 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀.
  9. 제 8 항에 있어서,
    상기 제 1 전극의 돌출된 부분의 측벽을 따라, 또한, 상기 제 1 유전체 층의 상부 표면 위에 배치된 스페이서를 더 포함하는, 메모리 셀.
  10. 메모리 셀을 형성하는 방법에 있어서,
    상부 경계 및 제 1 유전체 층의 상부 경계 위로 연장되는 제 1 상부 측벽 및 제 2 상부 측벽을 포함하는 제 1 전극을 형성하는 단계;
    상기 상부 경계 위로 연장되고, 상기 제1 전극의 상기 제1 상부 측벽 및 제2 상부 측벽과 평행한 제1 캡핑 층을 형성하는 단계;
    상기 제1 캡핑 층 위에 제1 전극 층을 형성하는 단계;
    상기 제 1 전극의 상부 경계 위에 배치된 제 1 부분, 상기 제 1 부분의 일단에 결합되고 상기 제 1 상부 측벽에 평행하게 연장되는 제 2 부분 및 상기 제 1 부분의 타단에 결합되고 상기 제 2 상부 측벽에 평행하게 연장되는 제 3 부분을 포함하는 저항성 물질 층을 형성하는 단계
    를 포함하고,
    상기 제 1 캡핑 층 및 상기 제 1 전극 층은 상기 제 1 전극과 상기 저항성 물질 층 사이에 배치되는 것인, 메모리 셀을 형성하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276791B1 (en) 2017-11-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
CN111640863B (zh) * 2020-05-19 2023-12-19 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其制造方法
US11450686B2 (en) * 2020-06-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. High density 3D FERAM
US11825753B2 (en) * 2021-08-19 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell, integrated circuit, and manufacturing method of memory cell
US20240063285A1 (en) * 2022-08-22 2024-02-22 Nanya Technology Corporation Semiconductor device with assistant cap and method for fabricating the same
CN115867123A (zh) * 2022-12-07 2023-03-28 厦门半导体工业技术研发有限公司 一种半导体器件及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004785A (ja) * 2007-06-20 2009-01-08 Samsung Electronics Co Ltd 可変抵抗の非揮発性メモリセル及びこれの製造方法
JP2009146943A (ja) 2007-12-11 2009-07-02 Fujitsu Ltd 抵抗変化素子、これを用いた半導体記憶装置、及びそれらの作製方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3381147B2 (ja) * 1999-04-16 2003-02-24 日本電気株式会社 半導体装置及びその製造方法
US7186569B2 (en) * 2002-08-02 2007-03-06 Unity Semiconductor Corporation Conductive memory stack with sidewall
KR100858083B1 (ko) * 2006-10-18 2008-09-10 삼성전자주식회사 하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는상변화 메모리 소자 및 그 제조 방법
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US8541765B2 (en) * 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods
JP2013157469A (ja) * 2012-01-30 2013-08-15 Sharp Corp 可変抵抗素子、及び、不揮発性半導体記憶装置
US9444040B2 (en) * 2013-03-13 2016-09-13 Microchip Technology Incorporated Sidewall type memory cell
US9312482B2 (en) * 2013-03-15 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
JP2014216647A (ja) * 2013-04-29 2014-11-17 エーエスエムアイピー ホールディング ビー．ブイ． 金属ドープされた抵抗切り替え層を有する抵抗変化型メモリを製造する方法
US9837605B2 (en) * 2013-08-16 2017-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell having resistance variable film and method of making the same
US9040951B2 (en) * 2013-08-30 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9985203B2 (en) * 2013-11-15 2018-05-29 Taiwan Semiconductor Manufacturing Company Resistive random access memory (RRAM) with improved forming voltage characteristics and method for making
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
US9178144B1 (en) * 2014-04-14 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
US10163979B2 (en) * 2014-09-11 2018-12-25 Globalfoundries Singapore Pte. Ltd. Selector-resistive random access memory cell
US9209392B1 (en) * 2014-10-14 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell with bottom electrode
KR101623854B1 (ko) * 2014-10-14 2016-05-24 서울대학교산학협력단 나노 팁 구조를 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법
US9806254B2 (en) * 2015-06-15 2017-10-31 Taiwan Semiconductor Manufacturing Co., Ltd. Storage device with composite spacer and method for manufacturing the same
US10644229B2 (en) * 2015-09-18 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory cell and fabricating the same
US10062843B2 (en) * 2015-12-11 2018-08-28 Samsung Electronics Co., Ltd. Variable resistive memory device and method of manufacturing the same
US9553265B1 (en) 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
US10084015B2 (en) * 2016-04-28 2018-09-25 Sandisk Technologies Llc Resistive memory element employing electron density modulation and structural relaxation
WO2018009156A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Rram devices and their methods of fabrication
US9806256B1 (en) * 2016-10-21 2017-10-31 Sandisk Technologies Llc Resistive memory device having sidewall spacer electrode and method of making thereof
KR102365684B1 (ko) * 2017-06-27 2022-02-21 삼성전자주식회사 메모리 소자 및 그 제조 방법
KR102345540B1 (ko) * 2017-07-03 2021-12-30 삼성전자주식회사 가변 저항 메모리 소자 및 그 제조방법
DE102018107724B4 (de) * 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10276791B1 (en) * 2017-11-09 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US10622551B2 (en) * 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10608179B2 (en) * 2017-11-30 2020-03-31 International Business Machines Corporation Resistive random access memory with metal fin electrode
US11088323B2 (en) * 2018-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode last scheme for memory cell to prevent metal redeposit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004785A (ja) * 2007-06-20 2009-01-08 Samsung Electronics Co Ltd 可変抵抗の非揮発性メモリセル及びこれの製造方法
JP2009146943A (ja) 2007-12-11 2009-07-02 Fujitsu Ltd 抵抗変化素子、これを用いた半導体記憶装置、及びそれらの作製方法

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