KR101851101B1 - 개선된 형성 전압 특성을 갖는 저항성 랜덤 액세스 메모리 (ｒｒａｍ) 및 이의 제조 방법 - Google Patents

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Abstract

본 개시는 저항성 랜덤 액세스 메모리(RRAM) 구조물 및 이의 제조 방법을 제공한다. RRAM 구조물은 돌출된 스텝 부분을 갖는 하부 전극을 포함하며, 이는 동작 동안 상부 전극과 자가 정렬된 전도성 경로의 형성을 가능하게 한다. 돌출된 스텝 부분은 약 30 도 내지 약 150도의 경사각을 가질 수 있다. 복수의 RRAM 구조물들은 RRAM 스택을 통한 에칭에 의해 형성될 수 있다.

Description

개선된 형성 전압 특성을 갖는 저항성 랜덤 액세스 메모리 (ＲＲＡＭ) 및 이의 제조 방법{A RESISTIVE RANDOM ACCESS MEMORY (RRAM) WITH IMPROVED FORMING VOLTAGE CHARACTERISTICS AND METHOD FOR MAKING}
본 개시는 반도체 디바이스에 관한 것으로, 보다 상세하게는 저항성 랜덤 액세스 메모리(RRAM; resistive random-access memory) 디바이스 구조물 및 레이아웃 그리고 RRAM 디바이스의 제조 방법에 관한 것이다.
집적 회로(IC; integrated circuit) 디바이스에 있어서, 저항성 랜덤 액세스 메모리(RRAM)는 차세대 비휘발성 메모리 디바이스에 대한 유망한 기술이다. RRAM은 RRAM 셀들의 어레이를 포함하는 메모리 구조물이며, 각각의 RRAM 셀은 전자 전하보다는 저항 값을 사용하여 데이터의 비트를 저장한다. 구체적으로, 각각의 RRAM 셀은 저항성 재료 층을 포함하며, 이들의 저항은 로직 "0" 또는 로직 "1"을 나타내도록 조정될 수 있다. RRAM 디바이스는, 보통은 절연성인 유전체가 유전체의 "소프트 브레이크다운(soft breakdown)"이 되는 충분히 높은 전압의 인가 후에 형성된 필라멘트(filament) 또는 전도 경로를 통해 전도하게 될 수 있는 원리 하에 동작한다. 필라멘트 또는 전도 경로의 형성은 RRAM의 형성 동작 또는 형성 프로세스이다. 이 충분히 높은 전압은 '형성(forming)' 전압이다. 전도 경로 형성은 결함, 금속 이주, 및 기타 메커니즘을 포함한 상이한 메커니즘들로부터 일어날 수 있다. 필라멘트 또는 전도 경로가 형성되면, 적합하게 인가된 전압에 의해, 이는 "리셋(reset)", 즉 브레이크되어(broken) 높은 저항이 될 수 있거나, 또는 "세트(set)", 즉 재형성되어(re-formed) 더 낮은 저항이 될 수 있다. 그러나, RRAM 설계 및 제조 방법의 개선이 계속해서 추구된다.
본 개시는 저항성 랜덤 액세스 메모리(RRAM) 구조물 및 이의 제조 방법을 제공한다. RRAM 구조물은 돌출된 스텝 부분을 갖는 하부 전극을 포함하며, 이는 동작 동안 상부 전극과 자가 정렬된 전도성 경로의 형성을 가능하게 한다. 돌출된 스텝 부분은 약 30 도 내지 약 150도의 경사각을 가질 수 있다. 복수의 RRAM 구조물들은 RRAM 스택을 통한 에칭에 의해 형성될 수 있다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 기재로부터 잘 이해될 수 있을 것이다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 강조한다. 사실상, 설명을 명확하게 하기 위해 다양한 특징부들의 치수는 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 저항성 랜덤 액세스 메모리(RRAM) 구조물의 단면도이다.
도 2는 다양한 실시예에서 본 개시의 양상에 따라 RRAM 어레이를 제조하는 방법의 흐름도이다.
도 3은 예시적인 실시예에 따른 중간 제조 단계에서의 웨이퍼의 일부의 단면도이다.
도 4a 내지 도 4c는 예시적인 실시예에 따라 돌출된 스텝이 형성되는 중간 제조 단계에서의 웨이퍼의 단면도들이다.
도 5a 내지 도 5c는 저항성 재료 층과 함께 도 4a, 도 4b 및 도 4c의 돌출된 스텝 부분의 단면도들이다.
도 6a 내지 도 6c는 도 4a 내지 도 4c에 예시된 돌출된 부분의 상이한 경사각에 대한 저항성 재료 층 위의 상부 전극 층의 단면도이다.
도 7a 및 도 7b는 도 2에 예시된 방법에 따른 중간 제조 단계에서의 예시적인 RRAM 스택의 단면도들이다.
도 8은 하부 전극 컨택 및 상부 전극 컨택을 각각 갖는 2개의 RRAM 구조물의 단면도이다.
도 9는 도 2에 예시된 방법에 따라 형성된 트렌치에 의해 분리된 열들과 행들로 조직된 다수의 RRAM 구조물들을 평면도로 예시한다.
도 10은 돌출된 스텝 부분을 갖는 다수의 RRAM 구조물들의 평면도이다.
다음의 개시는 다양한 실시예의 상이한 특징들을 구현하기 위해 많은 상이한 실시예 또는 예를 제공하는 것임을 이해하여야 할 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적으로, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 하나의 구성요소 또는 특징부의 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하도록 설명을 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향들을 포함하도록 의도된다. 예를 들어, 도면의 디바이스가 뒤집어지면, 다른 구성요소 또는 특징부 "아래에" 또는 "밑에" 있는 것으로서 기재된 구성요소는 그 다른 구성요소 또는 특징부 "위에"로 배향될 것이다. 따라서, 예시적인 용어 "아래에"는 위와 아래의 배향 둘 다를 망라할 수 있다.
설명한 바와 같이, 형성 전압은 판독, 리셋 및 세트 전압보다 더 높다. 종래의 형성 전압은 약 3.0 내지 약 3.5 볼트 또는 약 3.5 볼트 이상일 수 있다. RRAM이 1T1R 구성으로 트랜지스터와 쌍을 이룰 때, 형성 전압이 트랜지스터의 동작 전압보다 더 클 수 있기 때문에, 셀렉터 트랜지스터의 드레인 측이 형성 프로세스 동안 손상을 입을 수 있다. 형성 전압의 감소는 트랜지스터 손상의 가능성을 감소시킨다. 또한, 형성 프로세스 동안, 균일한 전기장으로 인해 필라멘트가 랜덤 위치로 형성되며, 이는 리셋하기 더 어려울 수 있는 낮은 저항 값의 큰 분포를 초래한다. RRAM을 제조하는 프로세스는 둘 이상의 포토마스크의 사용을 수반할 수 있고, 이의 비용은 제조 비용의 상당 부분을 이룬다. 따라서, 더 적은 포토마스크를 수반하는 RRAM의 제조 방법은 그 기술에 대한 넓은 적응 가능성 및 실현가능성(viability)을 증가시킨다.
도 1은 저항성 랜덤 액세스 메모리(RRAM) 구조물(100)의 단면도이다. RRAM 구조물(100)은 하부 전극(101A/B), 저항성 재료(103) 및 상부 전극(105)을 포함한다. 하부 전극은 2 부분, 즉 평면 부분(101A) 및 돌출된 스텝(protruded step) 부분(101B)으로 구성된다. 저항성 재료(103)는 하부 전극(101A/B) 위에 배치된다. 상부 전극(105)은 저항성 재료(103) 위에 배치된다. 상부 전극(105)은 하나보다 많은 수의 층을 포함할 수 있으며, 예를 들어 상부 전극 층(105A 및 105B)을 포함할 수 있다.
하부 전극(101A/B)의 구조물은 형성 동작 동안 상부 전극과 자가 정렬된(self-aligned) 전도 경로의 형성을 가능하게 한다. 형성 동작 동안 유도된 전기장은 영역(107) 내의 저항성 재료(103)의 소프트 브레이크다운을 국부화하며(localize), 그리하여 필라멘트는 그 영역(107)에서 형성될 가능성이 더 높을 것이다. 필라멘트 국부화(localization)의 결과 국부화된 낮은 저항 값이 된다.
돌출된 스텝 부분은 약 30 도 내지 150 도의 경사각을 가질 수 있다. 돌출된 스텝 부분은 스텝 높이 H1을 갖는다. H1을 포함하는 하부 전극(101A/B)의 총 높이는 H2이다. 다양한 실시예에 따라, H1는 H2의 30% 이하이지만, 약 3%보다는 작지 않다. H1는 전기장에 영향을 미치기 위하여 적어도 5 옹스트롬 또는 적어도 10 옹스트롬이다. 일부 실시예에서, H1은 약 50 옹스트롬일 수 있다.
RRAM 구조물(100)은 상이한 디지털 값에 대응하는 상이한 전기 저항 값을 갖는 둘 이상의 상태를 갖는다. 예를 들어, RRAM 구조물(100)은 "고저항 상태"라 지칭되는 상대적으로 높은 저항의 상태, 그리고 "저저항 상태"라 지칭되는 상대적으로 낮은 저항의 상태를 갖는다. RRAM 구조물(100)은 전극에 미리 결정된 전압 또는 전류를 인가함으로써 고저항 상태로부터 저저항 상태로, 또는 저저항 상태로부터 고저항 상태로 전환될 수 있다.
하나의 트랜지스터 및 하나의 RRAM(1T1R)을 갖는 메모리 비트 셀에서, 하부 전극(101A/B)은 멀티레벨 상호접속부(MLI; multi-level interconnect)를 통해 트랜지스터의 드레인 전극에 전기적으로 접속된다. 일부 실시예에서, RRAM 구조물은 제4 금속 층(M4)과 제5 금속 층(M5) 사이에 배치된다. 다른 실시예에서, RRAM 구조물은 다른 금속층들 사이에 배치된다. 또 다른 실시예에서, RRAM 구조물은 둘보다 많은 금속 층들 사이에 한 번보다 많이 배치된다. RRAM 구조물은 RRAM의 풋프린트(footprint)가 대응하는 트랜지스터의 풋프린트보다 더 클 때 한 번보다 더 많이 배치될 수 있으며, 그리하여 RRAM의 한 층에서 하나의 트랜지스터 하나의 RRAM 매치가 이루어질 수 없다.
하부 전극(101A/B)은 금(Au), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta) 또는 인듐-주석 산화물(ITO), 또는 TaN, TiN, TiAlN, TiW, AlCu, WN과 같은 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕화물 또는 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 하부 전극의 높이 H2는 약 30-3000 옹스트롬 사이 또는 약 100-1000 옹스트롬 사이 범위일 수 있다. 평면 부분(101A)은 하나 이상의 층을 포함할 수 있으며, 이는 아래의 금속 특징부에 대한 전도성 배리어 재료를 포함할 수 있다. 하나의 실시예에서, 하부 전극의 평면 부분(101A)은 탄탈 질화물 층 및 티타늄 질화물 층을 포함한다. 다른 실시예에서, 탄탈 질화물 층 또는 티타늄 질화물 층 또는 둘 다가 사용될 수 있다.
저항성 재료 층(103)은 하부 전극(101A/B) 상에 형성되고 하부 전극(101A/B)에 직접 접촉한다. 저항성 재료 층(103)의 두께는 약 10-500 옹스트롬 사이일 수 있다. 저항성 재료 층은 W, Ta, Ti, Ni, Co, Hf, Ru, Zr, Zn, Fe, Sn, Al, Cu, Ag, Mo, Cr의 하나 이상의 산화물을 포함할 수 있다. 일부 경우에, 복합 재료를 형성하도록 실리콘이 포함될 수 있다. 일부 실시예에서, 하프늄 산화물 및/또는 지르코늄 산화물이 사용된다.
캡핑 층(도시되지 않음)이 저항성 재료 층(103) 위에 형성될 수 있다. 다양한 실시예에서, 캡핑 층은 금속, 예를 들어 티타늄, 하프늄, 플래티늄 또는 탄탈이다. 캡핑 층은 약 20 옹스트롬과 약 150 옹스트롬 사이 또는 약 40 옹스트롬과 약 80 옹스트롬 사이 범위의 두께를 가질 수 있다.
상부 전극(105)이 저항성 재료 층(103) 또는 선택적 캡핑 층 위에 형성된다. 상부 전극(105)은 금(Au), 플래티늄(Pt), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 알루미늄(Al), 구리(Cu), 탄탈(Ta), 텅스텐(W), 이리듐-탄탈 합금(Ir-Ta) 또는 인듐-주석 산화물(ITO), 또는 TaN, TiN, TiAlN, TiW, AlCu, WN과 같은 이들의 임의의 합금, 산화물, 질화물, 불화물, 탄화물, 붕화물 또는 실리사이드, 또는 이들의 조합으로 형성될 수 있다. 상부 전극의 높이는 약 30-3000 옹스트롬 사이 또는 약 100-1000 옹스트롬 사이의 범위일 수 있다. 상부 전극은 하나보다 많은 수의 층, 예를 들어 도 1에 도시된 바와 같은 2개의 층으로 형성될 수 있다. 도 1에서, 상부 전극은 제1 층(105A) 및 제2 층(105B)을 포함한다. 일부 실시예에서, 제1 층(105A)은 Ti이다. 일부 실시예에서, 제2 층(105B)은 TaN이다. 제1 층(105A)은 또한 캡핑 층으로 지칭될 수 있다.
형성 동작 동안, 지정된 전압이 하부 전극(101A/B)과 상부 전극(115) 사이의 RRAM 구조물에 걸쳐 전도된다. 형성 전압은 보통 RRAM을 판독 및 기록하는데 사용되는 전압과 상이한 전압이며, 보통 더 높은 절대값이거나 또는 상이한 극성을 갖는다. 하나의 예에서, 형성 전압은 약 3볼트와 3.5볼트 사이이거나, 그보다 더 클 수 있다. 다양한 실시예에 따라, 하부 전극의 돌출된 스텝 부분은 돌출된 스텝 부분의 상부 코너에서 전기장을 증가시킨다. 이는 평면 부분만 갖는 유사한 크기의 RRAM에 비교하여 적어도 10%, 또는 약 15%와 약 20% 사이만큼 형성 전압을 감소시킨다고 본다. 다르게 말하자면, 본 개시의 다양한 실시예에 따른 RRAM 셀의 형성 전압은 약 3 볼트 이하일 수 있고, 약 2.8 볼트 또는 약 2.9 볼트 또는 그 이하일 수 있다.
형성 동작 후에, 하나 이상의 필라멘트 전도체가 영역(107) 둘레에 저항성 재료 층(103)에 걸쳐 배치된다. 저항성 재료 층(103)에 걸친 저항은 낮은 값이고, 트랜지스터가 선택될 때 높은 전류가 통과될 수 있다. 기록 동작 동안, 형성 전압과 상이한 전압을 통과시킴으로써 하나 이상의 필라멘트 전도체가 브레이킹될 수 있다. 일부 실시예에서, "기록" 전압은 형성 전압과 상이한 극성을 가질 수 있다. 하나의 예에서, 전압 차이는 반대 극성으로 약 1 볼트이다. 하나 이상의 필라멘트 전도체가 브레이킹된 후에, 저항성 재료 층(103)에 걸친 저항은 높은 값이 되며, 낮은 전류가 통과되거나 전류가 아예 통과되지 않을 수 있다. 나중의 기록 동작은 브레이킹된 필라멘트 전도체를 재접속시키도록 형성 전압보다 낮은 또 다른 전압을 인가한다. 필라멘트 전도체를 변경함으로써, 전력이 제거될 때 변하지 않는 높거나 낮은 저항이 메모리 셀에 저장된다. 높은 저항이나 낮은 저항은 각각 "0" 또는 "1"로서 판독될 수 있다. 판독 동작 동안, '판독' 전압이 RRAM 구조물에 걸쳐 인가된다. 일부 예에서, '판독' 전압은 약 0.3 볼트 내지 약 0.5 볼트 사이이다. '판독' 전압은 다른 값으로의 메모리 셀의 의도치않은 기록을 피하도록 '기록' 전압보다 훨씬 더 작다.
RRAM은 보통 로직 디바이스에 내장되거나 또는 단독형 메모리 디바이스로서 RRAM의 어레이에 접속된다. 메모리 셀 어레이는 비트 라인들과 워드라인들로 조직된다. 비트 라인 컨택은 메모리 셀 어레이의 비트 라인에 접속되고 게이트 컨택은 메모리 셀 어레이의 워드 라인에 접속된다.
도 2는 다양한 실시예에서 본 개시의 양상에 따라 RRAM 어레이를 제조하기 위한 방법(200)의 흐름도이다. 방법(200)의 다양한 동작들이 단면도 3-7B에 관련하여 설명된다. 방법(200)의 동작 202에서, 하부 전극 층이 반도체 기판 상에 성막된다. 반도체 기판은 트랜지스터 및 트랜지스터 위의 하나 이상의 금속/유전체 층을 가질 수 있다. 반도체 기판은 실리콘 기판일 수 있다. 대안으로서, 기판은 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드를 포함한 화합물 반도체; 실리콘 게르마늄을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판은 SOI(semiconductor on insulator) 기판이다. 기판은 p웰 및 n웰과 같은 도핑 영역을 포함할 수 있다. 본 개시에서, 웨이퍼는 반도체 기판 및 반도체 기판 안과 위에 그리고 반도체 기판에 부착된 다양한 특징부를 포함하는 워크피스이다. 웨이퍼는 다양한 제조 단계에 있을 수 있고, CMOS 프로세스를 사용하여 처리된다. 트랜지스터는 공지된 트랜지스터 제조 프로세스에 의해 형성되며, 폴리실리콘 게이트 트랜지스터 또는 하이 k 금속 게이트 트랜지스터와 같은 평면 트랜지스터, 또는 핀 전계 효과 트랜지스터와 같은 멀티게이트 트랜지스터일 수 있다. 트랜지스터가 형성된 후에, 멀티레벨 상호접속부(MLI)의 하나 이상의 금속/유전체 층이 트랜지스터 위에 형성된다. 일부 실시예에 따르면, 각각의 RRAM 구조물에 대한 하부 전극에의 컨택을 포함하는 트랜지스터 위에 4개의 금속/유전체 층이 형성된다.
유전체 층에 매립된 컨택 위에 하부 전극 층이 성막된다. 하부 전극 층은 물리적 기상 증착(PVD; physical vapor deposition) 프로세스 또는 도금 프로세스를 사용하여 성막된 탄탈 질화물, 티타늄 질화물, 텅스텐 또는 구리일 수 있다. 일부 경우에, 먼저 라이너 또는 배리어 층이 성막될 수 있고, 그 다음에 공지된 성막 방법 중의 하나를 사용하여 벌크 재료의 성막이 이어질 수 있다.
동작 204에서, 포토레지스트 패턴이 하부 전극 층 상에 형성된다. 포토레지스트 패턴은 하부 전극의 돌출된 스텝 부분을 형성하는데 사용될 것이다. 포토레지스트 패턴을 형성하기 위한 포토리소그래피 프로세스는, 포토레지스트를 성막하고, 소프트 베이킹, 포토레지스트의 일부를 광에 노출시키고, 포토레지스트의 일부를 제거하도록 포토레지스트를 현상하는 것을 수반한다. 일부 실시예에서, 하부 전극 층과 포토레지스트 사이에 에칭 마스크로서 하드마스크 층이 사용된다. 하드마스크 층은 실리콘계 스핀온 재료일 수 있고, 또는 실리콘 질화물, 특정 유형의 실리콘 산화물과 같이 CVD를 사용하여 성막된 실리콘계 재료, 그리고 탄소, 산소 및 기타 재료가 도핑된 이들 버전들이 사용될 수 있다. 층들은 또한 패터닝 동안 하부 전극 층으로부터의 반사량을 감소시키도록 반사방지 코팅을 포함할 수 있다. 도 3은 동작 202 및 204 후의 웨이퍼의 일부의 단면도이다. 하부 전극 층(301) 및 하부 전극 층(301)의 일부 위의 포토레지스트 패턴(303)을 포함하는 구조물(300)이 도시된다.
도 2를 다시 참조하면, 동작 206에서, 돌출된 스텝 부분을 형성하도록 하부 전극 층이 에칭된다. 에칭 마스크로서 포토레지스트 패턴 또는 하드마스크를 사용하여, 하부 전극 층의 일부가 제거되고, 돌출된 스텝 부분이 에칭 마스크 아래에 형성된다. 에칭 프로세스는 돌출된 스텝 부분의 원하는 형상에 따라 하나 이상의 단계들을 수반할 수 있다. 일부 실시예에서, 에칭은 비활성 및 반응성 이온의 물리적 충돌을 포함하는 이방성 프로세스를 수반한다. 에칭은 또한 건식 또는 습식 화학적 에칭을 포함하는 등방성 프로세스를 수반할 수 있다.
일부 실시예에서, 에칭은 도 4a에 도시된 바와 같이 약 90도의 경사각을 갖는 돌출된 스텝을 형성한다. 에칭 프로세스는 포토레지스트(403)에 의해 보호되지 않는, 도 3으로부터의 하부 전극 층(301)의 일부를 제거한다. 남은 하부 전극 층은 하부 전극 부분들(401A 및 401B)이 된다. 하부 전극 부분(401A)은 평면이다. 돌출된 스텝 부분(401B)은 하부 전극 부분(401A)으로부터 돌출한다. 특정 실시예에서, 불소 함유 가스 및/또는 염소 함유 가스를 중간 내지 높은 플라즈마 전력과 함께 사용하는 건식 에칭 프로세스가 사용된다. 하나의 예에서, 플라즈마 전력은 약 500 내지 800 와트일 수 있다. 기판을 향해 에천트를 지향시키도록 바이어스가 가해질 수 있다.
일부 실시예에서, 에칭은 도 4b에 도시된 바와 같이 약 30도 내지 90도 사이의 경사각을 갖는 돌출된 스텝을 형성한다. 에칭 프로세스는 포토레지스트(403)에 의해 보호되지 않는, 도 3으로부터의 하부 전극 층(301)의 일부를 제거한다. 남은 하부 전극 층은 하부 전극 부분들(401A 및 401B)이 된다. 돌출된 스텝 부분(401B)은 하부 전극 부분(401A)으로부터 돌출한다. 특정 실시예에서, 불소 함유 가스 및/또는 염소 함유 가스를 높은 플라즈마 전력과 함께 사용하는 건식 에칭 프로세스가 사용된다. 기판 바이어스와 함께 높은 플라즈마 전력은 돌출된 스텝 부분을 언더컷(undercut)한다. 하나의 예에서, 플라즈마 전력은 약 600 내지 약 1000 와트일 수 있다. 도 4b는 한 점으로 오는 각도의 언더컷을 도시하고 있지만, 에칭 프로세스에 따라 경사의 정점은 다소 라운딩될 수도 있다.
일부 실시예에서, 에칭은 도 4c에 도시된 바와 같이 약 90도 내지 130도 사이의 경사각을 갖는 돌출된 스텝을 형성한다. 에칭 프로세스는 포토레지스트(403)에 의해 보호되지 않는, 도 3으로부터의 하부 전극 층(301)의 일부를 제거한다. 남은 하부 전극 층은 하부 전극 부분들(401A 및 401B)이 된다. 하부 전극 부분(401A)은 평면이다. 돌출된 스텝 부분(401B)은 하부 전극 부분(401A)으로부터 돌출한다. 특정 실시예에서, 불소 함유 가스 및/또는 염소 함유 가스를 낮은 플라즈마 전력과 함께 사용하는 건식 에칭 프로세스가 사용된다. 낮은 전력의 플라즈마는 포토레지스트(403) 주변의 적은 하부 전극 층 재료를 제거한다. 하나의 예에서, 플라즈마 전력은 약 200 내지 600 와트일 수 있다.
다시 도 2를 참조하면, 동작 208에서, 저항성 재료 층이 하부 전극 위에 성막된다. RRAM의 저항성 재료 층은 금속 산화물이며, 이는 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 니켈 산화물, 탄탈 산화물, 티타늄 산화물, 아연 산화물, 텅스텐 산화물, 몰리브덴 산화물, 구리 산화물, 및 저항성 재료 층으로서 사용되는 기타 공지된 산화물일 수 있다. 금속 산화물은 비화학양론적(non-stoichiometric) 산소 대 금속 비(oxygen to metal ratio)를 가질 수 있다. 성막 방법에 따라, 산소 대 금속 비 및 기타 프로세스 조건은 특정 저항성 재료 층 특성을 달성하도록 조정될 수 있다. 일부 실시예에서, 금속 산화물은 전이 금속 산화물이다. 다른 실시예에서, 저항성 재료 층은 금속 산질화물이다.
저항성 재료 층은 금속 및 산소를 함유하는 전구체를 이용해 ALD(atomic layer deposition)과 같은 적합한 기술에 의해 형성될 수 있다. 다른 화학적 기상 증착(CVD) 기술이 사용될 수 있다. 다른 예에서, 저항성 재료 층은 PVD 챔버에 산소 및 선택적으로 질소의 가스 공급으로 그리고 금속성 타겟을 이용한 스퍼터링 프로세스와 같은 물리적 기상 증착(PVD)에 의해 형성될 수 있다. 또 다른 예에서, 저항성 재료 층이 전자 빔 증착 프로세스에 의해 형성될 수 있다. 저항성 재료 층은 약 10 옹스트롬 내지 약 500 옹스트롬 사이 또는 약 40 옹스트롬 내지 약 100 옹스트롬 사이 범위의 두께를 가질 수 있다. 저항성 재료 층이 더 두꺼울수록 더 높은 형성 전압이 된다. 그러나, 얇은 저항성 재료 층은 오버 에칭되어 표면 및 두께 비균일도에 더 민감해지는 경우 전류 누설을 겪을 수 있다.
도 5a, 도 5b 및 도 5c는 저항성 재료 층(501)과 함께 도 4a, 도 4b 및 도 4c의 돌출된 스텝 부분의 단면도들이다. 도 5a 내지 도 5c에서, 저항성 재료 층(501)은 돌출된 스텝 부분(401B)을 등각으로 덮는다. 돌출부의 형상은 저항성 재료 층(501)으로 완전히 전사되지는 않는다. 그러나, 돌출된 스텝 부분(401B) 위의 저항성 재료 층(501)의 상부 표면과 돌출된 스텝 부분(401B)과 중첩하지 않는 하부 전극 부분(401A) 위의 상부 표면 사이에 높이 차이가 있다. 저항성 재료 층(501)의 두께는 다소 달라진다. 저항성 재료 층(501)의 부분(503)은 더 얇을 수 있다. 그 부분(503)은 더 얇은 저항성 재료 층(501)으로 인해 또는 부분(503)에서의 전기장의 차이로 인해 형성 동작 동안 필라멘트 형성이 더 가능한 자리가 된다.
도 2를 참조하여, 동작 210에서, 상부 전극 층이 저항성 재료 층 위에 성막된다. 상부 전극 층은 하나 이상의 층을 포함할 수 있다. 상부 전극 층의 제1 층은 또한 캡핑 층으로 지칭될 수 있다. 상부 전극 층의 제1 층은 금속 층, 예를 들어 티타늄, 하프늄, 플래티늄 및 탄탈일 수 있다. 캡핑 층은 PVD 프로세스, CVD, 예를 들어 ALD 프로세스를 사용하여 성막될 수 있다. 상부 전극 층의 제2 층은 금속, 금속 질화물, 도핑된 폴리실리콘 또는 기타 적합한 전도성 재료일 수 있다. 예를 들어, 상부 전극 층의 제2 층은 탄탈 질화물, 티타늄 질화물, 또는 플래티늄일 수 있다. 상부 전극 층의 제2 층은 PVD, ALD를 포함한 CVD, 또는 기타 적합한 기술에 의해 형성될 수 있다.
상부 전극 층의 총 두께는 약 30 옹스트롬 내지 약 3000 옹스트롬, 또는 약 100 내지 약 200 옹스트롬 사이의 범위일 수 있다. 상부 전극 층은 전기적 라우팅을 위한 상호접속 구조의 다른 부분에 디바이스를 전기적으로 접속시키도록 기타 적합한 전도성 재료를 더 포함할 수 있다.
도 6a, 도 6b, 및 도 6c는 돌출된 부분의 상이한 경사각에 대하여 저항성 재료 층 위의 상부 전극 층의 단면도이다. 도시된 바와 같이, 상부 전극 층은 2개의 층(601A 및 601B)을 포함한다. 일부 실시예에서, 상부 전극 층의 제1 층(601A)은 도 6b에 도시된 바와 같이 상부 전극 층의 제2 층(601B)을 성막하기 전에 평탄화될 수 있다. 다른 실시예에서, 상부 전극 층의 제2 층(601b)은 도 6c에 도시된 바와 같이 평탄화된다. 또 다른 실시예에서, 상부 전극 층은 도 6a에 도시된 바와 같이 평탄화되지 않는다.
일부 실시예에서, 층들은 진공을 차단하는 일 없이 하나의 시스템에서 성막된다. 구체적으로, 층들 중의 하나 이상은 동일 챔버에서 또는 동일 진공 시스템 상의 상이한 챔버에서 각각 성막될 수 있다. 다른 실시예에서, 하나보다 많은 수의 반도체 프로세싱 시스템이 사용된다.
다시 도 2를 참조하면, 동작 212에서 상부 전극 층, 저항성 재료 층, 및 선택적으로 하부 전극 층이 개별 RRAM 구조물들로 패터닝 및 에칭된다. 에칭 마스크로서 상부 전극 층 위에 포토레지스트 층이 성막되어 패터닝된다. 에칭 프로세스는 RRAM 스택을 각각이 상부 전극, 저항성 재료 층, 및 돌출된 스텝 부분을 갖는 하부 전극을 갖는 개별 RRAM 구조물들로 커팅한다. 에칭 프로세스는 염소 함유 및/또는 불소 함유 에천트 가스를 사용한 바이어싱된 플라즈마 에칭 프로세스일 수 있다. 그 다음 포토레지스트 패턴이 제거된다.
도 7a 및 도 7b는 동작 212의 에칭 프로세스 전후의 RRAM 스택 및 다수의 RRAM 구조물들의 단면도이다. 도 7a는 상부 전극 층 위에 패터닝된 포토레지스트(701)를 갖는 RRAM 스택의 단면도이다. 도 7b는 RRAM 구조물들 사이의 에칭된 트렌치(703)를 갖는 다수의 RRAM 구조물들의 단면도이다. 각각의 RRAM 구조물은 상부 전극(705), 저항성 재료 층(707), 및 하부 전극(709)을 포함한다. 도 7b에 도시된 바와 같이, 상부 전극(705)은 상이한 재료를 갖는 2개의 층(705A 및 705B)을 포함한다.
도 8은 하부 전극 컨택(801) 및 상부 전극 컨택(803)을 각각 갖는 2개의 RRAM 구조물들의 단면도이다. 하부 전극 컨택(801)은 메모리 셀 내의 RRAM 구조물의 동작을 제어하는 트랜지스터에 접속될 수 있다. 일부 실시예에서, 에칭 프로세스는 하부 전극들을 분리하지 않는다. 메모리 셀 구성에 따라, 둘 이상의 RRAM 구조물들은 각각의 RRAM 구조물이 각자의 상부 컨택을 갖는 반면에 하부 전극 컨택을 공유할 수 있다.
도 9 및 도 10은 RRAM 구조물 및 하부 전극의 상이한 구성의 상부 레이아웃 도면이다. 도 9에서, 다수의 RRAM 구조물들(901)은 열(column)들과 행(row)들로 조직된다. 각각의 RRAM 구조물(901)은 도 7a 및 도 7b에 관련하여 설명된 도 2의 동작 212에서 형성된 트렌치(703)에 의해 분리된다. 레이아웃 도면에서의 점선은 돌출된 스텝 부분(903)의 에지를 도시한다. 따라서, 각각의 인접한 RRAM 구조물은 가장 가까운 이웃 RRAM 구조물의 미러 이미지이다. 하나의 RRAM 스택은 어레이로 많은 RRAM 구조물들을 이루는데 사용될 수 있다.
도 10은 돌출된 스텝 부분(1003)을 갖는 RRAM 구조물(1001)의 다른 상부 레이아웃 실시예이다. RRAM 구조물(1001)은 열들과 행들로 조직된다. 4개의 RRAM 구조물 어레이로 패턴이 반복되는데, 돌출된 부분은 RRAM 스택에서 직사각형 형상으로 형성되며, 이는 나중에 각각의 돌출된 부분 하부 전극 층에 대하여 4개의 RRAM 구조물들로 분리된다. 각각의 인접한 RRAM 구조물은 가장 가까운 이웃 RRAM 구조물의 미러 이미지이다. 하나의 RRAM 스택은 어레이로 많은 RRAM 구조물들을 이루는데 사용될 수 있다.
하나의 양상에서, 본 개시는 RRAM에 관한 것이다. RRAM은, 돌출된 스텝 부분을 갖는 하부 전극, 하부 전극의 돌출된 스텝 부분을 등각으로 덮는 저항성 재료 층, 및 저항성 재료 층 위의 상부 전극을 포함한다. 돌출된 부분은 90도보다 작은 경사각, 약 90도의 경사각 또는 최대 약 150도까지의 경사각을 가질 수 있다. 돌출된 스텝 부분의 높이는 약 50 옹스트롬보다 작을 수 있다. 하부 전극의 총 높이에 대한 돌출된 스텝 부분의 비는 30%보다 작을 수 있다. 상부 전극은 티타늄 층 위의 탄탈 질화물 층을 포함할 수 있고 그리고/또는 약 3000 옹스트롬보다 작은 두께를 가질 수 있다.
다른 양상에서, 본 개시는, 각각의 RRAM 쌍이 2개의 RRAM 구조물물을 갖는, 열들과 행들로 조직된 복수의 RRAM 쌍들을 갖는 RRAM 어레이에 관한 것이다. 각각의 RRAM 구조물은 돌출된 스텝 부분을 갖는 하부 전극, 하부 전극의 돌출된 스텝 부분을 등각으로 덮는 저항성 재료 층, 및 저항성 재료 층 위의 상부 전극을 포함한다. 각각의 RRAM 쌍의 돌출된 스텝 부분은 미러 이미지이다.
또 다른 실시예에서, 본 개시는 RRAM 구조물을 형성하는 방법에 관한 것이다. 방법은, 하부 전극 층을 성막하고, 하부 전극 층 상에 포토레지스트 패턴을 형성하고, 돌출된 스텝 부분을 형성하도록 하부 전극 층을 에칭하고, 하부 전극 위에 저항성 재료 층을 성막하고, 하부 전극 위에 상부 전극 층을 성막하는 것을 포함한다. 일부 실시예에서, 방법은 또한 상부 전극 층, 저항성 재료 층, 및 하부 전극 층을 개별 RRAM 구조물들로 패터닝 및 에칭하는 것을 포함한다. 특정 실시예에서, 방법은 또한 개별 RRAM 구조물들을 형성하도록 상부 전극 층 및 저항성 재료 층을 패터닝 및 에칭하는 것을 포함한다.
전술한 바는 여러 실시예들의 특징들의 개요를 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 고안하거나 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위로부터 벗어나지 않고서 이에 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 저항성 랜덤 액세스 메모리(RRAM; resistive random access memory)에 있어서,
    제1 상면으로부터 제2 최상면으로 한 스텝 천이(transitioning)하는 상태로, 상기 제1 상면 및 상기 제2 최상면을 갖는 하부 전극으로서, 상기 한 스텝은 제1 스텝이고, 상기 제1 상면은 상기 제2 최상면보다 낮은 것인, 상기 하부 전극;
    제3 상면 및 제4 최상면을 갖고, 상기 하부 전극의 상기 제1 상면으로부터 상기 제2 최상면으로 천이하는 상기 제1 스텝 위에 놓이는(overlying) 저항성 재료 층으로서, 상기 저항성 재료 층은 상기 제1 스텝에 대응하는 제2 스텝을 갖고, 상기 제2 스텝은 상기 제3 상면으로부터 상기 제4 최상면으로 천이하고, 상기 제3 상면은 상기 제4 최상면보다 낮고, 상기 하부 전극의 상기 제2 최상면은 상기 저항성 재료 층의 상기 제3 상면보다 낮은 것인, 상기 저항성 재료 층; 및
    상기 저항성 재료 층과 접촉하고, 상기 제2 스텝을 커버하는 상부 전극을 포함하고, 상기 상부 전극은 상기 제2 스텝에 대응하는 제3 스텝을 갖고, 상기 저항성 재료 층은 상기 하부 전극으로부터 상기 상부 전극까지 연장하는 동일한 재료 조성을 가지며, 상기 하부 전극, 상기 저항성 재료 층 및 상기 상부 전극은 공통 경계의(coterminous) 측벽들을 갖는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  2. 청구항 1에 있어서, 상기 제1 상면으로부터 상기 제2 최상면으로 천이하는 제1 스텝은, i) 90도보다 작은 경사각 또는 ii) 90도보다 크고 150도보다 작은 경사각을 갖는 것인 저항성 랜덤 액세스 메모리(RRAM).
  3. 청구항 1에 있어서, 상기 상부 전극은 티타늄 층 위의 탄탈 질화물 층을 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM).
  4. 청구항 1에 있어서, 상부 평면도 상에서, 상기 제1 상면으로부터 상기 제2 최상면으로 천이하는 제1 스텝의 면과 중첩하는 하부 전극 컨택을 더 포함하는 저항성 랜덤 액세스 메모리(RRAM).
  5. 저항성 랜덤 액세스 메모리(RRAM) 어레이에 있어서,
    열(column)들과 행(row)들로 조직된 복수의 RRAM 쌍(pair)들을 포함하고,
    각각의 RRAM 쌍은 2개의 RRAM 구조물들을 포함하며, 각각의 RRAM 구조물은,
    제1 상면과 함께 제1 에지를, 제2 상면과 함께 제2 에지를, 그리고 상기 제1 상면으로부터 상기 제2 상면으로 천이하는(transitioning) 돌출된 단일 스텝 부분을 갖는 하부 전극으로서, 상기 제2 상면은 상기 제1 상면보다 높은 레벨에 있는 것인, 상기 하부 전극;
    제3 상면 및 제4 상면을 갖고, 상기 하부 전극의 상기 돌출된 단일 스텝 부분을 커버하는 저항성 재료 층으로서, 상기 저항성 재료 층은 상기 하부 전극의 돌출된 단일 스텝 부분에 대응하는 제1 스텝을 갖고, 상기 제4 상면은 상기 제3 상면보다 높은 레벨에 있고, 상기 저항성 재료 층의 제3 상면은 상기 하부 전극의 제2 상면보다 높은 레벨에 있는 것인, 상기 저항성 재료 층; 및
    상기 저항성 재료 층 위에 있고, 상기 저항성 재료 층의 제1 스텝을 커버하는 상부 전극으로서, 상기 상부 전극은 상기 저항성 재료 층의 제1 스텝에 대응하는 제2 스텝을 갖는 것인, 상기 상부 전극을 포함하고,
    상기 하부 전극, 상기 저항성 재료 층 및 상기 상부 전극은 대향하는 공통 경계의(coterminous) 측벽들을 갖고,
    각각의 RRAM 쌍에서의 상기 돌출된 단일 스텝 부분들은 미러(mirror) 이미지인 것인 저항성 랜덤 액세스 메모리(RRAM) 어레이.
  6. 청구항 5에 있어서, 각각의 RRAM 구조물의 상기 하부 전극 또는 상기 상부 전극에 접속된 트랜지스터를 더 포함하는 저항성 랜덤 액세스 메모리(RRAM) 어레이.
  7. 청구항 5에 있어서, 상기 저항성 재료 층은 하이 k(high k) 유전체를 포함하는 것인 저항성 랜덤 액세스 메모리(RRAM) 어레이.
  8. 청구항 5에 있어서, 인접한 행들의 상기 RRAM 쌍들은 서로의 미러 이미지인 것인 저항성 랜덤 액세스 메모리(RRAM) 어레이.
  9. 저항성 랜덤 액세스 메모리(RRAM) 구조물을 제조하는 방법에 있어서,
    하부 전극 층을 성막하는 단계;
    상기 하부 전극 층 상에 포토레지스트 패턴을 형성하는 단계;
    제1 상면으로부터 제2 최상면으로 한 스텝 천이(transitioning)하는 상태로, 상기 제1 상면 및 상기 제2 최상면을 갖도록 상기 하부 전극 층을 에칭하는 단계로서, 상기 한 스텝은 제1 스텝이고, 상기 제1 상면은 상기 제2 최상면보다 낮은 것인, 상기 하부 전극 층을 에칭하는 단계;
    제3 상면 및 제4 최상면을 갖고, 상기 하부 전극의 제1 상면으로부터 제2 최상면으로 천이하는 제1 스텝 위에 놓이는(overlying) 저항성 재료 층을 성막하는 단계로서, 상기 저항성 재료 층은 상기 제1 스텝에 대응하는 제2 스텝을 갖고, 상기 제2 스텝은 상기 제3 상면으로부터 제4 최상면으로 천이하고, 상기 제3 상면은 상기 제4 최상면보다 낮고, 상기 하부 전극의 제2 최상면은 상기 저항성 재료 층의 제3 상면보다 낮은 것인, 상기 저항성 재료 층을 성막하는 단계;
    상기 저항성 재료 층과 접촉하고 상기 제2 스텝을 커버하는 상부 전극 층을 성막하는 단계로서, 상기 상부 전극 층은 상기 제2 스텝에 대응하는 제3 스텝을 갖고, 상기 저항성 재료 층은 상기 하부 전극 층으로부터 상기 상부 전극 층까지 연장하는 동일한 재료 조성을 가지며, 상기 하부 전극 층, 상기 저항성 재료 층 및 상기 상부 전극 층은 공통 경계의(coterminous) 측벽들을 갖는 것인, 상기 상부 전극 층을 성막하는 단계를 포함하는 저항성 랜덤 액세스 메모리(RRAM) 구조물의 제조 방법.
  10. 청구항 9에 있어서, 상기 상부 전극 층, 상기 저항성 재료 층, 및 상기 하부 전극 층을 개별 RRAM 구조물들로 패터닝 및 에칭하는 단계를 더 포함하는 저항성 랜덤 액세스 메모리(RRAM) 구조물의 제조 방법.
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