TWI517468B - 電阻式隨機存取記憶胞及具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法 - Google Patents

電阻式隨機存取記憶胞及具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法 Download PDF

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Description

電阻式隨機存取記憶胞及具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法
本發明係關於半導體裝置，且特別是關於一種電阻式隨機存取記憶體(resistive random-access memory(RRAM)device)裝置之結構及其製造方法與佈局情形(layouts)。
於積體電路裝置(IC devices)中，電阻式隨機存取記憶體(resistive random access memory，RRAM)為次世代之非揮發性記憶體(non-volatile memory)裝置中之一種新興技術。電阻式隨機存取記憶體(RRAM)為包括採用電阻方式而非電荷方式以分別儲存單一位元之資料的數個電阻式隨機存取記憶胞之一陣列物。特別地，每一電阻式隨機存取記憶胞具有一電阻材料層(resistance material layer)，其電阻值可經過調整而表現出”0”或”1”之邏輯值(logic)。電阻式隨機存取記憶體裝置係採用通常為絕緣的但其可於施加足夠高之電壓後而生成(form)一絲狀物或一導電路徑而形成導電之一介電層之原則下操作。絲狀物或導電路徑的生成(forming)係為電阻式隨機存取記憶體之生成操作(forming operation)或生成製程(forming process)。前述之足夠高電壓為”生成”電壓(forming voltage)。 導電路徑的形成可源自於多種機制：包括了缺陷(defect)、金屬遷移(metal migration)及/或其他機制。可於電阻式隨機存取記憶裝置中使用多種之不同介電材料。一旦絲狀物或導電路徑形成之後，其可藉由施加特定電壓而被重置(reset，即被切斷(broken))，進而形成高電阻值，或被設定(set，即重組(reform))，進而形成低電阻值。目前存在有多種方案以形成電阻式隨機存取記憶胞的陣列物。舉例來說，一種交叉點結構(cross-point structure)包括了於每一記憶胞內字元線與位元線的交叉處之一電阻式隨機存取記憶體。近年來，則已見有於每一記憶胞內之搭配一電阻式隨機存取記憶體(RRAM)與一電晶體(transistor)(1T1R)之一種電晶體類型結構。
據此，需持續追求較佳之電阻式隨機存取記憶體結構與其製造方法。
依據一實施例，本發明提供了一種電阻式隨機存取記憶胞，包括：一電晶體，具有一閘極、一源極區及一汲極區；一底電極，鄰近該汲極區且與該閘極共平面；一電阻材料層，位於該底電極上；一頂電極，位於該電阻材料層上；以及一導電材料，連結該底電極與該汲極區。
依據另一實施例，本發明提供了一種具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，包括：於一半導體基板內形成複數個淺溝槽隔離區；沉積一閘極介電層；沉積一閘極材料於該閘極介電層上；圖案化該閘極介電層與該閘極材料，形成一電晶體閘極與一底電極，其中至少該底電極之 一部係設置於該些淺溝槽隔離區之一部上；形成鄰近該電晶體閘極之一源極區與一汲極區；沉積一第一介電材料層；沉積一頂電極材料層於該第一介電材料層上；圖案化該第一介電材料層與該頂電極，形成一電阻式隨機存取記憶體結構；沉積一介電材料層；以及形成穿透該層間介電層至該源極區之一位元線接觸物以及穿透該層間介電層而連結該底電極與該汲極區之一延伸接觸物。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧電阻式隨機存取記憶體結構
102‧‧‧基板
104‧‧‧底電極
104A‧‧‧底部
104B‧‧‧頂部
106‧‧‧電阻材料層
108‧‧‧上蓋層
110‧‧‧頂電極
200‧‧‧記憶胞
201‧‧‧電晶體部
202‧‧‧半導體基板
203‧‧‧電阻式隨機存取記憶體結構部
204‧‧‧淺溝槽隔離元件
207‧‧‧閘極
209‧‧‧源極區
211‧‧‧汲極區
213‧‧‧輕度摻雜汲極區
215、225‧‧‧間隔物
217‧‧‧通道區
219、223‧‧‧閘極介電層
221‧‧‧底電極
227‧‧‧電阻材料層
229‧‧‧頂電極
231‧‧‧導電材料/延伸接觸物
233‧‧‧源極區接觸物
235‧‧‧第一金屬層
237‧‧‧第一介層物層
239‧‧‧第二金屬層
241‧‧‧閘極接觸物
243‧‧‧主體接觸物
245‧‧‧源極線接觸物
247‧‧‧位元線接觸物
300‧‧‧記憶胞陣列物
301‧‧‧介層物
303‧‧‧閘極結構
305‧‧‧第一金屬層
307‧‧‧頂電極
309‧‧‧接觸物
311‧‧‧主動區
313‧‧‧第二金屬層
315‧‧‧頂電極接觸物
317‧‧‧字元線接觸物
319‧‧‧位元線
321‧‧‧延伸接觸物
325‧‧‧第一金屬層元件
327‧‧‧介層物
400‧‧‧記憶體裝置之製造方法
401、403、405、407、409、411、413、415、417、419、421、423、425‧‧‧操作
501‧‧‧基板
503‧‧‧淺溝槽隔離區
505‧‧‧主動區
507‧‧‧閘極介電層
509‧‧‧閘極材料
511‧‧‧底電極
513‧‧‧閘極介電層
515‧‧‧汲極區
517‧‧‧間隔物
519‧‧‧源極區
521‧‧‧自對準矽化物區
523‧‧‧記憶胞陣列物之一部
601‧‧‧第一介電材料層
603‧‧‧頂電極
801‧‧‧層間介電層
901‧‧‧位元線接觸物
903‧‧‧延伸接觸物
905‧‧‧字元線接觸物
907‧‧‧源極線接觸物
909‧‧‧介電層
911‧‧‧位元線
913‧‧‧源極線
1000‧‧‧後閘極記憶胞
1001‧‧‧電晶體閘極
1003‧‧‧底電極
1005‧‧‧源極區
1007‧‧‧汲極區
1009‧‧‧自對準矽化物
1011‧‧‧自對準矽化物
1013‧‧‧層間介電層
1015‧‧‧第一介電材料層
1017‧‧‧頂電極層
1019‧‧‧層間介電層
1021‧‧‧位元線接觸物
1023‧‧‧延伸接觸物
1025‧‧‧源極線接觸物
1027‧‧‧層間介電層
1029‧‧‧金屬線
1031‧‧‧金屬線
W1、W2、W3‧‧‧寬度
第1圖為一剖面圖，顯示了依據本發明之一實施例之一種電阻式隨機存取記憶體結構。
第2圖為一剖面圖，顯示了依據本發明多個實施例之一記憶胞。
第3圖為一佈局圖，顯示了依據本發明多個實施例中具有第2圖所示記憶胞之一記憶胞陣列之一部。
第4圖為一流程圖，顯示了依據本發明之多個實施例之一種記憶體裝置之製造方法。
第5A、5B、6A、6B、7A、7B、8A、8B、9A、9B圖為一系列剖面圖，顯示了依據本發明之多個實施例之經部分製作之一記憶胞。
第5C圖為一佈局圖，顯示了依據本發明之多個實施例之具 有如第5A、5B圖所示之經部分製作之記憶胞之一記憶胞陣列之一部。
第7C圖為一佈局圖，，顯示了依據本發明之多個實施例之具有如第7A、7B圖所示之經部分製作之記憶胞之一記憶胞陣列之一部。
第9C圖為一佈局圖，顯示了依據本發明之多個實施例之具有如第9A、9B圖所示之經部分製作之記憶胞之一記憶胞陣列之一部。
第10A-10E、11A-11E圖為一系列剖面圖，顯示了依據本發明之多個實施例之經部分製作之記憶胞。
可以理解的是，於下文中提供了用於形成不同實施例之不同構件之多個實施例與範例。下文中所敘述之構件與設置情形之特定範例僅用於簡述本發明之用。其僅作為範例之用而非用於限定本發明。此外，本發明可能於不同實施例中重複使用標號及/或文字。此重複情形係基於簡化與清楚之目的，而非顯示介於不同實施易及或所討論之形態中之相互關係。
再者，在此所使用之關於如”在...之下”、”在...之下方”、”較低”、”高於”、”上方的”及相似描述等空間相關描述係用於簡單描述圖式中之一元件或一構件與另一元件或構件之間的的關係。此些空間描述包括了裝置除了如圖所示方向以外中於使用或操作中之不同方向。舉例來說，當於圖式中之裝置倒置時，描述為”在...之下方”或”在....之下”之其他元件或構 件並成為了空間中”在...之上”之其他元件或構件。因此，如”在...下方”之範例描述可包括”在...之上”與”在...之下”等兩種空間情形。
如以下所述，如第1圖所示之一電阻式隨機存取記憶體(resistive random-access memory，RRAM)結構(下稱RRAM結構)100包括了位於兩電極之間的一電阻材料層(resistive material layer)。此RRAM結構100包括位於一基板102上之一底電極104、一電阻材料層106以及一頂電極110。此RRAM結構100可具有兩個或兩個以上之不同電阻值狀態。每一狀態分別代表了一不同數位化值(digital value)。此RRAM結構100可藉由於RRAM結構100處施加一特定電壓或電流而自一狀態切換至另一狀態。舉例來說，RRAM結構100具有相對高電阻值之一狀態，稱為高電阻態(high resistance state)，以及具有相對低電阻值之一狀態，稱為低電阻態(low resistance state)。RRAM結構100可藉由施加一特定電壓或電流而自高電阻態切換至低電阻態，或自低電阻態切換至高電阻態。
基板102可適用於半導體製程之一基板，例如矽基板。基板102可為一塊狀基板(bulk substrate)且可包括數個裝置及/或一隔離結構。第1圖繪示了具有一般長方形之基板102，以簡化圖式但非用以限定本發明。本發明中亦可使用具有其他形狀與尺寸之基板102。
於具有一電晶體以及一RRAM(即1T1R)之一記憶體位元胞中，底電極104係電性連結於一電晶體之一汲極電極。底電極104可包括金、鉑、釕、銥、鈦、鋁、銅、鉭、鎢、 銥-鉭合金或銦錫氧化物、或其之任一合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如為氮化坦、氮化鈦、氮化鈦鋁、鎢化鈦或其組合。底電極之厚度自其底部104A至頂部104B可介於約100-500奈米。於一實施例中，底電極包括了一氮化鉭層與一氮化鈦層。
電阻材料層106係形成於底電極104上且直接接觸了底電極104。電阻材料層106之厚度可介於約20-100奈米。電阻材料層可包括鎢、鉭、鈦、鎳、鈷、鉿、釕、鋯、鋅、鐵、錫、鋁、銅、銀、鉬、鉻之一或多個氧化物。於部分範例中，亦可包括矽以形成一複合材料。於部分實施例中，則可使用氧化鉿及/或氧化鋯。
頂電極110係形成於電阻材料層106或選擇性之上蓋層108之上。頂電極110可包括金、鉑、釕、銥、鈦、鋁、銅、鉭、鎢、銥-鉭合金或銦錫氧化物、或其之任一合金、氧化物、氮化物、氟化物、碳化物、硼化物或矽化物，例如為氮化坦、氮化鈦、氮化鈦鋁、鎢化鈦或其組合。頂電極110之厚度可介於約100-500奈米。
第2圖顯示了依據本發明之多個實施例之一記憶胞200之一剖面圖。記憶胞200包括一電晶體部201與一RRAM結構部203。電晶體部201包括了一閘極207、一源極區209、一汲極區211、一或多個輕度摻雜汲極(LDD)區213、以及位於閘極207下方之基板202內之一通道區217。閘極207可為包括一閘極介電層219與數個間隔物215之一多晶矽閘極(polysilicon gate)或一高介電常數介電金屬閘極(high-k metal gate)。閘極 207之導電部分可包括一或多個複合結構。於一實施例中，一多晶矽閘極207亦包括位於頂部之一自對準矽化物(self-aligned silicide)區。於另一實施例中，一高介電常數金屬閘極207則包括具有鋁、鈦、氮化鈦、氮化鉭、或其他適用於一金屬閘極中之已知金屬與化合物之一或多個之材料。
RRAM結構部203係鄰近於電晶體部201。如關於第1圖之討論情形中，RRAM結構部203包括了堆疊之一底電極、一電阻材料層與一頂電極。底電極221係寬於電阻材料層227與頂電極229。底電極221與閘堆疊物係設置於電晶體之汲極區211之相對側且底電極221係與閘堆疊物同時形成，RRAM結構部203亦包括對應於電晶體部201之閘堆疊物所含閘極介電層219與間隔物215之閘極介電層223與間隔物225。底電極221係至少部分地位於一淺溝槽隔離(STI)元件204之上。電阻材料層227與頂電極229係設置於底電極221之一部上並遠離電晶體之汲極區211。如第2圖所示，電阻材料層227與底電極229係設置於底電極之一中央剖面處，使得其兩側的部分未被佔據。底電極221上沒有設置電阻材料層227與頂電極229之一部係設置於鄰近於電晶體之汲極區211處。電阻材料層227與頂電極229之遠離電晶體之汲極區221的邊緣可對準於底電極221之遠端邊緣。
導電材料231則電性連結於底電極221與電晶體之汲極區211。此導電材料231可與連結於電晶體之源極區209的接觸物233同時形成。當與源極區接觸物233同時形成時，導電材料231係稱為一延伸接觸物(stretch contact)231。此延伸接觸 物231係由與源極區接觸物233之相同材料所形成，且於部分實施例中於其與上方之內連層之間並未存在有電性連結情形。第一金屬層235、第一介層物層237、與第二金屬層239係設置於源極區接觸物233之上。
記憶胞200係透過至少四個電性連結情形的控制以讀取(read)、寫入(write)、及生成(form)此記憶胞200。第2圖顯示了此四個電性連結情形，但此些實際元件於剖面圖中可能或不可能出現於同一剖面途中。此四個電性連結情形241、243、245與247係以虛線顯示。閘極接觸物241係連結於閘極導體且可用於控制閘極電壓，以允許電晶體之通道區217的導通。主體接觸物(body contact)243係連結半導體基板202，並可提供接地勢或用於偏壓電晶體之用。源極線接觸物245係連結頂電極229，以及位元線接觸物247係連結於源極區接觸物233。於特定實施例中，延伸接觸物係連結於金屬內連物且可於繞道(bypassing)此電晶體時使用此RRAM結構100。
於記憶胞的”生成(form)”操作中，一特定電壓則導通並跨越了介於底電極221與頂電極229之間的RRAM結構。此電壓的提供係自位元線接觸物247橫跨至源極線接觸物245而通過電晶體部201。此”生成”電壓通常為不同於讀取或寫入記憶胞之一電壓，且其通常具有一較高絕對值或具有一不同極性(polarity)。於一範例中，此電壓差異可為3伏特或更大，或約為5伏特。於”生成”操作時，可藉由主體接觸物243以提供一偏壓。於部分實施例中，於繞道電晶體時，可透過延伸接觸物231以提供此”生成”電壓。
於”生成”操作之後，可形成橫跨電阻材料層227之一或多個絲狀導電物(filament conductors)。此時跨越電阻材料層227之電阻值係處於低電阻值狀態，當電晶體部201被選擇時便可為高電流所通過。於寫入(write)操作中，可藉由通過不同於形成電壓之一電壓以切斷(break)此一或多個絲狀導電物。於部分實施例中，相較於”生成”電壓，”寫入”電壓可具有一不同極性。於一範例中，此些電壓值差異可約為1伏特。於停止導通此一或多個絲狀導電物後，跨越電阻材料層227之電阻值係處於高電阻值，而當電晶體201被選擇時，僅低電流或沒有電流可通過之。於一後續”寫入(write)”操作中，可施加少於”形成”電壓之另一不同電壓以重新導通此些絲狀導電物。藉由改變此些絲狀導電物，於電源移除後並不會改變儲存於記憶胞內之此些高電阻值或低電阻值。此些高電壓值或低電壓值可分別讀取為”0”或”1”。
於”讀取(read)”操作中，可施加跨越RRAM結構之一”讀取”電壓。於部分範例中，此”讀取”電壓可介於約0.3-0.5伏特。此讀取電壓可遠小於”寫入”電壓，以避免將記憶胞誤寫成為不同之數值。
如第2圖所示之RRAM胞200之一記憶胞通常係設置成為一邏輯裝置內之數個記憶胞之一陣列物。記憶胞陣列物可依照位元線與字元線而排列。位元線接觸物247係連結於記憶胞陣列物之位元線，而閘極接觸物241係連結於記憶胞陣列物之字元線。第3圖為一佈局圖，顯示了採用第2圖之記憶胞200之一記憶胞陣列之一部。沿第3圖內記憶胞200之線段A-A’之剖 面圖則可對應於第2圖所示之剖面圖。
此佈局圖包括了採用不同邊界與陰影方式以分辨其組成情形。當於佈局中之形狀的重疊情形中，將顯示位於上方與位於下方的邊界與圖示而不顯示其重疊順序。此些剖面圖可用於辨別不同構件之間的垂直位置。部分形狀係用於具有不同功能之不同構件。舉例來說，顯示為一接觸物之一形狀可用於多個構件之內，以接觸記憶胞之不同部以及連結記憶胞陣列物之不同部。於此處亦提供了此些形狀之標號。圖示301係對應於介層物。圖示305對應於第一金屬層M1，而圖示313對應於第二金屬層M2。介層物301通常應用於介於金屬層之間處，例如位於第一金屬層M1與第二金屬層M2之間。圖示303係對應於一閘極結構，其可為多晶矽閘極堆疊物或高介電常數金屬閘極堆疊物。圖示307係對應於RRAM結構之頂電極。圖示309係為接觸記憶胞之不同部以及選擇地連結於記憶胞陣列物之不同部分之一接觸物。圖示311則定義出記憶胞內之電晶體的主動區。
第3圖內記憶胞陣列物300之部分則包括了依照3X3陣列排列之九個記憶胞200。每一記憶胞200包括一電晶體201與一RRAM結構203。位於行方向上之此些記憶胞200共用了一閘極結構303，其具有位於閘極結構303之一端之一共同字元線接觸物317。位於行方向上之此些記憶胞200亦共用了RRAM結構之頂電極307，其具有位於頂電極307之一端的一頂電極接觸物315。於列方向上之記憶胞200則共用了位於第二金屬層313之位元線319。記憶胞陣列物300包括了位於四個不同類型 之位置處之接觸物309。於各記憶胞200內，一接觸物209係做為介於底電極與電晶體之汲極區之間的延伸接觸物321，但其並不連結於位於延伸接觸物321之上的金屬層。於各記憶胞200內，接觸物309係接觸電晶體201之源極區並透過第一金屬層(M1)元件325與介層物327而連結位於第二金屬層313之位元線319。此些記憶胞200之每一行而言，接觸物309係用於連結閘極結構303與字元線接觸物317，而接觸物309係用於連結頂電極307與頂電極接觸物315。
第4圖為一流程圖，顯示了依據本發明之多個實施例之一種記憶體裝置之製造方法400。第4圖所示之製造方法400適用於不同類型之電晶體(例如多晶矽閘極與高介電常數金屬閘極)以及製程(例如先閘極或後閘極等製程)。製造方法400之多個操作將藉由如第5A-9A圖、第5B-9B圖以及佈局圖5C、7C、9C等圖討論。部分之其他實施例則將藉由如第10A-10E圖及第11A-11E圖之相關實施例進行討論。
於製造方法400之操作401中，於一基板內形成數個淺溝槽隔離區。此基板可為一半導體基板。此半導體基板可為一矽基板。或者，此基板可包括另一元素態半導體，例如為鍺；包括碳化矽之一化合物半導體；包括矽鍺一合金半導體；或其組合。於部分實施例中，此基板係為一絕緣層上覆矽(SOI)基板。此基板可包括數個摻雜區，例如為p井區與n井區。於本發明中，晶圓係作為一工件(workpiece)之用，而其包括了半導體基板以及形成於半導體基板之內或之上且與相附著之多個構件。此晶圓可位於多個製造階段中並經過了互補型金氧半導 體(CMOS)製程的處理。此些淺溝槽隔離區的形成可藉由移除部分之半導體基板以形成數個溝槽於半導體基板內並於溝槽內填入介電材料。此介電材料可為氧化矽、氮化矽、氮氧化矽、碳摻雜氧化矽或氮化矽，或其他已知之淺溝槽隔離材料。此些淺溝槽隔離區分隔了此些電晶體彼此之間的主動區並提供了形成於基板內之半導體元件的隔離情形。
於操作403中，沉積一閘極介電層於具有數個淺溝槽隔離區以及主動區之晶圓上。閘極介電層可為氧化矽，例如為熱成長之氧化矽，或高介電常數介電材料，例如為金屬氧化物。高介電常數介電材料之例如為二氧化鉿、氧化鉭、氧化鋁、二氧化鈦、氮化鈦、二氧化鋯、氧化錫或二氧化錫。閘極介電層可藉由一化學氣相沉積(CVD)製程所沉積，其包括了化學氣相沉積製程之眾多變化情形，例如為原子層沉積(ALD)、電漿加強型化學氣相沉積(PECVD)、高密度電漿加強型化學氣相沉積(HDPCVD)，或閘極介電層可採用如熱氧化製程之方法而成長於晶圓之上。
於操作405中，可沉積或形成閘極材料(gate material)於閘極介電層上。依據多個實施例，閘極材料可為多晶矽(polysilicon)。多晶矽係沉積於閘極介電層上以形成一閘極堆疊物(gate stack)。於操作407中，圖案化此閘極介電層與閘極材料以形成一電晶體閘極以及一底電極。電晶體閘極以及底電極之圖案化的施行係藉由採用具有電晶體閘極與底電極圖案之一光罩。因此，於此操作中，相較於一般邏輯製程，不需要使用額外之光罩使用。電晶體閘極與底電極的圖案化包括 沉積一阻劑於晶圓上、暴露阻劑之一部於穿透光罩之光線射線下、以及顯影阻劑以移除一部分的阻劑。接著於圖案化中使用阻劑之剩餘部分做為蝕刻罩幕，以移除閘極材料與閘極介電層的不要部分。
第5A、5B、5C圖顯示了於操作401至407後之經部分製作之記憶胞的剖面圖及上視圖。第5A圖為沿第5C圖內線段A-A’之一剖面圖。第5B圖為沿第5C圖內線段B-B’之一剖面圖。第5A圖顯示了具有一淺溝槽隔離區503與一主動區505之一基板501。電晶體閘極包括了分別於操作403與405中沉積之閘極介電層507與閘極材料509。底電極511至少部分地位於淺溝槽隔離區503上且完全地位於閘極介電層513上而跨越汲極區515與電晶體閘極相對。汲極區515可對準於環繞閘極電晶體之與底電極511之間隔物517。源極區519亦可同樣地對準之。於部分實施例中，淺摻雜汲極區(LDD區，未顯示)可形成並至少部分地位於閘極間隔物517下方。顯示於第5A圖中之自對準矽化物(salicide)區521係位於底電極511、電晶體閘極之閘極材料509、汲極區515與源極區519上。
於第5B圖之線段B-B’之剖面圖式中，基板501顯示為僅具有位於底電極511下方之一淺溝槽隔離區502。閘極介電層513係設置於底電極511與基板501之間。間隔物517則環繞了如第5A圖與第5B圖所示之底電極511。
第5C圖為一記憶胞陣列物之一部523之一上視圖，例如為第3圖內之記憶胞陣列物300。第5C顯示了對應於第5A圖與第5B圖之剖面圖之數個線段A-A’與B-B’。此些線段亦 用於後續之剖面圖中，以顯示此記憶胞於製造過程中之不同階段。
請再次參照第4圖，於操作409中，佈植鄰近於電晶體閘極之半導體基板的多個區域，以定義出多個佈植區域(implanted regions)。此些佈植區域包括了一源極區與一汲極區，且可包括如輕度摻雜汲極(LDD)區之數個輕度摻雜區以及數個重度摻雜區。此些摻雜區可對準於電晶體閘極與環繞電晶體閘極之間隔物。於部分實施例中，佈植形成對準並環繞電晶體閘極之一輕度摻雜汲極(LDD)區。接著沉積環繞電晶體閘極之一間隔物。接著採用額外佈植以形成了對準於間隔物之源極區與汲極區。可使用一或多個間隔物，以定義出具有不同尺寸之佈植區。藉由改變佈植能量與佈植劑量，可形成具有高度摻雜或輕度摻雜之淺或深的佈植區。於一範例中，鄰近於源極區與汲極區之一頂部之晶圓表面處形成極為淺之一重度摻雜區。藉由採用如電晶體閘極與間隔物多個構件之對準佈植情形，於操作409中並沒有使用光罩。
於操作411中，於至少源極區與汲極區之一上形成自對準矽化物(salicide)。自對準矽化物為藉由反應薄金屬膜層與矽、回火及/或蝕刻製程所形成之自我對準之矽化物(self-aligned silicide)。此自對準矽化製程起始於沉積一過渡金屬層位於整個經形成與圖案化之半導體裝置上(例如電晶體)。接著加熱晶圓，使得過渡金屬與半導體裝置之主動區(例如源極、汲極等)之露出的矽進行反應，以形成低電阻值之過渡金屬矽化物。此過渡金屬並不會與出現於晶圓上之二氧化矽或氮 化矽絕緣物反應。於此反應之後，藉由化學蝕刻以移除任何之殘留過渡金屬，僅於裝置之主動區上留下矽化物之接觸物。
於操作413中，移除電晶體閘極內之閘極材料且採用一或多個閘極材料以取代之。此選擇性之操作413係用於採用”後閘極(gate last)”製程所形成之電晶體，且於下文中將參考第10A-10E圖以及第11A-11E圖以討論本發明相關之後閘極製程。當閘極材料於操作413中被取代時，此自對準矽化物係形成於殘留有矽之源極區與汲極區上而沒有形成於電晶體閘極上。當閘極材料並未於操作413中被取代時，可於閘極、源極區與汲極區之上形成自對準矽化物。
請再次參照第4圖，於操作415中，沉積一第一介電材料層。此第一介電材料層為電阻式隨機存取記憶體(RRAM)之電阻材料層。於部分實施例中，此第一介電材料層為一金屬氧化物，其可為氧化鉿、氧化鋯、氧化鋁、氧化鎳、氧化鉭、氧化鈦或其他適用於電阻材料層之已知氧化物。此金屬氧化物可具有非化學計量比之氧氣與金屬比例。依照所使用之沉積方法，可調整氧氣與金屬比例以及其他製程條件以達到特定之電阻材料層特性。舉例來說，某一組條件可導致低”生成”電壓，而另一組條件可導致低”讀取”電壓。可沉積此金屬氧化物。於部分實施例中，金屬氧化物可為過渡金屬氧化物。於其他實施例中，電阻材料層可為金屬之氮氧化物(metal oxynitride)。
第一介電材料層可藉由如具有包括金屬與氧氣之前驅物之原子層沉積之一適當技術所形成。亦可使用其他之化學氣相沉積(CVD)技術。於另一範例中，第一介電材料層可由 物理氣相沉積(PVD)所形成，例如為採用金屬靶材及具有氧氣及非必須之氮氣等氣體供應之物理氣相沉積腔體內之濺鍍製程。於又一實施例中，第一介電材料層可採用一電子束沉積製程所形成。第一介電材料層可具有介於約20-200埃之一厚度。
於操作417中，沉積一頂電極於第一介電材料層上。此頂電極可為金屬、金屬氮化物、經摻雜多晶矽或其他適當之導電材料。舉例來說，頂電極可為氮化鉭、氮化鈦、或鉑。頂電極可由物理氣相沈積(PVD)、包括原子層沈積(ALD)之化學氣相沈積(CVD)或其他之適當技術所形成，且具有介於約100-2000埃之一厚度。或者，頂電極可包括其他之適當導電材料，以電性連結於此裝置與內連結構之用於電性繞線之其他部份。
第6A、6B圖顯示了於操作415與417後之經部分製作之記憶胞之剖面圖。第6A圖為對應於第5C圖內線段A-A’之剖面圖。第6B圖為對應於第5C圖內線段B-B’之剖面圖。第6A圖與第6B圖顯示了順應地沉積於電晶體閘極之閘極材料509與間隔物517上以及於底電極511與間隔物517上之第一介電材料層601。頂電極603亦順應地沉積並位於第一介電材料層601上。
請參照第4圖，於操作419中，圖案化與蝕刻此第一介電材料層與頂電極之材料以形成一電阻式隨機存取記憶體(RRAM)結構。此圖案化包括了一微影操作，其包括了沉積阻劑、藉由曝露阻劑於一射線中以形成一圖案、以及顯影阻劑以形成一阻劑圖案。接著使用此阻劑圖案作為一蝕刻罩幕，以保護RRAM結構之特定部分。在此操作中所使用之光罩為不適 用於傳統CMOS製程中之一光罩。於其他操作中使用之光罩則已包括了用於傳統CMOS製程中之操作，因此本發明之埋設型RRAM的製作相較於傳統CMOS製程僅需要多使用一道光罩，以及相較於使用形成於電晶體上之RRAM堆疊物之其他RRAM製程少使用了至少兩道光罩。如第7A圖內線段A-A’所示情形，自主動區完全移除第一介電材料層601與頂電極603，以及自底電極511處移除部分之第一介電材料層601與頂電極603。於如第7B圖內線段B-B’之所示情形，則並未移除第一介電材料層601與頂電極603。如第7C圖所示，藉由第一介電材料層601與頂電極603的去除，因而形成了橫跨數個平行於電晶體閘極之閘極材料509之數個底電極之第一介電材料層601與頂電極603之一條狀物。
請再次參照第4圖，於操作421中，沉積一層間介電層(ILD)於晶圓上。第8A圖為對應於第7C圖內線段A-A’之一剖面圖。第8B圖為對應於第7C圖內線段B-B’之一剖面圖沿。第8A圖與第8B圖顯示了位於電晶體與RRAM上之層間介電層801。此層間介電層可為採用化學氣相沉積(CVD)所沉積之氧化矽、氮氧化矽、氮化矽、碳摻雜氮化矽或碳摻雜氧化矽。
接著，於操作423中，於記憶胞內形成一位元線接觸物(bit line contact)與一延伸接觸物(stretch contact)。於操作425中，於記憶胞陣列物內形成源極線接觸物(source line contact)與字元線接觸物(word line contact)。於部分實施例中，係同時施行操作423與操作425。第9C圖顯示了位於記憶胞內之位元線接觸物901與延伸接觸物903、以及位於記憶胞陣列 物內之字元線接觸物905與源極線接觸物907的佈局情形。第9A圖包括了位元線接觸物901與延伸接觸物903。位元線接觸物901接觸了電晶體之源極區519。而延伸接觸物903電性連結了底電極511與汲極區515。延伸接觸物903亦藉由層間介電層515而與其他RRAM堆疊物相分隔。於第9B圖中，所顯示之源極線接觸物907係位於頂電極603上。第9C圖之字元線接觸物905並未顯示於第9A圖與第9B圖之剖面情形中。此些接觸物係藉由於阻劑中圖案化形成一開口、蝕刻形成位於層間介電層801中之一接觸孔、以及於接觸孔內填入一或多個接觸材料而形成。於部分實施例中，操作423與425係採用一光罩以形成位於層間介電層801內之用於形成接觸物901、903、905、907的所有接觸孔。
於操作423與425中，於記憶胞陣列物上形成數個金屬層以及額外之內連物。舉例來說，沈積一介電層909於層間介電層801與接觸物901、903、905、907上。於介電層909內形成溝槽並填入之，以形成位元線911、源極線913與字元線(未顯示)。
第9C圖顯示了一RRAM記憶胞陣列物之一部。如先前討論，頂電極603與電晶體閘極509係互相平行。頂電極603具有一寬度W1；電晶體閘極509具有一寬度W2；以及底電極511具有一寬度W3。依據多個實施例，底電極之寬度W3係大於頂電極之寬度W1，以具有用於延伸接觸物903之足夠空間，以電性連結於底電極511而不會接觸到頂電極或電阻材料層。於部分實施例中，頂電極之寬度W1約相同於電晶體閘極之寬度 W2。此些多個寬度係最小化以於符合設計準則下最大化矽的使用。因此，頂電極與電阻材料層可不位於如第9A圖所示之底電極的中央部。於部分實施例中，面對電晶體之頂電極、電阻材料層與底電極之可經過對準。
於其他實施例中，電晶體係藉由後閘極(gate last)製程所形成。於此後閘極製程中，於電晶體製作中採用暫時性的多晶矽閘極，且及稍後被移除。接著沉積一金屬閘極。而位於底電極上之閘極材料則未被取代。第10A-10E與第11A-11E圖顯示了採用後閘極製程所形成電晶體之一記憶胞與一陣列物之剖面圖。第10A-10E與第11A-11E圖係配合第4圖之製造方法400之多個操作進行討論，但僅於此處討論其不同於第5A-9C圖所示之先閘極(gate first)製程之部分。第10A-10E圖為剖面圖對應於線段A-A’之剖面圖，而第11A-11E圖為對應於線段B-B’之剖面圖。
第10A圖顯示了於操作401、403、405、407、409、411、413後之沿線段A-A’之”後閘極”記憶胞1000。此些操作可依照不同順序而施行。於部分實施例中，層間介電層之沉積於早於取代閘極材料之操作413而實施。於第10A圖中，電晶體閘極1001與底電極1003內之閘極材料已被取代。且僅源極區1005與汲極區1007分別包括了自對準矽化物1011與1009。當閘極材料被取代時，此些位於閘極材料上自對準矽化物則被移除。層間介電層1013之平坦層則設置於閘極結構與底電極結構之間。第11A圖顯示了對應於第10A圖之線段B-B’之後閘極記憶胞1000。底電極1003為共平面之層間介電層1013所環繞。
請再次參照第4圖，於操作415與417中，沉積第一介電材料層與頂電極層。第10B圖與第11圖顯示了位於電晶體閘極、底電極與層間介電層1013上之第一介電材料層1015與頂電極層1017。相對於如第6A圖與第6B圖所示情形中第一介電材料層與頂電極層之順應外型，在此此些膜層則設置於平坦化之表面上。其結果為，由於無須順應構件外型，因此厚度軍原度較易達成，且沉積製程之裕度可較大。
於操作419中，圖案化第一介電材料層與頂電極層以形成RRAM結構。第10C圖與第11C圖顯示了於操作419後之經部分製造之記憶胞的不同剖面。第10C圖非常相似於第7A圖，除了於電晶體閘極與底電極之間以及位於第一介電材料層1015下出現了層間介電層1013。第11C圖與第11B圖之剖面圖則為相同而沒有改變。
於操作421中，沈積一層間介電層1019於RRAM結構上，此層間介電層1019與電晶體閘極則如第10D圖與第11D圖所示。層間介電層1019可與層間介電層1013具有相同材料或不同之材料。
於操作423與425中，形成穿透層間介電層1019至電晶體與RRAM結構處之多個接觸物。如第10E圖與第11E圖所示，形成至源極區1005一位元線接觸物1021、形成連結底電極1013與汲極區1007之一延伸接觸物1023、以及形成至頂電極1017之源極線接觸物1025係形成。形成額外之層間介電層1027與金屬線1029與1031以作為位於接觸物之上之第一金屬層(M1)。
依據一目的，本發明提供了一種電阻式隨機存取記憶胞，包括：一電晶體，具有一閘極、一源極區及一汲極區；一底電極，鄰近該汲極區且與該閘極共平面；一電阻材料層，位於該底電極上；一頂電極，位於該電阻材料層上；以及一導電材料，連結該底電極與該汲極區。
依據另一目的，本發明提供了一種電阻式隨機存取記憶胞陣列物。此電阻式隨機存取記憶胞陣列物包括複數個電阻式隨機存取記憶胞，其分成數個字元線組與數個位元線組之型態而設置。於一字元線組內之此些電阻式隨機存取記憶胞共享了一字元線接觸物與一位元線接觸物。於位元線組內之此些電阻式隨機存取記憶胞則共享了一位元線接觸物。於記憶胞陣列物中之每一記憶胞可採用字元線與位元線而單獨地操作。
於又一目的中，本發明提供了一種具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，包括：於一半導體基板內形成複數個淺溝槽隔離區；沉積一閘極介電層；沉積一閘極材料於該閘極介電層上；圖案化該閘極介電層與該閘極材料，形成一電晶體閘極與一底電極，其中至少該底電極之一部係設置於該些淺溝槽隔離區之一部上；形成鄰近該電晶體閘極之一源極區與一汲極區；沉積一第一介電材料層；沉積一頂電極材料層於該第一介電材料層上；圖案化該第一介電材料層與該頂電極，形成一電阻式隨機存取記憶體結構；沉積一介電材料層；以及形成穿透該層間介電層至該源極區之一位元線接觸物以及穿透該層間介電層而連結該底電極與該汲極區之一延伸接觸物。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧記憶胞
201‧‧‧電晶體部
202‧‧‧半導體基板
203‧‧‧電阻式隨機存取記憶體結構部
204‧‧‧淺溝槽隔離元件
207‧‧‧閘極
209‧‧‧源極區
211‧‧‧汲極區
213‧‧‧輕度摻雜汲極區
215、225‧‧‧間隔物
217‧‧‧通道區
219、223‧‧‧閘極介電層
221‧‧‧底電極
227‧‧‧電阻材料層
229‧‧‧頂電極
231‧‧‧延伸接觸物
233‧‧‧源極區接觸物
235‧‧‧第一金屬層
237‧‧‧第一介層物層
239‧‧‧第二金屬層
241‧‧‧閘極接觸物
243‧‧‧主體接觸物
245‧‧‧源極線接觸物
247‧‧‧位元線接觸物

Claims (10)

  1. 一種電阻式隨機存取記憶胞，包括：一電晶體，具有一閘極、一源極區及一汲極區；一底電極，鄰近該汲極區且與該閘極共平面；一電阻材料層，位於該底電極上；一頂電極，位於該電阻材料層上；以及一導電材料，連結該底電極與該汲極區。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶胞，其中該導電材料為一延伸接觸物，該延伸接觸物並不連結於該電阻式隨機存取記憶胞上方之複數個金屬層。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶胞，更包括一位元線接觸物，位於該源極區與一第一金屬層之間，其中該位元線接觸物與該延伸接觸物包括相同之材料與厚度。
  4. 如申請專利範圍第1項所述之電阻式隨機存取記憶胞，其中該底電極與該閘極包括相同材料與厚度。
  5. 一種具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，包括：於一半導體基板內形成複數個淺溝槽隔離區；沉積一閘極介電層；沉積一閘極材料於該閘極介電層上；圖案化該閘極介電層與該閘極材料，形成一電晶體閘極與一底電極，其中至少該底電極之一部係設置於該些淺溝槽隔離區之一部上； 形成鄰近該電晶體閘極之一源極區與一汲極區；沉積一第一介電材料層；沉積一頂電極材料層於該第一介電材料層上；圖案化該第一介電材料層與該頂電極，形成一電阻式隨機存取記憶體結構；沉積一層間介電層；以及形成穿透該層間介電層至該源極區之一位元線接觸物以及穿透該層間介電層而連結該底電極與該汲極區之一延伸接觸物。
  6. 如申請專利範圍第5項所述之具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，更包括移除位於該電晶體閘極內之該閘極材料以及沉積一或多個之不同閘極材料。
  7. 如申請專利範圍第5項所述之具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，更包括形成自對準矽化物於至少該源極區與該汲極區之上。
  8. 如申請專利範圍第5項所述之具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，於佈植該半導體基板之數個區域之操作中，更包括沉積一間隔物，環繞該電晶體閘極與該底電極。
  9. 如申請專利範圍第5項所述之具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，更包括形成至該頂電極之一源極線接觸物，以及至該電晶體閘極之一字元線接觸物。
  10. 如申請專利範圍第5項所述之具有埋入型電阻式隨機存取記憶胞之邏輯裝置之製造方法，其中該邏輯裝置之製作較 不具有電阻式隨機存取記憶胞之一邏輯裝置的製作多使用了一道光罩。
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