CN109698213A - 半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制作方法，该半导体结构包含有一鳍状晶体管，位于一基底上，该鳍状晶体管包含有一栅极结构跨越于一鳍状结构上，以及至少一源/漏极区，以及一电阻式随机存取存储器(RRAM)，包含一下电极、一电阻转换层与一上电极依序位于该源/漏极区上并电连接于该鳍状晶体管。

Description

半导体结构及其制作方法
技术领域
本发明涉及一半导体元件，特别是涉及一种包含鳍状晶体管与一电阻式随机存取存储器的结构及其制作方法。
背景技术
电阻式随机存取存储器(Resistive random access memory,RRAM)具有简单结构、低工作电压、高运作速度、良好耐久性且与CMOS制作工艺相容等优点。RRAM是可替代传统的闪存存储器的最有前景的替代物，以达到缩小元件尺寸目的。RRAM正在诸如光盘和非挥发性存储器阵列的各种元件中被广泛应用。
RRAM单元将数据存储在能够被引发相变的材料层内。在所有或部分的层内，材料可以引发相变，并在高电阻状态和低电阻状态之间互相切换。不同的电阻状态被侦测后，可以表示为"0"或"1"。在典型的RRAM单元中，数据存储层包括非晶金属氧化物，在施加足够的电压后，电压可形成跨越过数据存储层的金属桥，也就形成低电阻状态。接着，可以通过施加高电流密度的脉冲或以其他方式，以分解或融化所有或部分的金属结构，使金属桥断裂，并且恢复高电阻状态。然后当数据存储层迅速冷却后，将再次从高电阻状态转变成低电阻状态。
发明内容
本发明提供一种半导体结构，包含有一鳍状晶体管，位于一基底上，该鳍状晶体管包含有一栅极结构跨越于一鳍状结构上，以及至少一源/漏极区，以及一电阻式随机存取存储器(RRAM)，包含一下电极、一电阻转换层与一上电极依序位于该源/漏极区上并电连接于该鳍状晶体管。
本发明的特点在于，将鳍状晶体管(finFET)与电阻式随机存取存储器(RRAM)相互组合，尤其是将RRAM直接制作在鳍状晶体管的鳍状结构或外延层上，与鳍状晶体管的源/漏极区电连接。由于鳍状晶体管具有立体结构，因此结合RRAM，可以缩减整体元件的尺寸。
附图说明
图1为本发明一优选实施例制作的半导体结构示意图；
图2为图1中沿着剖面线A-A’所得的剖视图；
图3为本发明第二优选实施例的半导体结构的剖视图；
图4与图5为本发明第三优选实施例的半导体结构的剖视图；
图6为本发明第四优选实施例的半导体结构的剖视图；
图7为本发明第一优选实施例的半导体结构连接一条状接触的示意图。
主要元件符号说明
1 鳍状晶体管
10 基底
10a 表面
12 鳍状结构
14 绝缘层
16 栅极结构
18 栅极介电层
20 栅极导电层
22 帽盖层
24 源/漏极区
24a 顶面
30 电阻式随机存取存储器
30’ 电阻式随机存取存储器
32 下电极层
32’ 下电极层
34 可变电阻层
34’ 可变电阻层
36 上电极层
36’ 上电极层
40 外延层
40a 上斜面
40b 下斜面
50 介电层
52 接触洞
62 条状接触结构
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1与图2，图1绘示根据本发明一优选实施例制作的半导体结构示意图，图2则绘示图1中沿着剖面线A-A’所得的剖视图。如图1所示，首先，提供一基底10，基底10上设置有多个鳍状结构12。基底10的表面10a可具有一预定晶面，且鳍状结构12的长轴轴向平行于一晶向。举例来说，对于一块硅基底而言，上述预定晶面可以是[100]晶面，且鳍状结构12可沿着[110]晶向延伸，但晶面与晶向不限于此。除了块硅基底之外，上述基底10也可例如是一含硅基底、一三五族半导体覆硅基底(例如GaAs-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或硅覆绝缘(silicon-on-insulator,SOI)基底、氧化硅基底(silicon dioxide)、铝化硅基底(aluminum oxide),蓝宝石基底(sapphire)、含锗(germanium)基底或是硅锗合金基底(alloy of silicon and germanium)等半导体基底。
详细来说，鳍状结构12的制备方法可包括下列步骤，但不以此为限。举例来说，首先提供一块状基底(未绘示)，并在其上形成硬掩模层(未绘示)。接着利用光刻以及蚀刻制作工艺，将硬掩模层图案化，以定义出后续欲对应形成的鳍状结构12的位置。接着，进行一蚀刻制作工艺，将定义于硬掩模层内的图案转移至块状基底中，而形成所需的鳍状结构12。最后选择性地去除硬掩模层，便可获得如图1所示的结构。在此情况下，鳍状结构12可视为延伸出自基底10的一表面10a，且彼此间具有相同的成分组成，例如单晶硅。另一方面，当基底并非选自上述块状基底，而是选自于三五族半导体覆硅基底时，则鳍状结构的主要组成会与此基底的三五族半导体组成相同。
本实施例中，在鳍状结构12旁形成有一绝缘层14，以电性隔离不同的鳍状结构12，绝缘层14例如为一浅沟槽绝缘(shallow trench isolation,STI)结构，其可通过一浅沟槽绝缘制作工艺而制得。由于其详细形成方法为本领域技术人员所熟知，故不再赘述，但本发明不以此为限。
接着，形成一栅极结构16于基底10上，横跨鳍状结构12，且部分覆盖鳍状结构12。形成栅极结构16的方法可能包含以下步骤：首先，依序形成一栅极介电材料层(图未示)、一栅极导电材料层(图未示)以及一帽盖材料层(图未示)，然后，以一图案化光阻或是一图案化掩模为保护，进行一蚀刻步骤，图案化上述的栅极介电层、栅极材料层以及帽盖材料层，以形成栅极结构16。其中，栅极结构16包含有一栅极介电层18、一栅极导电层20以及一帽盖层22，之后将上述的图案化光阻或是图案化掩模移除。其中，栅极介电层18的材料可以包括氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)，或包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。栅极导电层20的材料可以包括未掺杂的多晶硅、重掺杂的多晶硅、或是单层或多层金属层，金属层例如功函数金属层，阻挡层和低电阻金属层等。帽盖层22可包括单层结构或多层的介电材料，例如氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)，氮氧化硅(SiON)或者其组合。此外，本发明可能还包含有间隙壁(spacer，图未示)位于栅极结构两侧，为了附图简洁，间隙壁并未绘示于图1中。
在本实施例中，栅极结构16中的栅极介电层18材质为氧化硅，栅极导电层20材质为掺杂多晶硅，而帽盖层22材质为氮化硅层和氧化硅层的层叠结构，但不限于此。本发明还可能使用其余不同种金属栅极制作工艺，例如栅极优先制作工艺(gate-first process)，高介电常数优先制作工艺(high-k first process)与后栅极制作工艺(gate-lastprocess)的整合等等。此外，目前的栅极结构16材质为多晶硅，也可通过后续的取代金属栅极制作工艺(replacement metal gate,RMG)，将多晶硅层取代为金属层。
此外，在未被栅极结构16覆盖的鳍状结构12中，以离子掺杂等方式形成源/漏极区24，或者是在其他实施例中，先移除部分的鳍状结构12后，再以外延制作工艺等方式形成外延层(图未示)作为鳍状晶体管的源/漏极区。本实施例中，直接掺杂离子至部分的鳍状结构12中，因此鳍状结构12的源/漏极区24具有平坦的顶面24a。上述鳍状结构12、栅极结构16以及源/漏极区24共同组成一鳍状晶体管1。
本发明的特点在于，如图1与图2所示，形成一电阻式随机存取存储器(Resistiverandom access memory,RRAM)30与鳍状晶体管1的源/漏极区24电连接，由于鳍状晶体管1为立体结构，将RRAM与鳍状晶体管结合，可达到缩减元件面积的目的。在本发明的第一实施例中，RRAM 30包含有一下电极层32、一可变电阻层34以及一上电极层36。其中下电极层32以及上电极层36材质例如为氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)等。在一些实施例中，下电极层32或上电极层36为掺杂的多晶硅，例如为P+掺杂的多晶硅或N+掺杂的多晶硅。此外，下电极层32与上电极层36的材质可以相同或不同，本发明不限于此。至于可变电阻层34的材质是过渡金属氧化物。可以适用于可变电阻层34的材料例如包括氧化钛(TiO)、氧化镍(NiO)、氧化钨(WO3)、氧化锆(ZrO)、氧化铜(CuO)、氧化铪(HfO)、氧化钽(TaO)、氧化锌(ZnO)、氧化铝(Al2O3)、氧化钼(MoO)等，但不限于此。在大多数实施例中，可变电阻层34的厚度在从20埃(angstroms)至100埃的范围内。在一些实施例中，可变电阻层34的厚度在从30埃至70埃的范围内，例如50埃。值得注意的是，此处可变电阻层34的材质可以与上述栅极结构16中的栅极介电层18相同，也就是说在制作过程中，栅极介电层18与可变电阻层34可以同时制作，以节省制作工艺步骤。但本发明不限于此。
另外，在一些实施例中，由于源/漏极区24本身可导电，因此可用源/漏极区24代替RRAM 30的下电极。换句话说，RRAM 30的下电极层32可以被省略，也属于本发明的涵盖范围内。
下文将针对本发明的半导体结构及其制作方法的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参考图3，其绘示本发明第二优选实施例的半导体结构的剖视图。本实施例中同样形成有鳍状晶体管与RRAM。与上述实施例不同之处在于，本实施例中将部分的鳍状结构以外延层取代，作为鳍状晶体管的源/漏极区。更详细而言，如图2所示，可于栅极结构完成后，移除部分未被栅极结构覆盖的鳍状结构，形成凹槽于栅极结构两侧，再进行一外延制作工艺，在凹槽中形成一外延层40。根据不同实施例，外延层40可包含一硅锗外延层，而适用于一PMOS晶体管，或者外延层40可包含一硅碳外延层，而适用于一NMOS晶体管。接着再进行一离子注入制作工艺以植入适当的掺质，或者于进行外延制作工艺时，同时掺杂适当的掺质，如此，外延层40便可用以作为一源/漏极区。在形成外延层40之后，可选择性再进行一金属硅化物制作工艺(未绘示)，以在源/漏极中形成金属硅化物，其中金属硅化物制作工艺可包含前清洗制作工艺、金属沉积制作工艺、退火制作工艺、选择性蚀刻制作工艺及测试制作工艺等。
外延层40会沿着晶格面生长，可能具有一多角形剖面结构。举例来说，本实施例中的外延层40包含有一上斜面40a与下斜面40b，其中上斜面40a位于[111]平面上，下斜面40b也位于[111]平面上。在外延层40形成后，形成RRAM 30于外延层40上，本实施例中的RRAM30会沿着外延层40的表面形成，RRAM 30同样包含有下电极层32、可变电阻层34以及上电极层36。各材料层的材质与上述第一优选实施例所述相同，在此不多加赘述。
请参考图4与图5，其绘示本发明第三优选实施例的半导体结构的剖视图。在本实施例中，保留鳍状结构12作为鳍状晶体管的源/漏极区24，但是在源/漏极区24完成后，如图4所示，先形成一介电层50覆盖鳍状晶体管，接着在介电层50中形成一接触洞52，以曝露部分的源/漏极区24。接下来，如图5所示，在接触洞中依序形成一下电极层32’、一可变电阻层34’以及一上电极层36’，其中下电极层32’、可变电阻层34’以及上电极层36’共同组成RRAM30’。也就是说，本实施例中的RRAM 30’形成于接触洞52中。至于下电极层32’、可变电阻层34’以及上电极层36’的材质例如分别与上述第一优选实施例所述的下电极层32、可变电阻层34以及上电极层36相同或相似，在此不多加赘述。
请参考图6，其绘示本发明第四优选实施例的半导体结构的剖视图。本实施例与上述第三优选实施例类似，同样将RRAM形成于接触洞内。本实施例与上述第三优选实施例不同之处在于，形成外延层40取代部分的鳍状结构，作为鳍状晶体管的源/漏极区。因此接触洞会先曝露外延层40，接着RRAM 30’形成于接触洞内，其中外延层40具有一非平坦顶面，并且RRAM30’直接接触外延层40的非平坦顶面。其余特点与上述其他实施例相同，在此不多加赘述。
后续步骤中，可以形成接触结构，例如柱状接触结构或是条状接触结构，以电连接RRAM与鳍状晶体管。图7绘示本发明第一优选实施例的半导体结构连接一条状接触结构的示意图。如图7所示，在RRAM与鳍状晶体管完成后(请参考图1)，形成条状接触结构62跨越于RRAM 30以及部分的鳍状结构12上，此外条状接触结构62可能更跨越于其他相邻的鳍状结构(图未示)。另外，在其他实施例中，可能用柱状接触结构取代条状接触结构，以电连接RRAM或鳍状晶体管。
本发明的特点在于，将鳍状晶体管(finFET)与电阻式随机存取存储器(RRAM)相互组合，尤其是将RRAM直接制作在鳍状晶体管的鳍状结构或外延层上，与鳍状晶体管的源/漏极区电连接。由于鳍状晶体管具有立体结构，因此结合RRAM，可以缩减整体元件的尺寸。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种半导体结构，包含有:
鳍状晶体管，位于一基底上，该鳍状晶体管包含有一栅极结构跨越于一鳍状结构上，以及至少一源/漏极区；以及
电阻式随机存取存储器(RRAM)，包含下电极、电阻转换层与上电极依序位于该源/漏极区上并电连接于该鳍状晶体管。
2.如权利要求1所述的半导体结构，其中该源/漏极区具有一平坦顶面。
3.如权利要求1所述的半导体结构，其中该鳍状结构包含有部分外延层区域，该源/漏极区位于该外延层区域内，且该电阻式随机存取存储器跨越于该外延层区域。
4.如权利要求3所述的半导体结构，其中该电阻式随机存取存储器直接接触部分该外延层区域。
5.如权利要求3所述的半导体结构，其中该外延层区域具有一非平坦顶面。
6.如权利要求3所述的半导体结构，其中该外延层区域具有至少一上斜面在[111]平面上及至少一下斜面在[111]平面上。
7.如权利要求3所述的半导体结构，其中该外延层区域具有一多角形剖面结构。
8.如权利要求1所述的半导体结构，其中还包含有介电层，位于该基底上，且该介电层中包含有接触洞，曝露部分该鳍状结构。
9.如权利要求8所述的半导体结构，其中该电阻式随机存取存储器位于该接触洞内。
10.如权利要求8所述的半导体结构，其中该鳍状结构包含有一外延层区域，且该接触洞还曝露部分该外延层区域。
11.如权利要求10所述的半导体结构，其中该电阻式随机存取存储器位于该接触洞内。
12.如权利要求1所述的半导体结构，其中该电阻式随机存取存储器直接接触该源/漏极区。
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