CN108400130B - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。

Description

半导体装置
[相关申请的交叉参考]
本申请主张在2017年2月8日在韩国知识产权局提出申请的韩国专利申请第10-2017-0017632号的优先权，所述韩国专利申请的公开内容全文并入本案供参考。
技术领域
本发明概念涉及一种半导体装置及/或制作所述半导体装置的方法。
背景技术
半导体存储器元件(例如，动态随机存取存储器(dynamic random accessmemory，DRAM))具有单元区及核心区。具体来说，核心区包括其中形成有p型金属氧化物半导体(p-type metal oxide semiconductor，PMOS)晶体管的区以及其中形成有n型金属氧化物半导体(n-type metal oxide semiconductor，NMOS)晶体管的区。近来，使用一种结构，在所述结构中在其中形成有PMOS晶体管的区中设置有p型栅极且在其中形成有NMOS晶体管的区中设置有n型栅极。
另外，随着半导体存储器元件的集成度提高，通过晶体管的栅极介电层的泄漏电流(leakage current)增大。因此，利用高介电材料(高介电常数介电材料)形成栅极介电层。
发明内容
本发明概念的一方面提供一种集成度及可靠性得到提高的半导体装置。
另一方面提供一种用于制作集成度及可靠性得到提高的半导体装置的方法。
本发明概念的技术问题并不限于以上提及的技术问题，且通过阅读以下说明，所属领域中的技术人员将清楚地理解未提及的另一个技术问题。
根据本发明概念的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：衬底，包括单元区、核心区及位于所述单元区与所述核心区之间的边界区；边界元件隔离层，位于所述边界区的所述衬底中以将所述单元区与所述核心区隔开；高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述核心区的所述衬底上；第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部，所述第一逸出功金属图案位于所述高介电常数介电层上；以及第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案位于所述第一逸出功金属图案上，其中所述第一延伸部在从所述核心区朝所述单元区的方向上延伸的第一长度与所述第二延伸部在从所述核心区朝所述单元区的方向上延伸的第二长度不同。
根据本发明概念的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：衬底，包括单元区、核心区及位于所述单元区与所述核心区之间的边界区；边界元件隔离层，位于所述衬底的所述边界区中以将所述单元区与所述核心区隔开；高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述衬底的所述核心区上；第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部且位于所述衬底上；以及第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案位于所述第一逸出功金属图案上，其中所述边界元件隔离层包括凹陷部，所述凹陷部不与所述第一延伸部及所述第二延伸部交叠且与所述第一延伸部及所述第二延伸部中的至少一者相邻。
根据本发明概念的一些示例性实施例，提供一种半导体装置，所述半导体装置包括：单元区，位于衬底中；元件隔离层，位于所述单元区周围；高介电常数介电层，从与所述单元区的方向相反的方向延伸到所述元件隔离层的一部分上；第一逸出功金属图案，从与所述单元区的所述方向相反的所述方向延伸第一长度到所述元件隔离层上；以及第二逸出功金属图案，从与所述单元区的所述方向相反的所述方向延伸第二长度到所述元件隔离层上。所述第二逸出功金属图案的至少一部分位于第一逸出功金属图案上。所述第一逸出功金属图案位于高介电常数介电层上。所述第二长度与所述第一长度不同。
附图说明
通过参照附图详细阐述本发明概念的一些示例性实施例，本发明概念的以上及其它方面及特征将变得更显而易见，在附图中：
图1是示出根据本发明概念一些示例性实施例的半导体装置的布图。
图2是图1所示区R的放大图。
图3是沿图1所示线A-A′、B-B′及C-C′截取的剖视图。
图4a是图3所示区D的放大图。
图4b是示出根据本发明概念一些示例性实施例的半导体装置的边界区的图。
图4c是示出根据本发明概念一些示例性实施例的半导体装置的边界区的图。
图5至图16是用于解释根据本发明概念一些示例性实施例的制作半导体装置的方法的中间步骤图。
[符号的说明]
100：衬底
110：元件隔离层
110a：边界元件隔离层
110r：凹陷部
120：字线图案
122：掩埋绝缘层
124：掩埋导电层
126：掩埋介电层
130：栅极绝缘层
140：高介电常数介电层
140a、140b、140c：第三延伸部
150：第一逸出功金属层
150′：第一逸出功金属图案
150a、150b、150c：第一延伸部
160：第二逸出功金属层
160′：第二逸出功金属图案
160a、160b、160c：第二延伸部
202：第一绝缘层
204：第二绝缘层
210：直接接触件图案
220：位线图案
222：第一导电层
224：第二导电层
226：第三导电层
230：顶盖层
240：栅极间隔件
300：第一光刻胶
310：第二光刻胶
A-A′、B-B′、C-C′：线
AR：有源区
BL：位线
D、R：区
DC：直接接触件
I：第一区
II：第二区
LI：第一长度
L2：第二长度
L1a、L1b、L1c：第一长度
L2a、L2b、L2c：第二长度
L3a、L3b、L3c：第三长度
WL：字线
X：第一方向
Y：第二方向
Z：第三方向
具体实施方式
在下文中，将参照图1至图4a阐述根据本发明概念一些示例性实施例的半导体装置。
图1是示出根据本发明概念一些示例性实施例的半导体装置的布图。图2是图1所示区R的放大图。图3是沿图1所示线A-A′、B-B′及C-C′截取的剖视图。图4a是图3所示区D的放大图。
参照图1，根据本发明概念一些示例性实施例的半导体装置，其包括单元区、核心区及边界区。
在单元区中，可设置有半导体单元以形成阵列。举例来说，当将要形成的半导体装置是半导体存储器装置时，可在单元区中设置半导体存储单元以形成阵列。
核心区可设置在单元区周围或者可设置在与单元区不同的另一个区中。在核心区中可形成一些控制元件及虚拟元件。因此，在核心区中可设置用于对形成在单元区中的半导体单元进行控制所需的电路。
边界区可设置在单元区与核心区之间。具体来说，边界区可被设置成与单元区及核心区相邻且位于单元区与核心区之间。举例来说，如图1所示，边界区可设置在单元区与设置在单元区周围的核心区之间。因此，边界区可环绕在单元区周围。
在边界区中可设置有边界元件隔离层(图3所示110a)。因此，边界区可将单元区与核心区隔开。
参照图2，在单元区中可设置有有源区AR、字线WL、位线BL及直接接触件DC。
有源区AR可由元件隔离层(图3所示110)界定。
随着半导体装置的设计规则降低，有源区AR可被设置成斜条(diagonal bar)形式。具体来说，有源区AR可被设置成在第一方向X与第二方向Y所延伸的平面上，在除了第一方向X及第二方向Y之外的任意方向上延伸的条的形式。
另外，有源区AR可为在彼此平行的方向上延伸的多个条的形式。这时，所述多个有源区AR中的一个有源区AR的中心可被设置成与另一有源区AR的末端(distal end)相邻。
可向有源区AR中植入杂质以形成源极区及漏极区。向有源区AR中植入杂质可在离子植入工艺中执行，但本公开的示例性实施例并不以此为限。
字线WL可沿第一方向X横跨有源区AR延伸。多条字线WL可彼此平行地延伸且可彼此以相等的间隔隔开。举例来说，所述多条字线WL可掩埋在衬底(图3所示100)中以彼此平行地延伸且可彼此以相等的间隔隔开。
位线BL可沿与第一方向X不同的第二方向Y横跨有源区AR及字线WL延伸。举例来说，第二方向Y可为与第一方向X正交的方向。因此，位线BL可斜对地横跨有源区AR且可垂直地横跨字线WL。
多条位线BL可彼此平行地延伸且可彼此以相等的间隔隔开。举例来说，所述多条位线BL可在衬底(图3所示100)上彼此平行地延伸且可彼此以相等的间隔隔开。
直接接触件DC可设置在有源区AR的中心处。另外，直接接触件DC可与位线BL电性连接。因此，有源区AR的中心可与位线BL电性连接。
参照图3，根据本发明概念一些示例性实施例的半导体装置包括衬底100、元件隔离层110、字线图案120、第一绝缘层202及第二绝缘层204、位线图案220、直接接触件图案210、顶盖层230、栅极绝缘层130、高介电常数介电层140、第一逸出功金属图案150′及第二逸出功金属图案160′以及栅极间隔件240。
衬底100可具有其中层叠(laminate)有基础衬底及外延层的结构，但本公开并不以此为限。衬底100可为硅衬底、砷化镓衬底、硅锗衬底、陶瓷衬底、石英衬底、显示玻璃衬底(display glass substrate)或其类似物，且可为绝缘体上半导体(semiconductor oninsulator，SOI)衬底。作为实例，衬底100可为硅衬底。
衬底100包括单元区、核心区及边界区。此时，核心区可包括第一区I及第二区II。如图中所示，第一区I与第二区II可被设置成彼此间隔开，但本公开的示例性实施例并不以此为限，且第一区I与第二区II可被设置成彼此相邻。
在一些示例性实施例中，在第一区I与第二区II中可形成彼此不同的导电晶体管。举例来说，在第一区I中可形成PMOS晶体管，且在第二区II中可形成NMOS晶体管。在这种情形中，第一区I的衬底100可掺杂有n型杂质，且第二区II的衬底100可掺杂有p型杂质。
元件隔离层110可界定设置在衬底100的顶部上的有源区(图2所示AR)。元件隔离层110可包含氧化硅、氮化硅或其组合，但本公开的示例性实施例并不以此为限。元件隔离层110可为由一种绝缘材料制成的单个层或者可为由若干种绝缘材料的组合制成的多个层。
元件隔离层110可包括设置在边界区中的边界元件隔离层110a。也就是说，边界元件隔离层110a可设置在边界区的衬底100中。因此，边界元件隔离层110a可将单元区与核心区隔开。也就是说，边界区可由边界元件隔离层110a界定。
边界元件隔离层110a可包括位于边界元件隔离层110a的上表面上的凹陷部110r。之后在图4a的说明中将对此进行具体阐述。
字线图案120可设置在单元区的衬底100上。字线图案120可包括掩埋介电层126、掩埋导电层124及掩埋绝缘层122。字线图案120可对应于图2所示字线WL。也就是说，字线图案120可在第一方向X上延伸。举例来说，如图3所示，字线图案120可掩埋在单元区的衬底100中以在第一方向X上延伸。
具体来说，在衬底100上可形成在第一方向X上延伸的字线沟槽(word linetrench)。此时，字线沟槽的下表面可高于元件隔离层110的下表面。掩埋介电层126可沿字线沟槽设置。另外，掩埋导电层124及掩埋绝缘层122可依序层叠在掩埋介电层126上。因此，掩埋介电层126、掩埋导电层124及掩埋绝缘层122可填充字线沟槽以形成字线图案120。此时，掩埋导电层124可通过掩埋介电层126与衬底100电性绝缘。
如图中所示，字线图案120可设置在元件隔离层110上。然而，本公开并不以此为限，且字线图案120可不设置在元件隔离层110上。
第一绝缘层202及第二绝缘层204可设置在衬底100及元件隔离层110上。具体来说，第一绝缘层202及第二绝缘层204可设置在单元区的衬底100、元件隔离层110及字线图案120上。
第一绝缘层202与第二绝缘层204可包含彼此不同的材料。举例来说，第一绝缘层202可含有氧化硅，而第二绝缘层204可含有氮化硅。然而，本公开的示例性实施例并不以此为限，且第一绝缘层202与第二绝缘层204可由含有相同材料的单个层形成。另外，第一绝缘层202及第二绝缘层204中的每一者可分别由多个层形成。
位线图案220可设置在衬底100上。位线图案220可对应于图2所示位线BL。也就是说，位线图案220可在单元区的衬底100上在第二方向Y上延伸。具体来说，位线图案220可设置在第一绝缘层202及第二绝缘层204上。
位线图案220可为单个层，但也可为包括第一导电层222、第二导电层224及第三导电层226的多个层，如图中所示。也就是说，位线图案220可通过在第一绝缘层202及第二绝缘层204上依序设置第一导电层222、第二导电层224及第三导电层226形成。
第一导电层222、第二导电层224及第三导电层226中的每一者可包含多晶硅、TiN、TiSiN、钨、硅化钨或其组合。举例来说，第一导电层222可含有多晶硅，第二导电层224可含有TiSiN，且第三导电层226可含有钨。然而，本公开的示例性实施例并不以此为限。
直接接触件图案210可穿过第一绝缘层202及第二绝缘层204设置在单元区的衬底100上。直接接触件图案210可对应于图2所示直接接触件DC。也就是说，直接接触件图案210设置在衬底100上且可与位线图案220电性连接。因此，设置在直接接触件图案210下方的衬底100可与位线图案220电性连接。
顶盖层230可设置在位线图案220上。也就是说，顶盖层230可在单元区的位线图案220上在第二方向Y上延伸。
顶盖层230可含有氮化硅，但本公开的示例性实施例并不以此为限。
栅极绝缘层130可设置在核心区的衬底100上。具体来说，栅极绝缘层130可设置在与边界区相邻的核心区的衬底100上。另外，栅极绝缘层130可部分地设置在第一区I的衬底100上，且可部分地设置在第二区II的衬底100上。然而，本公开的示例性实施例并不以此为限，且栅极绝缘层130可设置在核心区的元件隔离层110上。另外，设置在与边界区相邻的核心区的衬底100上的栅极绝缘层130可进一步在第二方向Y上延伸，且可设置在边界元件隔离层110a上。
设置在第一区I的衬底100及第二区II的衬底100上的栅极绝缘层130可在第一方向X上延伸。然而，本公开的示例性实施例并不以此为限，且栅极绝缘层130可在各个方向上延伸。举例来说，栅极绝缘层130也可在第二方向Y上延伸。
另外，位于第一区I中的栅极绝缘层130与位于第二区II中的栅极绝缘层130可在彼此不同的方向上延伸。举例来说，设置在第一区I的衬底100上的栅极绝缘层130可在第一方向X上延伸，而设置在第二区II的衬底100上的栅极绝缘层130可在第二方向Y上延伸。
栅极绝缘层130可含有氮化硅，但本公开的示例性实施例并不以此为限。
高介电常数介电层140可设置在边界区的衬底100及核心区的衬底100上。具体来说，高介电常数介电层140可设置在位于边界区中的边界元件隔离层110a的至少一部分上。另外，高介电常数介电层140可设置在位于核心区中的栅极绝缘层130上。
高介电常数介电层140可含有氧化硅、氮化硅、氮氧化硅ONO(氧化物/氮化物/氧化物(oxide/nitride/oxide))或介电常数比氧化硅高的高介电常数介电材料。
举例来说，高介电常数介电层140可含有氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)、氧化铅钪钽(PbScTaO)或其组合。然而，本公开的示例性实施例并不以此为限。
尽管图中未示出，然而在栅极绝缘层130与高介电常数介电层140之间还可插置有界面层。界面层可防止栅极绝缘层130与高介电常数介电层140之间存在有缺陷的界面。
第一逸出功金属图案150′可设置在边界区的衬底100及核心区的衬底100上。具体来说，第一逸出功金属图案150′在边界区中可设置在边界元件隔离层110a上或高介电常数介电层140上。另外，第一逸出功金属图案150′在第一区I中可设置在高介电常数介电层140上。
然而，第一逸出功金属图案150′可不设置在第二区II中。也就是说，第一逸出功金属图案150′可设置在第一区I的高介电常数介电层140上，且可不设置在第二区II的衬底100上。
在一些示例性实施例中，第一区I可为其中形成PMOS晶体管的区。也就是说，第一区I的衬底100可掺杂有n型杂质。也就是说，设置在第一区I的高介电常数介电层140上的第一逸出功金属图案150′可为用于调节PMOS晶体管的阈值电压的金属层。
举例来说，第一逸出功金属图案150′可由钨(W)、钽(Ta)、铝(Al)、钌(Ru)、铂(Pt)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)或其组合形成，但本公开的示例性实施例并不以此为限。
另外，第一逸出功金属图案150′可由其中层叠有多个薄金属层的多层结构形成。举例来说，第一逸出功金属图案150′可由Al2O3/TiN、Al2O3/TaN、Al/TiN、Al/TaN、TiN/Al/TiN、TaN/Al/TaN、TiN/TiON、TaN/TiON、Ta/TiN、TaN/TiN或其组合形成。
第二逸出功金属图案160′可设置在边界区的衬底100及核心区的衬底100上。具体来说，第二逸出功金属图案160′在边界区中可设置在边界元件隔离层110a、第一逸出功金属图案150′或高介电常数介电层140上。另外，第二逸出功金属图案160′在核心区中可设置在高介电常数介电层140上。
更具体来说，第二逸出功金属图案160′在第一区I中可设置在第一逸出功金属图案150′上。另外，第二逸出功金属图案160′在第二区II中可设置在高介电常数介电层140上。也就是说，第二逸出功金属图案160′可设置在第一区I的第一逸出功金属图案150′上，且可设置在第二区II的高介电常数介电层140上。
在一些示例性实施例中，第二区II可为其中形成NMOS晶体管的区。也就是说，第二区II的衬底100可掺杂有p型杂质。也就是说，设置在第二区II的高介电常数介电层140上的第二逸出功金属图案160′可为用于调节NMOS晶体管的阈值电压的金属层。
举例来说，第二逸出功金属图案160′可含有镧(La)、钽(Ta)、氮化钽(TaN)、铌(Nb)、氮化钛(TiN)或其组合。然而，本公开的示例性实施例并不以此为限。
另外，第二逸出功金属图案160′也可由其中层叠有多个薄金属层的多层结构形成。举例来说，第二逸出功金属图案160′可选自TiN/TiON、Mg/TiN、TiN/Mg/TiN、La/TiN、TiN/La/TiN、Sr/TiN、TiN/Sr/TiN或其组合。
在第二逸出功金属图案160′上可设置有第一导电层222、第二导电层224及第三导电层226。也就是说，用于在单元区中形成位线图案220的第一导电层222、第二导电层224及第三导电层226也可设置在核心区中。
具体来说，第一导电层222、第二导电层224及第三导电层226依序层叠在第一区I中的第二逸出功金属图案160′上及第二区II中的第二逸出功金属图案160′上。另外，第一导电层222、第二导电层224及第三导电层226可层叠在边界区中的第二逸出功金属图案160′上。在一些示例性实施例中，第一导电层222、第二导电层224及第三导电层226可完全覆盖第二逸出功金属图案160′。
顶盖层230可设置在第一导电层222、第二导电层224及第三导电层226上。也就是说，设置在单元区中的位线图案220上的顶盖层230也可设置在核心区中。
栅极间隔件240可设置在栅极绝缘层130的侧壁、高介电常数介电层140的侧壁以及第一逸出功金属图案150′的侧壁及第二逸出功金属图案160′的侧壁上。
具体来说，栅极间隔件240可在第一区I中设置在栅极绝缘层130的侧壁、高介电常数介电层140的侧壁、第一逸出功金属图案150′的侧壁及第二逸出功金属图案160′的侧壁、第一导电层222的侧壁、第二导电层224的侧壁及第三导电层226的侧壁以及顶盖层230的侧壁上。
另外，栅极间隔件240可在第二区II中设置在栅极绝缘层130的侧壁、高介电常数介电层140的侧壁、第二逸出功金属图案160′的侧壁、第一导电层222的侧壁、第二导电层224的侧壁及第三导电层226的侧壁以及顶盖层230的侧壁上。
在下文中，将参照图3及图4a具体阐述根据本发明概念一些示例性实施例的半导体装置的边界区。
如上所述，高介电常数介电层140、第一逸出功金属图案150′及第二逸出功金属图案160′可设置在边界区的衬底100及核心区的衬底100上。
具体来说，设置在核心区的衬底100上的高介电常数介电层140、第一逸出功金属图案150′及第二逸出功金属图案160′可在朝单元区的方向上延伸，且可设置在边界区上。也就是说，高介电常数介电层140的一部分、第一逸出功金属图案150′的一部分及第二逸出功金属图案160′的一部分可设置在边界元件隔离层110a上。
此时，第一逸出功金属图案150′的与边界元件隔离层110a交叠(overlap)的所述一部分可被定义为第一延伸部150a。此处，表达“第一逸出功金属图案150′与边界元件隔离层110a交叠”意指第一逸出功金属图案150′包括在与第一方向X及第二方向Y相交的第三方向Z上与边界元件隔离层110a交叠的一部分。
相似地，第二逸出功金属图案160′的与边界元件隔离层110a交叠的一部分可被定义为第二延伸部160a，且高介电常数介电层140的与边界元件隔离层110a交叠的一部分可被定义为第三延伸部140a。也就是说，第一延伸部150a、第二延伸部160a及第三延伸部140a分别在第三方向Z上与第一逸出功金属图案150′、第二逸出功金属图案160′及高介电常数介电层140交叠。
另外，第一延伸部150a、第二延伸部160a及第三延伸部140a可分别在从核心区朝单元区的方向上延伸。举例来说，第一延伸部150a、第二延伸部160a及第三延伸部140a可在第二方向Y上延伸。
在一些示例性实施例中，第一延伸部150a在第二方向Y上延伸的第一长度L1a可比第二延伸部160a在第二方向Y上延伸的第二长度L2a短。也就是说，第一延伸部150a在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度可比第二延伸部160a在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度短。
另外，第三延伸部140a在第二方向Y上延伸的第三长度L3a可与第二长度L2a实质上相同。因此，第二延伸部160a的与第一长度L1a对应的区可设置在第一延伸部150a上。另外，第二延伸部160a的和第一长度L1a与第二长度L2a之间的差对应的区可设置在第三延伸部140a上。
在边界元件隔离层110a的上表面上形成的凹陷部110r不与第一延伸部150a及第二延伸部160a交叠且可与第一延伸部150a及第二延伸部160a中的至少一者相邻。
如图中所示，当第一长度L1a短于第二长度L2a时，凹陷部110r可与第二延伸部160a相邻。另外，如图中所示，如果第三长度L3a与第二长度L2a实质上相同，则凹陷部110r可与第二延伸部160a及第三延伸部140a相邻。此时，凹陷部110r可不与第一延伸部150a及第二延伸部160a交叠。
在下文中，将参照图4b阐述根据本发明概念一些示例性实施例的半导体装置的边界区。为说明方便起见，将简要解释或省略与图1至图4a的说明重复的部分。
图4b是示出根据本发明概念一些示例性实施例的半导体装置的边界区的图。
图4b是与图4a对应的区。也就是说，包括图4b所示边界区的半导体装置可与根据图3的半导体装置相同，只是区D除外。
在一些示例性实施例中，第一延伸部150b在第二方向Y上延伸的第一长度L1b可长于第二延伸部160b在第二方向Y上延伸的第二长度L2b。也就是说，第一延伸部150b在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度可长于第二延伸部160b在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度。因此，第二延伸部160b的与第二长度L2b对应的区可设置在第一延伸部150b上。
另外，第三延伸部140b在第二方向Y上延伸的第三长度L3b可与第一长度L1b实质上相同。
如图中所示，当第一长度L1b长于第二长度L2b时，凹陷部110r可与第一延伸部150b相邻。另外，如图中所示，如果第三长度L3b与第一长度L1b实质上相同，则凹陷部110r可与第一延伸部150b及第三延伸部140b相邻。此时，凹陷部110r可不与第一延伸部150b及第二延伸部160b交叠。
在下文中，将参照图4c阐述根据本发明概念一些示例性实施例的半导体装置的边界区。为说明方便起见，将简要解释或省略与图1至图4a的说明重复的部分。
图4c是示出根据本发明概念一些示例性实施例的半导体装置的边界区的图。
图4c是与图4a对应的区。也就是说，包括根据图4c的边界区的半导体装置可与根据图3的半导体装置相同，只是区D除外。
在一些示例性实施例中，第一延伸部150c在第二方向Y上延伸的第一长度L1c可与第二延伸部160c在第二方向Y上延伸的第二长度L2c实质上相同。也就是说，第一延伸部150c在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度可与第二延伸部160c在从边界区的与核心区相邻的末端朝单元区的方向上延伸的长度实质上相同。因此，第二延伸部160c的与第一长度L1c及第二长度L2c对应的区可设置在第一延伸部150c上。
另外，第三延伸部140c在第二方向Y上延伸的第三长度L3c可与第一长度L1c及第二长度L2c实质上相同。
如图中所示，当第一长度L1c与第二长度L2c实质上相同时，凹陷部110r可与第一延伸部150c及第二延伸部160c相邻。另外，如图中所示，如果第三长度L3c与第一长度L1c及第二长度L2c实质上相同，则凹陷部110r可与第一延伸部150c、第二延伸部160c及第三延伸部140c相邻。此时，凹陷部110r可不与第一延伸部150c及第二延伸部160c交叠。
因此，在根据本发明概念一些示例性实施例的半导体装置中，可仅在核心区中形成高介电常数介电层的同时提供集成度及可靠性得到提高的半导体装置。
高介电常数介电层140不设置在单元区的衬底100上，且可设置在核心区的衬底100上。也就是说，高介电常数介电层140可仅设置在核心区中，而不改变单元区的位线BL的结构。因此，可在核心区中提供以低功率驱动的高性能晶体管。
另外，设置在核心区中的栅极绝缘层130、高介电常数介电层140、以及第一逸出功金属图案150′及第二逸出功金属图案160′可延伸到边界区的一部分。也就是说，栅极绝缘层130、高介电常数介电层140、第一逸出功金属图案150′及第二逸出功金属图案160′也可设置在与核心区相邻的边界区的衬底100上。因此，与核心区相邻的边界区的衬底100也可用作晶体管。也就是说，核心区的面积可被最小化，且半导体存储器元件的集成度可得到提高。
另外，在边界元件隔离层110a上形成的凹陷部110r可防止单元区与核心区之间出现短路。也就是说，通过在边界元件隔离层110a上形成凹陷部110r，可防止第一逸出功金属图案150′或第二逸出功金属图案160′延伸到单元区。因此，可提高半导体存储器元件的可靠性。
在下文中，将参照图5至图16阐述根据本发明概念一些示例性实施例的制作半导体装置的方法。为解释方便起见，将简要解释或省略与图1至图4c的说明重复的部分。
图5至图16是用于解释根据本发明概念一些示例性实施例的制作半导体装置的方法的中间步骤图。
参照图5，在衬底100上设置元件隔离层110及字线图案120。
具体来说，可在单元区的衬底100、核心区的衬底100及边界区的衬底100上形成元件隔离层110。此时，可在边界区的衬底100上形成边界元件隔离层110a。
接着，可在单元区的衬底100上形成字线沟槽。可将掩埋介电层126、掩埋导电层124及掩埋绝缘层122依序掩埋在所形成的字线沟槽中，以形成字线图案120。此时，尽管字线图案120可形成在元件隔离层110上，然而本公开的示例性实施例并不以此为限，且字线图案120可不形成在元件隔离层110上。
参照图6，在单元区的衬底100上形成第一绝缘层202及第二绝缘层204。
具体来说，在单元区的衬底100、元件隔离层110及字线图案120上依序形成第一绝缘层202及第二绝缘层204。
尽管第一绝缘层202可由氧化物层形成且第二绝缘层204可由氮化物层形成，然而本公开的示例性实施例并不以此为限。
参照图7，在核心区的衬底100上形成栅极绝缘层130。
举例来说，栅极绝缘层130可通过衬底100的氧化形成。因此，栅极绝缘层130可包含衬底100的氧化物。另外，栅极绝缘层130可形成在核心区的衬底100上，且可不形成在元件隔离层110上。
然而，本公开的示例性实施例并不以此为限，且栅极绝缘层130可通过另一种工艺(例如原子层沉积(atomic layer deposition，ALD))形成在核心区的衬底100及元件隔离层110上。另外，栅极绝缘层130可形成在边界元件隔离层110a上。
参照图8，在图7的所得结构上形成高介电常数介电层140。
举例来说，高介电常数介电层140可通过例如化学气相沉积(chemical vapordeposition，CVD)或原子层沉积(ALD)等工艺形成在衬底100上。
因此，高介电常数介电层140可共形地(conformally)形成在图7的所得结构上。也就是说，高介电常数介电层140可形成在单元区中的第一绝缘层202及第二绝缘层204上，可形成在边界区中的边界元件隔离层110a上，且可形成在核心区中的栅极绝缘层130上。
参照图9，在高介电常数介电层140上形成第一逸出功金属层150。第一逸出功金属层150可共形地形成在高介电常数介电层140上。
举例来说，第一逸出功金属层150可由钨(W)、钽(Ta)、铝(Al)、钌(Ru)、铂(Pt)、氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)或其组合形成。
另外，第一逸出功金属层150可通过对多个薄金属层进行层叠而由多层结构形成。举例来说，第一逸出功金属层150可由Al2O3/TiN、Al2O3/TaN、Al/TiN、Al/TaN、TiN/Al/TiN、TaN/Al/TaN、TiN/TiON、TaN/TiON、Ta/TiN、TaN/TiN或其组合形成。
参照图10，在第一逸出功金属层150上形成第一光刻胶300。
具体来说，第一光刻胶300可被形成为与边界元件隔离层110a的至少一部分及第一区I交叠。另外，第一光刻胶300可被形成为不与第二区II交叠。
此时，第一光刻胶300可被形成为与边界元件隔离层110a交叠第一长度L1。也就是说，第一光刻胶300可在从边界区的与核心区相邻的末端朝单元区的方向上延伸第一长度L1。
参照图11，利用第一光刻胶300作为蚀刻掩模将第一逸出功金属层150图案化。因此，第一逸出功金属层150可被图案化以形成第一逸出功金属图案150′。
具体来说，第一逸出功金属图案150′可通过执行光刻工艺来形成。也就是说，将不与第一光刻胶300交叠的第一逸出功金属层150移除，且剩余的第一逸出功金属层150可形成第一逸出功金属图案150′。
因此，第一逸出功金属图案150′可在从边界区的与核心区相邻的末端朝单元区的方向上延伸第一长度L1。
在形成第一逸出功金属图案150′之后，可移除第一光刻胶300。
在一些示例性实施例中，可使用高介电常数介电层140作为蚀刻停止层。因此，当第一逸出功金属层150被图案化时，高介电常数介电层140可不被图案化。
参照图12，在图11的所得结构上形成第二逸出功金属层160。第二逸出功金属层160可共形地形成在图11的所得结构上。
举例来说，第二逸出功金属层160可由镧(La)、钽(Ta)、氮化钽(TaN)、铌(Nb)、氮化钛(TiN)或其组合形成。
另外，第二逸出功金属层160可通过对多个薄金属层进行层叠而由多层结构形成。举例来说，第二逸出功金属层160可由TiN/TiON、Mg/TiN、TiN/Mg/TiN、La/TiN、TiN/La/TiN、Sr/TiN、TiN/Sr/TiN或其组合形成。
参照图13，在第二逸出功金属层160上形成第二光刻胶310。
具体来说，第二光刻胶310可被形成为与边界元件隔离层110a的至少一部分以及第一区I及第二区II交叠。
此时，第二光刻胶310可被形成为与边界元件隔离层110a交叠第二长度L2。也就是说，第二光刻胶310可在从边界区的与核心区相邻的末端朝单元区的方向上延伸第二长度L2。
在一些示例性实施例中，第二长度L2可被形成为与第一长度L1不同。也就是说，形成第二光刻胶310可包括形成第二光刻胶310的与边界元件隔离层110a交叠的长度，所述长度不同于第一光刻胶300的与边界元件隔离层110a交叠的长度。
举例来说，当第二长度L2被形成为比第一长度L1长时，第二光刻胶310可完全覆盖第一逸出功金属图案150′。
参照图14，利用第二光刻胶310作为蚀刻掩模将第二逸出功金属层160图案化。因此，第二逸出功金属层160可被图案化以形成第二逸出功金属图案160′。
具体来说，第二逸出功金属图案160′可通过执行光刻工艺来形成。也就是说，将不与第二光刻胶310交叠的第二逸出功金属层160移除，且剩余的第二逸出功金属层160可形成第二逸出功金属图案160′。
因此，第二逸出功金属图案160′可在从边界区的与核心区相邻的末端朝单元区的方向上延伸第二长度L2。
在形成第二逸出功金属图案160′之后，可移除第二光刻胶310。
在一些示例性实施例中，可使用第二光刻胶310作为蚀刻掩模将第二逸出功金属层160与高介电常数介电层140同时图案化。也就是说，第二逸出功金属层160的图案化可包括使用第二光刻胶310作为蚀刻掩模对高介电常数介电层140进行图案化。
举例来说，当第二长度L2被形成为比第一长度L1长时，第二逸出功金属图案160′及高介电常数介电层140可在从边界区的与核心区相邻的末端朝单元区的方向上延伸第二长度L2。
此时，可对边界元件隔离层110a的上部部分的一部分进行蚀刻，以形成凹陷部110r。具体来说，可对被第二光刻胶310暴露出的第二逸出功金属层160及高介电常数介电层140进行图案化，以暴露出边界元件隔离层110a的上部部分的一部分。因此，可对被暴露出的边界元件隔离层110a的上部部分的一部分进行蚀刻，以形成凹陷部110r。
举例来说，当第二长度L2被形成为比第一长度L1长时，凹陷部110r可被形成为与第二逸出功金属层160及高介电常数介电层140相邻。
参照图15，在单元区的衬底100上形成直接接触件图案210。接着，在衬底100上依序层叠第一导电层222、第二导电层224及第三导电层226以及顶盖层230。
具体来说，可形成直接接触件沟槽，穿过第一绝缘层202及第二绝缘层204，以暴露出单元区的衬底100的一部分。接着，将直接接触件沟槽掩埋且可形成直接接触件图案210。
接着，可在衬底100上共形地形成第一导电层222、第二导电层224及第三导电层226以及顶盖层230。第一导电层222可包含例如与直接接触件图案210相同的材料，但本公开的示例性实施例并不以此为限。
参照图16，将图15的所得结构图案化。接着，在形成在第一区I及第二区II中的结构的侧壁上形成栅极间隔件240。因此，可形成根据图3的半导体装置。
举例来说，在图13中，当第二长度L2被形成为长于第一长度L1时，根据本发明概念一些示例性实施例的半导体装置的边界区可与图4a所示边界区相同。
举例来说，在图13中，当第二长度L2被形成为短于第一长度L1时，根据本发明概念一些示例性实施例的半导体装置的边界区可与图4b所示边界区相同。
举例来说，在图13中，当第二长度L2被形成为与第一长度L1实质上相同时，根据本发明概念一些示例性实施例的半导体装置的边界区可与图4c所示边界区相同。
因此，根据本发明概念一些示例性实施例的用于制作半导体装置的方法可在仅在核心区中形成高介电常数介电层的同时，提供用于制作集成度及可靠性得到提高的半导体装置的方法。
尽管已参照本发明概念的示例性实施例特别示出并阐述了本发明概念，然而所属领域的普通技术人员应理解，在不背离由以上权利要求书所界定的本发明概念的精神及范围的条件下，在本文中可作出形式及细节上的各种变化。各示例性实施例应被视为仅具有说明性意义而非用于限制目的。

Claims (19)

1.一种半导体装置，其特征在于，包括：
衬底，包括单元区、核心区及位于所述单元区与所述核心区之间的边界区；
边界元件隔离层，位于所述边界区的所述衬底中，所述边界元件隔离层将所述单元区与所述核心区隔开；
高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述核心区的所述衬底上；
第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部，所述第一逸出功金属图案位于所述高介电常数介电层上；以及
第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案的至少一部分位于所述第一逸出功金属图案上，且所述第二逸出功金属图案的从所述核心区朝所述单元区的方向上延伸的端部与所述边界元件隔离层交叠，
其中所述第一延伸部在从所述核心区朝所述单元区的所述方向上延伸的第一长度与所述第二延伸部在从所述核心区朝所述单元区的所述方向上延伸的第二长度不同。
2.根据权利要求1所述的半导体装置，其特征在于，其中所述第一长度比所述第二长度短。
3.根据权利要求2所述的半导体装置，其特征在于，其中
所述高介电常数介电层包括与所述边界元件隔离层交叠的第三延伸部，且
所述第三延伸部在从所述核心区朝所述单元区的所述方向上延伸的第三长度与所述第二长度相同。
4.根据权利要求2所述的半导体装置，其特征在于，其中所述边界元件隔离层包括与所述第二延伸部相邻的凹陷部。
5.根据权利要求1所述的半导体装置，其特征在于，其中所述第一长度比所述第二长度长。
6.根据权利要求5所述的半导体装置，其特征在于，其中
所述高介电常数介电层包括与所述边界元件隔离层交叠的第三延伸部，且
所述第三延伸部在从所述核心区朝所述单元区的所述方向上延伸的第三长度与所述第一长度相同。
7.根据权利要求5所述的半导体装置，其特征在于，其中所述边界元件隔离层包括与所述第一延伸部相邻的凹陷部。
8.根据权利要求1所述的半导体装置，其特征在于，其中
所述核心区包括第一区及第二区，
所述第一逸出功金属图案位于所述第一区的所述高介电常数介电层上，且不位于所述第二区的所述衬底上，以及
所述第二逸出功金属图案位于所述第一区的所述第一逸出功金属图案上，且位于所述第二区的所述高介电常数介电层上。
9.根据权利要求8所述的半导体装置，其特征在于，其中
所述第一逸出功金属图案包含以下中的至少一者：钨、钽、铝、钌、铂、氮化钛、氮化钽、碳化钛及碳化钽，以及
所述第二逸出功金属图案包含以下中的至少一者：镧、钽、氮化钽、铌及氮化钛。
10.一种半导体装置，其特征在于，包括：
衬底，包括单元区、核心区及设置在所述单元区与所述核心区之间的边界区；
边界元件隔离层，位于所述衬底的所述边界区中，以将所述单元区与所述核心区隔开；
高介电常数介电层，位于所述边界元件隔离层的至少一部分及所述衬底的所述核心区上；
第一逸出功金属图案，包括与所述边界元件隔离层交叠的第一延伸部且位于所述衬底上；以及
第二逸出功金属图案，包括与所述边界元件隔离层交叠的第二延伸部，所述第二逸出功金属图案的至少一部分位于所述第一逸出功金属图案上，
其中所述边界元件隔离层包括凹陷部，以及
所述凹陷部不与所述第一延伸部及所述第二延伸部交叠，且所述凹陷部与所述第一延伸部及所述第二延伸部中的至少一者相邻。
11.根据权利要求10所述的半导体装置，其特征在于，所述第一延伸部在从所述核心区朝所述单元区的方向上延伸的第一长度与所述第二延伸部在从所述核心区朝所述单元区的所述方向上延伸的第二长度相等。
12.根据权利要求11所述的半导体装置，其特征在于，其中
所述高介电常数介电层包括与所述边界元件隔离层交叠的第三延伸部，且
所述第三延伸部在从所述核心区朝所述单元区的所述方向上延伸的第三长度与所述第一长度及所述第二长度相等。
13.根据权利要求10所述的半导体装置，其特征在于，其中
所述第二延伸部比所述第一延伸部在从所述核心区朝所述单元区的方向上延伸得更远，以及
所述凹陷部与所述第二延伸部相邻。
14.根据权利要求10所述的半导体装置，其特征在于，其中
所述第一延伸部比所述第二延伸部在从所述核心区朝所述单元区的方向上延伸得更远，以及
所述凹陷部与所述第一延伸部相邻。
15.根据权利要求10所述的半导体装置，其特征在于，其中
所述核心区包括第一区及第二区，
所述第一逸出功金属图案位于所述衬底的所述第一区上，且不设置在所述衬底的所述第二区上，以及
所述第二逸出功金属图案位于所述第一区的所述第一逸出功金属图案及所述衬底的所述第二区上。
16.一种半导体装置，其特征在于，包括：
单元区，位于衬底中；
元件隔离层，位于所述单元区周围；
高介电常数介电层，延伸到所述元件隔离层的一部分上；
第一逸出功金属图案，在所述元件隔离层上延伸第一长度，所述第一逸出功金属图案位于所述高介电常数介电层上；以及
第二逸出功金属图案，在所述元件隔离层上延伸第二长度，所述第二逸出功金属图案的至少一部分位于所述第一逸出功金属图案上，所述第二长度与所述第一长度不同，
其中所述元件隔离层包括凹陷部，且
所述凹陷部不与所述第一逸出功金属图案及所述第二逸出功金属图案交叠。
17.根据权利要求16所述的半导体装置，其特征在于，其中所述凹陷部位于所述单元区与所述第一逸出功金属图案之间及所述单元区与所述第二逸出功金属图案之间。
18.根据权利要求17所述的半导体装置，其特征在于，其中
所述第一长度大于所述第二长度，且
所述凹陷部与所述第一逸出功金属图案相邻。
19.根据权利要求17所述的半导体装置，其特征在于，
所述第二长度大于所述第一长度，且
所述凹陷部与所述第二逸出功金属图案相邻。
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