KR20220075859A - 반도체 메모리 장치 - Google Patents

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KR20220075859A
KR20220075859A KR1020200164407A KR20200164407A KR20220075859A KR 20220075859 A KR20220075859 A KR 20220075859A KR 1020200164407 A KR1020200164407 A KR 1020200164407A KR 20200164407 A KR20200164407 A KR 20200164407A KR 20220075859 A KR20220075859 A KR 20220075859A
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길규현
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삼성전자주식회사
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Abstract

본 발명은 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다. 본 발명의 반도체 메모리 장치는, 셀 영역, 코어 영역 및 셀 영역과 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판, 경계 영역의 기판 내에 배치되는 경계 소자 분리막으로, 경계 소자 분리막은 경계 소자 분리 리세스를 채우고, 경계 소자 분리 리세스의 프로파일을 따라 순차적으로 배치되는 제1 및 제2 경계 라이너막을 포함하는 경계 소자 분리막, 경계 소자 분리막의 적어도 일부와, 코어 영역의 기판 상에 배치되는 제1 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 고유전막, 제1 고유전막 하부에 배치되고 제1 경계 라이너막의 상면과 비오버랩되는 제1 게이트 절연 패턴을 포함하고, 제1 게이트 절연 패턴은 제2 경계 라이너막의 상면과 제1 고유전막의 하면 사이에 배치되는 제1_1 게이트 절연 패턴과, 코어 영역의 기판의 상면과 제1 고유전막의 하면 사이에 배치되는 제1_2 게이트 절연 패턴을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리 소자는 셀 영역(Cell region)과 코어 영역(Core region)을 갖는다. 특히, 코어 영역은 PMOS 트랜지스터가 형성되는 영역과, NMOS 트랜지스터가 형성되는 영역을 포함한다. 최근에는, PMOS 트랜지스터가 형성되는 영역에 p형 게이트를 배치하고, NMOS 트랜지스터가 형성되는 영역에는 n형 게이트를 배치하는 구조를 사용하고 있다.
또한, 반도체 메모리 소자의 집적도가 증가함에 따라, 트랜지스터의 게이트 유전막을 통한 누설 전류가 증가하고 있다. 이에 따라, 고유전 물질(high-k dielectric material)을 이용하여 게이트 유전막을 형성한다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역, 코어 영역 및 셀 영역과 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판, 경계 영역의 기판 내에 배치되는 경계 소자 분리막으로, 경계 소자 분리막은 경계 소자 분리 리세스를 채우고, 경계 소자 분리 리세스의 프로파일을 따라 순차적으로 배치되는 제1 및 제2 경계 라이너막을 포함하는 경계 소자 분리막, 경계 소자 분리막의 적어도 일부와, 코어 영역의 기판 상에 배치되는 제1 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 고유전막, 및 제1 고유전막 하부에 배치되고 제1 경계 라이너막의 상면과 비오버랩되는 제1 게이트 절연 패턴을 포함하고, 제1 게이트 절연 패턴은 제2 경계 라이너막의 상면과 제1 고유전막의 하면 사이에 배치되는 제1_1 게이트 절연 패턴과, 코어 영역의 기판의 상면과 제1 고유전막의 하면 사이에 배치되는 제1_2 게이트 절연 패턴을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역, 코어 영역 및 셀 영역과 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판, 경계 영역의 기판 내에 배치되는 경계 소자 분리막, 경계 소자 분리막의 적어도 일부와, 코어 영역의 기판 상에 배치되는 제1 게이트 구조체, 코어 영역의 기판 내에 배치되는 코어 소자 분리막으로, 코어 소자 분리막은 코어 소자 분리 리세스를 채우고, 코어 소자 분리 리세스의 경계를 따라 순차적으로 배치되는 제1 및 제2 코어 라이너막을 포함하는 코어 소자 분리막, 및 코어 소자 분리막의 적어도 일부와, 코어 영역의 상기 기판 상에 배치되는 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는, 제1 고유전막과, 제1 고유전막 하부에 배치되는 제1 게이트 절연 패턴을 포함하고, 제2 게이트 구조체는, 제2 고유전막과, 제2 고유전막 하부에 배치되는 제2 게이트 절연 패턴을 포함하고, 제2 게이트 절연 패턴은 제1 코어 라이너막의 상면과 비오버랩되고, 제2 코어 라이너막의 상면 및 코어 영역의 기판의 상면과 오버랩된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 셀 영역, 코어 영역, 셀 영역과 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판, 경계 영역의 기판 내에 배치되는 경계 소자 분리막으로, 경계 소자 분리막은 경계 소자 분리 리세스를 채우고, 경계 소자 분리 리세스의 경계를 따라 순차적으로 배치되는 제1 및 제2 경계 라이너막을 포함하는 경계 소자 분리막, 경계 소자 분리막의 적어도 일부와, 코어 영역의 기판 상에 배치되는 제1 게이트 구조체, 및 코어 영역의 기판 상에 배치되는 제2 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 고유전막, 및 제1 고유전막 하부에 배치되는 제1 게이트 절연 패턴을 포함하고, 제2 게이트 구조체는, 실리콘 게르마늄을 포함하는 채널층 및 채널층 상의 제2 게이트 절연 패턴을 포함하고, 제1 게이트 절연 패턴은 제1 경계 라이너막의 상면과 비오버랩되고, 제2 경계 라이너막의 상면 및 코어 영역의 기판의 상면과 오버랩되고, 제1 게이트 절연 패턴의 두께는 상기 제2 게이트 절연 패턴의 두께보다 작다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 셀 영역의 레이아웃도이다.
도 3은 도 2의 A-A를 따라 절단한 단면도이다.
도 4a 및 도 4b는 도 1의 B-B를 따라 절단한 단면의 확대도들이다.
도 5는 도 1의 코어 영역의 레이아웃도이다.
도 6a 및 도 6b는 도 5의 C1-C1을 따라 절단한 단면도들이다.
도 7a 및 도 7b는 도 5의 C2-C2를 따라 절단한 단면도들이다.
도 8a 및 도 8b는 도 5의 E1-E1을 따라 절단한 단면도들이다.
도 9a 및 도 9b는 도 5의 E2-E2를 따라 절단한 단면도들이다.
이하에서, 도 1 내지 도 9b를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명한다.
본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 1을 참고하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 메모리 장치는 셀 영역(CELL), 코어 영역(CORE), 및 셀 영역(CELL)과 코어 영역(CORE) 사이의 경계 영역(INTERFACE)을 포함한다.
셀 영역(CELL)에는 반도체 셀들이 어레이를 이루며 배치될 수 있다. 예를 들어, 형성하고자 하는 반도체 장치가 반도체 메모리 장치인 경우에, 셀 영역(CELL)에는 반도체 메모리 셀들이 어레이를 이루며 배치될 수 있다.
코어 영역(CORE)은 셀 영역(CELL) 주변에 배치되거나, 셀 영역(CELL)과 다른 별도의 영역에 배치될 수 있다. 코어 영역(CORE)에는 일부 제어 소자들 및 더미 소자들이 형성될 수 있다. 이에 따라, 코어 영역(CORE)에는 셀 영역(CELL)에 형성된 반도체 셀들을 제어하는데 필요한 회로들이 배치될 수 있다.
경계 영역(INTERFACE)은 셀 영역(CELL)과 코어 영역(CORE) 사이에 배치될 수 있다. 구체적으로, 경계 영역(INTERFACE)은 셀 영역(CELL)과 코어 영역(CORE) 사이에서, 셀 영역(CELL) 및 코어 영역(CORE)에 인접하여 배치될 수 있다. 예를 들어, 도 1에 도시된 것처럼, 경계 영역(INTERFACE)은 셀 영역(CELL)과 셀 영역(CELL) 주변에 배치되는 코어 영역(CORE) 사이에 배치될 수 있다.
경계 영역(INTERFACE)에는 경계 소자 분리막(도 2의 210)이 배치될 수 있다. 이에 따라, 경계 영역(INTERFACE)은 셀 영역(CELL)과 코어 영역(CORE)을 분리시킬 수 있다.
도 2는 도 1의 셀 영역의 레이아웃도이다. 도 3은 도 2의 A-A를 따라 절단한 단면도이다.
도 2 및 도 3을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 비트 라인(BL; bit line), 복수의 워드 라인(WL; word line), 다이렉트 컨택(DC; direct contact), 매몰 컨택(BC; buried contact), 랜딩 패드(LP; landing pad)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
복수의 워드 라인(WL)은 제1 방향(D1)으로 연장될 수 있다. 복수의 워드 라인(WL)은 각각 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인(WL)은 워드라인 전극(132) 일 수 있다. 워드 라인(WL)은 셀 영역(CELL)의 기판(100)에 매립되어 형성될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 교차할 수 있다. 예를 들어, 제1 방향(D1)과 제2 방향(D2)은 서로 수직일 수 있다.
비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있다. 복수의 비트 라인(BL)은 각각 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인(BL)은 기판(100) 상에 형성될 수 있다.
셀 영역(CELL)의 기판(100)은 셀 활성 영역(AR)을 포함할 수 있다. 반도체 메모리 장치의 디자인 룰이 감소함에 따라, 셀 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다.
예를 들어, 셀 활성 영역(AR)은 제1 방향(D1) 및 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)이 아닌 제3 방향(D3)으로 연장되는 바 형태로 형성될 수 있다. 제3 방향(D3)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제2 방향(D2)과 교차할 수 있다. 예를 들어, 제3 방향(D3)은 제1 방향(D1)과 예각을 이룰 수 있다. 예를 들어, 예각은 60°일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 셀 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수 개의 셀 활성 영역(AR) 중 하나의 셀 활성 영역(AR)의 중심은 다른 하나의 셀 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다. 셀 활성 영역(AR)은 제3 방향(D3)으로 연장되는 복수 개의 바 형태일 수 있다. 각각의 셀 활성 영역(AR)은 제1 방향(D1)으로 이격될 수도 있고, 제2 방향(D2)으로 이격될 수도 있다.
셀 활성 영역(AR)은 불순물을 포함하여 소오스 및 드레인 영역을 형성할 수 있다.
예를 들어, 셀 활성 영역(AR)의 중심은 다이렉트 컨택(DC)에 의해 비트 라인(BL)과 접속될 수 있다. 이에 따라, 셀 활성 영역(AR)의 중심은 소오스 및 드레인 영역 중 하나의 영역을 형성할 수 있다. 또한, 예를 들어, 셀 활성 영역(AR)의 양 말단은 매몰 컨택(BC)과 접속될 수 있다. 이에 따라, 셀 활성 영역(AR)의 중심은 소오스 및 드레인 영역 중 다른 하나의 영역을 형성할 수 있다.
셀 활성 영역(AR)은 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 셀 활성 영역(AR)은 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 셀 활성 영역(AR)은 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 셀 활성 영역(AR)은 제1 방향(D1) 및 제2 방향(D3)에 대해 소정의 각도를 갖는 제3 방향(D3)으로 연장될 수 있다.
몇몇 실시예에 따른 반도체 메모리 장치는, 기판(100), 셀 소자 분리막(110), 워드라인 구조체(130), 매몰 컨택(BC), 랜딩 패드(LP), 펜스(170), 층간 절연막(180), 다이렉트 컨택(DC), 비트 라인(140), 비트라인 스페이서 구조체(150) 및 커패시터(190)를 포함할 수 있다.
셀 소자 분리막(110)은 셀 영역(CELL)의 기판(100) 내에 형성될 수 있다. 셀 소자 분리막(110)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 셀 소자 분리막(110)은 복수의 셀 활성 영역(AR)을 정의할 수 있다.
몇몇 실시예에서, 복수의 워드라인 구조체(130)는 기판(100)에 매립되어 형성될 수 있다. 각각의 워드라인 구조체(130)는 제3 방향(D3)으로 서로 이격될 수 있다.
워드라인 구조체(130)는 워드라인 절연막(131)과 워드라인 절연막(131) 상의 워드라인 전극(132)과 워드라인 전극(132) 상의 워드라인 캡핑 패턴(133)을 포함할 수 있다.
워드라인 절연막(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
워드라인 전극(132)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
워드라인 캡핑 패턴(133)은 예를 들어, 폴리실리콘, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
다이렉트 컨택(DC)은 셀 영역(CELL)의 기판(100) 내에 형성될 수 있다. 다이렉트 컨택(DC)은 셀 영역(CELL)의 기판(100)과 접촉할 수 있다. 예를 들어, 다이렉트 컨택(DC)은, 셀 활성 영역(AR)의 중심과 접촉할 수 있다. 다이렉트 컨택(DC)과 접촉하는 셀 영역(CELL)의 기판(100)의 셀 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
다이렉트 컨택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인(140)의 일부는 셀 활성 영역(AR)과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 다이렉트 컨택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
비트 라인(140)은 제1 비트라인 패턴(141), 및 제2 비트라인 패턴(142)을 포함할 수 있다. 비트 라인(140)은 다이렉트 컨택(DC) 상에 형성될 수 있다.
비트 라인(140)은 단일막일 수도 있으나, 도시된 것처럼 비트 라인(140)은 제1 비트라인 패턴(141), 및 제2 비트라인 패턴(142)을 포함하는 다중막일 수도 있다.
예를 들어, 제1 비트라인 패턴(141), 및 제2 비트라인 패턴(142)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 비트라인 패턴(141)은 TiSiN을 포함할 수 있고, 제2 비트라인 패턴(142)은 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인(140)의 상부에 비트라인 캡핑 패턴(143)이 포함될 수 있다. 비트라인 캡핑 패턴(143)은 실리콘 질화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트라인 스페이서 구조체(150)는 비트 라인(140) 및 비트라인 캡핑 패턴(143)의 측벽 상에 배치될 수 있다. 비트라인 스페이서 구조체(150)는 다이렉트 컨택(DC), 비트 라인(140), 및 비트라인 캡핑 패턴(143)의 측벽 상에 형성될 수 있다.
비트라인 스페이서 구조체(150)는 단일막일 수 있으나, 도시된 것처럼, 비트라인 스페이서 구조체(150)는 제1 비트라인 스페이서(151) 및 제2 비트라인 스페이서(152)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 비트라인 스페이서(151, 152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
펜스(170)는 셀 영역(CELL)의 기판(100) 및 셀 소자 분리막(110) 상에 형성될 수 있다. 펜스(170)는 셀 영역(CELL)의 기판(100) 및 셀 소자 분리막(110) 내에 형성된 워드라인 구조체(130)와 중첩되도록 형성될 수 있다.
펜스(170)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 펜스(170)는 매몰 컨택(BC)을 분리할 수 있다.
매몰 컨택(BC)은 셀 영역(CELL)의 기판(100)과 접촉할 수 있다. 예를 들어, 매몰 컨택(BC)은 셀 활성 영역(AR)의 말단과 접촉할 수 있다. 매몰 컨택(BC)과 접촉하는 셀 영역(CELL)의 기판(100)의 셀 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
매몰 컨택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 컨택(BC)은 셀 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 컨택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 컨택(BC)의 상면에 배치될 수 있다. 또한, 랜딩 패드(LP)는 매몰 컨택(BC)과 접촉할 수 있다. 매몰 컨택(BC)과 유사하게, 랜딩 패드(LP)는 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 랜딩 패드(LP)는 매몰 컨택(BC)과 전기적으로 접속될 수 있다. 예를 들어, 랜딩 패드(LP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(180)은 랜딩 패드(LP)의 상면의 일부에 형성될 수 있다. 또한, 층간 절연막(180)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 즉, 층간 절연막(180)은 복수의 랜딩 패드(LP)를 서로 분리시킬 수 있다. 또한, 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(180)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(190)는 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접촉될 수 있다. 결과적으로, 커패시터(190)는 매몰 컨택(BC)과 접속된 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 커패시터(190)는 하부 전극(191), 커패시턴스 유전막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차에 의해 커패시턴스 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시턴스 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(193)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 전극(191)은 도 3에 도시된 것처럼 실린더(cylinder) 형상을 가질 수 있다. 또한, 도시되진 않았지만, 하부 전극(191)은 필라(pillar) 형상을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 4a 및 도 4b는 도 1의 B-B를 따라 절단한 단면도들이다.
도 4a 및 도 4b를 참고하면, 경계 영역(INTERFACE)의 기판(100) 내에, 경계 소자 분리막(210)이 매립될 수 있다. 경계 소자 분리막(210)은 셀 영역(CELL)과 코어 영역(CORE)을 분리시킬 수 있다. 즉, 경계 영역(INTERFACE)은 경계 소자 분리막(210)에 의해 정의될 수 있다.
몇몇 실시예에서, 경계 소자 분리막(210)은 워드라인 구조체(130)를 감쌀 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
워드라인 구조체(130) 상에 절연막(120)이 배치될 수 있다. 절연막(120)은 기판(100) 상에 형성될 수 있다. 절연막(120)은 예를 들어, 셀 버퍼막일 수 있다. 절연막(120)은 단일막일 수 있으나, 도시된 것처럼, 절연막(120)은 제1 절연막(121), 제2 절연막(122) 및 제3 절연막(123)을 포함하는 다중막일 수도 있다.
제1 절연막(121)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(122)은 제1 절연막(121)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(122)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(123)은 제2 절연막(122)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(123)은 실리콘 산화물을 포함할 수 있다.
경계 소자 분리막(210)은 경계 소자 리세스(210R)을 채우고 경계 소자 리세스(210R)의 프로파일을 따라 배치되는 제1 경계 라이너막(211), 제1 경계 라이너막(211) 상의 제2 경계 라이너막(213) 및 제2 경계 라이너막(213) 상에 배치되는 경계 소자 분리 필링막(215)을 포함할 수 있다.
도 4a에 도시된 것과 같이, 경계 소자 분리 필링막(215)은 리세스를 포함할 수 있다. 즉, 경계 소자 분리 필링막(215)의 상면(215US)의 적어도 일부는 코어 영역(CORE)의 기판(100)의 상면(100US)보다 낮을 수 있다. 제1 경계 라이너막(211)은 리세스를 포함할 수 있다, 즉, 제1 경계 라이너막(211)의 상면(211US)의 적어도 일부는 코어 영역(CORE)의 기판(100)의 상면(100US) 보다 낮을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 4b에 도시된 것처럼, 경계 소자 분리 필링막(215)의 상면(215US)과, 기판(100)의 상면(100US)과, 제1 경계 라이너막(211)의 상면(211US)과, 제2 경계 라이너막(213)의 상면(213US)은 동일 평면에 놓일 수도 있다. 이 경우, 경계 소자 분리 필링막(215)과 제1 경계 라이너막(211)은 리세스를 포함하지 않을 수 있다.
제1 경계 라이너막(211)을 예를 들어, 실리콘 산화막을 포함할 수 있다. 제2 경계 라이너막(213)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 경계 소자 분리 필링막(215)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 구조체(GS1)는 경계 소자 분리막(210)의 적어도 일부와 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다.
제1 게이트 구조체(GS1)는 제1 게이트 절연 패턴(220), 제1 고유전막(230), 제1 일함수 금속 패턴(240), 제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260), 제1_3 게이트 도전 패턴(270), 제1 게이트 캡핑 패턴(280) 및 제1 게이트 스페이서(290)를 포함할 수 있다.
제1 게이트 절연 패턴(220)은 제1 고유전막(230) 하부에 배치될 수 있다. 제1 게이트 절연 패턴(220)은 코어 영역(CORE)의 기판(100) 및 경계 소자 분리막(210) 상에 배치될 수 있다.
제1 게이트 절연 패턴(220)은 제2 경계 라이너막(213) 상에 배치되는 제1_1 게이트 절연 패턴(221)과, 코어 영역(CORE)의 기판(100) 상에 배치되는 제1_2 게이트 절연 패턴(223)을 포함할 수 있다.
제1_1 게이트 절연 패턴(221)은 제1 고유전막(230)의 하면(230BS)과 제2 경계 라이너막(213)의 상면(213US) 사이에 배치될 수 있다. 제1_2 게이트 절연 패턴(223)은 제1 고유전막(230)의 하면(230BS)과 코어 영역(CORE)의 기판(100)의 상면(100US) 사이에 배치될 수 있다.
제1_1 게이트 절연 패턴(221)은 제1 고유전막(230)의 하면(230BS)과 제2 경계 라이너막(213)의 상면(213US)으로 정의될 수 있다. 제1_2 게이트 절연 패턴(223)은 제1 고유전막(230)의 하면(230BS)과 코어 영역(CORE)의 기판(100)의 상면(100US)으로 정의될 수 있다.
제1 게이트 절연 패턴(220)은 제2 경계 라이너막(213)의 상면(213US) 및 코어 영역(CORE)의 기판(100)의 상면(100US)과 오버랩될 수 있다. 제1 게이트 절연 패턴(220)은 제1 경계 라이너막(211)의 상면(211US)과 오버랩되지 않을 수 있다. 제1 게이트 절연 패턴(220)은 경계 소자 분리 필링막(215)과 오버랩되지 않을 수 있다.
제1 게이트 절연 패턴(220)은 제1 고유전막(230)의 하면(230BS)와 코어 영역(CORE)의 기판(100)의 상면(100US) 사이의 제1 두께(220D)를 가질 수 있다. 제1 두께(220D)는 제2 게이트 절연 패턴의 제2 두께(예를 들어, 도 6a의 320D)와 동일할 수 있다. 제1 두께(220D)는 제3 게이트 절연 패턴의 제3 두께(예를 들어, 도 8a의 420D)보다 작을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 절연 패턴(220)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 고유전막(230)은 경계 영역(INTERFACE) 및 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 구체적으로, 제1 고유전막(230)은 경계 영역(INTERFACE)에서 경계 소자 분리막(210)의 적어도 일부 상에 배치될 수 있다. 제1 고유전막(230)은 경계 영역(INTERFACE)에서 제1_1 게이트 절연 패턴(221) 상에 배치될 수 있다. 제1 고유전막(230)은 코어 영역(CORE)에서 제1_2 게이트 절연 패턴(223) 상에 배치될 수 있다. 제1 고유전막(230)은 경계 소자 분리막(210)에서 코어 영역(CORE)의 기판(100)을 향함에 따라 연속적으로 배치될 수 있다.
제1 고유전막(230)은 경계 소자 분리 필링막(215)과 접촉할 수 있다. 제1 고유전막(230)은 제2 경계 라이너막(213)과 접촉하지 않을 수 있다. 제1 고유전막(230)은 제1 경계 라이너막(211)과 접촉할 수 있다. 제1 고유전막(230)은 코어 영역(CORE)의 기판(100)과 접촉하지 않을 수 있다.
제1 고유전막(230)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질, ONO(oxide/nitride/oxide) 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k dielectric material)을 포함할 수 있다.
예를 들어, 제1 고유전막(230)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되지 않았으나, 제1 게이트 절연 패턴(220)과 제1 고유전막(230) 사이에 인터페이스막이 더 개재될 수 있다. 인터페이스막은 제1 게이트 절연 패턴(220)과 제1 고유전막(230) 사이의 불량 계면을 방지할 수 있다.
제1 일함수 금속 패턴(240)은 경계 영역(INTERFACE) 및 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 구체적으로, 제1 일함수 금속 패턴(240)은 제1 고유전막(230) 상에 배치될 수 있다.
제1 일함수 금속 패턴(240)은 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 예를 들어, 제1 일함수 금속 패턴(240)은 란탄(La), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 나이오븀(Nb), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제1 일함수 금속 패턴(240)은 복수 개의 얇은 금속막들이 적층된 다중막 구조로 형성될 수도 있다. 예를 들어, 제1 일함수 금속 패턴(240)은 Al2O3/TiN, Al2O3/TaN, Al/TiN, Al/TaN, TiN/Al/TiN, TaN/Al/TaN, TiN/TiON, TaN/TiON, Ta/TiN, TaN/TiN, 또는 이들의 조합을 포함할 수 있다.
제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260) 및 제1_3 게이트 도전 패턴(270)은 제1 일함수 금속 패턴(240) 상에 순차적으로 배치될 수 있다. 제1_3 게이트 도전 패턴(270)은 도 3의 제2 비트라인 패턴(142)과 동일한 공정에서 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1_1 내지 제1_3 게이트 도전 패턴(250, 260, 270)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1_1 게이트 도전 패턴(250)은 폴리실리콘을 포함할 수 있고, 제1_2 게이트 도전 패턴(260)은 TiSiN을 포함할 수 있고, 제1_3 게이트 도전 패턴(270)은 텅스텐을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(280)은 제1_2 게이트 도전 패턴(270) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(280)은 실리콘 질화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 스페이서(290)는 제1 고유전막(230), 제1 일함수 금속 패턴(240), 제1_1 내지 제1_3 게이트 도전 패턴(250, 260, 270) 및 제1 게이트 캡핑 패턴(280)의 측벽 상에 배치될 수 있다.
제1 게이트 스페이서(290)는 경계 영역(INTERFACE)에 배치될 수 있다. 제1 게이트 스페이서(290)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합 중 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 도 1의 코어 영역의 레이아웃도이다. 도 6a 및 도 6b는 도 5의 C1-C1을 따라 절단한 단면도들이다. 도 7a 및 도 7b는 도 5의 C2-C2를 따라 절단한 단면도들이다.
도 5 내지 도 7b를 참고하여 몇몇 실시예에 따른 반도체 메모리 장치를 설명한다. 설명의 편의상 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 내지 도 7b를 참고하면, 코어 영역(CORE)의 기판(100)은 제1 코어 활성 영역(ARC1)을 포함할 수 있다. 제1 코어 활성 영역(ARC1)은 제6 방향(D6)으로 연장될 수 있다.
코어 영역(CORE)의 기판(100) 내에, 제1 코어 소자 분리막(310)이 매립될 수 있다. 제1 코어 소자 분리막(310)은 제1 코어 활성 영역(ARC1)을 정의할 수 있다. 제1 코어 활성 영역(ARC1)은 불순물을 포함하여 제1 소오스/드레인 영역(S/D_1)을 형성할 수 있다.
제1 코어 소자 분리막(310)은 제1 코어 소자 분리 리세스(310R)의 프로파일을 따라 형성되는 제1_1 코어 라이너막(311)을 포함할 수 있다. 제1 코어 소자 분리막(310)은 제1_1 코어 라이너막(311) 상에 배치되는 제1_2 코어 라이너막(313)을 포함할 수 있다. 또한, 제1 코어 소자 분리막(310)은 제1 코어 소자 분리 리세스(310R)를 채우고, 제1_2 코어 라이너막(313) 상에 배치되는 제1 코어 소자 분리 필링막(315)을 포함할 수 있다.
도 6a에 도시된 것과 같이, 제1 코어 소자 분리 필링막(315)은 리세스를 포함할 수 있다. 즉, 제1 코어 소자 분리 필링막(315)의 상면(315US)의 적어도 일부는 코어 영역(CORE)의 기판(100)의 상면(100US)보다 낮을 수 있다. 제1_1 코어 라이너막(311)은 리세스를 포함할 수 있다, 즉, 제1_1 코어 라이너막(311)의 상면(311US)의 적어도 일부는 코어 영역(CORE)의 기판(100)의 상면(100US) 보다 낮을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 6b에 도시된 것과 같이, 제1 코어 소자 분리 필링막(315)의 상면(315US)과, 기판(100)의 상면(100US)과, 제1_1 코어 라이너막(311)의 상면(311US)과, 제1_2 코어 라이너막(313)의 상면(313US)은 동일 평면에 놓일 수도 있다. 이 경우, 제1 코어 소자 분리 필링막(315)과 제1_1 코어 라이너막(311)은 리세스를 포함하지 않을 수 있다.
제1_1 코어 라이너막(311)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제1_2 코어 라이너막(313)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 제1 코어 소자 분리 필링막(315)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 게이트 구조체(GS2)는 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 제2 게이트 구조체(GS2)의 적어도 일부는 제1 코어 소자 분리막(310)과 제4 방향(D4)으로 중첩될 수 있다. 제2 게이트 구조체(GS2)는 제1 코어 소자 분리막(310)과 제6 방향(D6)으로 이격될 수 있다.
제2 게이트 구조체(GS2)는 제5 방향(D5)으로 연장될 수 있다. 제5 방향(D5)과 제6 방향(D6)은 서로 교차할 수 있다. 예를 들어, 제5 방향(D5)은 제6 방향(D6)과 수직일 수 있다.
제2 게이트 구조체(GS2)는 NMOS 트랜지스터일 수 있다. 이 경우, 기판(100)은 p형 불순물로 도핑될 수 있다. 제1 소오스/드레인 영역(S/D_1)은 n형 불순물로 도핑될 수 있다.
제2 게이트 구조체(GS2)는 제2 게이트 절연 패턴(320), 제2 고유전막(330), 제2 일함수 금속 패턴(340), 제2_1 게이트 도전 패턴(350), 제2_2 게이트 도전 패턴(360), 제2_3 게이트 도전 패턴(370), 제2 게이트 캡핑 패턴(380) 및 제2 게이트 스페이서(390)를 포함할 수 있다.
제2 게이트 절연 패턴(320)은 제2 고유전막(330) 하부에 배치될 수 있다. 제2 게이트 절연 패턴(320)은 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 제2 게이트 절연 패턴(320)의 적어도 일부는 제1 코어 소자 분리막(310) 상에 배치될 수 있다.
제2 게이트 절연 패턴(320)은 제1_2 코어 라이너막(313) 상에 배치되는 제2_1 게이트 절연 패턴(321)과, 코어 영역(CORE)의 기판(100) 상에 배치되는 제2_2 게이트 절연 패턴(323)을 포함할 수 있다.
제2_1 게이트 절연 패턴(321)은 제2 고유전막(330)의 하면(330BS)과 제2_2 코어 라이너막(313)의 상면(313US) 사이에 배치될 수 있다. 제2_2 게이트 절연 패턴(323)은 제2 고유전막(330)의 하면(330BS)과 코어 영역(CORE)의 기판(100)의 상면(100US) 사이에 배치될 수 있다.
제2_1 게이트 절연 패턴(321)은 제2 고유전막(330)의 하면(330BS)과 제2_2 코어 라이너막(313)의 상면(313US)으로 정의될 수 있다. 제2_2 게이트 절연 패턴(323)은 제2 고유전막(330)의 하면(330BS)과 코어 영역(CORE)의 기판(100)의 상면(100US)으로 정의될 수 있다.
제2 게이트 절연 패턴(320)은 제2_2 코어 라이너막(313)의 상면(313US) 및 코어 영역(CORE)의 기판(100)의 상면(100US)과 제4 방향(D4)으로 오버랩될 수 있다. 제2 게이트 절연 패턴(320)은 제2_1 코어 라이너막(311)의 상면(311US)과 제4 방향(D4)으로 오버랩되지 않을 수 있다. 제2 게이트 절연 패턴(320)은 제1 코어 소자 분리 필링막(315)과 제4 방향(D4)으로 오버랩되지 않을 수 있다.
제2 게이트 절연 패턴(320)은 제2 고유전막(330)의 하면(330BS)과 코어 영역(CORE)의 기판(100)의 상면(100US) 사이의 제4 방향(D4)으로의 제2 두께(320D)를 가질 수 있다. 제2 게이트 절연 패턴(320)의 제2 두께(320D)는 제1 게이트 절연 패턴의 제1 두께(예를 들어, 도 4a의 220D)와 동일할 수 있다. 제2 게이트 절연 패턴(320)의 제2 두께(320D)는 제3 게이트 절연 패턴의 제3 두께(예를 들어, 도 8a의 420D)보다 작을 수 있다. 제2 게이트 절연 패턴(320)은 제1 게이트 절연 패턴(예를 들어, 도 4a의 220)과 동일한 공정으로 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 게이트 절연 패턴(320)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 고유전막(330)은 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 구체적으로, 제2 고유전막(330)은 코어 영역(CORE)에서 제1 코어 소자 분리막(310)과 코어 영역(CORE)의 기판(100)의 상면(100US) 상에 연속적으로 배치될 수 있다.
제2 고유전막(330)은 제1 코어 소자 분리 필링막(315)와 접촉할 수 있다. 제2 고유전막(330)은 제1_2 코어 라이너막(313)과 접촉하지 않을 수 있다. 제2 고유전막(330)은 제1_1 코어 라이너막(311)과 접촉할 수 있다. 제2 고유전막(330)은 코어 영역(CORE)의 기판(100)과 접촉하지 않을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 고유전막(330)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질, ONO(oxide/nitride/oxide) 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질(high-k dielectric material)을 포함할 수 있다.
예를 들어, 제2 고유전막(330)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시되지 않았으나, 제2 게이트 절연 패턴(320)과 제2 고유전막(330) 사이에 인터페이스막이 더 개재될 수 있다. 인터페이스막은 제2 게이트 절연 패턴(320)과 제2 고유전막(330) 사이의 불량 계면을 방지할 수 있다.
제2 일함수 금속 패턴(340)은 제2 고유전막(330) 상에 배치될 수 있다. 제2 일함수 금속 패턴(340)은 NMOS 트랜지스터의 문턱 전압을 조절하는 금속막일 수 있다.
제2 일함수 금속 패턴(340)은 예를 들어, 란탄(La), 탄탈럼(Ta), 탄탈럼 질화물(TaN), 나이오븀(Nb), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제2 일함수 금속 패턴(340)은 복수 개의 얇은 금속막들이 적층된 다중막 구조로 형성될 수도 있다. 예를 들어, 제2 일함수 금속 패턴(340)은 TiN/TiON, Mg/TiN, TiN/Mg/TiN, La/TiN, TiN/La/TiN, Sr/TiN, TiN/Sr/TiN, 또는 이들의 조합을 포함할 수 있다.
제2_1 게이트 도전 패턴(350), 제2_2 게이트 도전 패턴(360), 제2_3 게이트 도전 패턴(370), 제2 게이트 캡핑 패턴(380) 및 제2 게이트 스페이서(390)는 각각 제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260), 제1_3 게이트 도전 패턴(270), 제1 게이트 캡핑 패턴(280) 및 제1 게이트 스페이서(290)와 동일한 공정에서 형성될 수 있다. 즉, 제2_1 게이트 도전 패턴(350), 제2_2 게이트 도전 패턴(360), 제2_3 게이트 도전 패턴(370), 제2 게이트 캡핑 패턴(380) 및 제2 게이트 스페이서(390)는 각각 제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260), 제1_3 게이트 도전 패턴(270), 제1 게이트 캡핑 패턴(280) 및 제1 게이트 스페이서(290)과 동일한 물질일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 8a 및 도 8b는 도 5의 E1-E1을 따라 절단한 단면도들이다. 도 9a 및 도 9b는 도 5의 E2-E2를 따라 절단한 단면도들이다.
도 5 및 도 8a 내지 도 9b를 참고하여, 몇몇 실시예에 따른 반도체 메모리 장치를 설명한다. 설명의 편의상 도 1 내지 도 7b를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5 및 도 8a 내지 도 9b를 참고하면, 코어 영역(CORE)의 기판(100)은 제2 코어 활성 영역(ARC2)을 포함할 수 있다. 제2 코어 활성 영역(ARC2)은 제6 방향(D6)으로 연장될 수 있다.
코어 영역(CORE)의 기판(100) 내에, 제2 코어 소자 분리막(410)이 매립될 수 있다. 제2 코어 소자 분리막(410)은 제2 코어 활성 영역(ARC2)을 정의할 수 있다. 제2 코어 활성 영역(ARC2)은 불순물을 포함하여 제2 소오스/드레인 영역(S/D_2)을 형성할 수 있다.
제2 코어 소자 분리막(410)은 제2 코어 소자 분리 리세스(410R)의 프로파일을 따라 형성되는 제2_1 코어 라이너막(411)을 포함할 수 있다. 제2 코어 소자 분리막(410)은 제2_1 코어 라이너막(411) 상에 배치되는 제2_2 코어 라이너막(413)을 포함할 수 있다. 또한, 제2 코어 소자 분리막(410)은 제2 코어 소자 분리 리세스(410R)를 채우고, 제2_2 코어 라이너막(413) 상에 배치되는 제2 코어 소자 분리 필링막(415)을 포함할 수 있다.
도 8a에 도시된 것과 같이, 제2 코어 소자 분리 필링막(415)은 리세스를 포함할 수 있다. 즉, 제2 코어 소자 분리 필링막(415)의 상면의 적어도 일부는 기판(100)의 상면보다 낮을 수 있다. 제2_1 코어 라이너막(411)은 리세스를 포함할 수 있다, 즉, 제2_1 코어 라이너막(411)의 상면의 적어도 일부는 기판(100)의 상면보다 낮을 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 8b에 도시된 것과 같이, 제2 코어 소자 분리 필링막(415)의 상면과, 기판(100)의 상면과, 제2_1 코어 라이너막(411)의 상면과, 제2_2 코어 라이너막(413)의 상면은 동일 평면에 놓일 수도 있다. 이 경우, 제2 코어 소자 분리 필링막(415)과 제2_1 코어 라이너막(411)은 리세스를 포함하지 않을 수 있다.
제2_1 코어 라이너막(411)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 제2_2 코어 라이너막(413)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 제2 코어 소자 분리 필링막(415)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 다만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제3 게이트 구조체(GS3)는 제2 코어 소자 분리막(410)의 적어도 일부와 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 제3 게이트 구조체(GS3)은 제2 코어 소자 분리막(410)과 제6 방향(D6)으로 이격될 수 있다.
제3 게이트 구조체(GS3)는 제5 방향(D5)으로 연장될 수 있다. 제5 방향(D5)과 제6 방향(D6)은 서로 교차할 수 있다. 예를 들어, 제5 방향(D5)은 제6 방향(D6)과 수직일 수 있다.
제3 게이트 구조체(GS3)는 PMOS 트랜지스터일 수 있다. 이 경우, 기판(100)은 n형 불순물로 도핑될 수 있다. 제2 소오스/드레인 영역(S/D_2)은 p형 불순물로 도핑될 수 있다.
제3 게이트 구조체(GS3)는 채널층(CH), 제3 게이트 절연 패턴(420), 제3 고유전막(430), 제3 일함수 금속 패턴(440), 제3_1 게이트 도전 패턴(450), 제3_2 게이트 도전 패턴(460), 제3_3 게이트 도전 패턴(470), 제3 게이트 캡핑 패턴(480) 및 제3 게이트 스페이서(490)를 포함할 수 있다.
채널층(CH)은 코어 영역(CORE)의 기판(100) 상에 배치될 수 있다. 채널층(CH)은 실리콘 게르마늄(SiGe)으로 형성될 수 있다. 채널층(CH)이 실리콘 게르마늄으로 이루어지는 경우, 채널층(CH) 내에서의 Ge 함량은 약 10 ~ 50atom% 일 수 있다. 채널층(CH)은 PMOS 트랜지스터에서 정공의 이동도를 향상시킬 수 있다. 또한, 채널층(CH)은 일함수를 낮추는 역할을 할 수 있다. 채널층(CH)은 SEG(selective epitaxial growth) 방법으로 형성될 수 있다.
제2 코어 소자 분리막(410)의 적어도 일부와, 채널층(CH) 상에, 제3 게이트 절연 패턴(420)이 배치될 수 있다. 제3 게이트 절연 패턴(420)은 제3 코어 소자 분리막(410)의 적어도 일부와, 코어 영역(CORE)의 기판(100) 상에 연속적으로 형성될 수 있다. 제3 게이트 절연 패턴(420)의 적어도 일부는 제2 코어 소자 분리막(410)과 제4 방향(D4)으로 오버랩될 수 있다.
제3 게이트 절연 패턴(420)은 제3 고유전막(430)의 하면(430BS)과 채널층(CH)의 상면(CH_US) 사이의 제4 방향(D4)으로의 제3 두께(420D)를 가질 수 있다. 제3 두께(420D)는 제2 게이트 절연 패턴의 제2 두께(예를 들어, 도 6a의 320D)와 제1 게이트 절연 패턴의 제1 두께(예를 들어, 도 4a의 220D)보다 두꺼울 수 있다.
제3 게이트 절연 패턴(420)은 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제3 게이트 절연 패턴(420) 상에, 제3 고유전막(430)이 배치될 수 있다. 제3 고유전막(430)은 제1 고유전막(예를 들어, 도 4a의 230) 및 제2 고유전막(예를 들어, 도 6a의 330)과 실질적으로 동일할 수 있다.
도시되지 않았으나, 제3 게이트 절연 패턴(420)과 제3 고유전막(430) 사이에 인터페이스막이 더 개재될 수 있다. 인터페이스막은 제3 게이트 절연 패턴(420)과 제3 고유전막(430) 사이의 불량 계면을 방지할 수 있다.
제3 일함수 금속 패턴(440)은 제3 고유전막(430) 상에 배치될 수 있다. 제3 일함수 금속 패턴(440)은 PMOS 트랜지스터의 문턱 전압을 조절하는 금속막일 수 있다.
제3 일함수 금속 패턴(440)은 예를 들어, 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 제3 일함수 금속 패턴(340)은 복수 개의 얇은 금속막들이 적층된 다중막 구조로 형성될 수도 있다. 예를 들어, 제1 일함수 금속 패턴(340)은 Al2O3/TiN, Al2O3/TaN, Al/TiN, Al/TaN, TiN/Al/TiN, TaN/Al/TaN, TiN/TiON, TaN/TiON, Ta/TiN, TaN/TiN, 또는 이들의 조합을 포함할 수 있다.
제3_1 게이트 도전 패턴(450), 제3_2 게이트 도전 패턴(460), 제3_3 게이트 도전 패턴(470), 제3 게이트 캡핑 패턴(480) 및 제3 게이트 스페이서(490)는 각각 제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260), 제1_3 게이트 도전 패턴(270), 제1 게이트 캡핑 패턴(280) 및 제1 게이트 스페이서(290)와 동일한 공정에서 형성될 수 있다. 즉, 제3_1 게이트 도전 패턴(450), 제3_2 게이트 도전 패턴(460), 제3_3 게이트 도전 패턴(470), 제3 게이트 캡핑 패턴(480) 및 제3 게이트 스페이서(490)는 각각 제1_1 게이트 도전 패턴(250), 제1_2 게이트 도전 패턴(260), 제1_3 게이트 도전 패턴(270), 제1 게이트 캡핑 패턴(280) 및 제1 게이트 스페이서(290)과 동일한 물질일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 220: 제1 게이트 절연 패턴
320: 제2 게이트 절연 패턴 420: 제3 게이트 절연 패턴
210: 경계 소자 분리막 310: 제1 코어 소자 분리막
410: 제2 코어 소자 분리막 CH: 채널층
230: 제1 고유전막 330: 제2 고유전막
430: 제3 고유전막

Claims (10)

  1. 셀 영역, 코어 영역 및 상기 셀 영역과 상기 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판;
    상기 경계 영역의 상기 기판 내에 배치되는 경계 소자 분리막으로, 상기 경계 소자 분리막은 경계 소자 분리 리세스를 채우고, 상기 경계 소자 분리 리세스의 프로파일을 따라 순차적으로 배치되는 제1 및 제2 경계 라이너막을 포함하는 경계 소자 분리막; 및
    상기 경계 소자 분리막의 적어도 일부와, 상기 코어 영역의 상기 기판 상에 배치되는 제1 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 제1 고유전막, 및 상기 제1 고유전막 하부에 배치되고 상기 제1 경계 라이너막의 상면과 비오버랩되는 제1 게이트 절연 패턴을 포함하고,
    상기 제1 게이트 절연 패턴은 상기 제2 경계 라이너막의 상면과 상기 제1 고유전막의 하면 사이에 배치되는 제1_1 게이트 절연 패턴과, 상기 코어 영역의 상기 기판의 상면과 상기 제1 고유전막의 하면 사이에 배치되는 제1_2 게이트 절연 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 경계 소자 분리막은, 상기 제2 경계 라이너막 상에 배치되고, 상기 경계 소자 분리 리세스를 채우는 경계 소자 분리 필링막을 포함하고,
    상기 제1 게이트 절연 패턴은, 상기 경계 소자 분리 필링막과 비오버랩되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 고유전막은 연속적으로 배치되고,
    상기 경계 소자 분리막 및 상기 코어 영역의 상기 기판과 오버랩되는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 코어 영역의 상기 기판 내에 배치되는 코어 소자 분리막과, 상기 코어 소자 분리막과 이격되는 제2 게이트 구조체를 더 포함하는 반도체 메모리 장치.
  5. 셀 영역, 코어 영역 및 상기 셀 영역과 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판;
    상기 경계 영역의 상기 기판 내에 배치되는 경계 소자 분리막;
    상기 경계 소자 분리막의 적어도 일부와, 상기 코어 영역의 상기 기판 상에 배치되는 제1 게이트 구조체;
    상기 코어 영역의 상기 기판 내에 배치되는 코어 소자 분리막으로, 상기 코어 소자 분리막은 코어 소자 분리 리세스를 채우고, 상기 코어 소자 분리 리세스의 경계를 따라 순차적으로 배치되는 제1 및 제2 코어 라이너막을 포함하는 코어 소자 분리막; 및
    상기 코어 소자 분리막의 적어도 일부와, 상기 코어 영역의 상기 기판 상에 배치되는 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는, 제1 고유전막과, 상기 제1 고유전막 하부에 배치되는 제1 게이트 절연 패턴을 포함하고,
    상기 제2 게이트 구조체는, 제2 고유전막과, 상기 제2 고유전막 하부에 배치되는 제2 게이트 절연 패턴을 포함하고,
    상기 제2 게이트 절연 패턴은 상기 제1 코어 라이너막의 상면과 비오버랩되고, 상기 제2 코어 라이너막의 상면 및 상기 코어 영역의 상기 기판의 상면과 오버랩되는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 게이트 절연 패턴은 상기 제1 경계 라이너막의 상면과 비오버랩되고, 상기 제2 경계 라이너막의 상면 및 상기 코어 영역의 상기 기판의 상면과 오버랩되는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 코어 소자 분리막은, 상기 제2 코어 라이너막 상에 배치되고, 상기 코어 소자 분리 리세스를 채우는 코어 소자 분리 필링막을 포함하고,
    상기 제2 게이트 절연 패턴은 상기 코어 소자 분리 필링막과 비오버랩되는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    상기 제2 고유전막은 연속적으로 배치되고,
    상기 코어 소자 분리막, 및 상기 코어 영역의 상기 기판의 상기 상면과 오버랩되는 반도체 메모리 장치.
  9. 셀 영역, 코어 영역 상기 셀 영역과 상기 코어 영역 사이에 배치되는 경계 영역을 포함하는 기판;
    상기 경계 영역의 상기 기판 내에 배치되는 경계 소자 분리막으로, 상기 경계 소자 분리막은 경계 소자 분리 리세스를 채우고, 상기 경계 소자 분리 리세스의 경계를 따라 순차적으로 배치되는 제1 및 제2 경계 라이너막을 포함하는 경계 소자 분리막;
    상기 경계 소자 분리막의 적어도 일부와, 상기 코어 영역의 상기 기판 상에 배치되는 제1 게이트 구조체; 및
    상기 코어 영역의 상기 기판 상에 배치되는 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체는 제1 고유전막, 및 상기 제1 고유전막 하부에 배치되는 제1 게이트 절연 패턴을 포함하고,
    상기 제2 게이트 구조체는, 실리콘 게르마늄을 포함하는 채널층 및 상기 채널층 상의 제2 게이트 절연 패턴을 포함하고,
    상기 제1 게이트 절연 패턴은 상기 제1 경계 라이너막의 상면과 비오버랩되고, 상기 제2 경계 라이너막의 상면 및 상기 코어 영역의 상기 기판의 상면과 오버랩되고,
    상기 제1 게이트 절연 패턴의 두께는 상기 제2 게이트 절연 패턴의 두께보다 작은 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 경계 소자 분리막은 상기 제2 경계 라이너막 상에 배치되고, 상기 경계 소자 분리 리세스를 채우는 경계 소자 분리 필링막을 포함하고,
    상기 제1 게이트 절연 패턴은 상기 경계 소자 분리 필링막과 비오버랩되는 반도체 메모리 장치.
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