KR20200131191A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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KR20200131191A
KR20200131191A KR1020200144957A KR20200144957A KR20200131191A KR 20200131191 A KR20200131191 A KR 20200131191A KR 1020200144957 A KR1020200144957 A KR 1020200144957A KR 20200144957 A KR20200144957 A KR 20200144957A KR 20200131191 A KR20200131191 A KR 20200131191A
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이태윤
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문대현
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로, 매립 셀 어레이 트랜지스터(BCAT; buried cell array transistor) 구조에서, 패스 게이트(pass gate)와 메인 게이트(main gate) 사이에 포함되는 소자 분리막에 관한 것이다. 본 발명의 반도체 메모리 장치는, 기판, 기판 내에 형성된 제1 소자 분리막, 제1 소자 분리막 내에, 제1 방향으로 연장되는 제1 게이트 구조체, 제1 게이트 구조체와 제2 방향으로 이격된 제2 게이트 구조체 및 제1 소자 분리막의 측벽에 배치되는 제2 소자 분리막을 포함하되, 제1 및 제2 게이트 구조체는 각각 제1 및 제2 게이트 전극을 포함하고, 제1 소자 분리막의 측벽은 제1 부분과, 제1 부분 상의 제2 부분과, 제2 부분 상의 제3 부분을 포함하고, 제2 소자 분리막은 제2 부분에 배치되고, 제2 소자 분리막은 제1 및 제2 게이트 전극과 제2 방향으로 중첩되고, 제2 소자 분리막은 제2 부분으로부터 제2 방향으로 돌출되고, 제1 방향 및 제2 방향은 서로 교차한다.

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME }
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 좀 더 구체적으로, 매립 셀 어레이 트랜지스터(BCAT; buried cell array transistor) 구조에서, 패스 게이트(pass gate)와 메인 게이트(main gate) 사이에 포함되는 소자 분리막에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 게이트 사이의 피치(pitch)는 점점 미세화되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능 및 신뢰성이 향상된 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는 기판, 기판 내에 형성된 제1 소자 분리막, 제1 소자 분리막 내에, 제1 방향으로 연장되는 제1 게이트 구조체, 제1 게이트 구조체와 제2 방향으로 이격된 제2 게이트 구조체 및 제1 소자 분리막의 측벽에 배치되는 제2 소자 분리막을 포함하되, 제1 및 제2 게이트 구조체는 각각 제1 및 제2 게이트 전극을 포함하고, 제1 소자 분리막의 측벽은 제1 부분과, 제1 부분 상의 제2 부분과, 제2 부분 상의 제3 부분을 포함하고, 제2 소자 분리막은 제2 부분에 배치되고, 제2 소자 분리막은 제1 및 제2 게이트 전극과 제2 방향으로 중첩되고, 제2 소자 분리막은 제2 부분으로부터 제2 방향으로 돌출되고, 제1 방향 및 제2 방향은 서로 교차한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법은, 기판 내에 제1 트렌치를 형성하고, 제1 트렌치 하부에, 기판을 식각하여 제2 트렌치를 형성하고, 제2 트렌치를 채우는 프리 제2 소자 분리막을 형성하고, 프리 제2 소자 분리막을 제거하여 제2 소자 분리막과, 제3 트렌치를 형성하고, 제3 트렌치를 채우는 제1 소자 분리막을 형성하고, 제1 방향으로 연장되는 게이트 전극을 형성하는 것을 포함하되, 제1 소자 분리막은 제1 부분, 제1 부분 상의 제2 부분, 및 제2 부분 상의 제3 부분을 포함하는 측벽을 포함하고, 제2 소자 분리막은 제2 부분에 배치되고, 제2 소자 분리막은 제2 부분으로부터 제2 방향으로 돌출되고, 제1 방향과 제2 방향은 서로 교차한다.
기타 실시예들의 구체적인 사항들은 발명의 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2a 및 도 2b는 도 1의 A-A를 따라서 절단한 단면도들이다.
도 3a 및 도 3b는 도 2a 및 도 2b의 영역(P)을 확장한 도면들이다.
도 4 내지 도 21은 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 도 1 내지 도 3b를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 설명한다.
본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치에 관한 도면에서, 예시적으로 DRAM(Dynamic Random Access Memory)이 도시되었지만, 이에 제한되는 것은 아니다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2a 및 도 2b는 도 1의 A-A를 따라서 절단한 단면도들이다.
도 1 내지 도 2b를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 복수의 비트 라인(BL; bit line), 복수의 워드 라인(WL; word line), 다이렉트 컨택(DC; direct contact), 매몰 컨택(BC; buried contact), 랜딩 패드(LP; landing pad)를 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
복수의 워드 라인(WL)은 제1 방향(D1)으로 연장될 수 있다. 복수의 워드 라인(WL)은 각각 제2 방향(D2)으로 서로 이격될 수 있다. 워드 라인(WL)은 도 2a 내지 도 3b에서 제1 게이트 전극(예를 들어, 도 2a의 132)과 제2 게이트 전극(예를 들어, 도 2a의 232)일 수 있다. 워드 라인(WL)은 기판(100)에 매립되어 형성될 수 있다. 제1 방향(D1)과 제2 방향(D2)은 서로 교차할 수 있다. 예를 들어, 제1 방향(D1)과 제2 방향(D2)은 서로 수직일 수 있다.
비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있다. 복수의 비트 라인(BL)은 각각 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인(BL)은 도 2a 및 도 2b에서 제1 및 제2 도전 패턴(예를 들어, 도 2a의 141, 142)일 수 있다. 비트 라인(BL)은 기판(100) 상에 형성될 수 있다.
기판(100)은 활성 영역(AR)을 포함할 수 있다. 반도체 메모리 장치의 디자인 룰이 감소함에 따라, 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다.
예를 들어, 활성 영역(AR)은 제1 방향(D1) 및 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)이 아닌 제3 방향(D3)으로 연장되는 바 형태로 형성될 수 있다. 제3 방향(D3)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 제2 방향(D2)과 교차할 수 있다. 예를 들어, 제3 방향(D3)은 제1 방향(D1)과 예각을 이룰 수 있다. 예를 들어, 예각은 60°일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
또한, 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수 개의 활성 영역(AR) 중 하나의 활성 영역(AR)의 중심은 다른 하나의 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다. 활성 영역(AR)은 제3 방향(D3)으로 연장되는 복수 개의 바 형태일 수 있다. 각각의 활성 영역(AR)은 제1 방향(D1)으로 이격될 수도 있고, 제2 방향(D2)으로 이격될 수도 있다.
활성 영역(AR)은 불순물을 포함하여 소오스 및 드레인 영역을 형성할 수 있다.
예를 들어, 활성 영역(AR)의 중심은 다이렉트 컨택(DC)에 의해 비트 라인(BL)과 접속될 수 있다. 이에 따라, 활성 영역(AR)의 중심은 소오스 및 드레인 영역 중 하나의 영역을 형성할 수 있다. 또한, 예를 들어, 활성 영역(AR)의 양 말단은 매몰 컨택(BC)과 접속될 수 있다. 이에 따라, 활성 영역(AR)의 중심은 소오스 및 드레인 영역 중 다른 하나의 영역을 형성할 수 있다.
활성 영역(AR)은 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(AR)은 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(AR)은 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(AR)은 제1 방향(D1) 및 제2 방향(D3)에 대해 소정의 각도를 갖는 제3 방향(D3)으로 연장될 수 있다.
이하에서, 도 2a 및 도 2b를 참고하여 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치를 자세히 설명한다.
도 2a 및 도 2b를 참고하면, 몇몇 실시예에 따른 반도체 메모리 장치는, 기판(100) 제1 소자 분리막(110), 제2 소자 분리막(120), 제1 게이트 구조체(130), 제2 게이트 구조체(230), 매몰 컨택(BC), 랜딩 패드(LP), 펜스(170), 제2 층간 절연막(180), 다이렉트 컨택(DC), 비트 라인(140), 스페이서 구조체(150) 및 커패시터(190)를 포함할 수 있다.
제1 소자 분리막(110)은 기판(100) 내에 형성될 수 있다. 제1 소자 분리막(110)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 제1 소자 분리막(110)은 복수의 활성 영역(AR)을 정의할 수 있다.
제1 소자 분리막(110)은 소자 분리 리세스(110R)를 정의하는 소자 분리 라이너(111)와, 소자 분리 리세스(110R)의 일부를 채우는 소자 분리 필링막(113)을 포함할 수 있다. 소자 분리 라이너(111)와 소자 분리 필링막(113)의 상면은 제1 게이트 트렌치(GT1)를 정의할 수 있다.
소자 분리 리세스(110R)의 측면은 제4 방향(D4)과 나란하게 형성되는 것으로 도시되었지만, 본 발명의 기술적 사상은 이에 제한되는 것은 아니고, 제4 방향(D4)에 대해 경사를 가질 수도 있다. 예를 들어, 소자 분리 리세스(110R)는 기판(100)의 상면으로부터 기판(100)의 하면으로 내려갈수록 폭이 좁아질 수 있다.
제1 소자 분리막(110)은 여러 종류의 절연 물질들의 조합으로 이루어지는 다중막일 수도 있다. 예를 들어, 제1 소자 분리막(110)은 도시된 것과 같이, 소자 분리 라이너(111)과 소자 분리 필링막(113)을 포함하는 다중막일 수 있다. 예를 들어, 소자 분리 라이너(111)는 실리콘 산화막을 포함할 수 있다. 소자 분리 필링막(113)은 실리콘 질화막을 포함할 수 있다.
다만 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 소자 분리막(110)은 한 종류의 절연 물질로 이루어지는 단일막일 수도 있다. 이 경우, 소자 분리 라이너(111)과 소자 분리 필링막(113)은 동일한 물질일 수 있다.
제2 소자 분리막(120)은 제1 소자 분리막(110)의 측벽(예를 들어, 도 3a의 110S)에 배치될 수 있다. 제2 소자 분리막(120)은 제1 게이트 전극(132)과 제3 방향(D3)으로 중첩될 수 있다. 마찬가지로, 제2 소자 분리막(120)은 제2 게이트 전극(232)과 제3 방향(D3)으로 중첩될 수 있다. 제2 소자 분리막(120)에 관한 설명은, 도 3a 및 도 3b를 이용하여 자세히 후술한다.
몇몇 실시예에서, 제1 게이트 구조체(130)는 기판(100)에 매립되어 형성될 수 있다. 제2 게이트 구조체(230)는 기판(100)에 매립되어 형성될 수 있다. 제1 및 제2 게이트 구조체(130, 230)는 제3 방향(D3)으로 서로 이격될 수 있다.
제1 게이트 구조체(130)는 소자 분리 라이너(111)과 소자 분리 필링막(113)의 상면으로 정의되는 제1 게이트 트렌치(GT1)를 채울 수 있다. 제1 게이트 구조체(130)는 제1 게이트 절연막(131)과 제1 게이트 전극(132)과 제1 게이트 캡핑 패턴(133)을 포함할 수 있다.
제2 게이트 구조체(230)는 제2 게이트 절연막(231)으로 정의되는 제2 게이트 트렌치(GT2)를 채울 수 있다. 제2 게이트 구조체(230)는 제2 게이트 절연막(231)과 제2 게이트 전극(232)과 제2 게이트 캡핑 패턴(233)을 포함할 수 있다.
제1 게이트 절연막(131)은 제1 게이트 트렌치(GT1)의 프로파일을 따라 형성될 수 있다. 제1 게이트 전극(132)은 제1 게이트 절연막(131) 상에 형성될 수 있다. 제1 게이트 캡핑 패턴(133)은 제1 게이트 전극(132) 상에 형성될 수 있다. 제1 게이트 전극(132)은 예를 들어, 도 1의 워드 라인(WL)일 수 있다.
제2 게이트 절연막(231)은 제2 게이트 트렌치(GT2)의 프로파일을 따라 형성될 수 있다. 제2 게이트 전극(232)은 제2 게이트 절연막(231) 상에 형성될 수 있다. 제2 게이트 캡핑 패턴(233)은 제2 게이트 전극(232) 상에 형성될 수 있다. 제2 게이트 전극(232)은 예를 들어, 도 1의 워드 라인(WL)일 수 있다.
제1 및 제2 게이트 절연막(131, 231)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 전극(132, 232)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 및 제2 게이트 전극(132, 232)은 각각 예를 들어, 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질 중 금속성을 갖는 물질들이 산화된 형태를 포함할 수도 있다.
제1 및 제2 게이트 캡핑 패턴(133, 233)은 예를 들어, 폴리실리콘, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 제2 게이트 구조체(230)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스 및 드레인 영역일 수 있다.
다이렉트 컨택(DC)은 기판(100) 내에 형성될 수 있다. 다이렉트 컨택(DC)은 기판(100)과 접촉할 수 있다. 예를 들어, 다이렉트 컨택(DC)은, 활성 영역(AR)의 중심과 접촉할 수 있다. 다이렉트 컨택(DC)과 접촉하는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
다이렉트 컨택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인(140)의 일부는 활성 영역(AR)과 전기적으로 접속될 수 있다.
몇몇 실시예에서, 다이렉트 컨택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
비트 라인(140)은 제1 도전 패턴(141), 및 제2 도전 패턴(142)을 포함할 수 있다. 비트 라인(140)은 다이렉트 컨택(DC) 상에 형성될 수 있다.
비트 라인(140)은 단일막일 수도 있으나, 도시된 것처럼 비트 라인(140)은 제1 도전 패턴(141), 및 제2 도전 패턴(142)을 포함하는 다중막일 수도 있다.
예를 들어, 제1 도전 패턴(141), 및 제2 도전 패턴(142)은 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 도전 패턴(141)은 TiSiN을 포함할 수 있고, 제2 도전 패턴(142)은 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
비트 라인(140)의 상부에 캡핑 패턴(143)이 포함될 수 있다. 캡핑 패턴(143)은 실리콘 질화막을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
스페이서 구조체(150)는 비트 라인(140) 및 캡핑 패턴(143)의 측벽 상에 배치될 수 있다. 스페이서 구조체(150)는 다이렉트 컨택(DC), 비트 라인(140), 및 캡핑 패턴(143)의 측벽 상에 형성될 수 있다.
스페이서 구조체(150)는 단일막일 수 있으나, 도시된 것처럼, 스페이서 구조체(150)는 제1 스페이서(151) 및 제2 스페이서(152)를 포함하는 다중막일 수도 있다. 예를 들어, 제1 및 제2 스페이서(151, 152)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN), 에어(air), 및 이들의 조합을 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
펜스(170)는 기판(100) 및 제1 소자 분리막(110) 상에 형성될 수 있다. 펜스(170)는 기판(100) 및 제1 소자 분리막(110) 내에 형성된 제1 및 제2 게이트 구조체(130, 230)와 중첩되도록 형성될 수 있다.
펜스(170)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 펜스(170)는 매몰 컨택(BC)을 분리할 수 있다.
매몰 컨택(BC)은 기판(100)과 접촉할 수 있다. 예를 들어, 매몰 컨택(BC)은 도 1의 활성 영역(AR)의 말단과 접촉할 수 있다. 매몰 컨택(BC)과 접촉하는 기판(100)의 활성 영역(AR)은 소오스 및 드레인 영역으로 기능할 수 있다.
매몰 컨택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 컨택(BC)은 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 컨택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 컨택(BC)의 상면에 배치될 수 있다. 또한, 랜딩 패드(LP)는 매몰 컨택(BC)과 접촉할 수 있다. 매몰 컨택(BC)과 유사하게, 랜딩 패드(LP)는 서로 이격되어 있는 복수의 고립 영역을 형성할 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 랜딩 패드(LP)는 매몰 컨택(BC)과 전기적으로 접속될 수 있다. 예를 들어, 랜딩 패드(LP)는 텅스텐(W)을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(180)은 랜딩 패드(LP)의 상면의 일부에 형성될 수 있다. 또한, 층간 절연막(180)은 복수의 고립 영역을 형성하는 랜딩 패드(LP)의 영역을 정의할 수 있다. 즉, 층간 절연막(180)은 복수의 랜딩 패드(LP)를 서로 분리시킬 수 있다. 또한, 층간 절연막(180)은 각각의 랜딩 패드(LP)의 상면의 일부를 노출시키도록 패터닝될 수 있다.
층간 절연막(180)은 절연성 물질을 포함하여, 복수의 랜딩 패드(LP)를 서로 전기적으로 분리할 수 있다. 예를 들어, 층간 절연막(180)은 실리콘 산화물을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(190)는 층간 절연막(180) 및 랜딩 패드(LP) 상에 배치될 수 있다. 커패시터(190)는 층간 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접촉될 수 있다. 결과적으로, 커패시터(190)는 매몰 컨택(BC)과 접속된 소오스 및 드레인 영역과 전기적으로 접속될 수 있다. 이에 따라, 커패시터(190)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다.
예를 들어, 커패시터(190)는 하부 전극(191), 커패시턴스 유전막(192) 및 상부 전극(193)을 포함할 수 있다. 커패시터(190)는 하부 전극(191) 및 상부 전극(193) 사이에 발생된 전위차에 의해 커패시턴스 유전막(192)에 전하를 저장할 수 있다.
하부 전극(191)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 산화 이리듐 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시턴스 유전막(192)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 전극(193)은 예를 들어, 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
하부 전극(191)은 도 2a에 도시된 것처럼 커패시터(190)는 실린더(cylinder) 형태를 가질 수 있다. 또한, 도 2b에 도시된 것처럼, 하부 전극(191)은 필라(pillar) 형태를 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 장치가 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance) 및 누설 전류(leakage current)의 영향성은 점점 증가한다. 예를 들어, DRAM(Dynamic Random Access Memory)의 비트 라인 사이의 간격이 좁아짐에 따라, 비트 라인과 비트 라인 사이, 비트 라인과 매립 컨택 사이의 기생 커패시턴스가 증가할 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 실리콘 산화물을 이용하여 기생 커패시턴스를 최소화할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치는, 비트 라인(140)과 접촉하는 제1 스페이서(151)를 포함할 수 있다. 제1 스페이서(151)는 실리콘 산화물을 포함하므로, 몇몇 실시예에 따른 반도체 장치는 비트 라인(140)과 매몰 컨택(BC) 사이의 실리콘 산화물 함량을 최대화할 수 있다.
실리콘 산화물은 실리콘 질화물보다 유전 상수가 낮으므로, 몇몇 실시예에 따른 반도체 장치는 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 예를 들어, 비트 라인(140)과 접촉하는 스페이서를 실리콘 질화물로 형성하는 반도체 장치에 비해, 몇몇 실시예에 따른 반도체 장치는 기생 커패시턴스를 효과적으로 감소시킬 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 기생 커패시턴스를 효과적으로 감소시킬 수 있으므로, 허용되는 기생 커패시턴스 범위 내에서 반도체 장치의 고집적화가 실현될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 공정 마진을 향상시킬 수 있다. 비트 라인(140)과 접촉하는 스페이서를 실리콘 질화물로 형성하는 경우에, 몇몇 실시예에 따른 반도체 장치는 실리콘 질화물이 기판(100)의 결핍 영역(depletion region)과 접촉하여 계면 트랩(Nit)을 형성하는 문제가 있다. 이러한 계면 트랩은 누설 전류를 증가시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는, 제1 스페이서(151)를 실리콘 산화물로 형성함으로써, 제1 스페이서(151)가 결핍 영역과 접촉하더라도 누설 전류를 최소화할 수 있다. 이는 실리콘 산화물이 실리콘 질화물에 비하여 계면 트랩(Nit)에 의한 누설 전류를 효과적으로 방지할 수 있기 때문이다.
이하에서, 도 3a 및 도 3b를 이용하여 제1 소자 분리막과 제2 소자 분리막에 대하여 자세히 설명한다.
도 3a 및 도 3b는 도 2a 및 도 2b의 영역(P)를 확장한 도면들이다.
도 3a를 참고하면, 제1 소자 분리막(110)은 소자 분리 리세스(110R)을 정의하는 소자 분리 라이너(111)와 소자 분리 리세스(110R)의 일부를 채우는 소자 분리 필링막(113)을 포함할 수 있다.
제2 소자 분리막(120)은 제1 소자 분리막(110)의 측벽(110S)에 배치될 수 있다. 제1 소자 분리막(110)의 측벽(110S)은 제1 부분(110S_1)과, 제1 부분(110S_1) 상의 제2 부분(110S_2)과, 제2 부분(110S_2) 상의 제3 부분(110S_3)을 포함할 수 있다. 제2 부분(110S_2)는 제1 부분(110S_1)과 제3 부분(110S_3) 사이에 위치할 수 있다.
제2 소자 분리막(120)은 제1 소자 분리막(110)의 측벽(110S)의 제2 부분(110S_2)에 배치될 수 있다. 즉, 제2 소자 분리막(120)은 기판(100)으로부터 매립되어 형성될 수 있다. 제2 소자 분리막(120)은 기판(100)의 상면으로부터 제4 방향(D4)으로 이격되어 형성될 수 있다. 제2 소자 분리막(120)은 매몰 컨택(BC)으로부터 제4 방향(D4)으로 이격되어 형성될 수 있다.
제2 소자 분리막(120)은 제1 소자 분리막(110)의 측벽(110S)으로부터 제3 방향(D3)으로 돌출될 수 있다. 즉, 제2 소자 분리막(120)의 측벽(120S)은 제1 소자 분리막(110)의 측벽(110S)으로부터 제3 방향(D3)으로 이격될 수 있다.
제1 소자 분리막(110)의 측벽(110S)으로부터 제2 게이트 트렌치(GT2)까지의 폭은, 제2 소자 분리막(120)의 측벽(120S)으로부터 제2 게이트 트렌치(GT2)까지의 폭보다 클 수 있다.
제2 소자 분리막(120)은 제1 게이트 전극(132)과 제3 방향(D3)으로 중첩될 수 있다. 마찬가지로, 제2 소자 분리막(120)은 제2 게이트 전극(232)과 제3 방향(D3)으로 중첩될 수 있다. 제2 소자 분리막(120)은 제1 게이트 캡핑 패턴(133)의 적어도 일부와 제3 방향(D3)으로 중첩될 수 있다. 제2 소자 분리막(120)은 제2 게이트 캡핑 패턴(233)의 적어도 일부와 제3 방향(D3)으로 중첩될 수 있다.
도 3a 및 도 3b에는 제2 소자 분리막(120)이 제1 게이트 전극(132) 및 제2 게이트 전극(232)과 제3 방향(D3)으로 완전히 중첩되는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도시된 것과 달리, 제2 소자 분리막(120)은 제1 게이트 전극(132) 및 제2 게이트 전극(232)과 제3 방향(D3)으로 완전히 중첩되지 않을 수 있다. 예를 들어, 제2 소자 분리막(120)은 제1 게이트 전극(132)의 일부와 제3 방향(D3)으로 중첩될 수도 있다. 제2 소자 분리막(120)은 제1 게이트 캡핑 패턴(133)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 소자 분리막(120)은 제2 게이트 캡핑 패턴(233)과 제3 방향(D3)으로 중첩되지 않을 수 있다. 제2 소자 분리막(120)은 소자 분리 필링막(113)과 제3 방향(D3)으로 중첩되지 않을 수 있다.
제2 소자 분리막(120)은 실리콘 산화막을 포함할 수 있다. 제2 소자 분리막(120)은 저유전율 물질을 포함할 수도 있다. 예를 들어, 제2 소자 분리막(120)은 SiO2, SiOF, SiOC, SiC 및 SiCOH 중 하나를 포함할 수 있다.
제2 소자 분리막(120)이 저유전율 물질을 포함하고, 제2 소자 분리막(120)이 제1 및 제2 게이트(132, 232)와 제3 방향(D3)으로 중첩되기 때문에, 패싱 게이트 효과(passing gate effect)가 줄어들 수 있다. 제2 소자 분리막의 유전 상수(dielectric constant)가 작을수록, 패싱 게이트 효과(passing gate effect)가 줄어들 수 있다.
제2 소자 분리막(120)과 소자 분리 라이너(111)는 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 소자 분리막(120)은 SiOF, SiOC, SiC 및 SiCOH 중 하나를 포함할 수 있고, 소자 분리 라이너(111)는 SiO2를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 소자 분리막(120)과 소자 분리 라이너(111)는 동일한 물질일 수 있음은 물론이다.
도 3b를 참고하면, 소자 분리 라이너(111)는 에어갭(air gap)을 포함할 수 있다. 소자 분리 라이너(111)가 에어갭(air gap)으로 형성될 경우, 패싱 게이트 효과(passing gate effect)가 더 줄어들 수 있다.
이하에서, 도 4 내지 도 21을 참고하여 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명한다.
도 4는 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 5는 도 4의 B-B를 따라 절단한 단면도이다.
도 4 및 도 5를 참고하면, 기판(100) 내에 제1 트렌치(TR1)가 형성될 수 있다.
기판(100)은 제1 방향(D1) 및 제2 방향(D2)이 연장되는 평면에서, 제1 방향(D1) 및 제2 방향(D2)이 아닌 제3 방향(D3)으로 연장되는 활성 영역(AR)을 포함할 수 있다. 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다.
제1 트렌치(TR1)는 활성 영역(AR) 사이에서, 활성 영역(AR)과 제3 방향(D3)으로 이격되어 형성될 수 있다.
도 6은 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 7 내지 9는 도 6의 C-C를 따라 절단한 단면도이다.
도 6 내지 도 9를 참고하면, 기판(100)의 상면과, 제1 트렌치(TR1)의 프로파일을 따라 몰드 절연막(ML)이 형성될 수 있다.
몰드 절연막(ML)은 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physics vapor deposition) 및 원자층 증착(ALD; atomic layer deposition) 중 하나를 이용하여 형성될 수 있다.
몰드 절연막(ML)은 실리콘 질화물을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 제1 트렌치(TR1)와 제4 방향(D4)으로 중첩되는 몰드 절연막(ML)의 일부가 제거될 수 있다. 제1 트렌치(TR1)와 제4 방향(D4)으로 중첩되는 기판(100)의 일부가 식각될 수 있다.
이어서, 제1 트렌치(TR1)의 하부에, 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)의 하부의 기판(100)을 식각하여 형성될 수 있다.
구체적으로, 제2 트렌치(TR2)는 등방성(isotropy) 식각 공정을 이용하여 형성될 수 있다. 예를 들어, 제2 트렌치(TR2)는 습식 식각(wet etching) 공정을 이용하여 형성될 수 있다. 또한, 제2 트렌치(TR2)는 건식 식각(dry etching) 공정을 이용하여 형성될 수도 있다. 이 경우, 건식 식각 공정은 등방성 식각 공정이어야 함은 물론이다.
도 10은 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 11은 도 10의 D-D를 따라 절단한 단면도이다.
도 10 및 도 11을 참고하면, 제2 트렌치(TR2)를 채우는 프리 제2 소자 분리막(120P)이 형성될 수 있다.
프리 제2 소자 분리막(120P)은 산화 공정을 이용하여 형성될 수 있다. 산화 공정을 이용하여 프리 제2 소자 분리막(120P)을 형성할 경우, 프리 제2 소자 분리막(120P)은 실리콘 산화물을 포함할 수 있다.
도 12는 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 13은 도 12의 E-E를 따라 절단한 단면도이다.
도 12 및 도 13을 참고하면, 기판(100)의 상면과 제1 트렌치(TR1)의 프로파일을 따라 형성되어 있는 몰드 절연막(ML)이 제거될 수 있다.
도 14는 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 15 및 도 16은 도 14의 F-F를 따라 절단한 단면도이다.
도 14 내지 도 16을 참고하면, 프리 제2 소자 분리막(120P)을 제거하여 제2 소자 분리막(120)이 형성될 수 있다.
프리 제2 소자 분리막(120P)과 기판(100)을 제거하여 제3 트렌치(TR3)가 형성될 수 있다. 제3 트렌치(TR3)은 제1 트렌치(예를 들어, 도 13의 TR1)와 제4 방향(D4)으로 중첩되는 프리 제2 소자 분리막(120P)와 기판(100)을 식각하여 형성될 수 있다.
이어서, 기판(100)의 상면과, 제3 트렌치(TR3)의 프로파일을 따라 프리 소자 분리 라이너(111P)를 형성할 수 있다. 프리 소자 분리 라이너(111P)는 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physics vapor deposition) 및 원자층 증착(ALD; atomic layer deposition) 중 하나를 이용하여 형성될 수 있다. 프리 소자 분리 라이너(111P)는 예를 들어, 실리콘 산화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 17은 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 18 및 도 19는 도 17의 G-G를 따라 절단한 단면도이다.
도 17 내지 도 19를 참고하면, 제3 트렌치(TR3)를 채우는 프리 소자 분리 필링막(113P)이 형성될 수 있다. 프리 소자 분리 필링막(113P)는 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 프리 소자 분리 라이너(111P)의 일부와, 프리 소자 분리 필링막(113P)과, 기판(100)의 일부를 제거하여 제4 트렌치(TR4)와 제5 트렌치(TR5)가 형성될 수 있다.
제4 트렌치(TR4)는 제1 게이트 트렌치(예를 들어, 도 21의 GT1)일 수 있다. 제5 트렌치(TR5)는 제2 게이트 트렌치(예를 들어, 도 2a의 GT2)일 수 있다. 제4 트렌치(TR4)와 제5 트렌치(TR5)는 제3 방향(D3)으로 이격될 수 있다. 제4 트렌치(TR4)는 제5 트렌치(TR5)보다 깊게 형성될 수 있다.
도 20은 몇몇 실시예에 따른 반도체 메모리 장치 제조 방법을 설명하기 위한 중단 단계의 레이아웃도이다. 도 21은 도 20의 H-H를 따라 절단한 단면도이다.
도 20 및 도 21을 참고하면, 제4 트렌치(TR4)를 채우는 제1 게이트 구조체(130)가 형성될 수 있다. 제5 트렌치(TR5)를 채우는 제2 게이트 구조체(230)가 형성될 수 있다.
제1 게이트 구조체(130)는 제1 게이트 절연막(131), 제1 게이트 전극(132) 및 제1 게이트 캡핑 패턴(133)을 포함할 수 있다. 제2 게이트 구조체(230)는 제2 게이트 절연막(132), 제2 게이트 전극(232), 및 제2 게이트 캡핑 패턴(133)을 포함할 수 있다.
제4 트렌치(TR4)는 제1 게이트 트렌치(GT1)일 수 있다. 제5 트렌치(TR5)는 제2 게이트 트렌치(GT2)일 수 있다.
제1 및 제2 게이트 트렌치(GT1, GT2)의 프로파일을 따라 제1 및 제2 게이트 절연막(131, 231)이 형성될 수 있다. 제1 및 제2 게이트 절연막(131, 231)은 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physics vapor deposition) 및 원자층 증착(ALD; atomic layer deposition) 중 하나를 이용하여 형성될 수 있다.
이어서, 제1 및 제2 게이트 절연막(131, 231) 상에 제1 및 제2 게이트 전극(132, 232)이 형성될 수 있다.
이어서, 제1 및 제2 게이트 전극(132, 232) 상에, 제1 및 제2 게이트 트렌치(GT1, GT2)를 채우는 제1 및 제2 게이트 캡핑 패턴(133, 233)이 형성될 수 있다.
제1 게이트 절연막(131)과, 제2 게이트 절연막(231)은 동일한 공정을 이용하여 형성될 수 있다. 제1 게이트 전극(132)과, 제2 게이트 전극(232)은 동일한 공정을 이용하여 형성될 수 있다. 제1 게이트 캡핑 패턴(133)과 제2 게이트 캡핑 패턴(233)은 동일한 공정을 이용하여 형성될 수 있다.
제1 게이트 전극(132) 및 제2 게이트 전극(232)은 워드 라인(WL)일 수 있다.
기판(100)의 상면에 형성되어 있는 프리 소자 분리 라이너(111P)가 제거되어, 소자 분리 라이너(111)가 형성될 수 있다. 소자 분리 라이너(111)는 소자 분리 리세스(110R)을 정의할 수 있다.
제1 소자 분리막(110)은 소자 분리 라이너(111)와 소자 분리 필링막(113)을 포함할 수 있다. 제1 소자 분리막(110)은 소자 분리 리세스(110R)의 일부를 채울 수 있다.
제2 소자 분리막(120)은 제1 소자 분리막(110)의 측벽에 형성될 수 있다. 제2 소자 분리막(120)은 제1 및 제2 게이트 전극(132, 232)과 제3 방향(D3)으로 중첩될 수 있다.
제2 소자 분리막(120)은 제1 및 제2 게이트 전극(132, 232)과 제3 방향(D3)으로 완전히 중첩될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 130: 제1 게이트 구조체
230: 제2 게이트 구조체 110: 제1 소자 분리막
120: 제2 소자 분리막

Claims (10)

  1. 기판;
    상기 기판 내에 형성된 제1 소자 분리막;
    상기 제1 소자 분리막 내에, 제1 방향으로 연장되는 제1 게이트 구조체;
    상기 제1 게이트 구조체와 제2 방향으로 이격된 제2 게이트 구조체; 및
    상기 제1 소자 분리막의 측벽에 배치되는 제2 소자 분리막을 포함하되,
    상기 제1 및 제2 게이트 구조체는 각각 제1 및 제2 게이트 전극을 포함하고,
    상기 제1 소자 분리막의 측벽은 제1 부분과, 상기 제1 부분 상의 제2 부분과, 상기 제2 부분 상의 제3 부분을 포함하고,
    상기 제2 소자 분리막은 상기 제2 부분에 배치되고,
    상기 제2 소자 분리막은 상기 제1 및 제2 게이트 전극과 상기 제2 방향으로 중첩되고,
    상기 제2 소자 분리막은 상기 제2 부분으로부터 상기 제2 방향으로 돌출되고,
    상기 제1 방향 및 상기 제2 방향은 서로 교차하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 소자 분리막은 소자 분리 리세스를 정의하는 소자 분리 라이너와, 상기 소자 분리 리세스의 일부를 채우는 소자 분리 필링막을 포함하고,
    상기 소자 분리 라이너 및 상기 소자 분리 필링막의 상면은 게이트 트렌치를 정의하고,
    상기 제1 게이트 구조체는 상기 게이트 트렌치를 채우는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상가 소자 분리 라이너와 상기 제2 소자 분리막은 서로 다른 물질로 형성되는 반도체 메모리 장치.
  4. 제 2항에 있어서,
    상기 소자 분리 라이너는 에어갭(air gap)을 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제2 소자 분리막은, SiO2, SiOF, SiOC, SiC 및 SiCOH 중 하나를 포함하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 게이트 전극 상의 제1 게이트 캡핑 패턴을 포함하고,
    상기 제1 게이트 캡핑 패턴의 적어도 일부는 상기 제2 소자 분리막과 상기 제2 방향으로 중첩되는 반도체 메모리 장치.
  7. 기판 내에 제1 트렌치를 형성하고,
    상기 제1 트렌치 하부에, 상기 기판을 식각하여 제2 트렌치를 형성하고,
    상기 제2 트렌치를 채우는 프리 제2 소자 분리막을 형성하고,
    상기 프리 제2 소자 분리막을 제거하여 제2 소자 분리막과, 제3 트렌치를 형성하고,
    상기 제3 트렌치를 채우는 제1 소자 분리막을 형성하고,
    제1 방향으로 연장되는 게이트 전극을 형성하는 것을 포함하되,
    상기 제1 소자 분리막은 제1 부분, 상기 제1 부분 상의 제2 부분, 및 상기 제2 부분 상의 제3 부분을 포함하는 측벽을 포함하고,
    상기 제2 소자 분리막은 상기 제2 부분에 배치되고,
    상기 제2 소자 분리막은 상기 제2 부분으로부터 제2 방향으로 돌출되고,
    상기 제1 방향과 상기 제2 방향은 서로 교차하는 반도체 메모리 장치 제조 방법.
  8. 제 7항에 있어서,
    상기 프리 제2 소자 분리막을 형성하는 것은 산화 공정을 이용하는 반도체 메모리 장치 제조 방법.
  9. 제 7항에 있어서,
    상기 제2 트렌치를 형성하는 것은, 등방성 식각 공정을 이용하는 반도체 장치 제조 방법.
  10. 제 7항에 있어서,
    상기 제2 소자 분리막은 상기 게이트 전극과 상기 제2 방향으로 중첩되는 반도체 메모리 장치 제조 방법.
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