KR102495258B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치를 제공한다. 이 장치는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 배치되는 제 1 게이트 패턴; 및 상기 제 2 영역의 상기 기판 상에 배치되는 제 2 게이트 패턴을 포함하되, 상기 제 1 게이트 패턴은 차례로 적층된 제 1 고유전 패턴, 제 1 N형 금속 함유 패턴 및 제 1 P형 금속 함유 패턴을 포함하고, 상기 제 2 게이트 패턴은 차례로 적층된 제 2 고유전 패턴 및 제 2 P형 금속 함유 패턴을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 복수개의 트랜지스터들을 구비하고 있다. 반도체 장치에 집적된 트랜지스터들은 동작 전압 및/또는 구동 전류 등 요구되는 성능에 따라 다양한 구조로 형성된다. 예를 들면, NMOS 소자와 PMOS 소자가 서로 다른 도전형의 금속 게이트 전극을 갖는 상보형 모스(CMOS) 소자 구조가 있다. 또한 이들 소자에 포함되는 게이트 절연막은 인가되는 전압에 따라 두께가 달라질 수 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는, 제 1 영역과 제 2 영역을 포함하는 기판; 상기 제 1 영역의 상기 기판 상에 배치되는 제 1 게이트 패턴; 및 상기 제 2 영역의 상기 기판 상에 배치되는 제 2 게이트 패턴을 포함하되, 상기 제 1 게이트 패턴은 차례로 적층된 제 1 고유전 패턴, 제 1 N형 금속 함유 패턴 및 제 1 P형 금속 함유 패턴을 포함하고, 상기 제 2 게이트 패턴은 차례로 적층된 제 2 고유전 패턴 및 제 2 P형 금속 함유 패턴을 포함한다.
본 발명의 일 양태에 따른 반도체 장치는 셀 어레이 영역, 제 1 주변 영역 및 제 2 주변 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판을 가로지르는 비트라인; 상기 비트라인과 상기 기판 사이에 개재되는 버퍼막; 상기 제 1 주변 영역의 상기 기판 상에 배치되는 제 1 주변 게이트 패턴; 및 상기 제 2 주변 영역의 상기 기판 상에 배치되는 제 2 주변 게이트 패턴을 포함하되, 상기 제 1 주변 게이트 패턴은 차례로 적층된 제 1 고유전 패턴, 제 1 N형 금속 함유 패턴 및 제 1 P형 금속 함유 패턴을 포함하고, 상기 제 2 주변 게이트 패턴은 차례로 적층된 제 2 고유전 패턴 및 제 2 P형 금속 함유 패턴을 포함한다.
본 발명의 실시예들에 따르면 NMOS 영역의 과식각을 방지하여 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 'P3' 부분을 확대한 도면이다.
도 2a 내지 도 2g는 도 1a의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 4a는 도 3을 R1-R1'선, R2-R2'선, R3-R3'선, R4-R4'선 및 R5-R5'선을 따라 자른 단면도들을 나타낸다.
도 4b는 도 4a의 'P4' 부분을 확대한 도면이다.
도 5a 내지 도 5l은 도 4a의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a는 도 3을 R1-R1'선, R2-R2'선, R3-R3'선, R4-R4'선 및 R5-R5'선을 따라 자른 단면도들을 나타낸다.
도 6b는 도 6a의 'P5' 부분을 확대한 도면이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 'P3' 부분을 확대한 도면이다.
도 1a을 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)이 제공된다. 상기 기판(1)은 예를 들면, 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 제 1 영역(A)은 NMOS 영역일 수 있다. 상기 제 2 영역(B)은 PMOS 영역일 수 있다. 상기 제 1 영역(A)에서 상기 기판(1)에는 제 1 트렌치(2a)가 형성될 수 있다. 상기 제 2 영역(B)에서 상기 기판(1)에는 제 2 트렌치(2b)가 형성될 수 있다. 상기 제 1 영역(A)과 상기 제 2 영역(B) 간의 경계에는 제 3 트렌치(2d)가 형성될 수 있다. 상기 제 1 트렌치(2a), 제 2 트렌치(2b) 내지 제 3 트렌치(2d)안에는 각각 제 1 소자분리막(9a), 제 2 소자분리막(9b) 및 제 3 소자분리막(9d)이 배치될 수 있다.
상기 제 1 소자분리막(9a)은 상기 제 1 트렌치(2a)의 내벽을 콘포말하게 덮는 제 1 라이너(3a), 상기 제 1 트렌치(2a)를 채우는 제 1 매립 절연막(7a) 및 상기 제 1 라이너(3a)와 상기 제 1 매립 절연막(7a) 사이에 개재되는 제 2 라이너(5a)를 포함할 수 있다. 상기 제 2 소자분리막(9b)은 상기 제 2 트렌치(2b)의 내벽을 콘포말하게 덮는 제 3 라이너(3b), 상기 제 2 트렌치(2b)를 채우는 제 2 매립 절연막(7b) 및 상기 제 3 라이너(3b)와 상기 제 2 매립 절연막(7b) 사이에 개재되는 제 4 라이너(5b)를 포함할 수 있다. 상기 제 3 소자분리막(9d)은 상기 제 3 트렌치(2d)의 내벽을 콘포말하게 덮는 제 5 라이너(3d), 상기 제 3 트렌치(2d)를 채우는 제 3 매립 절연막(7d), 및 상기 제 5 라이너(3d)와 상기 제 3 매립 절연막(7d) 사이에 개재되는 제 6 라이너(5d)를 포함할 수 있다. 상기 제 1 라이너(3a), 상기 제 3 라이너(3b) 및 상기 제 5 라이너(3d)는 동일한 물질로 예를 들면 실리콘산화막으로 형성될 수 있다. 제 2 라이너(5a), 제 4 라이너(5b) 및 제 6 라이너(5d)는 동일한 물질로 예를 들면 실리콘질화막으로 형성될 수 있다. 상기 제 1 내지 제 3 매립 절연막들(7a, 7b, 7c)은 동일한 물질로 예를 들면 실리콘산화막으로 형성될 수 있다.
상기 제 1 영역(A)에서 상기 기판(1) 상에는 제 1 게이트 패턴(GP1)이 배치될 수 있다. 상기 제 1 게이트 패턴(GP1)의 양측의 상기 기판(1) 내에는 제 1 소오스/드레인 영역(35a)이 배치될 수 있다. 상기 제 1 소오스/드레인 영역(35a)에는 예를 들면 N형의 불순물이 도핑될 수 있다.
상기 제 2 영역(B)에서 상기 기판(1) 상에는 채널층(13)이 배치될 수 있다. 상기 채널층(13)의 격자 상수는 상기 기판(1)의 격자 상수보다 클 수 있다. 예를 들면 상기 채널층(13)은 실리콘 게르마늄으로 형성될 수 있다. 상기 채널층(13)은 PMOS 트랜지스터에서 정공의 이동도를 향상시킬 수 있다. 또한 상기 채널층(13)은 일함수를 낮추는 역할을 할 수 있다. 상기 채널층(13) 상에는 제 2 게이트 패턴(GP2)이 배치될 수 있다. 상기 제 2 게이트 패턴(GP2)의 양측의 상기 채널층(13)과 상기 기판(1) 내에는 제 2 소오스/드레인 영역(35b)이 배치될 수 있다. 상기 제 2 소오스/드레인 영역(35b)에는 예를 들면 P형의 불순물이 도핑될 수 있다.
상기 제 1 영역(A)과 상기 제 2 영역(B) 사이의 경계에 더미 게이트 패턴(GPd)이 배치될 수 있다. 상기 더미 게이트 패턴(GPd)은 실제로 동작되지 않으나, 모든 위치에서 식각 공정 조건을 일정하게 유지하고 로딩 효과(loading effect)를 방지하기 위하여 형성될 수 있다. 또한 상기 더미 게이트 패턴(GPd)은 후속의 층간절연막을 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정에서 디슁(dishing) 현상을 방지하기 위하여 형성될 수 있다.
상기 제 1 게이트 패턴(GP1)은 차례로 적층된 제 1 게이트 절연막(15a), 제 1 고유전 패턴(17a), 제 1 N형 금속 함유 패턴(19a), 제 1 확산 방지 패턴(23a), 제 1 P형 금속 함유 패턴(25a), 제 1 하부 전극(27a) 및 제 1 상부 전극(29a)을 포함할 수 있다. 상기 제 1 게이트 패턴(GP1) 상에는 제 1 게이트 캐핑 패턴(31a)이 배치될 수 있다. 상기 제 1 N형 금속 함유 패턴(19a)은 상기 제 1 고유전 패턴(17a)과 접할 수 있다. 상기 제 1 게이트 패턴(GP1)은 제 1 두께(T1)를 가질 수 있다.
상기 제 2 게이트 패턴(GP2)은 차례로 적층된 제 2 게이트 절연막(15b), 제 2 고유전 패턴(17b), 제 2 확산 방지 패턴(23b), 제 2 P형 금속 함유 패턴(25b), 제 2 하부 전극(27b) 및 제 2 상부 전극(29b)을 포함할 수 있다. 상기 제 2 게이트 패턴(GP2) 상에는 제 2 게이트 캐핑 패턴(31b)이 배치될 수 있다. 상기 제 2 P형 금속 함유 패턴(25b)은 상기 제 2 고유전 패턴(17b)에 인접한다. 상기 제 2 게이트 패턴(GP2)은 N형 금속 함유 패턴을 포함하지 않는다(배제한다). 상기 제 2 게이트 패턴(GP2)은 제 2 두께(T2)를 가질 수 있다. 상기 제 2 게이트 패턴(GP2)은 N형 금속 함유 패턴을 포함하지 않기에 상기 제 2 두께(T2)는 상기 제 1 두께(T1) 보다 작다.
상기 더미 게이트 패턴(GPd) 상에는 더미 게이트 캐핑 패턴(31d)이 배치될 수 있다. 상기 더미 게이트 패턴(GPd)은 상기 제 1 영역(A)에 인접한 제 1 부분(P1)과 상기 제 2 영역(B)에 인접한 제 2 부분(P2)을 포함할 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 1 부분(P1)의 하부면은 상기 더미 게이트 패턴(GPd)의 상기 제 2 부분(P2)의 하부면 보다 높을 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 1 부분(P1)은 차례로 적층된 더미 고유전 패턴(17d), 더미 N형 금속 함유 패턴(19d), 더미 확산 방지 패턴(23d), 더미 P형 금속 함유 패턴(25d), 더미 하부 전극(27d) 및 더미 상부 전극(29d)을 포함할 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 2 부분(P2)은 상기 더미 N형 금속 함유 패턴(19d)을 배제한다. 상기 제 2 부분(P2)에서 상기 더미 확산 방지 패턴(23d)은 상기 더미 고유전 패턴(17d)과 접할 수 있다. 상기 더미 확산 방지 패턴(23d)은 상기 더미 N형 금속 함유 패턴(19d)의 측면과 접할 수 있다. 상기 제 2 부분(P2)에서 상기 더미 상부 전극(29d)의 상부면과 상기 더미 게이트 캐핑 패턴(31d)의 상부면의 일부분들은 함몰될 수 있다.
상기 제 1 게이트 절연막(15a)과 제 2 게이트 절연막(15b)은 예를 들면 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 상기 제 1 고유전 패턴(17a), 상기 제 2 고유전 패턴(17b) 및 상기 더미 고유전 패턴(17d)은 실리콘 산화막보다 유전율이 큰 물질로, 예를 들면 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 제 1 고유전 패턴(17a), 상기 제 2 고유전 패턴(17b) 및 상기 더미 고유전 패턴(17d)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 제 1 N형 금속 함유 패턴(19a)과 상기 더미 N형 금속 함유 패턴(19d)은 N 일함수를 가지는 금속함유막으로 형성될 수 있다. 예를 들면 상기 제 1 N형 금속 함유 패턴(19a)과 더미 N형 금속 함유 패턴(19d)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써 상기 제 1 N형 금속 함유 패턴(19a)과 더미 N형 금속 함유 패턴(19d)은 각각 차례로 적층된 란탄막과 티타늄 질화막 또는 란탄산화막과 티타늄질화막을 포함할 수 있다.
상기 제 1 P형 금속 함유 패턴(25a), 상기 제 2 P형 금속 함유 패턴(25b) 및 상기 더미 P형 금속 함유 패턴(25d)은 P 일함수를 가지는 금속함유막으로 형성될 수 있다. 예를 들면, 상기 제 1 P형 금속 함유 패턴(25a), 상기 제 2 P형 금속 함유 패턴(25b) 및 상기 더미 P형 금속 함유 패턴(25d)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써, 상기 제 1 P형 금속 함유 패턴(25a), 상기 제 2 P형 금속 함유 패턴(25b) 및 상기 더미 P형 금속 함유 패턴(25d)은 각각 차례로 적층된 알루미늄막과 티타늄 질화막 또는 알루미늄 산화막과 티타늄질화막을 포함할 수 있다.
상기 제 1 확산 방지 패턴(23a), 상기 제 2 확산 방지 패턴(23b) 및 상기 더미 확산 방지 패턴(23d)은 예를 들면 티타늄 질화막, 텅스텐 질화막 또는 탄탈륨 질화막으로 형성될 수 있다. 상기 제 1 확산 방지 패턴(23a), 상기 제 2 확산 방지 패턴(23b) 및 상기 더미 확산 방지 패턴(23d)은 상기 제 1 P형 금속 함유 패턴(25a), 상기 제 2 P형 금속 함유 패턴(25b) 및 상기 더미 P형 금속 함유 패턴(25d) 안에 포함되는 알루미늄의 확산을 방지할 수 있다. 만약, 상기 제 1 P형 금속 함유 패턴(25a), 상기 제 2 P형 금속 함유 패턴(25b) 및 상기 더미 P형 금속 함유 패턴(25d)에 포함되는 물질의 확산을 방지할 필요가 없다면, 상기 제 1 확산 방지 패턴(23a), 상기 제 2 확산 방지 패턴(23b) 및 상기 더미 확산 방지 패턴(23d)은 생략될 수 있다. 이때, 상기 제 1 영역(A)에서 상기 제 1 P형 금속 함유 패턴(25a)은 상기 제 1 N형 금속 함유 패턴(19a)과 접할 수 있다. 그리고 상기 제 2 영역(B)에서 상기 제 2 P형 금속 함유 패턴(25b)은 상기 제 2 고유전 패턴(17b)과 접할 수 있다.
상기 제 1 하부 전극(27a), 상기 제 2 하부 전극(27b) 및 상기 더미 하부 전극(27d)에는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 제 1 하부 전극(27a)에 도핑되는 불순물의 도전형은 상기 제 2 하부 전극(27b)에 도핑된 불순물의 도전형과 다를 수 있다. 구체적인 예로써 상기 제 1 하부 전극(27a)에는 N형의 불순물이 도핑될 수 있고 상기 제 2 하부 전극(27b)에는 P형의 불순물이 도핑될 수 있다.
상기 제 1 상부 전극(29a), 상기 제 2 상부 전극(29b) 및 상기 더미 상부 전극(29d)은 금속실리사이드, 금속질화막 및 금속 함유막 중 적어도 하나를 포함할 수 있다. 상기 금속실리사이드는 예를 들면 코발트 실리사이드 또는 텅스텐실리사이드일 수 있다. 상기 금속질화막은 예를 들면 티타늄질화막 또는 탄탈륨질화막일 수 있다. 상기 금속함유막은 예를 들면 텅스텐, 알루미늄 및 구리 중 하나일 수 있다.
상기 제 1 게이트 캐핑 패턴(31a), 상기 제 2 게이트 캐핑 패턴(31b) 및 상기 더미 게이트 캐핑 패턴(31d)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 제 2 소자분리막(9b)에서 상기 제 4 라이너(5b)의 상단은 상기 제 3 라이너(3b) 및 상기 제 2 매립 절연막(7b)의 상단보다 돌출될 수 있다. 상기 제 3 라이너(3b)의 상부에는 제 1 리세스(R1)가 형성될 수 있다. 상기 제 2 매립 절연막(7b)의 상부에는 제 2 리세스(R2)가 형성될 수 있다. 상기 제 2 게이트 패턴(GP2)의 하부면으로부터 상기 제 1 리세스(R1)의 최저점까지의 제 1 깊이(DP1)은 상기 제 2 게이트 패턴(GP2)의 하부면으로부터 상기 제 2 리세스(R2)의 최저점까지의 제 2 깊이(DP2) 보다 작을 수 있다.
상기 제 3 소자분리막(9d)에서 상기 제 6 라이너(5d)의 상단은 상기 제 5 라이너(3d) 및 상기 제 3 매립 절연막(7d)의 상단보다 돌출될 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 2 부분(P2)에 인접한 상기 제 5 라이너(3d)의 상부에는 제 3 리세스(R3)이 형성될 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 2 부분(P2)에 인접한 상기 제 3 매립 절연막(7d)의 상부에는 제 4 리세스(R4)이 형성될 수 있다. 상기 제 2 게이트 패턴(GP2)의 하부면으로부터 상기 제 3 리세스(R3)의 최저점까지의 깊이는 상기 제 1 깊이(DP1)에 대응될/같을 수 있다. 상기 제 2 게이트 패턴(GP2)의 하부면으로부터 상기 제 4 리세스(R4)의 최저점까지의 깊이는 상기 제 2 깊이(DP2)에 대응될/같을 수 있다.
도 1b를 참조하면, 상기 제 1 소자분리막(9a)에서 상기 제 2 라이너(5a)의 상단은 상기 제 1 라이너(3a) 및 상기 제 1 매립 절연막(7a)의 상단보다 돌출될 수 있다. 상기 제 1 라이너(3a)의 상부에는 제 5 리세스(R5)가 형성될 수 있다. 상기 제 1 매립 절연막(7a)의 상부에는 제 6 리세스(R6)가 형성될 수 있다. 상기 제 1 게이트 패턴(GP1)의 하부면으로부터 상기 제 5 리세스(R5)의 최저점까지의 제 3 깊이(DP3)은 상기 제 1 게이트 패턴(GP1)의 하부면으로부터 상기 제 6 리세스(R6)의 최저점까지의 제 4 깊이(DP4) 보다 작을 수 있다.
상기 제 1 깊이(DP1)는 상기 제 3 깊이(DP3) 보다 클 수 있다. 상기 제 2 깊이(DP2)는 상기 제 4 깊이(DP4) 보다 클 수 있다. 상기 제 1 깊이(DP1)는 상기 제 4 깊이(DP4) 보다 클 수 있다.
상기 더미 게이트 패턴(GPd)의 상기 제 1 부분(P1)에 인접한 상기 제 5 라이너(3d)의 상부에는 제 7 리세스(R7)이 형성될 수 있다. 상기 더미 게이트 패턴(GPd)의 상기 제 1 부분(P1)에 인접한 상기 제 3 매립 절연막(7d)의 상부에는 제 8 리세스(R8)이 형성될 수 있다. 상기 제 1 게이트 패턴(GP1)의 하부면으로부터 상기 제 7 리세스(R7)의 최저점까지의 깊이는 상기 제 3 깊이(DP3)에 대응될/같을 수 있다. 상기 제 1 게이트 패턴(GP1)의 하부면으로부터 상기 제 8 리세스(R8)의 최저점까지의 깊이는 상기 제 4 깊이(DP4)에 대응될/같을 수 있다.
도 2a 내지 도 2g는 도 1a의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 2a를 참조하면, 제 1 영역(A)과 제 2 영역(B)을 포함하는 기판(1)을 준비한다. 상기 기판(1)을 식각하여 제 1 내지 제 3 트렌치들(2a, 2b, 2d)을 형성한다. 상기 기판(1)의 전면 상에 제 1 라이너막 및 제 2 라이너막을 콘포말하게 형성한다. 매립 절연막을 형성하여 상기 제 1 내지 제 3 트렌치들(2a, 2b, 2d)을 채운다. CMP 공정을 진행하여 상기 제 1 내지 제 3 트렌치들(2a, 2b, 2d) 안에 제 1 내지 제 3 소자분리막들(9a, 9b, 9d)을 형성한다.
상기 제 1 소자분리막(9a)은 상기 제 1 트렌치(2a)의 내벽을 콘포말하게 덮는 제 1 라이너(3a), 상기 제 1 트렌치(2a)를 채우는 제 1 매립 절연막(7a) 및 상기 제 1 라이너(3a)와 상기 제 1 매립 절연막(7a) 사이에 개재되는 제 2 라이너(5a)를 포함할 수 있다. 상기 제 2 소자분리막(9b)은 상기 제 2 트렌치(2b)의 내벽을 콘포말하게 덮는 제 3 라이너(3b), 상기 제 2 트렌치(2b)를 채우는 제 2 매립 절연막(7b) 및 상기 제 3 라이너(3b)와 상기 제 2 매립 절연막(7b) 사이에 개재되는 제 4 라이너(5b)를 포함할 수 있다. 상기 제 3 소자분리막(9d)은 상기 제 3 트렌치(2d)의 내벽을 콘포말하게 덮는 제 5 라이너(3d), 상기 제 3 트렌치(2d)를 채우는 제 3 매립 절연막(7d), 및 상기 제 5 라이너(3d)와 상기 제 3 매립 절연막(7d) 사이에 개재되는 제 6 라이너(5d)를 포함할 수 있다.
도 2b를 참조하면, 상기 제 1 영역(A)을 덮되 상기 제 2 영역(B)을 노출시키는 제 1 마스크막(11)을 형성한다. 상기 제 1 마스크막(11)은 예를 들면 실리콘산화막으로 형성될 수 있다. 상기 제 1 마스크막(11)은 상기 제 3 소자분리막(9d)의 일부분을 덮되 다른 부분을 노출시킬 수 있다. 상기 제 1 마스크막(11)을 에피택시얼 베리어로 이용하여 상기 제 2 영역(B)에서 노출된 상기 기판(1)의 상부면 상에 채널층(13)을 형성한다. 상기 채널층(13)은 예를 들면 SEG(Selective Epitaxial Growth)으로 형성될 수 있다. 상기 채널층(13)은 실리콘 게르마늄을 포함할 수 있다. 상기 채널층(13)은 상기 소자분리막들(9a, 9b, 9d) 상에는 형성되지 않는다.
도 2c를 참조하면, 상기 제 1 마스크막(11)을 제거할 수 있다. 예를 들면 상기 제 1 마스크막(11)은 습식 식각 공정으로 제거될 수 있다. 상기 제 1 마스크막(11)이 실리콘산화막로 형성된 경우 상기 습식 식각 공정에서 에천트로 예를 들면 불산을 이용할 수 있다. 상기 제 1 마스크막(11)을 제거할 때, 상기 제 2 영역(B)에서 노출된 상기 제 2 및 제 3 소자분리막들(9b, 9d)의 상부도 식각될 수 있다. 구체적으로 같은 성분으로 이루어질 수 있는 상기 제 3 라이너(3b), 제 2 매립 절연막(7b), 상기 제 5 라이너(3d) 및 제 3 매립 절연막(7d)의 상부들이 식각될 수 있다. 이로써, 상기 제 3 라이너(3b) 상에 제 1 리세스(R1)가 형성될 수 있다. 상기 제 2 매립 절연막(7b) 상에 제 2 리세스(R2)가 형성될 수 있다. 상기 제 5 라이너(3d) 상에 제 3 리세스(R3)가 형성될 수 있다. 상기 제 3 매립 절연막(7d) 상에 제 4 리세스(R4)가 형성될 수 있다. 상기 제 3 라이너(3b)와 상기 제 5 라이너(3d)은 상대적으로 좁은 폭을 가지기에 에천트의 침투가 어렵고, 반면에 상기 제 2 매립 절연막(7b)과 상기 제 3 매립 절연막(7d)의 노출 면적이 넓어 에천트의 침투가 수월하다. 이로써 상기 제 1 리세스(R1)와 상기 제 3 리세스(R3)의 깊이(도 1의 제 1 깊이(DP1))는 상기 제 2 리세스(R2)와 상기 제 4 리세스(R4)의 깊이(도 1의 제 2 깊이(DP2)) 보다 작게(얕게) 형성될 수 있다. 상기 제 1 마스크막(11)과 다른 종류의 물질을 포함하는 상기 제 4 라이너(5b)와 상기 제 6 라이너(5d)는 식각 내성을 가지므로 식각되지 않을 수 있다. 이로써 상기 제 4 라이너(5b)와 상기 제 6 라이너(5d)의 상단들은 상기 제 3 라이너(3b), 상기 제 5 라이너(3d), 상기 제 2 매립 절연막(7b) 및 상기 제 3 매립 절연막(7d) 보다 돌출될 수 있다.
도 2d를 참조하면, 상기 제 1 영역(A)에서 상기 기판(1) 상에 제 1 게이트 절연막(15a)을 형성하고 상기 제 2 영역(B)에서 상기 채널층(13) 상에 제 2 게이트 절연막(15b)을 형성할 수 있다. 상기 제 1 및 제 2 게이트 절연막들(15a, 15b)은 열산화 공정 또는 증착 공정에 의해 동시에 형성될 수 있다. 상기 제 1 및 제 2 게이트 절연막들(15a, 15b)은 예를 들면 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 도시하지는 않았지만, 상기 제 1 및 제 2 게이트 절연막들(15a, 15b)을 형성하기 전에 상기 기판(1)의 표면에 대해 세정 공정이 진행될 수 있다. 이러한 세정 공정에 의해 상기 제 1 내지 제 3 소자분리막들(9a, 9b, 9d)의 표면들도 일부 식각될 수 있다. 상기 기판(1)의 전면 상에 고유전막(17)을 콘포말하게 형성할 수 있다. 상기 고유전막(17) 상에 N형 금속함유막(19)을 콘포말하게 형성할 수 있다. 상기 N형 금속함유막(19)은 상기 제 1 리세스(R1)와 상기 제 3 리세스(R3) 내에서 증착되기 어려워 상대적으로 얇은 두께를 가질 수 있다. 상기 N형 금속함유막(19)은 N 일함수를 가지는 금속함유막일 수 있다. 상기 N형 금속함유막(19)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써 상기 N형 금속함유막(19)은 차례로 적층된 란탄막과 티타늄 질화막 또는 란탄산화막과 티타늄질화막을 포함할 수 있다.
도 2e를 참조하면, 상기 N형 금속함유막(19) 상에 상기 제 1 영역(A)을 덮되 상기 제 2 영역(B)을 노출시키는 제 2 마스크막(21)을 형성할 수 있다. 상기 제 2 마스크막(21)은 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), SOC(Spin on Carbon) 및 실리콘 질화막 중 적어도 하나로 형성될 수 있다. 상기 제 2 마스크막(21)을 식각마스크로 이용하여 상기 제 2 영역(B)에서 상기 N형 금속함유막(19)을 식각하여 상기 고유전막(17)을 노출시킨다. 상기 N형 금속함유막(19)을 식각하는 과정은 예를 들면 황산을 포함하는 에천트를 이용하여 습식 식각 공정으로 진행될 수 있다. 상기 습식 식각 공정은 건식 식각 공정에 비하여 상기 고유전막(17)에 대한 식각 손상을 현저하게 줄일 수 있으며 선택적으로 상기 제 2 영역(B)에서 상기 N형 금속함유막(19)을 제거할 수 있게 한다.
도 2f를 참조하면, 상기 제 2 마스크막(21)을 제거한다. 상기 기판(1)의 전면 상에 확산방지막(23), P형 금속함유막(25), 하부전극막(27) 및 상부전극막(29), 캐핑막(31)을 순차적으로 적층한다. 상기 확산방지막(23)은 티타늄질화막, 텅스텐 질화막 및 탄탈륨질화막 중 적어도 하나일 수 있다. 상기 P형 금속함유막(25)은 P 일함수를 가지는 금속함유막일 수 있다. 예를 들면, 상기 P형 금속함유막(25)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 예로써, 상기 P형 금속함유막(25)은 차례로 적층된 알루미늄막과 티타늄 질화막 또는 알루미늄 산화막과 티타늄질화막을 포함할 수 있다.
상기 하부전극막(27)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 하부전극막(27)을 형성하기 위해 폴리실리콘막을 증착한 후에 상기 제 1 영역(A)에 위치하는 상기 하부전극막(27)에 N형의 불순물을 도핑하고 상기 제 2 영역(B)에 위치하는 상기 하부전극막(27)에 P형의 불순물을 도핑할 수 있다.
상기 캐핑막(31) 상에 제 3 마스크 패턴들(33)을 형성한다. 상기 제 3 마스크 패턴들(33)은 후속의 제 1 및 제 2 게이트 패턴들(GP1, GP2)과 더미 게이트 패턴(GPd)의 형태를 한정할 수 있다. 상기 제 3 마스크 패턴들(33)은 포토레지스트막, ACL(Amorphous Carbon Layer), SOH(Spin on Hardmask), 또는 SOC(Spin on Carbon)로 형성될 수 있다.
도 2g를 참조하면, 상기 제 1 영역(A)에서 상기 제 3 마스크 패턴(33)을 식각 마스크로 이용하여 상기 캐핑막(31), 상기 상부전극막(29), 상기 하부전극막(27), 상기 P형 금속함유막(25), 상기 확산방지막(23), 상기 N형 금속함유막(19), 상기 고유전막(17) 및 상기 제 1 게이트 절연막(15a)을 연속적으로 식각하여 제 1 게이트 패턴(GP1)을 형성할 수 있다. 상기 제 2 영역(B)에서 상기 제 3 마스크 패턴(33)을 식각 마스크로 이용하여 상기 캐핑막(31), 상기 상부전극막(29), 상기 하부전극막(27), 상기 P형 금속함유막(25), 상기 확산방지막(23), 상기 고유전막(17) 및 상기 제 2 게이트 절연막(15b)을 연속적으로 식각하여 제 2 게이트 패턴(GP2)을 형성할 수 있다. 상기 제 1 영역(A)과 상기 제 2 영역(B)에서 상기 제 3 마스크 패턴(33)을 식각 마스크로 이용하여 상기 캐핑막(31), 상기 상부전극막(29), 상기 하부전극막(27), 상기 P형 금속함유막(25), 상기 확산방지막(23), 상기 N형 금속함유막(19) 및 상기 고유전막(17)을 연속적으로 식각하여 더미 게이트 패턴(GPd)을 형성할 수 있다. 상기 제 1 및 제 2 게이트 패턴들(GP1, GP2)과 상기 더미 게이트 패턴(GPd)은 동시에 형성될 수 있다. 이때 상기 제 1 소자분리막(9a)과 상기 제 1 영역(A)에 위치하는 상기 제 3 소자분리막(9d)의 일부도 식각되어 제 5 내지 제 8 리세스들(R5, R6, R7, R8)이 형성될 수 있다.
상기 제 1 및 제 3 리세스들(R1, R3)은 상대적으로 좁고 깊기에, 상기 제 1 및 제 3 리세스들(R1, R3) 안에 존재하는 금속함유막의 두께가 두꺼울 수록, 도 2g의 식각 공정에서 깨끗하게 제거하기 어려울 수 있다. 만약 도 2e의 상기 제 2 영역(B)에서 상기 N형 금속함유막(19)을 제거하는 공정을 진행하지 않는다면, 상기 제 2 영역(B)에서 상기 N형 금속함유막(19)이 존재하게 되어 상기 제 1 및 제 3 리세스들(R1, R3) 안에도 상기 N형 금속함유막(19)이 존재하게 된다. 따라서 도 2g의 식각 공정에서 상기 제 1 및 제 3 리세스들(R1, R3) 안의 상기 N형 금속함유막(19)을 제거하기 위하여 과도한 식각을 필요로 하며 이로써 상기 제 1 영역(A)의 상기 기판(1)도 식각 손상을 받을 수 있다. 그러나 본 발명에서는 제 2 영역(B)에서 상기 N형 금속함유막(19)이 미리 제거되므로 도 2g의 식각 공정에서 공정 부담을 줄일 수 있다. 또한 상기 제 1 및 제 3 리세스들(R1, R3) 안에 금속막 찌꺼기가 남을 확률이 줄어들 수 있다. 이로써 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 4a는 도 3을 R1-R1'선, R2-R2'선, R3-R3'선, R4-R4'선 및 R5-R5'선을 따라 자른 단면도들을 나타낸다. 도 4b는 도 4a의 'P4' 부분을 확대한 도면이다.
도 3 및 도 4a를 참조하면, 셀 어레이 영역(CA), 제 1 주변 영역(PA1), 제 2 주변 영역(PA2), 제 3 주변 영역(PB1), 및 제 4 주변 영역(PB2)을 포함하는 기판(1)이 제공된다. 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)은 상기 셀 어레이 영역(CA)의 주변에 배치될 수 있다. 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)에는 상기 셀 어레이 영역(CA)에 배치되는 워드라인들(WL)과 비트라인들(BL)을 구동하기 위한 주변 회로들이 배치될 수 있다. 상기 제 1 주변 영역(PA1)에는 예를 들면 NMOS 저전압 트랜지스터가 배치될 수 있다. 상기 제 2 주변 영역(PA2)에는 예를 들면 NMOS 고전압 트랜지스터가 배치될 수 있다. 상기 제 3 주변 영역(PB1)에는 예를 들면 PMOS 저전압 트랜지스터가 배치될 수 있다. 상기 제 4 주변 영역(PB2)에는 예를 들면 PMOS 고전압 트랜지스터가 배치될 수 있다.
상기 셀 어레이 영역(CA)에는 상기 기판(1)에 셀 소자분리막(102)이 배치되어 셀 활성부들(ACTC)을 정의할 수 있다. 상기 셀 활성부들(ACTC)의 각각은 고립된 형상을 가질 수 있다. 상기 셀 활성부들(ACTC)은 각각 평면적으로 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 상기 기판(1)은 실리콘 단결정 기판이거나 SOI기판일 수 있다. 상기 셀 소자분리막(102)은 도 1a를 참조하여 설명한 바와 같이, 산화물 라이너, 질화물 라이너 및 매립 절연막을 포함할 수 있다. 상기 셀 활성부들(ACTC)은 상기 제 1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 셀 활성부들(ACTC)의 단부는 이에 이웃하는 다른 셀 활성부들(ACTC)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 셀 활성부들(ACTC)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 셀 소자분리막(102) 및 상기 셀 활성부들(ACTC)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 평행할 수 있다. 상기 워드라인들(WL)은 상기 기판(1) 내에 함몰될 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 셀 활성부들(ACTC) 내에 제 1 도핑된 영역(112a)이 배치될 수 있으며, 상기 각 셀 활성부들(ACTC)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(112b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 도핑된 영역들(112a, 112b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 도핑된 영역(112a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(112b)은 소오스 영역에 해당될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 셀 어레이 영역(CA)에서 상기 기판(1) 상에는 버퍼막(110)이 배치될 수 있다. 상기 버퍼막(110)은 차례로 적층된 제 1 절연막(108), 제 2 절연막(106) 및 제 3 절연막(104)을 포함할 수 있다. 상기 제 2 절연막(106)은 상기 제 1 절연막(108) 및 상기 제 3 절연막(104)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 제 2 절연막(106)은 실리콘 질화막으로 형성될 수 있다. 상기 제 1 및 제 3 절연막들(108, 104)은 실리콘 산화막으로 형성될 수 있다.
비트라인들(BL)이 상기 버퍼막(110) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인들(WL)을 가로지를 수 있다. 도 3에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 하부 전극(130t), 비트라인 확산방지 패턴(136t) 및 비트라인 상부 전극(138t)을 포함할 수 있다. 상기 비트라인 하부 전극(130t)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 비트라인 확산방지 패턴(136t)은 예를 들면 티타늄질화막, 텅스텐질화막 또는 탄탈륨질화막으로 형성될 수 있다. 상기 비트라인 상부 전극(138t)은 알루미늄, 텅스텐 및 구리 중 하나일 수 있다. 상기 비트라인(BL) 상에는 비트라인 캐핑 패턴(150)이 배치될 수 있다. 상기 비트라인 캐핑 패턴(150)은 차례로 적층된 제 1 비트라인 캐핑 패턴(140t)과 제 2 비트라인 캐핑 패턴(148t)을 포함할 수 있다. 상기 제 1 비트라인 캐핑 패턴(140t)과 상기 제 2 비트라인 캐핑 패턴(148t)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(150)의 하부 측벽은 제 1 비트라인 스페이서(154)로 덮일 수 있다. 상기 비트라인 캐핑 패턴(150)의 상부 측벽은 제 2 비트라인 스페이서(156)으로 덮일 수 있다. 상기 제 1 및 제 2 비트라인 스페이서들(154, 156)은 실리콘 질화막, 실리콘 산화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 2 비트라인 스페이서(156)은 내부에 에어갭을 포함할 수 있다. 상기 제 2 비트라인 스페이서(156)의 폭은 상기 제 1 비트라인 스페이서(154)의 폭 보다 좁을 수 있다. 이로써 상기 비트라인 캐핑 패턴(150)의 상부에서 상기 제 1 비트라인 스페이서들(154) 간의 간격이 넓어질 수 있다. 이로써 후속의 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 용이해질 수 있다.
상기 버퍼막(110)은 상기 비트라인(BL)과 셀 소자분리막(102) 사이 그리고 상기 제 1 비트라인 스페이서(154)와 상기 기판(1) 사이에 개재될 수 있다. 상기 제 1 비트라인 스페이서(154)의 측벽은 상기 버퍼막(110)의 측벽과 정렬될 수 있다.
상기 비트라인(BL)은 비트라인 콘택(DC)에 의해 상기 제 1 도핑된 영역(112a)과 전기적으로 연결될 수 있다. 상기 비트라인 콘택(DC)은 예를 들면 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 1 도핑된 영역(112a)의 상부와 이에 인접한 상기 셀 소자분리막(102)의 상부에는 리세스 영역(134)이 형성될 수 있다. 상기 비트라인 콘택(DC)은 상기 리세스 영역(134) 안에 배치될 수 있다. 상기 상기 비트라인 콘택(DC)의 하부 측벽과 상기 리세스 영역(134)의 내벽 사이의 공간은 매립 절연 패턴(152)로 채워질 수 있다. 상기 매립 절연 패턴(152)은 실리콘 질화막 및 실리콘 산화막 중에 선택되는 적어도 하나의 단일막 또는 다중막의 구조를 가질 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)은 평면적으로 서로 이격된 섬 형태들을 가질 수 있다. 상기 스토리지 노드 콘택들(BC)은 상기 버퍼막(110)을 관통하여 상기 제 2 도핑된 영역들(112b)과 접할 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(158)이 배치될 수 있다. 상기 스토리지 노드 오믹층(158)은 금속실리사이드를 포함할 수 있다. 구체적인 예로써 상기 스토리지 노드 오믹층(158)은 코발트 실리사이드일 수 있다. 상기 스토리지 노드 오믹층(158), 상기 제 1 및 제 2 비트라인 스페이서들(154, 156) 및 상기 비트라인 캐핑 패턴(150)은 랜딩패드 확산방지 패턴(160)으로 콘포말하게 덮일 수 있다. 상기 랜딩패드 확산방지 패턴(160)은 예를 들면 티타늄질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 적어도 하나로 형성될 수 있다.
상기 랜딩패드 확산 방지 패턴(160) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 텅스텐, 알루미늄 및 구리와 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(150)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(D2)의 반대방향으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다.
이웃하는 랜딩 패드들(LP)은 랜딩 패드 분리 패턴(162)에 의해 분리될 수 있다. 상기 랜딩 패드 분리 패턴(162)은 실리콘 질화막, 실리콘 산화막 및 실리콘 탄화질화막 중 적어도 하나의 단일막 또는 다중막의 구조를 가질 수 있다. 상기 랜딩 패드 분리 패턴(162)은 상기 제 2 비트라인 스페이서(156)을 관통하여 상기 제 1 비트라인 스페이서(154)와 접할 수 있다.
상기 랜딩 패드들(LP)과 상기 랜딩 패드 분리 패턴(162) 상에는 셀 층간절연막(164)이 배치될 수 있다. 상기 셀 층간절연막(164)은 실리콘 산화막을 포함할 수 있다. 상기 셀 층간절연막(164) 상에는 데이터 저장 요소(168)가 배치될 수 있다. 상기 데이터 저장 요소(168)은 캐패시터, 상변환물질 패턴, 가변저항물질 패턴 또는 자기터널접합 패턴일 수 있다. 상기 데이터 저장 요소(168)은 상기 셀 층간절연막(164)을 관통하는 셀 콘택(166)에 의해 상기 랜딩 패드(LP)에 전기적으로 연결될 수 있다.
상기 제 1 주변 영역(PA1)에서 주변 소자분리막(미도시)에 의해 제 1 주변 활성부(ACT1)가 정의될 수 있다. 상기 제 1 주변 영역(PA1)에서 상기 기판(1) 상에는 제 1 주변 게이트 패턴(GP1)이 배치된다. 상기 제 1 주변 게이트 패턴(GP1)은 차례로 적층된 제 1 주변 게이트 절연패턴(120a), 제 1 주변 고유전 패턴(122a), 제 1 N형 금속 함유 패턴(124a), 제 1 P형 금속 함유 패턴(126a), 제 1 주변 하부 전극(130a), 제 1 주변 확산방지 패턴(136a) 및 제 1 주변 상부 전극(138a)을 포함할 수 있다. 본 예에서 상기 제 1 N형 금속 함유 패턴(124a)은 상기 제 1 P형 금속 함유 패턴(126a)은 서로 접할 수 있다. 상기 제 1 주변 게이트 패턴(GP1) 상에는 제 1 주변 게이트 캐핑 패턴(140a)이 배치될 수 있다.
상기 제 2 주변 영역(PA2)에서 주변 소자분리막(미도시)에 의해 제 2 주변 활성부(ACT2)가 정의될 수 있다. 상기 제 2 주변 영역(PA2)에서 상기 기판(1) 상에는 제 2 주변 게이트 패턴(GP2)이 배치된다. 상기 제 2 주변 게이트 패턴(GP2)은 차례로 적층된 제 2 주변 게이트 절연패턴(118b), 제 2 주변 고유전 패턴(122b), 제 2 N형 금속 함유 패턴(124b), 제 2 P형 금속 함유 패턴(126b), 제 2 주변 하부 전극(130b), 제 2 주변 확산방지 패턴(136b) 및 제 2 주변 상부 전극(138b)을 포함할 수 있다. 본 예에서 상기 제 2 N형 금속 함유 패턴(124b)은 상기 제 2 P형 금속 함유 패턴(126b)은 서로 접할 수 있다. 상기 제 2 주변 게이트 패턴(GP2) 상에는 제 2 주변 게이트 캐핑 패턴(140b)이 배치될 수 있다.
상기 제 1 주변 게이트 패턴(GP1)의 양 측벽들 간의 거리인 제 1 게이트 길이(GL1)은 상기 제 2 주변 게이트 패턴(GP2)의 양 측벽들 간의 거리인 제 2 게이트 길이(GL2) 보다 작을 수 있다. 상기 제 1 주변 게이트 절연패턴(120a)은 상기 제 2 주변 게이트 절연패턴(118b) 보다 얇을 수 있다. 상기 제 1 주변 게이트 절연패턴(120a)은 상기 제 2 주변 게이트 절연패턴(118b)과 서로 다른 물질로 이루어질 수 있다. 구체적인 예로써, 상기 제 1 주변 게이트 절연패턴(120a)은 실리콘산화질화막으로 형성될 수 있다. 상기 제 2 주변 게이트 절연패턴(118b)은 실리콘 산화막으로 형성될 수 있다.
상기 제 1 주변 게이트 패턴(GP1)의 양측의 상기 기판(1) 내에는 제 1 주변 소오스/드레인 영역(144a)이 배치될 수 있다. 상기 제 2 주변 게이트 패턴(GP2)의 양측의 상기 기판(1) 내에는 제 2 주변 소오스/드레인 영역(144b)이 배치될 수 있다. 상기 제 1 및 제 2 주변 소오스/드레인 영역들(144a, 144b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 주변 소오스/드레인 영역(144a)에 도핑된 불순물의 농도는 상기 제 2 주변 소오스/드레인 영역(144b)에 도핑된 불순물의 농도와 다를 수 있다.
상기 제 3 주변 영역(PA3)에서 주변 소자분리막(미도시)에 의해 제 3 주변 활성부(ACT3)가 정의될 수 있다. 상기 제 3 주변 영역(PB1)에서 상기 기판(1) 상에는 채널층(116)이 배치될 수 있다. 상기 채널층(116)의 격자 상수는 상기 기판(1)의 격자 상수보다 클 수 있다. 상기 채널층(116)은 예를 들면 실리콘게르마늄으로 형성될 수 있다. 상기 채널층(116) 상에는 제 3 주변 게이트 패턴(GP3)이 배치된다. 상기 제 3 주변 게이트 패턴(GP3)은 차례로 적층된 제 3 주변 게이트 절연패턴(120c), 제 3 주변 고유전 패턴(122c), 제 3 P형 금속 함유 패턴(126c), 제 3 주변 하부 전극(130c), 제 3 주변 확산방지 패턴(136c) 및 제 3 주변 상부 전극(138c)을 포함할 수 있다. 본 예에서 상기 제 3 주변 고유전 패턴(122c)은 상기 제 3 P형 금속 함유 패턴(126c)은 서로 접할 수 있다. 상기 제 3 주변 게이트 패턴(GP3) 상에는 제 3 주변 게이트 캐핑 패턴(140c)이 배치될 수 있다.
상기 제 4 주변 영역(PA4)에서 주변 소자분리막(미도시)에 의해 제 4 주변 활성부(ACT4)가 정의될 수 있다. 상기 제 4 주변 영역(PB2)에서 상기 기판(1) 상에는 제 4 주변 게이트 패턴(GP4)이 배치된다. 상기 제 4 주변 게이트 패턴(GP4)은 차례로 적층된 제 4 주변 게이트 절연패턴(118d), 제 4 주변 고유전 패턴(122d), 제 4 P형 금속 함유 패턴(126d), 제 4 주변 하부 전극(130d), 제 4 주변 확산방지 패턴(136d) 및 제 4 주변 상부 전극(138d)을 포함할 수 있다. 본 예에서 상기 제 4 주변 고유전 패턴(122d)은 상기 제 4 P형 금속 함유 패턴(126d)은 서로 접할 수 있다. 상기 제 4 주변 게이트 패턴(GP4) 상에는 제 4 주변 게이트 캐핑 패턴(140d)이 배치될 수 있다.
상기 제 3 주변 게이트 패턴(GP3)의 양측의 상기 채널층(116)과 상기 기판(1) 내에는 제 3 주변 소오스/드레인 영역(144c)이 배치될 수 있다. 상기 제 4 주변 게이트 패턴(GP4)의 양측의 상기 기판(1) 내에는 제 4 주변 소오스/드레인 영역(144d)이 배치될 수 있다. 상기 제 3 및 제 4 주변 소오스/드레인 영역들(144c, 144d)에는 예를 들면 P형의 불순물이 도핑될 수 있다. 상기 제 3 주변 소오스/드레인 영역(144c)에 도핑된 불순물의 농도는 상기 제 4 주변 소오스/드레인 영역(144d)에 도핑된 불순물의 농도와 다를 수 있다.
상기 제 3 주변 게이트 패턴(GP3)의 게이트 길이는 상기 제 4 주변 게이트 패턴(GP4)의 게이트 길이보다 작을 수 있다. 상기 제 3 주변 게이트 절연패턴(120c)은 상기 제 4 주변 게이트 절연 패턴(118d) 보다 얇을 수 있다. 상기 제 3 주변 게이트 절연패턴(120c)은 상기 제 4 주변 게이트 절연패턴(118d)과 서로 다른 물질로 형성될 수 있다. 구체적인 예로써, 상기 제 3 주변 게이트 절연패턴(120c)은 실리콘 산화질화막으로 형성될 수 있다. 상기 제 4 주변 게이트 절연패턴(118d)은 실리콘 산화막으로 형성될 수 있다.
상기 제 1 내지 제 4 고유전 패턴들(122a, 122b, 122c, 122d)은 실리콘 산화막 보다 높은 유전율을 가지는 물질로서 예를 들면 금속 산화막으로 형성될 수 있다. 상기 제 1 내지 제 4 고유전 패턴들(122a, 122b, 122c, 122d)은 예를 들면 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란탄 산화물(LaO), 란탄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
상기 제 1 및 제 2 N형 금속 함유 패턴들(124a, 124b)는 N 일함수를 가지는 금속함유막으로 형성될 수 있다. 상기 제 1 및 제 2 N형 금속 함유 패턴들(124a, 124b)은 란탄(La), 란탄 산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다.
상기 제 1 내지 제 4 P형 금속 함유 패턴들(126a, 126b, 126c, 126d)은 P 일함수를 가지는 금속함유막으로 형성될 수 있다. 상기 제 1 내지 제 4 P형 금속 함유 패턴들(126a, 126b, 126c, 126d)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다.
상기 제 1 및 제 2 주변 하부 전극들(130a, 130b)은 예를 들면 N형의 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 3 및 제 4 주변 하부 전극들(130c, 130d)은 예를 들면 P형의 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 제 1 내지 제 4 주변 하부 전극들(130a, 130b, 130c, 130d)은 상기 비트라인 하부 전극(130t)과 동일한 두께를 가질 수 있다.
상기 제 1 내지 제 4 주변 확산방지 패턴(136a, 136b, 136c, 136d)은 티타늄질화막, 텅스텐 질화막 및 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 4 주변 확산방지 패턴(136a, 136b, 136c, 136d)은 상기 비트라인 확산방지 패턴(136t)과 동일한 두께를 가질 수 있다. 상기 제 1 내지 제 4 주변 상부 전극들(138a, 138b, 138c, 138d)은 텅스텐, 구리 및 알루미늄 중 하나로 형성될 수 있다. 상기 제 1 내지 제 4 주변 상부 전극들(138a, 138b, 138c, 138d)은 상기 비트라인 상부 전극(138t)과 동일한 두께를 가질 수 있다.
상기 제 1 내지 제 4 주변 게이트 캐핑 패턴들(140a, 140b, 140c, 140d)은 상기 제 1 비트라인 캐핑 패턴(140t)과 동일한 두께를 가질 수 있다. 상기
상기 제 1 내지 제 4 주변 게이트 패턴들(GP1, GP2, GP3, GP4)의 측벽들은 주변 스페이서들(142)로 덮일 수 있다. 상기 주변 스페이서들(142)의 측벽들과 상기 기판(1)은 주변 층간절연막(146)으로 덮일 수 있다. 상기 주변 층간절연막(146)은 예를 들면 실리콘산화막으로 형성될 수 있다. 상기 주변 층간절연막(146) 상에 제 2 캐핑막(148)이 배치될 수 있다. 상기 제 2 캐핑막(148)은 식각저지막의 역할을 할 수 있다. 상기 제 2 캐핑막(148)은 상기 주변 층간절연막(146)과 다른 물질로 형성될 수 있다. 예를 들면 상기 제 2 캐핑막(148)은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 캐핑막(148)의 두께는 상기 제 2 비트라인 캐핑 패턴(148t)과 실질적으로 동일할 수 있다.
도 4a에서 개시되지는 않았으나, 상기 제 3 주변 영역(PB1)에는 도 1a의 제 2 소자분리막(9b)의 구조를 가지는 주변 소자분리막(미도시)이 배치될 수 있다. 또한 상기 제 1, 제 2 및 제 4 주변 영역들(PA1, PA2, PB2)에는 도 1a의 제 1 소자분리막(9a)의 구조를 가지는 주변 소자분리막(미도시)이 배치될 수 있다. 상기 제 2 주변 영역(PA2)과 상기 제 3 주변 영역(PB1) 사이의 경계 또는 상기 제 4 주변 영역(PB2)과 상기 제 3 주변 영역(PB1) 사이의 경계에 도 1a의 제 3 소자분리막(9d)의 구조를 가지는 주변 소자분리막(미도시)이 배치될 수 있다. 또한 상기 제 2 주변 영역(PA2)과 상기 제 3 주변 영역(PB1) 사이의 경계 또는 상기 제 4 주변 영역(PB2)과 상기 제 3 주변 영역(PB1) 사이의 경계에 도 1a의 더미 게이트 패턴(GPd)이 배치될 수 있다.
도 5a 내지 도 5l은 도 4a의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3 및 도 5a를 참조하면, 셀 어레이 영역(CA), 제 1 주변 영역(PA1), 제 2 주변 영역(PA2), 제 3 주변 영역(PB1), 및 제 4 주변 영역(PB2)을 포함하는 기판(1)에 셀 소자분리막(102)과 주변 소자분리막(미도시)을 형성하여 셀 활성부들(ACTC)과 제 1 내지 제 4 주변 활성부들(ACT1, ACT2, ACT3, ACT4)을 한정한다. 상기 셀 어레이 영역(CA)에서 상기 기판(1) 내에 함몰된 워드라인들(WL)을 형성할 수 있다. 이온주입 공정을 진행하여 상기 셀 어레이 영역(CA)에서 상기 셀 활성부들(ACTC)에 제 1 도핑된 영역들(112a)과 제 2 도핑된 영역들(112b)을 형성할 수 있다. 상기 이온주입 공정을 진행하는 동안 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)은 마스크로 가려질 수 있다.
도 5b를 참조하면, 상기 기판(1)의 전면 상에 제 1 절연막(108), 제 2 절연막(106) 및 제 3 절연막(104)을 순차적으로 적층하고 패터닝하여 상기 셀 어레이 영역(CA) 상에 버퍼막(110)을 형성하고 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)을 노출시킬 수 있다. 상기 기판(1) 상에 상기 셀 어레이 영역(CA), 상기 제 1, 제 2 및 제 4 주변 영역들(PA1, PA2, PB2)을 덮되 상기 제 3 주변 영역(PB1)을 노출시키는 제 1 마스크막(114)을 형성할 수 있다. 상기 제 1 마스크막(114)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 마스크막(114)은 도 2b의 제 1 마스크막(11)에 대응될 수 있다. 상기 제 1 마스크막(114)을 에피택시얼 베리어막으로 사용하여 상기 제 3 주변 영역(PB1)에서 상기 기판(1) 상에 채널층(116)을 형성할 수 있다. 상기 채널층(116)은 실리콘 게르마늄막으로 형성될 수 있다. 상기 채널층(116)은 SEG(Selective Epitaxial Growth) 방법으로 형성될 수 있다.
도 5c를 참조하면, 상기 제 1 마스크막(114)을 제거하여 상기 셀 어레이 영역(CA)에서 상기 버퍼막(110)의 상부면과 상기 제 1, 제 2 및 제 4 주변 영역들(PA1, PA2, PB2)에서 상기 기판(1)의 상부면을 노출시킬 수 있다. 이때 상기 제 3 주변 영역(PB1)에 배치되는 주변 소자분리막에는 도 2c를 참조하여 설명한 바와 같이 리세스들(R1, R2)이 형성될 수 있다. 별도의 마스크(미도시)를 이용하여 상기 셀 어레이 영역(CA), 상기 제 1 및 제 3 주변 영역들(PA1, PB1)을 가리고 상기 제 2 및 제 4 주변 영역들(PA2, PB2)에서 상기 기판(1) 상에 고전압 게이트 절연막(118)을 형성할 수 있다. 상기 고전압 게이트 절연막(118)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 5d를 참조하면, 별도의 마스크(미도시)를 이용하여 상기 셀 어레이 영역(CA), 상기 제 2 및 제 4 주변 영역들(PA2, PB2)을 가리고 상기 제 1 및 제 3 주변 영역들(PA1, PB1)에서 상기 기판(1)과 상기 채널층(116) 상에 저전압 게이트 절연막(120)을 형성할 수 있다. 상기 저전압 게이트 절연막(120)은 예를 들면 실리콘 산화질화막으로 형성될 수 있다. 상기 저전압 게이트 절연막(120)은 상기 고전압 게이트 절연막(118)보다 얇게 형성될 수 있다. 상기 기판(1)의 전면 상에 고유전막(122)을 형성할 수 있다. 상기 고유전막(122)은 예를 들면 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition)과 같은 증착 공정으로 형성될 수 있다. 상기 고유전막(122)은 상기 셀 어레이 영역(CA)과 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2) 상에 모두 형성될 수 있다.
도 5e를 참조하면, 상기 기판(1)의 전면 상에 N형 금속함유막(124)을 형성하고 도 2e에서 설명한 바와 같이 마스크를 이용한 습식 식각 공정으로 상기 셀 어레이 영역(CA)과 상기 제 3 및 제 4 주변 영역들(PB1, PB2)에서 상기 N형 금속함유막(124)을 제거하되 상기 제 1 및 제 2 주변 영역들(PA1, PA2)에 남길 수 있다. 상기 N형 금속함유막(124)은 N 일함수를 가지는 금속함유막으로 형성될 수 있다. 예를 들면 상기 N형 금속함유막(124)은 란탄(La), 란탄산화물(LaO), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb) 또는 티타늄 질화물(TiN) 중에서 선택되는 적어도 하나를 포함할 수 있다.
도 5f를 참조하면, 상기 기판(1)의 전면 상에 P형 금속함유막(126)을 적층한다. 상기 P형 금속함유막(126)은 P 일함수를 가지는 금속함유막으로 형성될 수 있다. 예를 들면, 상기 P형 금속함유막(126)은 알루미늄(Al), 알루미늄 산화막, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 또는 루테늄 산화물(RuO2) 중에서 선택되는 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)에서 상기 P형 금속함유막(126)을 덮되 상기 셀 어레이 영역(CA)을 노출시키는 제 2 마스크막(128)을 형성한다. 상기 제 2 마스크막(128)은 포토레지스트막, ACL, SOH, SOC 및 실리콘 질화막 중 적어도 하나일 수 있다.
도 5f 및 도 5g를 참조하면, 상기 제 2 마스크막(128)을 식각 마스크로 이용하여 식각 공정을 진행하여 상기 셀 어레이 영역(CA)에서 상기 P형 금속함유막(126)과 상기 고유전막(122)을 제거할 수 있다. 상기 식각 공정은 예를 들면 황산을 포함하는 습식 식각 공정으로 진행되어 상기 버퍼막(110)의 손상 없이 선택적으로 상기 P형 금속함유막(126)과 상기 고유전막(122)을 제거할 수 있다. 상기 제 2 마스크막(128)을 제거하여 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)에서 상기 P형 금속함유막(126)을 노출시킬 수 있다. 상기 기판(1)의 전면 상에 하부전극막(130)을 형성할 수 있다. 상기 하부전극막(130)은 예를 들면 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 구체적인 예로써, 상기 하부전극막(130)을 형성하기 위하여 폴리실리콘막을 전면적으로 증착한 후에 이온주입 공정을 복수회 진행하여 상기 셀 어레이 영역(CA)과 상기 제 1 및 제 2 주변 영역들(PA1, PA2)의 폴리실리콘막에는 N형의 불순물을 도핑하고, 상기 제 3 및 제 4 주변 영역들(PB1, PB2)의 폴리실리콘막에는 P형의 불순물을 도핑할 수 있다.
도 5h를 참조하면, 상기 하부전극막(130) 상에 제 3 마스크막(132)을 형성할 수 있다. 상기 제 3 마스크막(132)은 비트라인 콘택(DC)의 위치를 개략적으로 한정하는 개구부를 가질 수 있다. 상기 제 3 마스크막(132)은 예를 들면 포토레지스트막, ACL, SOH, SOC일 수 있다. 상기 제 3 마스크막(132)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CA)에서 상기 하부전극막(130), 상기 버퍼막(110) 및 상기 기판(1)의 상기 제 1 도핑된 영역(112a)의 일부를 식각하여 리세스 영역(134)을 형성할 수 있다. 이때 상기 셀 소자분리막(102)의 상부도 일부 제거될 수 있다.
도 5h와 도 5i를 참조하면, 상기 제 3 마스크막(132)을 제거하여 상기 하부전극막(130)의 상부를 노출시킬 수 있다. 상기 기판(1)의 전면 상에 불순물이 도핑된 폴리실리콘막을 적층하여 상기 리세스 영역(134)을 채우고 CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 하부전극막(130) 상의 상기 폴리실리콘막을 제거하고 상기 리세스 영역(134) 안에 폴리실리콘 패턴(135)을 남길 수 있다. 상기 하부전극막(130)과 상기 폴리실리콘 패턴(135) 상에 확산방지막(136), 상부전극막(138) 및 제 1 캐핑막(140)을 차례로 적층한다. 상기 확산방지막(136)은 티타늄질화막, 텅스텐 질화막 및 탄탈륨질화막 중 적어도 하나일 수 있다. 상기 상부전극막(138)은 텅스텐, 알루미늄 및 구리 중 하나를 포함할 수 있다. 상기 제 1 캐핑막(140)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 5i와 도 5j를 참조하면, 마스크(미도시)를 이용하여 상기 제 1 내지 제 4 주변 영역들(PA1, PA2, PB1, PB2)에서 상기 제 1 캐핑막(140), 상부전극막(138), 확산방지막(136), 하부전극막(130), 상기 P형 금속함유막(126), 상기 N형 금속함유막(124), 상기 고유전막(122) 및 상기 게이트 절연막들(118, 120)을 식각하여 제 1 내지 제 4 주변 게이트 패턴들(GP1, GP2, GP3, GP4)을 형성할 수 있다. 이때, 도시하지는 않았지만 도 2g의 더미 게이트 패턴(GPd)도 형성될 수 있다.
도 5k를 참조하면, 상기 제 1 및 제 2 주변 게이트 패턴들(GP1, GP2)에 각각 인접한 상기 기판(1) 내에 예를 들면 N형 불순물을 도핑하여 제 1 및 제 2 주변 소오스/드레인 영역들(144a, 144b)을 형성할 수 있다. 상기 제 3 및 제 4 주변 게이트 패턴들(GP3, GP4)에 각각 인접한 상기 기판(1) 내에 예를 들면 P형 불순물을 도핑하여 제 3 및 제 4 주변 소오스/드레인 영역들(144c, 144d)을 형성할 수 있다. 상기 기판(1)의 전면 상에 스페이서막을 콘포말하게 적층하고 이방성 식각 공정을 진행하여 상기 제 1 내지 제 4 주변 게이트 패턴들(GP1, GP2, GP3, GP4)의 측벽들을 덮는 주변 스페이서들(142)을 형성할 수 있다. 상기 기판(1)의 전면 상에 주변 층간절연막(146)을 덮고 CMP 공정을 진행하여 적어도 상기 제 2 주변 게이트 캐핑패턴(140b)의 상부면을 노출시킬 수 있다. 또한 상기 셀 어레이 영역(CA)에서 상기 제 1 캐핑막(140)의 상부면도 노출될 수 있다. 상기 CMP 공정에서 상기 더미 게이트 패턴(GPd)은 주변 층간절연막(146)의 디슁(dishing) 현상을 방지할 수 있다. 상기 기판(1)의 전면 상에 제 2 캐핑막(148)을 형성할 수 있다.
도 5k와 도 5l을 참조하면, 마스크(미도시)를 이용하여 상기 셀 어레이 영역(CA)에서 상기 제 2 캐핑막(148), 상기 제 1 캐핑막(140), 상기 상부전극막(138), 상기 확산방지막(136) 및 상기 하부전극막(130)을 식각하여 비트라인 캐핑 패턴(150)과 비트라인(BL)을 형성할 수 있다. 이때 상기 리세스 영역(134) 안의 상기 폴리실리콘 패턴(135)도 식각되어 비트라인 콘택(DC)이 형성될 수 있다. 그리고 상기 리세스 영역(134)의 측벽과 바닥면의 일부가 노출될 수 있다. 이때 상기 버퍼막(110)이 제 1 내지 제 3 절연막들(108, 106, 104)의 삼중막 구조로 이루어지기에 식각 공정을 조절하기가 용이하다.
다시 도 4a를 참조하면, 상기 리세스 영역(134) 안을 채우는 매립 절연 패턴(152)을 형성할 수 있다. 상기 비트라인 캐핑 패턴(150)과 상기 비트라인(BL)의 측벽을 덮는 제 1 비트라인 스페이서(154)을 형성할 수 있다. 상기 비트라인 캐핑 패턴(150)과 상기 제 1 비트라인 스페이서(154)을 식각 마스크로 이용하여 이웃하는 상기 제 1 비트라인 스페이서들(154) 사이에서 상기 버퍼막(110)과 상기 제 2 도핑된 영역(112b)의 일부를 제거할 수 있다. 이때 상기 버퍼막(110)이 제 1 내지 제 3 절연막들(108, 106, 104)의 삼중막 구조로 이루어지기에 식각 공정을 조절하기가 용이하다. 이로써 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
계속해서, 이웃하는 상기 제 1 비트라인 스페이서들(154) 사이에 상기 제 2 도핑된 영역(112b)과 접하는 스토리지 노드 콘택(BC)을 형성할 수 있다. 상기 제 1 비트라인 스페이서(154)의 상부를 일부 제거한 후에, 상기 비트라인 캐핑 패턴(150)의 상부 측벽을 덮되 상기 제 1 비트라인 스페이서(154)보다 좁은 폭을 가지는 제 2 비트라인 스페이서(156)을 형성할 수 있다. 상기 스토리지 노드 콘택(BC) 상에 스토리지 노드 오믹층(158)과 랜딩패드 확산방지 패턴(160)을 순차적으로 형성할 수 있다. 상기 확산 방지 패턴(160) 상에 금속함유막을 형성한 후 패터닝하여 랜딩 패드들(LP)을 형성하고, 상기 랜딩 패드들(LP) 사이의 공간을 채우는 랜딩 패드 분리 패턴(162)을 형성할 수 있다. 그리고 셀 층간절연막(164), 셀 콘택(166) 및 데이터 저장 요소(168)을 형성할 수 있다.
도 6a는 도 3을 R1-R1'선, R2-R2'선, R3-R3'선, R4-R4'선 및 R5-R5'선을 따라 자른 단면도들을 나타낸다. 도 6b는 도 6a의 'P5' 부분을 확대한 도면이다.
도 6a 및 도 6b를 참조하면, 버퍼막(110)은 제 3 절연막(104) 상에 배치되는 셀 고유전 패턴(122t)을 더 포함할 수 있다. 상기 셀 고유전 패턴(122t)은 제 1 내지 제 4 고유전 패턴들(122a, 122b, 122c, 122d)과 동일한 물질 및 동일한 두께로 형성될 수 있다. 본 예에 따른 반도체 장치는 도 5f에서 셀 어레이 영역(CA)에서 P형 금속함유막(126)만을 제거하고 고유전막(122)을 남김으로써 제조될 수 있다. 상기 버퍼막(110)이 제 1 내지 제 3 절연막들(108, 106, 104)과 상기 셀 고유전 패턴(122t)의 사중막 구조로 이루어지기에 도 5l의 비트라인(BL) 형성을 위한 식각 공정에서 식각 저지막으로서 기능이 강화될 수 있다.

Claims (10)

  1. 제 1 영역과 제 2 영역을 포함하는 기판;
    상기 제 1 영역의 상기 기판 상에 배치되는 제 1 게이트 패턴;
    상기 제 2 영역의 상기 기판 상에 배치되는 제 2 게이트 패턴; 및
    상기 제 1 영역과 상기 제 2 영역 간의 경계에 배치되는 더미 게이트 패턴; 을 포함하되,
    상기 제 1 게이트 패턴은 차례로 적층된 제 1 고유전 패턴, 제 1 N형 금속 함유 패턴 및 제 1 P형 금속 함유 패턴을 포함하고,
    상기 제 2 게이트 패턴은 차례로 적층된 제 2 고유전 패턴 및 제 2 P형 금속 함유 패턴을 포함하며,
    상기 더미 게이트 패턴은 상기 제 1 영역에 인접한 제 1 부분과 상기 제 2 영역과 인접한 제 2 부분을 포함하고,
    상기 더미 게이트 패턴의 상기 제 1 부분은 차례로 적층된 더미 고유전 패턴, 더미 N형 금속 함유 패턴, 및 더미 P형 금속 함유 패턴을 포함하고,
    상기 더미 게이트 패턴의 상기 제 2 부분은 상기 더미 N형 금속 함유 패턴을 배제하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 패턴에서 상기 제 1 N형 금속 함유 패턴과 상기 제 1 P형 금속함유 패턴은 서로 접하고,
    상기 제 2 게이트 패턴에서 상기 제 2 고유전 패턴과 상기 제 2 P형 금속 함유 패턴은 서로 접하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 영역에서 상기 기판에 형성되는 제 1 트렌치; 및
    상기 제 1 트렌치 내에 배치되는 제 1 소자분리막을 더 포함하되,
    상기 제 1 소자분리막은 상기 제 1 트렌치의 내벽을 콘포말하게 덮는 제 1 라이너, 상기 제 1 트렌치를 채우는 제 1 매립 절연막, 및 상기 제 1 라이너와 상기 제 1 매립 절연막 사이에 개재되는 제 2 라이너를 포함하고,
    상기 제 2 라이너의 상단은 상기 제 1 라이너와 상기 제 1 매립 절연막 보다 돌출되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 라이너의 상단에 형성되는 제 1 리세스; 및
    상기 제 1 매립 절연막의 상단에 형성되는 제 2 리세스를 더 포함하되,
    상기 제 2 게이트 패턴의 하부면으로부터 상기 제 1 리세스의 최저점 까지의 제 1 깊이는 상기 제 2 게이트 패턴의 하부면으로부터 상기 제 2 리세스의 최저점까지의 제 2 깊이보다 작은 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 영역에서 상기 기판에 형성되는 제 2 트렌치; 및
    상기 제 2 트렌치 내에 배치되는 제 2 소자분리막을 더 포함하되,
    상기 제 2 소자분리막은 상기 제 2 트렌치의 내벽을 콘포말하게 덮는 제 3 라이너, 상기 제 2 트렌치를 채우는 제 2 매립 절연막, 및 상기 제 3 라이너와 상기 제 2 매립 절연막 사이에 개재되는 제 4 라이너를 포함하고,
    상기 제 3 라이너의 상단에 제 3 리세스가 형성되고,
    상기 제 1 게이트 패턴의 하부면으로부터 상기 제 3 리세스의 최저점까지의 제 3 깊이는 상기 제 1 깊이보다 작은 반도체 장치.
  6. 제 1 항에 있어서,
    상기 더미 게이트 패턴의 상기 제 1 부분의 하부면은 상기 더미 게이트 패턴의 상기 제 2 부분의 하부면 보다 높은 반도체 장치.
  7. 셀 어레이 영역, 제 1 주변 영역 및 제 2 주변 영역을 포함하는 기판;
    상기 셀 어레이 영역에서 상기 기판을 가로지르는 비트라인;
    상기 비트라인 상에 배치되는 제 1 비트라인 캐핑 패턴;
    상기 제 1 비트라인 캐핑 패턴 상에 배치되는 제 2 비트라인 캐핑 패턴;
    상기 비트라인과 상기 기판 사이에 개재되는 버퍼막;
    상기 제 1 주변 영역의 상기 기판 상에 배치되는 제 1 주변 게이트 패턴;
    상기 제 1 주변 게이트 패턴 상에 배치되는 제 1 주변 게이트 캐핑 패턴; 및
    상기 제 2 주변 영역의 상기 기판 상에 배치되는 제 2 주변 게이트 패턴을 포함하되,
    상기 제 1 주변 게이트 패턴은 차례로 적층된 제 1 고유전 패턴, 제 1 N형 금속 함유 패턴 및 제 1 P형 금속 함유 패턴을 포함하고,
    상기 제 2 주변 게이트 패턴은 차례로 적층된 제 2 고유전 패턴 및 제 2 P형 금속 함유 패턴을 포함하며,
    상기 제 1 비트라인 캐핑 패턴의 두께는 상기 제 1 주변 게이트 캐핑 패턴의 두께와 동일한 반도체 장치.
  8. 제 7 항에 있어서,
    상기 버퍼막은 상기 제 1 및 제 2 고유전 패턴들과 동일한 물질을 포함하는 제 3 고유전 패턴을 포함하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 주변 게이트 패턴들 상의 제 2 주변 게이트 캐핑 패턴을 더 포함하되,
    상기 제 2 비트라인 캐핑 패턴의 두께는 상기 제 2 주변 게이트 캐핑 패턴의 두께와 동일한 반도체 장치.
  10. 삭제
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