CN110400838A - 半导体装置 - Google Patents

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Abstract

公开了一种半导体装置，半导体装置包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案包括顺序地堆叠的第一高k介电图案、第一N型含金属图案和第一P型含金属图案。第二栅极图案包括顺序地堆叠的第二高k介电图案和第二P型含金属图案。

Description

半导体装置
本申请要求于2018年4月24日在韩国知识产权局提交的第10-2018-0047410号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及一种半导体装置。
背景技术
半导体装置包括多个晶体管。集成在半导体装置中的晶体管基于所需的性能(诸如操作电压和/或驱动电流)形成为具有各种结构。例如，已经开发了包括NMOS晶体管和PMOS晶体管的互补金属氧化物半导体(CMOS)器件，所述NMOS晶体管和PMOS晶体管的金属栅电极具有彼此不同的导电性。另外，CMOS器件包括栅极介电层，栅极介电层的厚度基于所施加的电压而不同。
发明内容
本发明构思的一些实施例提供了一种具有增强的可靠性的半导体装置。
根据本发明构思的一些示例实施例，半导体装置可以包括：基底，包括第一区域和第二区域；第一栅极图案，位于第一区域的基底上；以及第二栅极图案，位于第二区域的基底上。第一栅极图案可以包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案并且第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠。第二栅极图案可以包括第二高k介电图案和第二P型含金属图案并且第二高k介电图案和第二P型含金属图案顺序地堆叠。
根据本发明构思的一些示例实施例，半导体装置可以包括：基底，包括单元阵列区域、第一外围区域和第二外围区域；位线，跨越单元阵列区域上的基底；缓冲层，位于位线和基底之间；第一外围栅极图案，位于第一外围区域的基底上；以及第二外围栅极图案，位于第二外围区域的基底上。第一外围栅极图案可以包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案并且第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠。第二外围栅极图案可以包括顺序地堆叠的第二高k介电图案和第二P型含金属图案并且第二高k介电图案和第二P型含金属图案顺序地堆叠。
附图说明
图1A示出根据本发明构思的示例实施例的半导体装置的剖视图。
图1B示出展示图1A的剖面P3的放大图。
图2A至图2G示出展示制造图1A的半导体装置的方法的剖视图。
图3示出展示根据本发明构思的示例实施例的半导体装置的平面图。
图4A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。
图4B示出展示图4A的剖面P4的放大图。
图5A至图5L示出展示制造具有图4A的剖面的半导体装置的方法的剖视图。
图6A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。
图6B示出展示图6A的剖面P5的放大图。
具体实施方式
现在将参照附图详细地描述本发明构思的一些示例实施例，以帮助清楚地解释本发明构思。
图1A示出根据本发明构思的示例实施例的半导体装置的剖视图。图1B示出图1A的剖面P3的放大图。
参照图1A，基底1可以设置为包括第一区域A和第二区域B。基底1可以是或包括例如单晶硅基底或绝缘体上硅(SOI)基底。第一区域A可以是NMOS区域。第二区域B可以是PMOS区域。第一沟槽2a可以形成在第一区域A上的基底1中。第二沟槽2b可以形成在第二区域B上的基底1中。第三沟槽2d可以形成在第一区域A和第二区域B之间的边界上。第一器件隔离层9a、第二器件隔离层9b和/或第三器件隔离层9d可以分别设置在第一沟槽2a、第二沟槽2b和第三沟槽2d中。
第一器件隔离层9a可以包括共形地覆盖第一沟槽2a的内壁的第一衬垫3a、填充第一沟槽2a的第一掩埋绝缘层7a和/或在第一衬垫3a与第一掩埋绝缘层7a之间的第二衬垫5a。第二器件隔离层9b可以包括共形地覆盖第二沟槽2b的内壁的第三衬垫3b、填充第二沟槽2b的第二掩埋绝缘层7b和/或在第三衬垫3b与第二掩埋绝缘层7b之间的第四衬垫5b。第三器件隔离层9d可以包括共形地覆盖第三沟槽2d的内壁的第五衬垫3d、填充第三沟槽2d的第三掩埋绝缘层7d和/或第五衬垫3d与第三掩埋绝缘层7d之间的第六衬垫5d。第一衬垫3a、第三衬垫3b和第五衬垫3d可以由相同的材料(例如，氧化硅层)形成。第二衬垫5a、第四衬垫5b和第六衬垫5d可以由相同的材料(例如，氮化硅层)形成。第一掩埋绝缘层7a、第二掩埋绝缘层7b和第三掩埋绝缘层7d可以由相同的材料(例如，氧化硅层)形成。
在第一区域A上，第一栅极图案GP1可以设置在基底1上。第一源区/漏区35a可以设置在基底1中且在第一栅极图案GP1的相对侧上。第一源区/漏区35a可以掺杂有例如N型杂质。
在第二区域B上，沟道层13可以设置在基底1上。沟道层13可以具有比基底1的晶格常数大的晶格常数。例如，沟道层13可以由硅锗形成。沟道层13可以增大PMOS晶体管的空穴迁移率。另外，沟道层13可以用来减小功函数。第二栅极图案GP2可以设置在沟道层13上。第二源区/漏区35b可以设置在沟道层13和基底1中且在第二栅极图案GP2的相对侧上。第二源区/漏区35b可以掺杂有例如P型杂质。
虚设栅极图案GPd可以设置在第一区域A与第二区域B之间的边界上。虚设栅极图案GPd不会实际地进行操作，而是为了不管基底1的位置如何都保持蚀刻工艺条件，并且为了减小或防止负载效应，而可以形成虚设栅极图案GPd。另外，为了减小或防止在后续为了形成层间介电层而执行化学机械抛光(CMP)工艺时会发生的凹陷现象(dishingphenomenon)，可以形成虚设栅极图案GPd。
第一栅极图案GP1可以包括顺序地堆叠的第一栅极介电层15a、第一高k介电图案17a、第一N型含金属图案19a、第一扩散阻挡图案23a、第一P型含金属图案25a、第一下电极27a和/或第一上电极29a。第一栅极盖图案31a可以设置在第一栅极图案GP1上。第一N型含金属图案19a可以接触第一高k介电图案17a。第一栅极图案GP1可以具有第一厚度T1。
第二栅极图案GP2可以包括顺序地堆叠的第二栅极介电层15b、第二高k介电图案17b、第二扩散阻挡图案23b、第二P型含金属图案25b、第二下电极27b和/或第二上电极29b。第二栅极盖图案31b可以设置在第二栅极图案GP2上。第二P型含金属图案25b可以相邻于第二高k介电图案17b。第二栅极图案GP2可以去除(或不包括)N型含金属图案。第二栅极图案GP2可以具有第二厚度T2。由于第二栅极图案GP2可以不包括N型含金属图案，所以第二厚度T2可以小于第一厚度T1。
虚设栅极盖图案31d可以设置在虚设栅极图案GPd上。虚设栅极图案GPd可以包括相邻于第一区域A的第一部分P1和相邻于第二区域B的第二部分P2。虚设栅极图案GPd可以被配置为使得第一部分P1可以具有比第二部分P2的底表面高的底表面。虚设栅极图案GPd的第一部分P1可以包括顺序地堆叠的虚设高k介电图案17d、虚设N型含金属图案19d、虚设扩散阻挡图案23d、虚设P型含金属图案25d、虚设下电极27d和/或虚设上电极29d。除了不包括虚设N型含金属图案19d之外，虚设栅极图案GPd的第二部分P2可以被配置为与第一部分P1相同。在第二部分P2上，虚设扩散阻挡图案23d可以接触虚设高k介电图案17d。虚设扩散阻挡图案23d可以接触虚设N型含金属图案19d的侧表面。在第二部分P2上，虚设上电极29d和虚设栅极盖图案31d可以在它们的顶表面上部分地凹陷。
第一栅极介电层15a和第二栅极介电层15b可以由例如氧化硅层或氮氧化硅层形成。第一高k介电图案17a、第二高k介电图案17b和虚设高k介电图案17d可以由介电常数大于氧化硅层的介电常数的材料形成，第一高k介电图案17a、第二高k介电图案17b和虚设高k介电图案17d的材料可以包括氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种。例如，第一高k介电图案17a、第二高k介电图案17b和虚设高k介电图案17d可以由HfO2、Al2O3、HfAlO3、Ta2O3或TiO2形成。
第一N型含金属图案19a和虚设N型含金属图案19d可以由具有N功函数的含金属层形成。例如，第一N型含金属图案19a和虚设N型含金属图案19d可以包括镧(La)、氧化镧(LaO)、钽(Ta)、氮化钽(TaN)、铌(Nb)和氮化钛(TiN)中的至少一种。以详细地示例为例，第一N型含金属图案19a和虚设N型含金属图案19d中的每个可以包括顺序地堆叠的镧层和氮化钛层，或者顺序地堆叠的氧化镧层和氮化钛层。
第一P型含金属图案25a、第二P型含金属图案25b和虚设P型含金属图案25d可以由具有P功函数的含金属层形成。例如，第一P型含金属图案25a、第二P型含金属图案25b和虚设P型含金属图案25d可以包括铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)和氧化钌(RuO2)中的至少一种。以详细地示例为例，第一P型含金属图案25a、第二P型含金属图案25b和虚设P型含金属图案25d中的每个可以包括顺序地堆叠的铝层和氮化钛层，或者顺序地堆叠的氧化铝层和氮化钛层。
第一扩散阻挡图案23a、第二扩散阻挡图案23b和虚设扩散阻挡图案23d可以由例如氮化钛层、氮化钨层或氮化钽层形成。第一扩散阻挡图案23a、第二扩散阻挡图案23b和虚设扩散阻挡图案23d可以减小或者防止第一P型含金属图案25a、第二P型含金属图案25b和/或虚设P型含金属图案25d中包括的铝的扩散。当不需要减小或者防止第一P型含金属图案25a、第二P型含金属图案25b和虚设P型含金属图案25d中包括的材料的扩散时，可以能够不包括第一扩散阻挡图案23a、第二扩散阻挡图案23b和虚设扩散阻挡图案23d。在这种情况下，在第一区域A上，第一P型含金属图案25a可以接触第一N型含金属图案19a。另外，在第二区域B上，第二P型含金属图案25b可以接触第二高k介电图案17b。
第一下电极27a、第二下电极27b和虚设下电极27d可以包括掺杂有杂质的多晶硅。第一下电极27a中掺杂的杂质可以具有与第二下电极27b中掺杂的杂质的导电性不同的导电性。例如，第一下电极27a可以掺杂有N型杂质，第二下电极27b可以掺杂有P型杂质。
第一上电极29a、第二上电极29b和虚设上电极29d可以包括金属硅化物层、金属氮化物层和含金属层中的至少一种。金属硅化物层可以包括例如硅化钴或硅化钨。金属氮化物层可以是或包括例如氮化钛层或氮化钽层。含金属层可以包括例如钨、铝和铜中的一种。
第一栅极盖图案31a、第二栅极盖图案31b和虚设栅极盖图案31d可以由例如氮化硅层形成。
第二器件隔离层9b可以被配置为使得第四衬垫5b可以具有超出第三衬垫3b和第二掩埋绝缘层7b的顶端突出的顶端。第三衬垫3b可以在其上部分上具有第一凹进R1。第二掩埋绝缘层7b可以在其上部分上具有第二凹进R2。从第二栅极图案GP2的底表面至第一凹进R1的最低点的第一深度DP1可以小于从第二栅极图案GP2的底表面至第二凹进R2的最低点的第二深度DP2。
第三器件隔离层9d可以被配置为使得第六衬垫5d可以具有超出第五衬垫3d和第三掩埋绝缘层7d的顶端突出的顶端。第五衬垫3d可以在其与虚设栅极图案GPd的第二部分P2相邻的上部分上具有第三凹进R3。第三掩埋绝缘层7d可以在其与虚设栅极图案GPd的第二部分P2相邻的上部分上具有第四凹进R4。从第二栅极图案GP2的底表面至第三凹进R3的最低点的深度可以对应于第一深度DP1(或与第一深度DP1相同)。从第二栅极图案GP2的底表面至第四凹进R4的最低点的深度可以对应于第二深度DP2(或与第二深度DP2相同)。
参照图1B，第一器件隔离层9a可以被配置为使得第二衬垫5a可以具有超出第一衬垫3a和第一掩埋绝缘层7a的顶端突出的顶端。第一衬垫3a可以在其上部分上具有第五凹进R5。第一掩埋绝缘层7a可以在其上部分上具有第六凹进R6。从第一栅极图案GP1的底表面至第五凹进R5的最低点的第三深度DP3可以小于从第一栅极图案GP1的底表面至第六凹进R6的最低点的第四深度DP4。
返回参照图1A，第一深度DP1可以大于第三深度DP3。第二深度DP2可以大于第四深度DP4。第一深度DP1可以大于第四深度DP4。
第五衬垫3d可以在其与虚设栅极图案GPd的第一部分P1相邻的上部分上具有第七凹进R7。第三掩埋绝缘层7d可以在其与虚设栅极图案GPd的第一部分P1相邻的上部分上具有第八凹进R8。从第一栅极图案GP1的底表面至第七凹进R7的最低点的深度可以对应于第三深度DP3(或与第三深度DP3相同)。从第一栅极图案GP1的底表面至第八凹进R8的最低点的深度可以对应于第四深度DP4(或与第四深度DP4相同)。
图2A至图2G示出展示了制造图1A的半导体装置的方法的剖视图。
参照图2A，可以准备基底1，以包括第一区域A和第二区域B。可以对基底1进行蚀刻以形成第一沟槽2a、第二沟槽2b和第三沟槽2d。可以在基底1的整个表面上共形地形成第一衬垫层和第二衬垫层。可以形成掩埋绝缘层以填充第一沟槽2a、第二沟槽2b和第三沟槽2d。可以执行化学机械抛光(CMP)工艺以分别在第一沟槽2a、第二沟槽2b和第三沟槽2d中形成第一器件隔离层9a、第二器件隔离层9b和第三器件隔离层9d。
第一器件隔离层9a可以包括共形地覆盖第一沟槽2a的内壁的第一衬垫3a、填充第一沟槽2a的第一掩埋绝缘层7a以及在第一衬垫3a与第一掩埋绝缘层7a之间的第二衬垫5a。第二器件隔离层9b可以包括共形地覆盖第二沟槽2b的内壁的第三衬垫3b、填充第二沟槽2b的第二掩埋绝缘层7b以及在第三衬垫3b与第二掩埋绝缘层7b之间的第四衬垫5b。第三器件隔离层9d可以包括共形地覆盖第三沟槽2d的内壁的第五衬垫3d、填充第三沟槽2d的第三掩埋绝缘层7d以及第五衬垫3d与第三掩埋绝缘层7d之间的第六衬垫5d。
参照图2B，可以形成第一掩模层11以覆盖第一区域A并且暴露第二区域B。第一掩模层11可以由例如氧化硅层形成。第一掩模层11可以覆盖第三器件隔离层9d的一部分并且暴露第三器件隔离层9d的其余部分。第一掩模层11可以用作外延阻挡件以在基底1的在第二区域B上暴露的顶表面上形成沟道层13。可以通过例如选择性外延生长(SEG)来形成沟道层13。沟道层13可以包括硅锗。沟道层13可以不形成在第一器件隔离层9a、第二器件隔离层9b和第三器件隔离层9d上。
参照图2C，可以去除第一掩模层11。例如，可以执行湿法蚀刻工艺以去除第一掩模层11。当第一掩模层11由氧化硅层形成时，湿法蚀刻工艺可以使用例如氟酸作为蚀刻剂。当去除第一掩模层11时，也可以对第二器件隔离层9b和第三器件隔离层9d的暴露在第二区域B上的上部分进行蚀刻。例如，可以对可由相同材料形成的第三衬垫3b、第二掩埋绝缘层7b、第五衬垫3d和第三掩埋绝缘层7d的上部分执行蚀刻。因此，可以在第三衬垫3b上形成第一凹进R1。可以在第二掩埋绝缘层7b上形成第二凹进R2。可以在第五衬垫3d上形成第三凹进R3。可以在第三掩埋绝缘层7d上形成第四凹进R4。第三衬垫3b和第五衬垫3d可以具有相对窄的宽度，使得蚀刻剂侵蚀可以是困难的，而第二掩埋绝缘层7b和第三掩埋绝缘层7d可以具有相对宽的暴露区域，使得蚀刻剂侵蚀可以更容易。因此，第一凹进R1和第三凹进R3中的每个可以形成为具有小于第二凹进R2和第四凹进R4中的每个的深度(例如，图1A的第二深度DP2)的深度(例如，图1A的第一深度DP1)。当对第一掩模层11进行蚀刻时，第四衬垫5b和第六衬垫5d可以由于第四衬垫5b和第六衬垫5d的材料不同于第一掩模层11的材料造成的蚀刻耐受性而不被蚀刻。结果，第四衬垫5b和第六衬垫5d可以具有超出第三衬垫3b、第五衬垫3d、第二掩埋绝缘层7b和第三掩埋绝缘层7d突出的顶端。
参照图2D，在第一区域A上，可以在基底1上形成第一栅极介电层15a，在第二区域B上，可以在沟道层13上形成第二栅极介电层15b。可以通过热氧化工艺或沉积工艺同时形成第一栅极介电层15a和第二栅极介电层15b。第一栅极介电层15a和第二栅极介电层15b可以由例如氧化硅层或氮氧化硅层形成。虽然未示出，但是在形成第一栅极介电层15a和第二栅极介电层15b之前，可以对基底1的表面执行清洁工艺。清洁工艺可以部分地蚀刻第一器件隔离层9a、第二器件隔离层9b和第三器件隔离层9d的表面。可以在基底1的整个表面上共形地形成高k介电层17。可以在高k介电层17上共形地形成N型含金属层19。N型含金属层19会难以沉积在第一凹进R1和第三凹进R3中，因此，可以在第一凹进R1和第三凹进R3中具有相对小的厚度。N型含金属层19可以是或包括具有N功函数的含金属层。N型含金属层19可以包括镧(La)、氧化镧(LaO)、钽(Ta)、氮化钽(TaN)、铌(Nb)和氮化钛(TiN)中的至少一种。例如，N型含金属层19可以包括顺序地堆叠的镧层和氮化钛层，或者顺序地堆叠的氧化镧层和氮化钛层。
参照图2E，可以在N型含金属层19上形成覆盖第一区域A并暴露第二区域B的第二掩模层21。第二掩模层21可以由光致抗蚀剂层、非晶碳层(ACL)、硬掩模上旋涂(SOH)层、碳上旋涂(SOC)层和氮化硅层中的至少一种形成。第二掩模层21可以用作蚀刻掩模以在第二区域B上蚀刻N型含金属层19，这会造成暴露高k介电层17。可以通过使用蚀刻剂(包括例如硫酸)的湿法蚀刻工艺来对N型含金属层19进行蚀刻。与干法蚀刻工艺相比，湿法蚀刻工艺可以显著地减小对高k介电层17的蚀刻损伤并且从第二区域B选择性地去除N型含金属层19。
参照图2F，可以去除第二掩模层21。可以在基底1的整个表面上顺序地堆叠扩散阻挡层23、P型含金属层25、下电极层27、上电极层29a和盖层31。扩散阻挡层23可以是或者包括氮化钛层、氮化钨层和氮化钽层中的至少一种。P型含金属层25可以是或者包括具有P功函数的含金属层。例如，P型含金属层25可以包括铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)和氧化钌(RuO2)中的至少一种。以详细地示例为例，P型含金属层25可以包括顺序地堆叠的铝层和氮化钛层，或者顺序地堆叠的氧化铝层和氮化钛层。
下电极层27可以由掺杂杂质的多晶硅层形成。下电极层27的形成可以包括：沉积多晶硅层；在第一区域A上将N型杂质掺杂到下电极层27中；在第二区域B上将P型杂质掺杂到下电极层27中。
可以在盖层31上形成第三掩模图案33。第三掩模图案33可以限制或限定下面将讨论的第一栅极图案GP1、第二栅极图案GP2和虚设栅极图案GPd的形状。第三掩模图案33可以由光致抗蚀剂层、非晶碳层(ACL)、硬掩模上旋涂(SOH)层或碳上旋涂(SOC)层形成。
参照图2G，在第一区域A上，第三掩模图案33可以用作蚀刻掩模以连续地蚀刻盖层31、上电极层29、下电极层27、P型含金属层25、扩散阻挡层23、N型含金属层19、高k介电层17和第一栅极介电层15a，这可以使第一栅极图案GP1形成。在第二区域B上，第三掩模33可以用作蚀刻掩模以连续地蚀刻盖层31、上电极层29、下电极层27、P型含金属层25、扩散阻挡层23、高k介电层17和第二栅极介电层15b，这可以使第二栅极图案GP2形成。在第一区域A和第二区域B上，第三掩模图案33可以用作蚀刻掩模，以连续地蚀刻盖层31、上电极层29、下电极层27、P型含金属层25、扩散阻挡层23、N型含金属层19和高k介电层17，这可以使虚设栅极图案GPd形成。可以同时形成第一栅极图案GP1、第二栅极图案GP2以及虚设栅极图案GPd。在该操作中，第一器件隔离层9a也可以被部分地蚀刻，也可以对第三器件隔离层9d的位于第一区域A上的部分上进行蚀刻，该部分蚀刻可以形成第五凹进R5、第六凹进R6、第七凹进R7和第八凹进R8。
由于第一凹进R1和第三凹进R3相对窄且深，因此当含金属层在第一凹进R1和第三凹进R3中具有增大的厚度时，会难以在图2G的蚀刻工艺期间完全去除含金属层。如果在图2E的操作中没有从第二区域B去除N型含金属层19，则N型含金属层19在第二区域B上的出现会使第一凹进R1和第三凹进R3中具有N型含金属层19。在这种情况下，会需要过蚀刻以在图2G的蚀刻工艺期间从第一凹进R1和第三凹进R3去除N型含金属层19，因此第一区域A上的基底1会遭受蚀刻损伤。然而，根据本发明构思，可以从第二区域B预先去除N型含金属层19，可以能够减少图2G的蚀刻工艺的工艺负担。还可以能够减小第一凹进R1和第三凹进R3中存在金属残余物的可能性。结果，可以制造半导体装置以具有提高的可靠性。
图3示出展示根据本发明构思的示例实施例的半导体装置的平面图。图4A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。图4B示出展示图4A的剖面P4的放大图。
参照图3和图4A，基底1可以设置为包括单元阵列区域CA、第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和/或第四外围区域PB2。第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2可以设置在单元阵列区域CA周围。第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和/或第四外围区域PB2可以设置有用于驱动设置在单元阵列区域CA上的字线WL和位线BL的外围电路。第一外围区域PA1可以在其上设置有例如NMOS低压晶体管。第二外围区域PA2可以在其上设置有例如NMOS高压晶体管。第三外围区域PB1可以在其上设置有例如PMOS低压晶体管。第四外围区域PB2可以在其上设置有例如PMOS高压晶体管。
在单元阵列区域CA上，基底1可以在其中设置有限定单元有源部分ACTC的单元器件隔离层102。每个单元有源部分ACTC可以具有孤立的形状。当在平面图中看时，每个单元有源部分ACTC可以具有沿第一方向D1伸长的条形。基底1可以是或包括单晶硅基底或绝缘体上硅(SOI)基底。如参照图1A所讨论的，单元器件隔离层102可以包括氧化物衬垫、氮化物衬垫和掩埋绝缘层。单元有源部分ACTC可以在第一方向D1上彼此平行地布置，使得单元有源部分ACTC中的一个单元有源部分ACTC可以具有与单元有源部分ACTC中的相邻的单元有源部分ACTC的中心相邻的端部。
字线WL可以跨越单元有源部分ACTC。字线WL可以设置在形成在单元器件隔离层102和单元有源部分ACTC中的凹槽中。字线WL可以平行于与第一方向D1交叉的第二方向D2。字线WL可以掩埋在基底1内。
第一掺杂区112a可以设置在一对字线WL之间的单元有源部分ACTC中，并且一对第二掺杂区112b可以设置在单元有源部分ACTC的相对边缘部分中。第一掺杂区112a和第二掺杂区112b可以掺杂有例如N型杂质。第一掺杂区112a可以对应于公共漏区，第二掺杂区112b可以对应于源区。
参照图4A和图4B，在单元阵列区域CA上，缓冲层110可以设置在基底1上。缓冲层110可以包括顺序地堆叠的第一绝缘层108、第二绝缘层106和/或第三绝缘层104。第二绝缘层106可以由对第一绝缘层108和第三绝缘层104表现出蚀刻选择性的材料形成。例如，第二绝缘层106可以由氮化硅层形成。第一绝缘层108和第三绝缘层104可以由氧化硅层形成。
位线BL可以设置在缓冲层110上。位线BL可以跨越字线WL。如图3中所示，位线BL可以平行于与第一方向D1和第二方向D2交叉的第三方向D3。每条位线BL可以包括顺序地堆叠的位线下电极130t、位线扩散阻挡图案136t和/或位线上电极138t。位线下电极130t可以包括掺杂杂质的多晶硅。位线扩散阻挡图案136t可以由例如氮化钛层、氮化钨层或氮化钽层形成。位线上电极138t可以是或包括铝、钨和铜中的一种。位线盖图案150可以设置在位线BL上。位线盖图案150可以包括顺序地堆叠的第一位线盖图案140t和第二位线盖图案148t。第一位线盖图案140t和第二位线盖图案148t可以由例如氮化硅层形成。
第一位线间隔件154可以覆盖位线BL的侧壁和位线盖图案150的下侧壁。第二位线间隔件156可以覆盖位线盖图案150的上侧壁。第一位线间隔件154和第二位线间隔件156中的每个可以具有包括氮化硅层、氧化硅层和氮氧化硅层中的至少一种的单层结构或者多层结构。第二位线间隔件156可以在其中包括气隙。第二位线间隔件156的宽度可以小于第一位线间隔件154的宽度。在这样的配置中，第一位线间隔件154之间的间隔可以在位线盖图案150的上部之间变宽。结果，在着陆垫(pad，也被称为“焊盘”)LP和存储节点接触件BC之间的容易的连接可以是可能的，这将在下面讨论。
缓冲层110可以置于位线BL和单元器件隔离层102之间以及第一位线间隔件154和基底1之间。第一位线间隔件154可以具有与缓冲层110的侧壁对齐的侧壁。
位线BL可以通过位线接触件DC电连接到第一掺杂区112a。位线接触件DC可以由例如掺杂杂质的多晶硅形成。凹进区134可以形成在第一掺杂区112a的上部和单元器件隔离层102的与第一掺杂区112a相邻的上部上。位线接触件DC可以设置在凹进区134中。掩埋绝缘图案152可以填充位线接触件DC的下侧壁与凹进区134的内壁之间的空间。掩埋绝缘图案152可以具有包括氮化硅层和氧化硅层中的至少一种的单层结构或者多层结构。
存储节点接触件BC可以设置在一对相邻的位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC可以包括掺杂杂质的多晶硅。当在平面图中看时，存储节点接触件BC可以具有彼此间隔开的岛形状。存储节点接触件BC可以贯穿缓冲层110并接触第二掺杂区112b。
存储节点欧姆层158可以设置在存储节点接触件BC上。存储节点欧姆层158可以包括金属硅化物。例如，存储节点欧姆层158可以是或包括硅化钴。着陆垫扩散阻挡图案160可以共形地覆盖存储节点欧姆层158、第一位线间隔件154、第二位线间隔件156、和位线盖图案150。着陆垫扩散阻挡图案160可以由例如氮化钛层、氮化钨层和氮化钽层中的至少一种形成。
着陆垫LP可以设置在着陆垫扩散阻挡图案160上。着陆垫LP可以由包含金属(例如，钨、铝或铜)的材料形成。着陆垫LP可以具有覆盖位线盖图案150的顶表面的上部，并且其宽度大于存储节点接触件BC的宽度。着陆垫LP的中心可以从存储节点接触件BC的中心沿与第二方向D2相反的方向偏移。位线BL的一部分可以与着陆垫LP竖直叠置。
着陆垫分离图案162可以将相邻的着陆垫LP彼此分开。着陆垫分离图案162可以具有包括氮化硅层、氧化硅层和碳氮化硅层中的至少一种的单层结构或多层结构。着陆垫分离图案162可以贯穿第二位线间隔件156并接触第一位线间隔件154。
单元层间介电层164可以设置在着陆垫LP和着陆垫分离图案162上。单元层间介电层164可以包括氧化硅层。数据存储元件168可以设置在单元层间介电层164上。数据存储元件168可以是或包括电容器、相变材料图案、可变电阻材料图案或磁隧道结图案。数据存储元件168可以通过贯穿单元层间介电层164的单元接触件166电连接到着陆垫LP。
在第一外围区域PA1上，外围器件隔离层(未示出)可以限定第一外围有源部分ACT1。在第一外围区域PA1上，第一外围栅极图案GP1可以设置在基底1上。第一外围栅极图案GP1可以包括顺序地堆叠的第一外围栅极介电图案120a、第一外围高k介电图案122a、第一N型含金属图案124a、第一P型含金属图案126a、第一外围下电极130a、第一外围扩散阻挡图案136a和/或第一外围上电极138a。第一N型含金属图案124a可以接触第一P型含金属图案126a。第一外围栅极盖图案140a可以设置在第一外围栅极图案GP1上。
在第二外围区域PA2上，外围器件隔离层(未示出)可以限定第二外围有源部分ACT2。在第二外围区域PA2上，第二外围栅极图案GP2可以设置在基底1上。第二外围栅极图案GP2可以包括顺序地堆叠的第二外围栅极介电图案118b、第二外围高k介电图案122b、第二N型含金属图案124b、第二P型含金属图案126b、第二外围下电极130b、第二外围扩散阻挡图案136b和/或第二外围上电极138b。第二N型含金属图案124b可以接触第二P型含金属图案126b。第二外围栅极盖图案140b可以设置在第二外围栅极图案GP2上。
第一外围栅极图案GP1的相对侧壁之间的第一栅极长度GL1可以小于第二外围栅极图案GP2的相对侧壁之间的第二栅极长度GL2。第一外围栅极介电图案120a可以比第二外围栅极介电图案118b薄。第一外围栅极介电图案120a可以包括与第二外围栅极介电图案118b的材料不同的材料。例如，第一外围栅极介电图案120a可以由氮氧化硅层形成。第二外围栅极介电图案118b可以由氧化硅层形成。
第一外围源区/漏区144a可以设置在基底1中且在第一外围栅极图案GP1的相对侧上。第二外围源区/漏区144b可以设置在基底1中且在第二外围栅极图案GP2的相对侧上。第一外围源区/漏区144a和第二外围源区/漏区144b可以掺杂有例如N型杂质。第一外围源区/漏区144a可以具有与第二外围源区/漏区144b的杂质浓度不同的杂质浓度。
在第三外围区域PB1上，外围器件隔离层(未示出)可以限定第三外围有源部分ACT3。在第三外围区域PB1上，沟道层116可以设置在基底1上。沟道层116的晶格常数可以大于基底1的晶格常数。沟道层116可以由例如硅锗形成。第三外围栅极图案GP3可以设置在沟道层116上。第三外围栅极图案GP3可以包括顺序地堆叠的第三外围栅极介电图案120c、第三外围高k介电图案122c、第三P型含金属图案126c、第三外围下电极130c、第三外围扩散阻挡图案136c和/或第三外围上电极138c。第三外围高k介电图案122c可以接触第三P型含金属图案126c。第三外围栅极盖图案140c可以设置在第三外围栅极图案GP3上。
在第四外围区域PB2上，外围器件隔离层(未示出)可以限定第四外围有源部分ACT4。在第四外围区域PB2上，第四外围栅极图案GP4可以设置在基底1上。第四外围栅极图案GP4可以包括顺序地堆叠的第四外围栅极介电图案118d、第四外围高k介电图案122d、第四P型含金属图案126d、第四外围下电极130d、第四外围扩散阻挡图案136d和/或第四外围上电极138d。第四外围高k介电图案122d可以接触第四P型含金属图案126d。第四栅极盖图案140d可以设置在第四外围栅极图案GP4上。
第三外围源区/漏区144c可以设置在沟道层116和基底1中且在第三外围栅极图案GP3的相对侧上。第四外围源区/漏区144d可以设置在基底1中且在第四外围栅极图案GP4的相对侧上。第三外围源区/漏区144c和第四外围源区/漏区144d可以掺杂有例如P型杂质。第三外围源区/漏区144c可以具有与第四外围源区/漏区144d的杂质浓度不同的杂质浓度。
第三外围栅极图案GP3的栅极长度可以小于第四外围栅极图案GP4的栅极长度。第三外围栅极介电图案120c可以比第四外围栅极介电图案118d薄。第三外围栅极介电图案120c可以包括与第四外围栅极介电图案118d的材料不同的材料。例如，第三外围栅极介电图案120c可以由氮氧化硅层形成。第四外围栅极介电图案118d可以由氧化硅层形成。
第一高k介电图案122a、第二高k介电图案122b，第三高k介电图案122c和第四高k介电图案122d可以由例如金属氧化物层的材料形成，所述金属氧化物层的介电常数大于氧化硅层的介电常数。第一高k介电图案122a、第二高k介电图案122b，第三高k介电图案122c和第四高k介电图案122d可以由包括氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种的材料形成。
第一N型含金属图案124a和第二N型含金属图案124b可以由具有N功函数的含金属层形成。第一N型含金属图案124a和第二N型含金属图案124b可以包括镧(La)、氧化镧(LaO)、钽(Ta)、氮化钽(TaN)、铌(Nb)和氮化钛(TiN)中的至少一种。
第一P型含金属图案126a、第二P型含金属图案126b、第三P型含金属图案126c和第四P型含金属图案126d可以由具有P功函数的含金属层形成。第一P型含金属图案126a、第二P型含金属图案126b、第三P型含金属图案126c和第四P型含金属图案126d可以包括铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)和氧化钌(RuO2)中的至少一种。
第一外围下电极130a和第二外围下电极130b可以由例如掺杂有N型杂质的多晶硅形成。第三外围下电极130c和第四外围下电极130d可以由例如掺杂有P型杂质的多晶硅形成。第一外围下电极130a、第二外围下电极130b、第三外围下电极130c和第四外围下电极130d可以具有与位线下电极130t的厚度相同的厚度。
第一外围扩散阻挡图案136a、第二外围扩散阻挡图案136b、第三外围扩散阻挡图案136c和第四外围扩散阻挡图案136d可以包括氮化钛层、氮化钨层和氮化钽层中的至少一种。第一外围扩散阻挡图案136a、第二外围扩散阻挡图案136b、第三外围扩散阻挡图案136c和第四外围扩散阻挡图案136d可以具有与位线扩散阻挡图案136t的厚度相同的厚度。第一外围上电极138a、第二外围上电极138b、第三外围上电极138c和第四外围上电极138d可以由钨、铜和铝中的一种形成。第一外围上电极138a、第二外围上电极138b、第三外围上电极138c和第四外围上电极138d可以具有与位线上电极138t的厚度相同的厚度。
第一外围栅极盖图案140a、第二外围栅极盖图案140b、第三外围栅极盖图案140c和第四外围栅极盖图案140d可以具有与第一位线盖图案140t的厚度相同的厚度。因此，位线盖图案150竖直长度可以大于第一外围栅极盖图案140a的竖直长度。
外围间隔件142可以覆盖第一外围栅极图案GP1、第二外围栅极图案GP2、第三外围栅极图案GP3和第四外围栅极图案GP4的侧壁。外围层间介电层146可以覆盖外围间隔件142的侧壁以及基底1。外围层间介电层146可以由例如氧化硅层形成。第二盖层148可以设置在外围层间介电层146上。第二盖层148可以用作蚀刻顶层。第二盖层148可以由与外围层间介电层146的材料不同的材料形成。例如，第二盖层148可以由氮化硅层形成。第二盖层148可以具有与第二位线盖图案148t的厚度基本相同的厚度。
虽然图4A中未示出，但是第三外围区域PB1可以在其上设置有外围器件隔离层(未示出)，所述外围器件隔离层具有与图1A中所示的第二器件隔离层9b的结构相同的结构。另外，第一外围区域PA1、第二外围区域PA2、第四外围区域PB2可以在其上设置有外围器件隔离层(未示出)，所述外围器件隔离层具有与图1A中所示的第一器件隔离层9a的结构相同的结构。具有与图1A中所示的第三器件隔离层9d的结构相同的结构的外围器件隔离层(未示出)可以设置在第二外围区域PA2与第三外围区域PB1之间的边界或者在第四外围区域PB2与第三外围区域PB1之间的边界上。另外，图1A的虚设栅极图案GPd可以设置在第二外围区域PA2与第三外围区域PB1之间的边界或者在第四外围区域PB2与第三外围区域PB1之间的边界上。此外，附加的扩散阻挡图案(诸如图1A中的扩散阻挡图案23a、23b)可以分别插置于第一N型含金属图案124a和第一P型含金属图案126a之间、第二N型含金属图案124b和第二P型含金属图案126b之间、第三外围高k介电图案122c和第三P型含金属图案126c之间以及第四外围高k介电图案122d和第四P型含金属图案126d之间。
图5A至图5L示出展示制造具有图4A的剖面的半导体装置的方法的剖视图。
参照图3至图5A，可以在包括单元阵列区域CA、第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2的基底1上形成单元器件隔离层102和外围器件隔离层(未示出)，单元器件隔离层102和外围器件隔离层可以对单元有源部分ACTC、第一外围有源部分ACT1、第二外围有源部分ACT2、第三外围有源部分ACT3和第四外围有源部分ACT4进行限制或限定。在单元阵列区域CA上，可以在基底1中形成掩埋的字线WL。可以执行离子注入工艺，以在单元阵列区域CA上的单元有源部分ACTC中形成第一掺杂区112a和第二掺杂区112b。当执行离子注入工艺时，可以用掩模覆盖第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2。
参照图5B，在基底1的整个表面上顺序地堆叠第一绝缘层108、第二绝缘层106和第三绝缘层104，然后对第一绝缘层108、第二绝缘层106和第三绝缘层104进行图案化，以在单元阵列区域CA上形成缓冲层110并且暴露第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2。基底1可以设置有第一掩模层114，第一掩模层114暴露第三外围区域PB1并且覆盖单元阵列区域CA、第一外围区域PA1、第二外围区域PA2和第四外围区域PB2。第一掩模层114可以由例如氧化硅层形成。第一掩模层114可以对应于图2B的第一掩模层11。第一掩模层114可以用作外延阻挡层以在第三外围区域PB1上的基底1上形成沟道层116。沟道层116可以由硅锗层形成。可以通过选择性外延生长(SEG)形成沟道层116。
参照图5C，可以去除第一掩模层114，以在单元阵列区域CA上暴露缓冲层110的顶表面并且还在第一外围区域PA1、第二外围区域PA2和第四外围区域PB2上暴露基底1的顶表面。在该操作中，如参照图2C讨论的，凹进R1和R2可以形成在设置在第三外围区域PB1上的外围器件隔离层上。可以使用单独的掩模(未示出)来覆盖单元阵列区域CA、第一外围区域PA1和第三外围区域PB1，并且在第二外围区域PA2和第四外围区域PB2上的基底1上形成高电压栅极介电层118。高电压栅极介电层118可以由例如氧化硅层形成。
参照图5D，可以使用单独的掩模(未示出)来覆盖单元阵列区域CA、第二外围区域PA2和第四外围区域PB2，并且在第一外围区域PA1上的基底1上以及在第三外围区域PB1上的沟道层116上形成低电压栅极介电层120。低电压栅极介电层120可以由例如氮氧化硅层形成。低电压栅极介电层120可以形成为比高电压栅极介电层118薄。可以在基底1的整个表面上形成高k介电层122。可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积工艺来形成高k介电层122。可以在单元阵列区域CA上，也在第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2上形成高k介电层122。
参照图5E，可以在基底1的整个表面上形成N型含金属层124，并使用如图2E中讨论的掩模执行湿法蚀刻工艺，结果N型含金属层124可以从单元阵列区域CA、第三外围区域PB1和第四外围区域PB2去除，而保留在第一外围区域PA1和第二外围区域PA2上。N型含金属层124可以由具有N功函数的含金属层形成。例如，N型含金属层124可以包括镧(La)、氧化镧(LaO)、钽(Ta)、氮化钽(TaN)、铌(Nb)和氮化钛(TiN)中的至少一种。
参照图5F，可以在基底1的整个表面上堆叠P型含金属层126。P型含金属层126可以由具有P功函数的含金属层形成。例如，P型含金属层126可以包括铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)和氧化钌(RuO2)中的至少一种。可以形成第二掩模层128以暴露单元阵列区域CA并覆盖第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2上的P型含金属层126。第二掩模层128可以是或包括光致抗蚀剂层、非晶碳层(ACL)、硬掩模上旋涂(SOH)层、碳上旋涂(SOC)层和氮化硅层中的至少一种。
参照图5F和图5G，可以使用第二掩模层128作为蚀刻掩模，以执行蚀刻工艺，从而从单元阵列区域CA去除P型含金属层126和高k介电层122。蚀刻工艺可以是使用硫酸的湿法蚀刻工艺以选择性地去除P型含金属层126和高k介电层122而不损伤缓冲层110。可以去除第二掩模层128以暴露在第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2上的P型含金属层126。可以在基底1的整个表面上形成下电极层130。下电极层130可以由例如掺杂杂质的多晶硅层形成。例如，下电极层130的形成步骤可以包括：在基底1的整个表面上沉积多晶硅层；然后多次执行离子注入工艺以将N型杂质掺杂到单元阵列区域CA、第一外围区域PA1和第二外围区域PA2上的多晶硅层中以及将P型杂质掺杂到第三外围区域PB1和第四外围区域PB2上的多晶硅层中。
参照图5H，可以在下电极层130上形成第三掩模层132。第三掩模层132可以具有开口，该开口大致限制或限定将在下面讨论的位线接触件DC的位置。第三掩模层132可以是或包括例如光致抗蚀剂层、非晶碳层(ACL)、硬掩模上旋涂(SOH)层或碳上旋涂(SOC)层。第三掩模层132可以用作蚀刻掩模以部分地去除下电极层130、缓冲层110和基底1的第一掺杂区112a，这可以使凹进区134形成。在该操作中，也可以部分地去除单元器件隔离层102的上部。
参照图5H和图5I，可以去除第三掩模层132以暴露下电极层130的上部。基底1可以在其整个表面上设置有掺杂杂质的多晶硅层以填充凹进区134，然后可以执行化学机械抛光(CMP)工艺以去除下电极层130上的多晶硅层并在凹进区134中保留多晶硅图案135。可以在下电极层130和多晶硅图案135上顺序地堆叠扩散阻挡层136、上电极层138和第一盖层140。扩散阻挡层136可以是或包括氮化钛层、氮化钨层和氮化钽层中的至少一种。上电极层138可以包括钨、铝和铜中的一种。第一盖层140可以由例如氮化硅层形成。
参照图5I和图5J，可以使用掩模(未示出)来蚀刻第一外围区域PA1、第二外围区域PA2、第三外围区域PB1和第四外围区域PB2上的第一盖层140、上电极层138、扩散阻挡层136、下电极层130、P型含金属层126、N型含金属层124、高k介电层122以及栅极介电层118和120，结果，可以形成第一外围栅极图案GP1、第二外围栅极图案GP2、第三外围栅极图案GP3和第四外围栅极图案GP4。在该操作中，尽管未示出，但是也可以形成图2G的虚设栅极图案GPd。
参照图5K，可以通过将例如N型杂质掺杂到基底1的与第一外围栅极图案GP1和第二外围栅极图案GP2相邻的部分中来形成第一外围源区/漏区144a和第二外围源区/漏区144b。可以通过将例如P型杂质掺杂到基底1的与第三外围栅极图案GP3和第四外围栅极图案GP4相邻的部分中来形成第三外围源区/漏区144c和第四外围源区/漏区144d。可以在基底1的整个表面上共形地堆叠间隔件层，然后各向异性地蚀刻间隔件层以形成覆盖第一外围栅极图案GP1、第二外围栅极图案GP2、第三外围栅极图案GP3和第四外围栅极图案GP4的侧壁的外围间隔件142。可以在基底1的整个表面上形成外围层间介电层146，然后可以执行化学机械抛光(CMP)工艺以至少暴露第二外围栅极盖图案140b的顶表面。另外，在单元阵列区域CA上，还可以暴露第一盖层140的顶表面。当执行CMP工艺时，虚设栅极图案GPd可以减少或防止外围层间介电层146的凹陷现象。可以在基底1的整个表面上形成第二盖层148。
参照图5K和图5L，可以使用掩模(未示出)来执行蚀刻工艺以蚀刻在单元阵列区域CA上的第二盖层148、第一盖层140、上电极层138、扩散阻挡层136和下电极层130，结果，可以形成位线盖图案150和位线BL。在该操作中，还可以蚀刻凹进区134中的多晶硅图案135以形成位线接触件DC。凹进区134可以在其侧壁上被暴露，并且还可以在其底表面上被部分地暴露。由于缓冲层110具有包括第一绝缘层108、第二绝缘层106和第三绝缘层104的三层结构，因此可以容易地控制蚀刻工艺。
参照图4A，可以形成掩埋绝缘图案152以填充凹进区134。可以形成第一位线间隔件154以覆盖位线盖图案150和位线BL中的每个的侧壁。位线盖图案150和第一位线间隔件154可以用作蚀刻掩模，来执行蚀刻工艺以部分地去除在相邻的第一位线间隔件154之间的缓冲层110和第二掺杂区112b。由于缓冲层110具有包括第一绝缘层108、第二绝缘层106和第三绝缘层104的三层结构，因此可以容易地控制蚀刻工艺。结果，可以制造具有增强的可靠性的半导体装置。
可以在相邻的第一位线间隔件154之间形成结合到第二掺杂区112b的存储节点接触件BC。可以去除第一位线间隔件154的上部，然后可以形成第二位线间隔件156以覆盖位线盖图案150的上侧壁并且具有比第一位线间隔件154的宽度小的宽度。可以在存储节点接触件BC上顺序地形成存储节点欧姆层158和着陆垫扩散阻挡图案160。可以在着陆垫扩散阻挡图案160上形成含金属层，然后对含金属层进行图案化以形成着陆垫LP，并且可以形成着陆垫分离图案162以填充着陆垫LP之间的空间。可以形成单元层间介电层164、单元接触件166和数据存储元件168。
图6A示出沿图3的线R1-R1'、R2-R2'、R3-R3'、R4-R4'和R5-R5'截取的剖视图。图6B示出展示图6A的剖面P5的放大图。
参照图6A和图6B，缓冲层110还可以包括在第三绝缘层104上的单元高k介电图案122t。单元高k介电图案122t可以形成为具有与第一高k介电图案122a、第二高k介电图案122b、第三高k介电图案122c和第四高k介电图案122d的材料和厚度相同的材料和厚度。当在图5F的操作中，从单元阵列区域CA去除P型含金属层126而高k介电层122保留在单元阵列区域CA上时，可以根据示例实施例制造半导体装置。由于缓冲层110具有包括除第一绝缘层108、第二绝缘层106和第三绝缘层104之外的单元高k介电图案122t的四层结构，因此在如图5L中所示的用于形成位线BL的蚀刻工艺期间，缓冲层110可以用作改善的蚀刻停止层。
根据本发明构思的一些示例实施例，可以减少或防止NMOS区域被过蚀刻，从而可以制造具有增强的可靠性的半导体装置。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一区域和第二区域；
第一栅极图案，位于第一区域的基底上；以及
第二栅极图案，位于第二区域的基底上，
其中，第一栅极图案包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案，第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠，并且
其中，第二栅极图案包括第二高k介电图案和第二P型含金属图案，第二高k介电图案和第二P型含金属图案顺序地堆叠。
2.根据权利要求1所述的半导体装置，其中，
第一N型含金属图案和第一P型含金属图案在第一栅极图案中彼此接触，
第二高k介电图案和第二P型含金属图案在第二栅极图案中彼此接触。
3.根据权利要求1所述的半导体装置，
其中，第一栅极图案还包括：
第一栅极介电图案，位于第一高k介电图案与基底之间；以及
第一扩散阻挡图案，位于第一N型含金属图案与第一P型含金属图案之间，
其中，第二栅极图案还包括：
第二栅极介电图案，位于第二高k介电图案与基底之间；以及
第二扩散阻挡图案，位于第二高k介电图案与第二P型含金属图案之间。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一沟槽，位于第二区域的基底中；以及
第一器件隔离层，位于第一沟槽中，
其中，第一器件隔离层包括：第一衬垫，共形地覆盖第一沟槽的内壁；第一掩埋绝缘层，填充第一沟槽；以及第二衬垫，位于第一衬垫和第一掩埋绝缘层之间，
其中，第二衬垫的顶端超出第一衬垫和第一掩埋绝缘层突出。
5.根据权利要求4所述的半导体装置，所述半导体装置还包括：
第一凹进，位于第一衬垫的上部上；以及
第二凹进，位于第一掩埋绝缘层的上部上，
其中，从第二栅极图案的底表面到第一凹进的最低点的第一深度小于从第二栅极图案的底表面到第二凹进的最低点的第二深度。
6.根据权利要求5所述的半导体装置，所述半导体装置还包括：
第二沟槽，位于第一区域的基底中；以及
第二器件隔离层，位于第二沟槽中，
其中，第二器件隔离层包括：第三衬垫，共形地覆盖第二沟槽的内壁；第二掩埋绝缘层，填充第二沟槽；以及第四衬垫，位于第三衬垫和第二掩埋绝缘层之间，
其中，第三衬垫具有位于第三衬垫的上部上的第三凹进，
其中，从第一栅极图案的底表面到第三凹进的最低点的第三深度小于所述第一深度。
7.根据权利要求6所述的半导体装置，其中，第四衬垫具有位于第四衬垫的上部上的第四凹进，
其中，从第一栅极图案的底表面到第四凹进的最低点的第四深度小于所述第二深度。
8.根据权利要求1所述的半导体装置，所述半导体装置还包括位于第一区域与第二区域之间的边界上的虚设栅极图案，
其中，虚设栅极图案包括：第一部分，与第一区域相邻；以及第二部分，与第二区域相邻，
其中，虚设栅极图案的第一部分包括虚设高k介电图案、虚设N型含金属图案和虚设P型含金属图案，虚设高k介电图案、虚设N型含金属图案和虚设P型含金属图案顺序地堆叠，
其中，虚设栅极图案的第二部分不包括所述虚设N型含金属图案。
9.根据权利要求8所述的半导体装置，所述半导体装置还包括：
第三沟槽，位于第一区域与第二区域之间的边界上的基底中；以及
第三器件隔离层，位于第三沟槽中，
其中，第三器件隔离层包括：第五衬垫，覆盖第三沟槽的内壁；第三掩埋绝缘层，填充第三沟槽并且接触虚设栅极图案；以及第六衬垫，位于第五衬垫和第三掩埋绝缘层之间，
其中，第五衬垫具有位于第五衬垫的第一上部上的第五凹进，第五衬垫的第一上部相邻于虚设栅极图案的第一部分，
其中，第五衬垫具有位于第五衬垫的第二上部上的第六凹进，第五衬垫的第二上部相邻于虚设栅极图案的第二部分，
其中，从虚设栅极图案的第一部分的底表面到第五凹进的最低点的第五深度小于从虚设栅极图案的第一部分的底表面到第六凹进的最低点的第六深度。
10.根据权利要求9所述的半导体装置，其中，虚设栅极图案的第一部分的底表面高于虚设栅极图案的第二部分的底表面。
11.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区域、第一外围区域和第二外围区域；
位线，跨越单元阵列区域的基底；
缓冲层，位于位线和基底之间；
第一外围栅极图案，位于第一外围区域的基底上；以及
第二外围栅极图案，位于第二外围区域的基底上，
其中，第一外围栅极图案包括第一高k介电图案、第一N型含金属图案和第一P型含金属图案，第一高k介电图案、第一N型含金属图案和第一P型含金属图案顺序地堆叠，
其中，第二外围栅极图案包括第二高k介电图案和第二P型含金属图案，第二高k介电图案和第二P型含金属图案顺序地堆叠。
12.根据权利要求11所述的半导体装置，其中，
缓冲层包括第一绝缘层、第二绝缘层和第三绝缘层，第一绝缘层、第二绝缘层和第三绝缘层顺序地堆叠，
第二绝缘层包括蚀刻选择性不同于第一绝缘层和第三绝缘层的蚀刻选择性的材料。
13.根据权利要求11所述的半导体装置，其中，缓冲层包括第三高k介电图案，第三高k介电图案包括与第一高k介电图案和第二高k介电图案的材料相同的材料。
14.根据权利要求11所述的半导体装置，所述半导体装置还包括：
位线盖图案，位于位线上；以及
第一盖图案，位于第一外围栅极图案上，
其中，位线盖图案的竖直长度大于第一盖图案的竖直长度。
15.根据权利要求11所述的半导体装置，其中，第一外围栅极图案还包括位于第一P型含金属图案上的第一电极图案，
其中，第一电极图案的竖直长度与位线的竖直长度相同。
16.根据权利要求11所述的半导体装置，所述半导体装置还包括位于第二外围区域上并且位于第二外围栅极图案和基底之间的沟道层，
其中，沟道层的晶格常数大于基底的晶格常数。
17.根据权利要求11所述的半导体装置，
其中，第一外围栅极图案还包括：第一外围栅极介电图案，位于第一高k介电图案与基底之间；以及第一扩散阻挡图案，位于第一N型含金属图案和第一P型含金属图案之间，
其中，第二外围栅极图案还包括：第二外围栅极介电图案，位于第二高k介电图案与基底之间；以及第二扩散阻挡图案，位于第二高k介电图案和第二P型含金属图案之间。
18.根据权利要求17所述的半导体装置，其中，基底还包括第三外围区域，
所述半导体装置还包括在第三外围区域的基底上的第三外围栅极图案，
其中，第三外围栅极图案包括与基底相邻的第三外围栅极介电图案，
其中，第三外围栅极介电图案比第一外围栅极介电图案厚，并且
其中，第三外围栅极图案的相对侧壁之间的间隔大于第一外围栅极图案的相对侧壁之间的间隔。
19.根据权利要求18所述的半导体装置，其中，第三外围栅极图案还包括第三高k介电图案、第三扩散阻挡图案和第三P型含金属图案，第三高k介电图案、第三扩散阻挡图案和第三P型含金属图案在第三外围栅极介电图案上顺序地堆叠。
20.根据权利要求19所述的半导体装置，其中，第三外围栅极图案还包括位于第三高k介电图案和第三扩散阻挡图案之间的第三N型含金属图案。
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