CN104637944A - 用于具有多个半导体器件层的半导体结构的系统和方法 - Google Patents

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Abstract

本发明提供了一种制造具有多个半导体器件层的半导体结构的方法。该方法包括：提供块状衬底和在块状衬底上生长第一沟道材料，其中，沟道材料的晶格常数与块状衬底的晶格常数不同以将应变引入沟道材料。该方法还包括：在具有应变的第一沟道材料的块状衬底上制造第一半导体器件层，在第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层，将第二衬底的底面接合至毯状顶面，其中，第二衬底包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料，以及在第二衬底上制造第二半导体器件层。本发明还涉及用于具有多个半导体器件层的半导体结构的系统和方法。

Description

用于具有多个半导体器件层的半导体结构的系统和方法
技术领域
本专利文件中描述的技术总体涉及半导体器件，更具体地，涉及具有多个半导体器件层的半导体结构。
背景技术
集成电路(“IC”)可以包括一种或多种类型的半导体器件，诸如n沟道MOSFET(“NMOS”)器件、P沟道MOSFET(“PMOS”)器件、双极结型晶体管(“BJT”)器件、二极管器件和电容器器件等。对半导体设计者而言，不同类型的器件能够呈现不同的设计依据。IC也可以包括具有不同电路功能的电路，诸如具有模拟功能、逻辑功能和存储功能的IC。
发明内容
根据本文中描述的教导，提供了具有多个半导体器件层的半导体结构及其制造方法。在一个实例中，半导体结构包括在具有应变的第一沟道材料的块状衬底上制造的第一半导体器件层、包括在第一半导体层之上制造的介电材料并且具有毯状顶面的缓冲层、以及在包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料的第二衬底上制造的第二半导体器件层。掩埋氧化物的底面接合至缓冲层的毯状顶面。
这些方面和其他实施例可以包括一个或多个以下特征。缓冲层可以适合于消除接合至毯状顶面的掩埋氧化物对第一沟道材料的应力。缓冲层和掩埋氧化物可以配合以将应变引入第二沟道材料。应变的沟道材料可以包括具有压缩沟道应变的沟道材料。第一半导体层可以包括PMOS晶体管，并且第二半导体层包括NMOS晶体管。块状衬底可以包括硅(“Si”)衬底，并且第一沟道材料包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的沟道材料。应变的沟道材料可以包括具有拉伸沟道应变的沟道材料。第一半导体层可以包括NMOS晶体管，并且第二半导体层包括PMOS晶体管。半导体结构还可以包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的虚拟衬底，并且第一沟道材料可以包括由硅(“Si”)外延形成的沟道材料。可以在第一半导体器件层上仅制造NMOS和PMOS器件类型中的一种并且可以在第二半导体器件层上仅制造NMOS和PMOS器件类型中的另一种。
在另一个实例中，提供了一种制造具有多个半导体器件层的半导体结构的方法。该方法包括提供块状衬底，提供应变的第一沟道材料，以及在具有应变的第一沟道材料的块状衬底上制造第一半导体器件层。该方法还包括在第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层，将第二衬底的底面接合至毯状顶面，其中第二衬底包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料，以及在第二衬底上制造第二半导体器件层。
这些方面和其他实施例可以包括一个或多个以下特征。缓冲层可以适合于消除接合至毯状顶面的掩埋氧化物对第一沟道材料的应力。缓冲层和掩埋氧化物可以配合以将应变引入第二沟道材料。应变的沟道材料可以包括具有压缩沟道应变的沟道材料。第一半导体层可以包括PMOS晶体管，并且第二半导体层包括NMOS晶体管。块状衬底可以包括硅(“Si”)衬底，并且第一沟道材料包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的沟道材料。应变的沟道材料可以包括具有拉伸沟道应变的沟道材料。第一半导体层可以包括NMOS晶体管，并且第二半导体层包括PMOS晶体管。半导体结构还可以包括由锗(“Ge”)或硅锗(“SiGe”)外延形成的虚拟衬底，并且第一沟道材料可以包括由硅(“Si”)外延形成的沟道材料。
在另一个实例中，提供了一种制造具有多个半导体器件层的半导体结构的方法。该方法包括提供块状衬底，以及在块状衬底上生长第一沟道材料，其中沟道材料的晶格常数与块状衬底的晶格常数不同以将应变引入沟道材料。该方法还包括在具有应变的第一沟道材料的块状衬底上制造第一半导体器件层，在第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层，将第二衬底的底面接合至毯状顶面，其中第二衬底包括掩埋氧化物和位于掩埋氧化物之上的第二沟道材料，以及在第二衬底上制造第二半导体器件层。
为了解决现有技术中的问题，本发明提供了一种具有多个半导体器件层的半导体结构，所述半导体结构包括：第一半导体器件层，制造在具有应变的第一沟道材料的块状衬底上；缓冲层，包括在所述第一半导体层之上制造的介电材料并且具有毯状顶面；以及第二半导体器件层，制造在第二衬底上，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料，其中，所述掩埋氧化物的底面接合至所述缓冲层的所述毯状顶面。
在上述半导体结构中，其中，所述缓冲层适合于消除接合至所述毯状顶面的所述掩埋氧化物对所述第一沟道材料的应力。
在上述半导体结构中，其中，所述缓冲层和所述掩埋氧化物配合以将应变引入所述第二沟道材料。
在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料。
在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述第一半导体层包括PMOS晶体管，并且所述第二半导体层包括NMOS晶体管。
在上述半导体结构中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述块状衬底包括硅(Si)衬底，并且所述第一沟道材料包括由锗(Ge)或硅锗(SiGe)外延形成的沟道材料。
在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料。
在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；其中，所述第一半导体层包括NMOS晶体管，并且所述第二半导体层包括PMOS晶体管。
在上述半导体结构中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；还包括：由锗(Ge)或硅锗(SiGe)外延形成的虚拟衬底，并且其中，所述第一沟道材料包括由硅(Si)外延形成的沟道材料。
在上述半导体结构中，其中，仅在所述第一半导体器件层上制造NMOS和PMOS器件类型中的一种，并且仅在所述第二半导体器件层上制造NMOS和PMOS器件类型中的另一种。
根据本发明的另一个方面，提供了一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括：提供块状衬底；提供应变的第一沟道材料；在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及在所述第二衬底上制造第二半导体器件层。
在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料。
在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述第一半导体层包括PMOS晶体管，并且所述第二半导体层包括NMOS晶体管。
在上述方法中，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料；其中，所述块状衬底包括硅(Si)衬底，并且所述第一沟道材料包括由锗(Ge)或硅锗(SiGe)外延形成的沟道材料。
在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料。
在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；其中，所述第一半导体层包括NMOS晶体管，并且所述第二半导体层包括PMOS晶体管。
在上述方法中，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料；还包括：由锗(Ge)或硅锗(SiGe)外延形成的虚拟衬底，并且其中，所述第一沟道材料包括由硅(Si)外延形成的沟道材料。
在上述方法中，其中，所述缓冲层适合于消除接合至所述毯状顶面的所述掩埋氧化物对所述第一沟道材料的应力。
在上述方法中，其中，所述缓冲层和所述掩埋氧化物配合以将应变引入所述第二沟道材料。
根据本发明的又一个方面，提供了一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括：提供块状衬底；在所述块状衬底上生长第一沟道材料，其中，所述沟道材料的晶格常数与所述块状衬底的晶格常数不同以将应变引入所述沟道材料；在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及在所述第二衬底上制造第二半导体器件层。
附图说明
图1是提供具有多个晶体管(或半导体)层的示例半导体结构的截面图的框图。
图2至图6是示出用于产生具有多个晶体管(或半导体)层的半导体结构的示例方法的工艺流程图。
图7至图27B是示出在制造具有多个晶体管(或半导体)层的半导体结构期间的示例状态的图。
图28至图31是示出用于产生具有多个晶体管(或半导体)层的半导体结构的示例方法的工艺流程图。
图32至图41B是示出在制造具有多个晶体管(或半导体)层的半导体结构期间的示例状态的图。
具体实施方式
在一些实施方式中，在半导体结构中使用两个以上的半导体器件层可以简化半导体的制造，同时允许在一些半导体器件的制造中有利地使用特定沟道材料以及在其他半导体器件的制造中使用不同的沟道材料。例如，通过使用用于NMOS晶体管的一种类型的沟道材料和用于PMOS晶体管的另一种类型的沟道材料可以实现迁移率的提高。
图1是具有多个晶体管层的示例半导体结构10的截面图。半导体结构包括在块状衬底12上制造的第一晶体管层14和在绝缘体上半导体(“SOI”)结构上制造的第二晶体管层20。具体地，半导体结构10包括块状衬底12、位于块状衬底12之上的第一晶体管层14、包括在第一晶体管层14之上沉积的ILD0氧化物的毯状层(blanket layer)16、位于毯状层16之上的掩埋氧化物层18、位于掩埋氧化物层18之上的第二晶体管层20和位于第二晶体管层20之上的后段制程(“BEOL”)层22。
除了通过集成用于NMOS和PMOS晶体管的不同的沟道材料可以实现迁移率提高之外，在块状衬底上外延的沟道材料(晶格常数大于或小于块状衬底的晶格常数)可以向沟道材料引入应变并且进一步提高使用沟道材料制造的晶体管的迁移率和电性能。
如果在第一晶体管层中制造PMOS晶体管并且在第二晶体管层级中制造NMOS晶体管，则通过在块状衬底上外延的沟道材料(晶格常数小于块状衬底的晶格常数)(例如，外延在硅衬底上的SiGe或Ge)可以引入压缩沟道应变以提高PMOS晶体管的迁移率。在晶圆接合工艺之后，在第一和第二晶体管层之间提供粘合/缓冲层和掩埋氧化物也应当会在第二晶体管层级中制造的NMOS晶体管上引入压缩应变并且不会减小PMOS晶体管上的压缩应变。
如果在第一晶体管层中制造NMOS晶体管并且在第二晶体管层级中制造PMOS晶体管，则通过在块状衬底上外延的沟道材料(晶格常数大于块状衬底的晶格常数)(例如，外延在较厚且完全松弛的Ge或SiGe虚拟衬底上的Si)可以引入拉伸沟道应变以提高NMOS晶体管的迁移率。在晶圆接合工艺之后，在第一和第二晶体管层之间提供粘合/缓冲层和掩埋氧化物也应当会在第二晶体管层级中制造的PMOS晶体管上引入拉伸应变并且不会减小NMOS晶体管上的拉伸应变。
当将第二沟道材料和掩埋氧化物接合至缓冲层时，位于接合界面和第一晶体管层之间的具有足够厚度(例如，10nm至20nm)的非晶缓冲层可以帮助防止沟道应变降低并且防止在第一晶体管层级上制造的晶体管的性能降低。在一些实施例中，缓冲层可以包括BPSG、BSG或PSG氧化物(或与ILD0相同)的膜。
图2是示出用于产生具有两个半导体器件层的多层半导体结构的示例方法的工艺流程图。提供用于第一层的块状半导体衬底(操作100)。在一些实施例中，块状衬底可以包括元素半导体(包括晶体、多晶或非晶结构的硅或锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP)；任何其他合适的材料或它们的组合。在一些实施例中，块状衬底可以包括p型材料，并且在其他实施例中，块状衬底可以包括n型材料。衬底可以包括隔离区、掺杂区和/或其他部件。
在块状衬底上制造第一半导体器件层(操作102)。第一半导体器件层可以包括第一类型的器件或实施特定功能的器件。可以使用合适的工艺制造第一半导体层，合适的工艺包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热处理(例如，掺杂、活化/表面化、钝化/材料固结)、外延和材料填充等。例如，光刻工艺可以包括形成光刻胶层(抗蚀剂)、将光刻胶曝光于图案、实施曝光后烘烤工艺以及显影光刻胶以形成掩模元件。然后可以在蚀刻工艺中使用掩模元件。可以使用反应离子蚀刻(“RIE”)和/或其它合适的工艺实施蚀刻。第一晶体管层级的制造包括在第一晶体管层级的顶部上制造粘合/缓冲层。缓冲层包括电介质或其他绝缘材料并且具有毯状(即，均匀)顶面。
在第一半导体层上制造器件之后，提供第二半导体衬底并将第二半导体衬底接合至缓冲层的顶面，其中缓冲层位于第一半导体器件层之上(操作104)。第二半导体衬底包括具有掩埋氧化物层和位于掩埋氧化物层之上的沟道材料的绝缘体上半导体(“SOI”)衬底。将SOI衬底的掩埋氧化物绝缘体的底面接合至缓冲层的顶面。在一些实施例中，对掩埋氧化物绝缘体的接合表面和缓冲层的毯状表面进行处理以清洗、去除多余的微粒，以及使表面疏水或亲水。在处理完表面之后，使含有第一半导体层的晶圆与含有SOI衬底的晶圆对准。在对准之后，可以通过接触和冲压工艺使层接合。范德华力会将第二半导体层的底部和第一半导体层的顶部之间的界面的原子连接在一起(该工艺可能涉及一些等离子体增强技术)。同样，可以应用热工序以增强界面处的原子的连接。可以对产生的半导体结构应用平坦化工艺或CMP工艺以将第二半导体层的厚度降低至所需厚度(例如，5nm至20nm，第二器件的沟道厚度)。
第二半导体衬底具有绝缘体上半导体(“SOI”)结构，绝缘体上半导体(“SOI”)结构包括掩埋氧化物和第二沟道材料。掩埋氧化物用作半导体沟道材料下面的电绝缘体。掩埋氧化物可以由诸如SiO2、HfO、Al2O3或其他合适的氧化物材料的材料形成。电绝缘体用于使第二半导体衬底中的第二沟道材料与形成在第一半导体器件层上的器件绝缘。
第二沟道材料可以由诸如Si、SiGe、GaAs等的材料形成。第二沟道材料可以与第一半导体器件层中使用的半导体沟道材料相同或不同。这可以允许选择性地构建具有第一半导体衬底的沟道材料的特定半导体器件和具有第二半导体衬底的沟道材料的其他半导体器件。例如，第一半导体衬底的沟道材料可以是Ge并且可以用于制造PMOS器件，而第二半导体衬底的沟道材料可以是GaAs并且可以用于制造NMOS器件以提高NMOS和PMOS晶体管的性能。
在接合之后，在第二半导体衬底上制造第二半导体器件层(操作106)。可以使用包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热处理、外延和材料填充等的多种合适的工艺制造第二半导体层。
在制造第二半导体器件层之后，可以完成半导体结构(操作108)。完成包括后段制程(“BEOL”)操作，其中通过多层半导体结构上的布线互连单独的器件。BEOL可以包括制造接触件、绝缘层(例如，电介质)、金属层级和用于芯片至封装件连接的接合位点。
图3是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图3的示例方法类似于图2的示例方法，但是提供了关于可如何制造第一半导体层和可如何引入应变以提高制造的器件的迁移率和电性能的具体实例。
具体地，在这个实例中，在第一半导体器件层中制造器件包括氧化(“OD”)模组工艺(操作110)、栅极模组工艺(操作112)、源极/漏极模组工艺(操作114)、去除多晶硅栅极模组工艺(操作116)、中段制程(“MEOL”)模组工艺(操作118)以及缓冲层沉积和CMP工艺(操作119)。
图7示出了可以提供以根据图3中描述的方法使用来制造多层半导体结构的块状晶圆202的示例部分的等距视图。块状衬底202包括硅衬底。
再次参考图3，OD模组工艺(操作110)可以包括光刻和蚀刻操作(操作120)的多次重复。光刻和蚀刻操作可以导致衬底材料从块状衬底的特定区域中去除。图8示出了在完成光刻和蚀刻操作(图3的操作120)之后的半导体结构的部分的等距视图。示出了位于块状衬底202上的用于PMOS晶体管的OD鳍204。
再次参考图3，OD模组工艺(操作110)还可以包括衬垫氧化物沉积(操作122)以及浅沟槽隔离(“STI”)沉积和CMP(操作124)。衬垫氧化物沉积以及STI沉积和CMP可以导致在光刻和蚀刻操作(操作120)期间衬垫氧化物和STI沉积在空出的区域内。图9示出了在完成衬垫氧化物沉积(图3的操作122)以及STI沉积和CMP(图3的操作124)之后的半导体结构的部分的等距视图。示出了沉积的衬垫氧化物206和沉积的STI材料208。
再次参考图3，OD模组工艺(操作110)还可以包括硅凹槽形成(操作126)。图10示出了在完成硅凹槽形成(图3的操作126)之后的半导体结构的部分的等距视图。示出了形成的硅凹槽210。
再次参考图3，OD模组工艺(操作110)还可以包括Ge或SiGe外延和CMP(操作128)。图11示出了在先前的硅凹槽中完成Ge或SiGe外延和CMP(图3的操作128)之后的半导体结构的部分的等距视图。示出了外延生长的Ge或SiGe212。Ge或SiGe外延将对准Si衬底202的晶格。Ge或SiGe的固有晶格常数大于硅的固有晶格常数。因此，沟道材料将经受压缩应变。在该实例中，Ge或SiGe外延的厚度214为约10nm至30nm并且在具有较大的外延深度的情况下，可以使应变松弛。
再次参考图3，OD模组工艺(操作110)还可以包括阱注入(操作130)。图12示出了在完成阱注入(图3的操作130)之后的半导体结构的部分的等距视图。示出了具有N阱注入的硅衬底216和具有N阱注入的Ge或SiGe218。
再次参考图3，OD模组工艺(操作110)还可以包括鳍形成(操作132)。图13示出了在完成鳍形成(图3的操作132)之后的半导体结构的部分的等距视图。示出了在去除围绕鳍220的STI材料208之后的鳍220。
图4是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图4的示例方法类似于图2的示例方法，但是提供了关于可如何制造第一半导体层的具体实例。
具体地，在这个实例中，在第一半导体器件层中制造器件包括氧化(“OD”)模组工艺(操作110)、栅极模组工艺(操作112)、源极/漏极模组工艺(操作114)、去除多晶硅栅极模组工艺(操作116)、中段制程(“MEOL”)模组工艺(操作118)以及缓冲层沉积和CMP工艺(操作119)。
栅极模组工艺(操作112)可以包括诸如沉积隔离氧化物材料(操作124)、伪多晶硅沉积(操作126)、伪多晶硅光刻/蚀刻(操作128)、蚀刻隔离氧化物材料(操作130)和氮化物间隔件形成(操作132)的操作。
图14A示出了在完成栅极模组工艺(图4的操作112)之后的半导体结构的部分的等距视图。图14B提供了从图14A的剖切线1截取的半导体结构的截面图。示出了伪多晶硅222、氮化物间隔件224和IL/HK218。
再次参考图4，源极/漏极模组工艺(操作114)可以包括源极/漏极外延生长操作(操作134)、源极/漏极注入操作(操作136)以及层间电介质沉积和CMP(操作138)。图15A示出了在完成源极/漏极模组工艺(图4的操作114)之后的半导体结构的等距视图。图15B提供了从图15A的剖切线1截取的半导体结构的截面图。示出了在外延和P+注入之后的源极/漏极材料228和沉积的层间介电材料230。
再次参考图4，去除多晶硅栅极模组工艺(操作116)可以包括伪多晶硅/隔离氧化物去除(操作140)以及隔离氧化物/高k/金属栅极沉积和CMP(操作142)。图16A示出了在完成去除多晶硅栅极模组工艺(图4的操作116)之后的半导体结构的部分的等距视图。图16B提供了从图16A的剖切线1截取的半导体结构的截面图。这些图示出了沉积的金属栅极材料232。沉积的金属栅极材料可以包括诸如Al或W的材料。
MEOL模组工艺(操作118)可以包括M0光刻和蚀刻操作(操作144)、自对准硅化(操作146)以及M0沉积与CMP(操作148)。图17A示出了在完成MEOL模组工艺(图4的操作118)之后的半导体结构的部分的等距视图。图17B提供了从图17A的剖切线1截取的半导体结构的截面图。这些图示出了在源极和漏极区之上增加M0金属材料234和硅化物236。第一晶体管层的顶面238具有图案化的部件并且由诸如金属栅极、氮化物间隔件、M0金属和ILD0氧化物的若干种非均质材料组成。
再次参考图4，缓冲层沉积和CMP工艺(操作119)导致粘合/缓冲层沉积在第一晶体管层的顶面上以产生均匀的、非图案化的、无形貌的(notopography)和均质的表面以用于晶圆接合。在该实例中，该层的适宜的厚度为约10nm至20nm以消除由随后的晶圆接合引起的应力。在另一实例中，缓冲层的应力是不大于约2×109达因/平方厘米的压缩应力，或不大于约1×109达因/平方厘米的拉伸应力以消除由随后的晶圆接合引起的应力。
图18A示出了在缓冲层沉积和CMP工艺(图4的操作119)之后的半导体结构的部分的等距视图。图18B提供了从图18A的剖切线1截取的半导体结构的截面图。这些图示出了沉积在第一晶体管层的顶面238上的粘合/缓冲层240。
图5是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图5的示例方法类似于图2的示例方法，但是提供了关于可如何将第二半导体衬底接合至第一半导体器件的表面的具体实例。
具体地，参考图5，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面包括提供单独的衬底(操作150)。作为一个实例，衬底可以包括具有活化的Be掺杂剂的GaAs。图19示出了单独的衬底242的等距视图。在该实例中，衬底包括具有P阱注入的GaAs。
再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括在衬底上沉积无缺陷的掩埋氧化物层(操作152)。图20示出了衬底242和沉积的掩埋氧化物244的等距视图。在该实例中，掩埋氧化物包括Al2O3、HfO2、SiO2或一些其他合适的氧化物材料。在该实例中，考虑到SOI结构的隔离功能以及随后的接触件蚀刻和填充的深度，该层的厚度为约10nm至20nm。
再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括H2/He注入(操作154)。图21示出了沉积的掩埋氧化物244和衬底242的等距视图，其中掩埋氧化物244和衬底242经受了H2/He注入以将H2/He246引入GaAs衬底242内至层级248以减弱界面原子连接。
再次参考图5，在操作156中，将掩埋氧化物层的顶面接合至顶部毯状表面。图22提供了使用将掩埋氧化物层244的顶面252接合至第一晶体管层级的毯状顶面240的箭头250的图示。在接合之前，应该平坦化两个接合表面240、252以最小化表面粗糙度并且对表面进行清洁以去除微粒。
再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括退火操作以固化接合表面(操作158)。图23示出了在退火操作之后的半导体结构的等距视图。示出了接合晶圆252中的衬底242、掩埋氧化物244和H2/He注入层层级248、接合表面240、250、以及第一晶体管层的晶圆256。
再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括H2/He注入层层级处的晶圆切割(cleaving)(操作160)。图24示出了在晶圆切割操作之后的半导体结构的等距视图。衬底242已经在H2/He注入层层级248处被切割。
再次参考图5，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面还包括GaAs CMP(操作162)以减小GaAs衬底的尺寸。图25A示出了在GaAs CMP之后的半导体结构的等距视图。图25B提供了从图25A的剖切线1截取的半导体结构的截面图。对GaAs沟道材料进行CMP以使第二沟道材料达到目标厚度258。
图6是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作100)，在缓冲层上制造具有毯状顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作104)，在SOI衬底上制造第二器件层(操作106)以及完成具有布线和金属化层的半导体结构(操作108)。图6的示例方法类似于图2的示例方法，但是提供了关于可如何制造第二半导体层的具体实例。
具体地，在这个实例中，在第二半导体器件层中制造器件包括：氧化(“OD”)模组工艺(操作164)、栅极模组工艺(操作166)、源极/漏极模组工艺(操作168)、去除多晶硅栅极模组工艺(操作170)和中段制程(“MEOL”)模组工艺(操作172)。
OD模组工艺(操作164)可以包括隔离氧化物沉积和平坦化、光刻和蚀刻操作(操作174)的多次重复以及扩散/离子注入操作(诸如P阱或N阱注入、P+注入和N+注入)(操作176)。
栅极模组工艺(操作166)可以包括诸如沉积隔离氧化物材料(操作178)、伪多晶硅沉积(操作180)、伪多晶硅光刻/蚀刻(操作182)、蚀刻隔离氧化物材料(操作184)和氮化物间隔件形成(操作186)的操作。
源极/漏极模组工艺(操作168)可以包括源极/漏极外延生长操作(操作188)、源极/漏极注入操作(操作190)以及层间电介质沉积和蚀刻(操作192)。
去除多晶硅栅极模组工艺(操作170)可以包括伪多晶硅/隔离氧化物去除(操作194)以及隔离氧化物/高K/金属栅极沉积和CMP(操作196)。
中段制程(“MEOL”)模组工艺(操作172)可以包括M0光刻和蚀刻操作(操作197)、自对准硅化(操作198)以及M0沉积和CMP(操作199)。
图26A示出了在第二半导体器件层中制造器件之后的半导体结构的等距视图。图26B提供了从图26A的剖切线1截取的半导体结构的截面图。这些图示出了硅衬底216、第一半导体器件(晶体管)层259、缓冲层240、掩埋氧化物层244、和第二半导体器件(晶体管)层261。第二晶体管层261包括N+源极/漏极区262、硅化物264、氮化物间隔件266、M0金属268、金属栅极270和IL/HK272。
在制造第二半导体器件层之后，可以进行BEOL操作。图27A示出了在完成包括增加M1金属274的BEOL操作(例如，图6的操作108)之后的半导体结构的等距视图。图27B提供了从图27A的剖切线1截取的半导体结构的截面图并且还示出了从M1金属274至第二晶体管层级的M0金属268的通孔0(via0)276。由椭圆278标示的是在块状结构上制造的第一晶体管，并且由椭圆280标示的是在SOI结构上制造的第二晶体管。在硅衬底上通过外延形成具有应变的第一沟道材料218。
图28是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。
具体地，在这个实例中，在第一半导体器件层中制造器件包括：氧化(“OD”)模组工艺(操作310)、栅极模组工艺(操作312)、源极/漏极模组工艺(操作314)、去除多晶硅栅极模组工艺(操作316)、中段制程(“MEOL”)模组工艺(操作318)以及缓冲层沉积和CMP工艺(操作319)。
用于在块状晶圆上形成NMOS晶体管的OD模组工艺(操作310)可以包括SiGe或Ge外延(操作321)。图32示出了在硅衬底402之上具有SiGe或Ge外延404的示例块状晶圆400的等距视图。SiGe或Ge外延的足够的厚度可以确保Ge或SiGe晶体完全松弛并且不会承受Si衬底的应力。在该实例中，厚度可以为400nm至500nm。
再次参考图28，OD模组工艺(操作310)还可以包括光刻和蚀刻操作(操作323)的多次重复。光刻和蚀刻操作可以导致衬底材料从块状衬底的特定区域中去除。图33示出了在完成光刻和蚀刻操作操作(图28的操作323)之后的半导体结构的部分的等距视图。示出了位于块状衬底402上的用于NMOS晶体管的OD鳍405。
再次参考图28，OD模组工艺(操作310)还可以包括衬垫氧化物沉积(操作325)以及浅沟槽隔离(“STI”)沉积和CMP(操作327)。衬垫氧化物沉积以及STI沉积和CMP可以导致在光刻和蚀刻操作(操作323)期间衬垫氧化物和STI沉积在空出的区域内。图34示出了在完成衬垫氧化物沉积(图28的操作325)以及STI沉积和CMP(图28的操作327)之后的半导体结构的部分的等距视图。示出了沉积的衬垫氧化物406和沉积的STI材料408。
再次参考图28，OD模组工艺(操作310)还可以包括SiGe或Ge凹槽形成(操作329)。图35示出了在完成SiGe或Ge凹槽形成(图28的操作329)之后的半导体结构的部分的等距视图。示出了形成的凹槽410。
再次参考图28，OD模组工艺(操作310)还可以包括Ge或SiGe外延和CMP(操作331)。图36示出了在先前的SiGe或Ge凹槽中完成Si外延和CMP(图28的操作331)之后的半导体结构的部分的等距视图。示出了外延生长的Si412。Si外延412将对准Ge或SiGe衬底404的晶格。Si的固有晶格常数小于Ge或SiGe的固有晶格常数。因此，沟道材料将经受拉伸应变。在该实例中，Si外延的厚度414为约10nm至30nm并且在具有较大的外延深度的情况下，可以使应变松弛。
再次参考图28，OD模组工艺(操作310)还可以包括阱注入(操作333)和鳍形成(操作335)。图37示出了在完成鳍形成(图28的操作335)之后的半导体结构的部分的等距视图。示出了在去除STI材料408之后的具有P阱注入的鳍420。
图29是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。图29的示例方法类似于图28的示例方法，但是提供了关于可如何制造第一半导体层的额外的具体实例。
具体地，在这个实例中，在第一半导体器件层中制造器件包括：氧化(“OD”)模组工艺(操作310)、栅极模组工艺(操作312)、源极/漏极模组工艺(操作314)、去除多晶硅栅极模组工艺(操作316)、中段制程(“MEOL”)模组工艺(操作318)以及缓冲层沉积和CMP工艺(操作319)。
栅极模组工艺(操作312)可以包括诸如沉积隔离氧化物材料(操作324)、伪多晶硅沉积(操作326)、伪多晶硅光刻/蚀刻(操作328)、蚀刻隔离氧化物材料(操作330)和氮化物间隔件形成(操作332)的操作。
源极/漏极模组工艺(操作314)可以包括源极/漏极外延生长操作(操作334)、源极/漏极注入操作(操作336)以及层间电介质沉积和CMP(操作338)。
去除多晶硅模组工艺(操作316)可以包括伪多晶硅/隔离氧化物去除(操作340)以及隔离氧化物/高K/金属栅极沉积和CMP(操作342)。
MEOL模组工艺(操作318)可以包括M0光刻和蚀刻操作(操作344)、自对准硅化(操作346)以及M0沉积和CMP(操作348)。图38A示出了在MEOL模组工艺(图29的操作318)之后的半导体结构的部分的等距视图。图38B提供了从图38A的剖切线1截取的半导体结构的截面图。这些图示出了增加的M0金属材料434和硅化物436、氮化物间隔件424、第一栅极432、硅化物436和n源极/漏极区428。
再次参考图29，缓冲层沉积和CMP工艺(操作319)导致粘合/缓冲层沉积在第一晶体管层的顶面上以产生均匀的、非图案化的、无形貌的(notopography)和均质的表面以用于晶圆接合。在该实例中，该层的适宜的厚度为约10nm至20nm以消除由随后的晶圆接合引起的应力。
图39A示出了在缓冲层沉积和CMP工艺(图29的操作319)之后的半导体结构的部分的等距视图。图39B提供了从图39A的剖切线1截取的半导体结构的截面图。这些图示出了沉积在第一晶体管层的顶面438上的粘合/缓冲层440。
图30是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。图30的示例方法类似于图28的示例方法，但是提供了关于可如何将第二半导体衬底接合至第一半导体器件的表面的具体实例。
具体地，参考图30，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至毯状顶面包括提供单独的衬底，诸如具有活化的Be掺杂剂的GaAs(操作350)；在衬底上沉积无缺陷的掩埋氧化物层(操作352)；H2/He注入(操作354)；在操作356中，将掩埋氧化物层的顶面接合至毯状顶面上；退火操作以固化接合界面(操作358)；晶圆切割(cleaving)(操作360)；以及GaAs CMP(操作362)以减小GaAs衬底的尺寸。图40A示出了在GaAs CMP之后的半导体结构的等距视图。图40B提供了从图40A的剖切线1截取的半导体结构的截面图。这些图示出了位于硅衬底402之上的SiGe或Ge外延404、第一半导体器件(或晶体管)层459、缓冲层440、掩埋氧化物层444和第二沟道442。
图31是示出用于产生具有两个半导体器件层的多层半导体结构的另一个示例方法的工艺流程图。这个示例方法包括提供用于第一半导体器件层的块状衬底(操作300)，在缓冲层上制造具有毯状顶面的第一半导体层(操作302)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至缓冲层的毯状顶面(操作304)，在SOI衬底上制造第二器件层(操作306)以及完成具有布线和金属化层的半导体结构(操作308)。图31的示例方法类似于图28的示例方法，但是提供了关于可如何制造第二半导体层的具体实例。
具体地，在这个实例中，在第二半导体器件层中制造器件包括：氧化(“OD”)模组工艺(操作364)、栅极模组工艺(操作366)、源极/漏极模组工艺(操作368)、去除多晶硅栅极模组工艺(操作370)和中段制程(“MEOL”)模组工艺(操作372)。
OD模组工艺(操作364)可以包括隔离氧化物沉积和平坦化、光刻和蚀刻操作(操作374)的多次重复以及扩散/离子注入操作(诸如P阱或N阱注入、P+注入和N+注入)(操作376)。
栅极模组工艺(操作366)包括诸如沉积隔离氧化物材料(操作378)、伪多晶硅沉积(操作380)、伪多晶硅光刻/蚀刻(操作382)、蚀刻隔离氧化物材料(操作384)和氮化物间隔件形成(操作386)的操作。
源极/漏极模组工艺(操作368)可以包括源极/漏极外延生长操作(操作388)、源极/漏极注入操作(操作390)以及层间电介质沉积和蚀刻(操作392)。
去除多晶硅栅极模组工艺(操作370)包括伪多晶硅/隔离氧化物去除(操作394)以及隔离氧化物/高K/金属栅极沉积和CMP(操作396)。
中段制程(“MEOL”)模组工艺(操作372)可以包括M0光刻和蚀刻操作(操作397)、自对准硅化(操作398)以及M0沉积和CMP(操作399)。
在制造第二半导体器件层之后，可以进行BEOL操作。图41A示出了在完成包括增加的M1金属464的BEOL操作(例如，图31的操作308)之后的半导体结构的等距视图。图41B提供了从图41A的剖切线1截取的半导体结构的截面图并且还示出了从M1金属474至第二晶体管层级的M0金属468的通孔0(via0)476。由椭圆478标示的是在块状结构上制造的第一晶体管，并且由椭圆480标示的是在SOI结构上制造的第二晶体管。
该书面说明书使用实例来公开本发明(包括最佳方式)并且还使本领域普通技术人员能够制造和使用本发明。本发明的专利性范围可以包括本领域普通技术人员想到的其他实例。例如，半导体结构可以包括三个以上的半导体器件层级，其中，第一半导体器件层级包括块状衬底，并且第二、第三或以上的层级也包括SOI衬底。在另一个实例中，具有多个半导体器件层级的半导体结构可以包括含有PMOS器件的一个层级和含有NMOS器件的另一层级。
相关领域普通技术人员将认识到，在没有一个或多个具体细节或在具有其他替换和/或额外的方法、材料或部件的情况下可以实施各个实施例。可以不详细示出或描述众所周知的结构、材料或操作以避免模糊本发明的各个实施例的各方面。在图中示出的各个实施例为说明性实例代表并且不必按比例绘制。在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构、材料或特征。在其他实施例中，可以包括多种额外的层和/或结构和/或可以省略描述的部件。可以以最有利于理解本发明的方式将各个操作依次描述为多个不连续的操作。然而，描述的顺序不应当解释为暗示这些顺序必须为顺序依赖的。具体地，不必按照呈现的顺序来实施这些操作。本文中描述的操作可以以与描述的实施例不同的顺序连续地或并行地实施。可以实施和/或描述多个额外的操作。在额外的实施例中，可以省略操作。
该书面说明书和以下权利要求可以包括诸如左、右、顶部、底部、上方、下方、上、下、第一、第二等的术语，这些术语仅用于描述的目的并且不应该解释为限制本发明。例如，表示相对垂直位置的术语可以指衬底或集成电路的器件侧(或有源表面)是衬底的“顶”面的情况；衬底实际上可以是任何方位，使得衬底的“顶”侧在标准地面参照系中可以低于“底”侧，并且仍然可以落在术语“顶”的意思内。除非另有明确规定，否则本文中(包括权利要求中)使用的术语“上”可以不表示“第二层上的第一层”直接位于第二层上并且与第二层直接接触；在第一层和第一层上的第二层之间可以存在第三层或其他结构。可以以多种位置和方位来制造、使用或运输本文中描述的器件或物品的实施例。本领域普通技术人员将认识到图中示出的各个部件的各种等同组合和替代。

Claims (10)

1.一种具有多个半导体器件层的半导体结构，所述半导体结构包括：
第一半导体器件层，制造在具有应变的第一沟道材料的块状衬底上；
缓冲层，包括在所述第一半导体层之上制造的介电材料并且具有毯状顶面；以及
第二半导体器件层，制造在第二衬底上，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料，其中，所述掩埋氧化物的底面接合至所述缓冲层的所述毯状顶面。
2.根据权利要求1所述的半导体结构，其中，所述缓冲层适合于消除接合至所述毯状顶面的所述掩埋氧化物对所述第一沟道材料的应力。
3.根据权利要求1所述的半导体结构，其中，所述缓冲层和所述掩埋氧化物配合以将应变引入所述第二沟道材料。
4.根据权利要求1所述的半导体结构，其中，应变的沟道材料包括具有压缩沟道应变的沟道材料。
5.根据权利要求4所述的半导体结构，其中，所述第一半导体层包括PMOS晶体管，并且所述第二半导体层包括NMOS晶体管。
6.根据权利要求4所述的半导体结构，其中，所述块状衬底包括硅(Si)衬底，并且所述第一沟道材料包括由锗(Ge)或硅锗(SiGe)外延形成的沟道材料。
7.根据权利要求1所述的半导体结构，其中，应变的沟道材料包括具有拉伸沟道应变的沟道材料。
8.根据权利要求7所述的半导体结构，其中，所述第一半导体层包括NMOS晶体管，并且所述第二半导体层包括PMOS晶体管。
9.一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括：
提供块状衬底；
提供应变的第一沟道材料；
在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；
在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；
将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及
在所述第二衬底上制造第二半导体器件层。
10.一种制造具有多个半导体器件层的半导体结构的方法，所述方法包括：
提供块状衬底；
在所述块状衬底上生长第一沟道材料，其中，所述沟道材料的晶格常数与所述块状衬底的晶格常数不同以将应变引入所述沟道材料；
在具有所述应变的第一沟道材料的所述块状衬底上制造第一半导体器件层；
在所述第一半导体层之上制造包括介电材料的具有毯状顶面的缓冲层；
将第二衬底的底面接合至所述毯状顶面，其中，所述第二衬底包括掩埋氧化物和位于所述掩埋氧化物之上的第二沟道材料；以及
在所述第二衬底上制造第二半导体器件层。
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