WO2013143032A1 - 半导体器件及其制造方法 - Google Patents

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WO2013143032A1
WO2013143032A1 PCT/CN2012/000464 CN2012000464W WO2013143032A1 WO 2013143032 A1 WO2013143032 A1 WO 2013143032A1 CN 2012000464 W CN2012000464 W CN 2012000464W WO 2013143032 A1 WO2013143032 A1 WO 2013143032A1
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epitaxial layer
semiconductor device
layer
opening
fabricating
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PCT/CN2012/000464
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Inventor
尹海洲
蒋葳
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中国科学院微电子研究所
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    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a MOSFET having an epitaxially formed inverse T-type shallow trench isolation and a method of fabricating the same.
  • CMOS complementary metal-oxide-semiconductor
  • a pn junction is formed between the well region and the substrate, and a pn junction is formed between the source and drain regions of the MOSFET and the substrate.
  • parasitic thyristor structures may cause power to be supplied under certain conditions.
  • a large leakage current between the grounds produces a latch-up effect.
  • this parasitic latch-up effect greatly hinders the further improvement of the performance of semiconductor devices.
  • STI shallow trench isolation
  • the shallow trench isolation of the insulating padding such as silicon oxide, cuts off parasitic electrical connections that may be formed between the NMOS and PMOS, improving device reliability.
  • LOCOS local field oxygen process
  • STI occupies a shorter channel width and a smaller isolation spacing, so it does not erode the active region and avoids the LOCOS bird's beak effect.
  • the isolation structure formed by the STI is mostly located below the surface of the substrate, thereby facilitating planarization of the entire device surface.
  • the present invention provides a semiconductor device comprising: a first epitaxial layer on a substrate; a second epitaxial layer on the first epitaxial layer, forming a MOSFET in an active region of the second epitaxial layer; A T-type STI is formed in the first epitaxial layer and the second epitaxial layer and surrounds the active region.
  • the width of the STI in the first epitaxial layer is greater than the width in the second epitaxial layer.
  • the STI extends into the active region in a portion of the first epitaxial layer and is located below the source and drain regions in the second epitaxial layer.
  • the material of the first epitaxial layer is different from the material of the substrate and/or the second epitaxial layer.
  • the material of the first epitaxial layer includes SiGe.
  • the present invention also provides a method of fabricating a semiconductor device, comprising the steps of: sequentially forming a first epitaxial layer and a second epitaxial layer on a substrate; etching the second epitaxial layer to form a second epitaxial layer opening;
  • the epitaxial layer forms a first epitaxial layer opening, the first epitaxial layer opening and the second epitaxial layer opening form an inverted T-type trench;
  • the anti-T-type trench is filled with an insulating material to form an STI, and the second epitaxial region surrounded by the STI
  • the layers constitute an active region; a MOSFET is formed in the active region of the second epitaxial layer.
  • the width of the opening of the first epitaxial layer is greater than the width of the opening of the second epitaxial layer.
  • a portion of the STI extends into the active region in the first epitaxial layer and is located below the source and drain regions in the second epitaxial layer.
  • the material of the first epitaxial layer is different from the material of the substrate and/or the second epitaxial layer.
  • the material of the first epitaxial layer includes SiGe.
  • the step of etching the second epitaxial layer specifically includes: forming a hard mask layer on the second epitaxial layer; photolithography/etching the hard mask layer until the second epitaxial layer is exposed to form a hard mask a hard mask layer pattern of the layer opening; the second epitaxial layer is anisotropically etched by using the hard mask layer pattern as a mask until the first epitaxial layer is exposed to form a second epitaxial layer opening.
  • the hard mask layer comprises at least a first hard mask layer of an oxide and a second hard mask layer of nitride.
  • the step of etching the first epitaxial layer is performed by wet etching.
  • the filling insulating material includes spin-on glass.
  • the double epitaxial layer is selectively etched to form an inverted T-type STI, which effectively reduces device leakage current without reducing the active area and improving device reliability.
  • Figures 1 through 6 are schematic cross-sectional views showing the steps of a method of fabricating a MO S F E D in accordance with the present invention. detailed description
  • a first epitaxial layer 2 and a second epitaxial layer 3 are sequentially formed on a substrate 1.
  • a substrate 1 is provided.
  • Substrate 1 is suitably selected according to the needs of the device, and may include single crystal silicon (Si), silicon on insulator (SOI), single crystal germanium (Ge), germanium on insulator (GeOI), strained silicon (strained Si), germanium silicon (SiGe). ) or compound semiconductor materials such as gallium nitride (GaN), gallium arsenide (GaAs), indium phosphide (InP), indium antimonide (InSb), And carbon-based semiconductors such as graphene, SiC, carbon nanotubes, and the like.
  • the substrate 1 is bulk silicon (eg, a Si wafer).
  • the first epitaxial layer 2 is epitaxially grown on the substrate 1 by a conventional epitaxial method such as PECVD, MBE, or ALD.
  • the material of the first epitaxial layer 2 is different from the material of the substrate 1, such as SiGe, SiC, etc., so as to have a different lattice structure from the substrate 1 to generate stress, and improve the channel of the device to be formed later.
  • the carrier mobility in the region which in turn increases the device driving capability.
  • the material of the first epitaxial layer 2 is selected to have a larger etching selectivity ratio than the underlying substrate 1 or other materials of the upper layer, and thus SiGe is preferably used.
  • the first epitaxial layer 2 has a first thickness t1, for example, between 10 and 200 nm.
  • the second epitaxial layer 3 is epitaxially grown on the first epitaxial layer 2 by a conventional epitaxial method such as PECVD, MBE, ALD, thermal decomposition or the like.
  • the material of the second epitaxial layer 3 is different from the material of the first epitaxial layer 2 in order to increase the etching selectivity ratio in a later etching process.
  • the material of the second epitaxial layer 3 is the same as that of the substrate 1, for example, Si, for forming a channel region, a source/drain region of the device.
  • the second epitaxial layer 3 has a second thickness t2, and t2 is greater than tl, for example, between 300 and 1000 nm.
  • the in-situ doping of the second epitaxial layer 3 is performed in synchronization, or ion implantation doping is performed after formation, and the device active region doping of n- or P- is formed.
  • a hard mask layer 4 is deposited on the second epitaxial layer 3, and is photolithographically/etched to form a hard mask layer pattern having an opening, and the opening exposes a portion of the second epitaxial layer 3.
  • the hard mask layer may be a single layer or a plurality of layers.
  • the hard mask layer includes at least an oxide (eg, silicon oxide) first hard mask layer 4A, and a nitride (eg, silicon nitride) or nitrogen.
  • a photoresist (not shown) is spin-coated and exposed to develop a photoresist pattern, and the photoresist pattern is used as a mask by dry etching such as plasma etching, anisotropically in a hard mask.
  • the opening 4C is formed by etching in the film layer 4A/4B until the second epitaxial layer 3 is exposed. At this time, the surface of the second epitaxial layer 3 is not over-etched due to the laminated structure of the hard mask, and the surface defect density is not increased.
  • the active area i.e. in the top view (not shown), is a ring structure, such as a rectangular ring frame.
  • the opening 4C has a first width (a spacing between the inner and outer boundaries of the ring frame) W1, for example, between 200 and 400
  • the second epitaxial layer 3 is etched with the hard mask layer pattern as a mask until the first epitaxial layer 2 is exposed.
  • the second epitaxial layer 3 is anisotropically etched by dry etching.
  • the second epitaxial layer 3 is Si, it can also be etched by using a wet etching solution of TMAH which is excellent in anisotropy.
  • the opening 3C is also formed in the second epitaxial layer 3, and has the same width as the opening 4C.
  • the exposed first epitaxial layer 2 is etched to form an inverted T-shaped trench structure.
  • the first epitaxial layer 2 is selectively etched by wet etching.
  • a suitable etching solution is selected, so that the etching rate of the first epitaxial layer 2 is higher than that of the second epitaxial layer 3.
  • the corrosion rate, or the second epitaxial layer 3 is substantially not corroded.
  • Suitable etching solutions include a combination of hydrofluoric acid and an oxidizing agent such as hydrogen peroxide, acid, nitric acid, hydrofluoric acid and an oxidizing agent in a volume ratio such as 1:6.
  • the working principle is to oxidize elements different from Si in the first epitaxial layer 2 (for example, Ge C, etc.) into corresponding oxides, and then remove them by hydrofluoric acid, adjust the ratio of hydrofluoric acid to the oxidant, and control the operating temperature. Corrosion rate. As shown in FIG.
  • an opening 2C is formed in the first epitaxial layer 2, and has a second width W2, and W2 is larger than W1, for example, between 500 and 700 nm, thereby forming an inverted T-shaped trench structure as shown in FIG. 4 (3C/ 2C).
  • W1 of the anti-T-shaped groove structure is smaller than the lower width W2
  • epitaxial layer openings of different widths are used to form the inverse T-type trenches in the above embodiments, other geometries may be used to form the anti-T-type trenches, such as the first epitaxial layer etching time.
  • Step etching or selecting different etching solution concentrations to control the etching speed so that the opening in the first epitaxial layer 2 itself forms an inverted T-shaped upper and lower width, and the opening in the second epitaxial layer 3 thereon
  • the upper portion of the opening of the first epitaxial layer 2 may be equal in width; or the opening in the second epitaxial layer 3 may be an inverted T-type with an upper narrow and a lower width, and the opening of the first epitaxial layer 2 is equal to the lower portion of the opening of the second epitaxial layer 3.
  • the embodiment only exemplifies some possible formation methods, as long as an inverse T-type structure can be formed to effectively reduce device leakage current. At the same time, the area of the active area is not reduced, and all the processes for forming the inverse T-type structure are feasible.
  • an insulating material is filled in the anti-T-type trench structure to form an inverted T-type STI.
  • spin-on method is used to fill spin-on glass (SOG) in the anti-T-trench structure 3C/2C, or silicon oxide or silicon oxynitride is deposited in the trench by LPCVD, PECVD, HDPCVD, etc.; then CMP is planarized until The hard mask layer is exposed and an anti-T-type STI 5 is formed after annealing.
  • the upper width W1 of the STI 5 is smaller than the lower width W2, and preferably, a portion of the lower portion of the STI 5 is located within the active region of the second epitaxial layer 3 and extends below the source and drain regions, thereby reducing possible leakage current and improving Device reliability.
  • MOSFET manufacturing Including wet etching to remove the hard mask layer 4A/4B, depositing and etching on the active region of the surface of the second epitaxial layer 3 to form a pad oxide layer (eg, silicon oxide, not shown), gate insulating layer 6 (such as high-k material), gate conductive layer 7 (such as doped polysilicon, metal, metal alloy, metal nitride) gate stack, with the gate stack as a mask for source and drain first ion implantation to form light
  • the doped source/drain extension region 8A forms a gate spacer 9 of silicon nitride on the second epitaxial layer 3 on both sides of the gate stack, and the source and drain second ions are formed by using the gate spacer 9 as a mask.
  • the implantation forms a heavily doped source/drain region 8B, and a portion of the second epitaxial layer 3 between the source and drain regions 8A/8B constitutes a channel region 8C, and a silicide self-alignment process is performed on the source and drain regions 8B to form a metal silicide ( Not shown)
  • a metal silicide ( Not shown)
  • an interlayer dielectric layer (not shown) of a low-k material such as silicon oxide is formed over the entire device, and a contact hole of a direct metal silicide is formed in the interlayer dielectric layer and filled.
  • the metal forms a contact plug (not shown).
  • the finally formed MOSFET structure is as shown in FIG. 6, comprising: a substrate; a first epitaxial layer on the substrate; a second epitaxial layer on the first epitaxial layer; and a source/drain in the active region of the second epitaxial layer a region, a channel region, a gate stack is formed in the active region on the second epitaxial layer; an anti-T-type shallow trench isolation (STI) is formed in the first epitaxial layer and the second epitaxial layer and surrounds the active region.
  • STI shallow trench isolation
  • the double epitaxial layer is selectively etched to form an inverted T-type STI, which effectively reduces device leakage current without reducing the active area and improving device reliability.

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Abstract

一种半导体器件，包括：在衬底（1）上的第一外延层（2）；在第一外延层（2）上的第二外延层（3），在第二外延层（3）的有源区中形成MOSFET；反T型的STI（5），形成在第一外延层（2）和第二外延层（3）中，并且包围有源区。采用选择性刻蚀双层外延层从而形成反T型的STI（5），有效减少器件泄漏电流而同时又不会缩小有源区面积，提高了器件的可靠性。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 2012年 3月 29日提交的、 申请号为 201210088153.7、 发明名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种具有 外延法形成反 T型浅沟槽隔离的 MOSFET及其制造方法。
背景技术
在传统的体硅 CMOS中，阱区与衬底之间形成 pn结，而 MOSFET 的源漏区与衬底之间也形成 pn结， 这些寄生的可控硅结构在一定条件 下可能引起电源到地之间极大的泄漏电流， 产生闩锁效应。 特别是在 0.25 μ m的逻辑电路工艺节点以下，这种寄生的闩锁效应极大阻碍了半 导体器件性能的进一步提高。
有效的防止闩锁效应的一种方法是采用浅沟槽隔离 （STI ) 技术。 绝缘的填充有例如氧化硅的浅沟槽隔离切断了 NMOS、 PMOS之间可 能形成的寄生电连接， 提高了器件可靠性。 此外， 与局部场氧工艺 ( LOCOS ) 相比， STI 占用沟道宽度较短、 具有较小的隔离间距， 因 此不会侵蚀有源区从而避免了 LOCOS的鸟嘴效应。 此外， STI形成的 隔离结构大部分位于衬底表面下方， 因此利于整个器件表面的平坦化。
然而， 随着器件特征尺寸持续缩短， STI 自身的绝缘性能也相对急 剧下降， 传统的材料、 形状和结构已难以提供小尺寸器件之间的良好 绝缘。 如何控制器件之间的泄漏电流成为制约小尺寸器件发展的重要 难题。
因此， 亟需一种能有效减少器件泄漏电流而同时又不会缩小有源 区面积的新型 STI , 以及采用了这种 STI的 MOSFET及其制造方法。 发明内容
由上所述，本发明的目的在于提供一种具有外延法形成反 T型浅沟 槽隔离的 MOSFET及其制造方法，以便能有效减少器件泄漏电流而同时 又不会缩小有源区面积。
为此， 本发明提供了一种半导体器件， 包括： 在衬底上的第一外 延层； 在第一外延层上的第二外延层， 在第二外延层的有源区中形成 MOSFET; 反 T型的 STI, 形成在第一外延层和第二外延层中， 并且包 围有源区。
其中， STI在第一外延层中的宽度大于在第二外延层中的宽度。 其 中， STI在第一外延层中一部分延伸进入有源区， 并且位于第二外延层 中源漏区的下方。
其中， 第一外延层的材质与衬底和 /或第二外延层的材质不同。 其 中， 第一外延层的材质包括 SiGe。
本发明还提供了一种半导体器件制造方法， 包括以下步骤： 在衬 底上依次形成第一外延层、 第二外延层； 刻蚀第二外延层， 形成第二 外延层开口； 刻蚀第一外延层， 形成第一外延层开口， 第一外延层开 口与第二外延层开口构成反 T型的沟槽； 在反 T型的沟槽中填充绝缘材 料， 形成 STI , STI包围的第二外延层构成有源区； 在第二外延层的有 源区中形成 MOSFET。
其中， 第一外延层开口的宽度大于第二外延层开口的宽度。 其中， STI在第一外延层中一部分延伸进入有源区， 并且位于第二外延层中源 漏区的下方。 '
其中， 第一外延层的材质与衬底和 /或第二外延层的材质不同。 其 中， 第一外延层的材质包括 SiGe。
其中， 刻蚀第二外延层的步骤具体包括： 在第二外延层上形成硬 掩膜层； 光刻 /刻蚀硬掩膜层， 直至暴露第二外延层， 形成具有硬掩膜 层开口的硬掩膜层图形； 以硬掩膜层图形为掩膜， 各向异性刻蚀第二 外延层， 直至暴露第一外延层， 形成第二外延层开口。 其中， 硬掩膜 层至少包括氧化物的第一硬掩膜层、 以及氮化物的第二硬掩膜层。
其中， 刻蚀第一外延层的步骤采用湿法刻蚀。
其中， 填充绝缘材料包括旋涂玻璃。
依照本发明的半导体器件及其制造方法， 选择性刻蚀双层外延层 从而形成反 T型的 STI , 有效减少器件泄漏电流而同时又不会缩小有源 区面积， 提高了器件的可靠性。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 6为依照本发明的 MO S F E丁的制造方法各步骤的剖面示意 图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了具有外延法形成反 T型浅沟槽隔离的 MOSFET及其制造方法。 需要指出的是， 类似的附图标记表示类似的结 构， 本申请中所用的术语 "第一，， 、 "第二" 、 "上" 、 "下" 等等 可用于修饰各种器件结构或制造工序。 这些修饰除非特别说明并非暗 示所修饰器件结构或制造工序的空间、 次序或层级关系。
以下将参照图 1至图 6的剖面示意图来详细说明依照本发明的 MOSFET的制造方法各步骤。
参照图 1， 在衬底 1上依次形成第一外延层 2和第二外延层 3。 提供衬底 1。衬底 1依照器件用途需要而合理选择， 可包括单晶体 硅（ Si )、 绝缘体上硅（ SOI )、 单晶体锗（ Ge )、 绝缘体上锗（ GeOI )、 应变硅 （Strained Si ) 、 锗硅 （ SiGe ) ， 或是化合物半导体材料， 例如 氮化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟（InP)、 锑化铟 （ InSb ) , 以及碳基半导体例如石墨烯、 SiC、碳纳管等等。优选地， 为了与 CMOS 工艺兼容而应用于数字逻辑集成电路，衬底 1为体硅（例如为 Si晶片 ）。
采用 PECVD、 MBE、 ALD等常规外延方法在衬底 1 上外延生长 第一外延层 2。 优选地， 第一外延层 2的材质不同于衬底 1的材质， 例 如为 SiGe、 SiC等等， 从而具有与衬底 1不同的晶格结构而产生应力， 提高稍后形成的器件的沟道区中的载流子迁移率， 进而提高器件驱动 能力。 优选地， 第一外延层 2的材质选择为与下层的衬底 1 或上层的 其他材质具有较大的刻蚀选择比的材质， 因此优选地采用 SiGe。 第一 外延层 2具有第一厚度 tl， 例如介于 10 ~ 200nm。
类似地， 采用 PECVD、 MBE、 ALD、 热分解等常规外延方法在第 一外延层 2上外延生长第二外延层 3。第二外延层 3的材质与第一外延 层 2的材质不同， 以便在稍后的刻蚀过程中提高刻蚀选择比。 优选地， 第二外延层 3的材质与衬底 1材质相同， 例如均为 Si， 以便用于形成 器件的沟道区、 源漏区。 第二外延层 3具有第二厚度 t2， t2大于 tl， 例如介于 300 ~ 1000nm。 优选地， 第二外延层 3形成过程中进行同步 的原位掺杂， 或者形成之后进行离子注入掺杂， 形成 n-或者 P-的器件 有源区掺杂。
参照图 2, 在第二外延层 3上沉积硬掩膜层 4, 并光刻 /刻蚀形成 具有开口的硬掩膜层图形， 开口暴露部分的第二外延层 3。 硬掩膜层可 以是单层也可以是多层， 优选地， 硬掩膜层至少包括氧化物 （例如氧 化硅）的第一硬掩膜层 4A, 以及氮化物（例如氮化硅）或氮氧化物（例 如氮氧化硅） 的第二硬掩膜层 4B， 这种硬掩膜叠层能够良好控制刻蚀 图形的精度、 并且良好保护所覆盖的将要被刻蚀的外延层。 如图 2 所 示， 旋涂光刻胶 （未示出） 并曝光显影形成光刻胶图形， 以光刻胶图 形为掩膜采用等离子刻蚀等干法刻蚀， 各向异性地在硬掩膜层 4A/4B 中刻蚀形成了开口 4C, 直至暴露第二外延层 3。 此时由于硬掩膜的叠 层结构， 第二外延层 3 的表面并未被过刻蚀， 未增大表面缺陷密度。 虽然开口 4C在剖视图中为两个部分， 但是实际上开口 4C是环绕器件 有源区的， 也即在顶视图 （未示出） 中是环形结构， 例如矩形环框。 开口 4C具有第一宽度（环框内外边界之间的间距） W1，例如介于 200 ~ 400
参照图 3 , 以硬掩膜层图形为掩膜， 刻蚀开口中暴露的部分第二外 延层 3 , 直至暴露第一外延层 2。 优选地， 采用干法刻蚀各向异性地刻 蚀第二外延层 3。 当第二外延层 3为 Si时， 也可以采用 TMAH这种各 向异性较好的湿法腐蚀液来刻蚀。 如图 3所示， 第二外延层 3 中也形 成了开口 3C, 与开口 4C具有相同的宽度 W1
参照图 4， 刻蚀暴露的第一外延层 2， 形成反 T型沟槽结构。 优选 地， 采用湿法腐蚀来选择性刻蚀第一外延层 2。 当第一外延层 2的材质 与第二外延层 3、 衬底 1材质不同时， 例如为 SiGe SiC时， 选择合适 的腐蚀液， 使得第一外延层 2的腐蚀速度高于第二外延层 3 的腐蚀速 度， 或者第二外延层 3 基本不被腐蚀。 合适的腐蚀液包括氢氟酸与氧 化剂的组合， 氧化剂例如双氧水、 酸、 硝酸， 氢氟酸与氧化剂的体 积比例如 1 :6。 其工作原理是将第一外延层 2中与 Si不同的元素（例如 Ge C 等） 氧化成相应的氧化物从而一并用氢氟酸腐蚀去除， 调整氢 氟酸与氧化剂的比例以及工作温度可以控制腐蚀速度。 如图 4 所示， 第一外延层 2中形成了开口 2C， 其具有第二宽度 W2, W2大于 Wl 例如介于 500 ~ 700nm,从而形成图 4所示的反 T型沟槽结构（ 3C/2C )。 其中， 反 T型沟槽结构的上部宽度 W1小于下部宽度 W2
值得注意的是， 虽然以上说明书实施例中采用不同宽度的外延层 开口来组合形成反 T型沟槽， 但是也可以采用其他几何结构形成反 T 型沟槽， 例如第一外延层刻蚀时分步刻蚀或者选择不同的刻蚀溶液浓 度以控制刻蚀速度， 使得第一外延层 2 中开口本身就形成上窄下宽的 反 T型， 而其上的第二外延层 3 中的开口与第一外延层 2开口的上部 等宽即可； 又或者第二外延层 3 中开口为上窄下宽的反 T型， 第一外 延层 2开口与第二外延层 3开口下部等宽。 实施例仅列举了可能的一 些形成方式， 而只要能构成反 T型结构， 以便有效减少器件泄漏电流 而同时又不会缩小有源区面积， 所有的形成反 T型结构的工艺方法都 是可行的。
参照图 5，在反 T型沟槽结构中填充绝缘材料，形成反 T型的 STI。 例如采用旋涂法在反 T型沟槽结构 3C/2C中填充旋涂玻璃 （ SOG ) ， 或者采用 LPCVD、 PECVD、 HDPCVD 等方法在沟槽中沉积氧化硅、 氮氧化硅； 随后 CMP平坦化直至露出硬掩膜层， 退火之后形成反 T型 的 STI 5。 其中 STI5的上部宽度 W1小于下部宽度 W2 , 并且优选地， STI5下部的一部分位于第二外延层 3的有源区范围内并延伸到源漏区 下方， 从而减小了可能的泄漏电流， 提高了器件的可靠性。
参照图 6, 在 STI 包围的第二外延层 3 的有源区内， 完成后续
MOSFET 制造。 包括湿法腐蚀移除硬掩膜层 4A/4B , 在第二外延层 3 表面的有源区范围上沉积并刻蚀形成包括垫氧化层 （例如氧化硅， 未 示出） 、 栅极绝缘层 6 (例如高 k材料） 、 栅极导电层 7 (例如掺杂多 晶硅、 金属、 金属合金、 金属氮化物） 的栅极堆叠， 以栅极堆叠为掩 膜进行源漏第一次离子注入形成轻掺杂的源漏扩展区 8A, 在栅极堆叠 两侧的第二外延层 3上形成氮化硅材质的栅极侧墙 9，以栅极侧墙 9为 掩膜进行源漏第二次离子注入形成重摻杂的源漏区 8B , 源漏区 8A/8B 之间的第二外延层 3部分构成沟道区 8C， 在源漏区 8B上进行硅化物 自对准工艺形成金属硅化物 （未示出） 以降低源漏电阻， 在整个器件 上形成氧化硅等低 k材质的层间介质层 （未示出） , 在层间介质层中 刻蚀形成直达金属硅化物的接触孔并填充金属形成接触塞 （未示出） 。
最终形成的 MOSFET结构如图 6所示， 包括： 衬底； 在村底上的第 一外延层； 在第一外延层上的第二外延层， 第二外延层中有源区内形 成源漏区、 沟道区， 第二外延层上有源区内形成栅极堆叠； 反 T型的浅 沟槽隔离（STI )， 形成在第一外延层和第二外延层中并且包围有源区。 其中 STI在第一外延层中的宽度（下部宽度） 大于在第二外延层中的宽 度 （上部宽度） 。 其余各个部件的材质和形成方法已在前文中详述， 在此不再赘述。 依照本发明的半导体器件及其制造方法， 选择性刻蚀双层外延层 从而形成反 T型的 STI , 有效减少器件泄漏电流而同时又不会缩小有源 区面积， 提高—了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件， 包括：
在衬底上的第一外延层；
在第一外延层上的第二外延层， 在第二外延层的有源区中形成 MOSFET;
反 T型的 STI , 形成在第一外延层和第二外延层中， 并且包围有源 区。
2. 如权利要求 1的半导体器件， 其中， STI在第一外延层中的宽度 大于在第二外延层中的宽度。
3. 如权利要求 2的半导体器件， 其中， STI在第一外延层中一部分 延伸进入有源区， 并且位于第二外延层中源漏区的下方。
4. 如权利要求 1的半导体器件， 其中， 第一外延层的材质与衬底 和 /或第二外延层的材质不同。
5. 如权利要求 4的半导体器件，其中，第一外延层的材质包括 SiGe。
6. 一种半导体器件制造方法， 包括以下步骤：
在衬底上依次形成第一外延层、 第二外延层；
刻蚀第二外延层， 形成第二外延层开口；
刻蚀第一外延层， 形成第一外延层开口， 第一外延层开口与第二 外延层开口构成反 T型的沟槽；
在反 T型的沟槽中填充绝缘材料， 形成 STI , STI包围的第二外延层 构成有源区；
在第二外延层中形成 MOSFET。
7. 如权利要求 6的半导体器件制造方法， 其中， 第一外延层开口 的宽度大于第二外延层开口的宽度。
8. 如权利要求 7的半导体器件制造方法.， 其中， STI在第一外延层 中一部分延伸进入有源区， 并且位于第二外延层中源漏区的下方。
9. 如权利要求 6的半导体器件制造方法， 其中， 第一外延层的材 盾与衬底和 /或第二外延层的材质不同。
10. 如权利要求 9的半导体器件制造方法， 其中， 第一外延层的材 质包括 SiGe。
1 1. 如权利要求 6的半导体器件制造方法， 其中， 刻蚀第二外延层 的步骤具体包括：
在第二外延层上形成硬掩膜层； ' 光刻 /刻蚀硬掩膜层， 直至暴露第二外延层， 形成具有硬掩膜层开 口的硬掩膜层图形；
以硬掩膜层图形为掩膜， 各向异性刻蚀第二外延层， 直至暴露第 一外延层， 形成第二外延层开口。
12. 如权利要求 1 1的半导体器件制造方法， 其中， 硬掩膜层至少 包括氧化物的第一硬掩膜层、 以及氮化物的第二硬掩膜层。
13. 如权利要求 6的半导体器件制造方法， 其中， 刻蚀第一外延层 的步骤采用湿法刻蚀。
14. 如权利要求 6的半导体器件制造方法， 其中， 填充绝缘材料包 括旋涂玻璃。
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