WO2013143031A1 - 半导体器件制造方法 - Google Patents

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WO2013143031A1
WO2013143031A1 PCT/CN2012/000463 CN2012000463W WO2013143031A1 WO 2013143031 A1 WO2013143031 A1 WO 2013143031A1 CN 2012000463 W CN2012000463 W CN 2012000463W WO 2013143031 A1 WO2013143031 A1 WO 2013143031A1
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WO
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shallow trench
trench isolation
stress
semiconductor device
substrate
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PCT/CN2012/000463
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French (fr)
Inventor
尹海洲
蒋葳
Original Assignee
中国科学院微电子研究所
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI

Definitions

  • the present invention relates to a method of fabricating a semiconductor device, and more particularly to a shallow trench fabrication method for enhancing stress by removing a high stress material after removal.
  • the tensile stress can improve the performance of the NMOS and PMOS.
  • the channel length direction that is, the longitudinal axis direction
  • different stress types such as compressive stress between the NMOS and the PMOS. Therefore, it is theoretically possible to separately fabricate NMOS and PMOS by forming active regions (well regions) of different crystal orientations on the (001) wafer substrate, respectively, so that each MOSFET has tensile stress or compressive stress, thereby effectively improving current carrying current. Sub mobility.
  • this method requires additional complicated process steps, such as epitaxially spreading the active regions and well regions of different crystal orientations on the substrate, which lengthens the process time and increases the manufacturing cost.
  • Another theoretically feasible solution is to apply stress to the channel region by using stresses at the interface between materials of different materials, particularly different crystal structures, such as crystals between the substrate Si and the source and drain regions SiGe, SiC.
  • the lattices do not match, causing compressive stress and tensile stress, respectively, and are applicable to PMOS and NMOS.
  • this technique also requires additional etching of the substrate trenches and then epitaxial growth, which is also costly.
  • the strain channel is formed prior to gate deposition, and this stress can remain in the channel region after removal of the trench isolation (STI) stress layer, i.e., the gate can be used to memorize (storage) stress. Therefore, it is expected that the STI can be reasonably designed and fabricated to apply stress to the channel region.
  • STI trench isolation
  • the present invention provides a method of fabricating a semiconductor device, comprising the steps of: forming a first shallow trench isolation in a substrate; forming a semiconductor device structure in an active region surrounded by the first shallow trench isolation; The shallow trench isolation leaves a shallow trench in the substrate; the shallow trench is filled with an insulating material to form a second shallow trench isolation.
  • the step of removing the first shallow trench isolation further includes: depositing an interlayer dielectric layer on the substrate, the first shallow trench isolation, and the semiconductor device structure; etching the interlayer dielectric layer to form an opening, exposing the first shallow trench Isolation; etching the first shallow trench isolation until the substrate is exposed to form shallow trenches.
  • the width of the opening is larger than the width of the first shallow trench.
  • first shallow trench isolation and/or the second shallow trench isolation material comprises high stress Silicon oxide, silicon nitride, diamond-like amorphous carbon, metal oxide.
  • first shallow trench isolation and/or the second shallow trench isolation have a stress greater than l GPa.
  • first shallow trench isolation has a first stress type and the second shallow trench isolation has the same second stress type.
  • the first shallow trench isolation has a first stress different from the second shallow trench isolation, and the second stress is greater than the first stress.
  • the high stress shallow trench isolation is removed by etching, but the high stress is enhanced by the gate memory, thereby improving the stress of the channel region.
  • the carrier mobility in the future channel region improves device performance.
  • 1 to 5 are schematic cross-sectional views showing respective steps of a method of fabricating a semiconductor device in accordance with the present invention
  • Figure 6 is a flow chart of a method of fabricating a semiconductor device in accordance with the present invention. detailed description
  • a first shallow trench isolation 2 is formed in the substrate 1, and the first shallow trench isolation 2
  • a semiconductor device structure is formed in the surrounding active region.
  • a substrate 1 is provided.
  • Substrate 1 is reasonably selected according to the needs of the device, and may include single crystal silicon (Si), silicon on insulator (SOI), single crystal germanium (Ge), germanium on insulator (GeOI), strained silicon (strained Si), germanium silicon (SiGe). ) or compound semiconductor materials such as gallium nitride (GaN), gallium arsenide (GaAs), indium phosphide (InP), indium antimonide (InSb), and carbon-based semiconductors such as graphene, SiC:, carbon Tube and so on.
  • the substrate 1 is bulk silicon (e.g., a Si wafer) or SOI.
  • a hard mask layer (not shown) is deposited on the substrate 1, and is photolithographically/etched to form a hard mask layer pattern having openings, the openings exposing portions of the substrate 1.
  • the hard mask layer may be a single layer or a plurality of layers.
  • the hard mask layer includes at least a first hard mask layer of an oxide such as silicon oxide, and a nitride such as silicon nitride or oxynitride.
  • a second hard mask layer of a material such as silicon oxynitride, which is capable of well controlling the precision of the etched pattern and well protecting the surface of the substrate to be etched.
  • a photoresist (not shown) is spin-coated and exposed to develop a photoresist pattern, and the photoresist pattern is used as a mask by dry etching such as plasma etching, and is anisotropically etched in the hard mask layer.
  • the hard mask layer is opened until the substrate 1 is exposed. At this time, the surface of the substrate 1 was not over-etched due to the laminated structure of the hard mask, and the surface defect density was not increased.
  • a portion of the substrate 1 exposed in the opening is etched to a certain depth H below the surface of the substrate 1 using the hard mask layer pattern as a mask.
  • the substrate 1 is anisotropically etched by dry etching.
  • TMAH an anisotropically good wet etching solution, to inscribe the insects.
  • a liner layer (not shown) is deposited in the shallow trenches by conventional deposition methods such as LPCVD, PECVD, HDPCVD, ALD, etc., for eliminating defects of the shallow trench surface of the substrate, and limiting the bulk expansion of the future STI.
  • the material of the pad layer is preferably different from that of the substrate 1 and the future STI insulating material.
  • the pad layer is nitride (silicon nitride) or nitrogen. Oxide (silicon oxynitride).
  • the liner layer comprises a laminate structure comprising at least a first liner layer of oxide and a second liner of nitride Floor. The total thickness of the liner layer is, for example, 5 to 10 nm.
  • a high stress material is filled in the shallow trench and annealed to form a first shallow trench isolation 2.
  • High stress materials are deposited in shallow trenches using conventional deposition methods such as LPCVD, PECVD, HDPCVD, ALD, and the like.
  • the high stress material of the first shallow trench isolation 2 includes high stress silicon oxide, silicon nitride, diamond-like amorphous carbon (DLC), metal oxide, and metal oxides including, for example: a) high-k materials, including but not It is limited to bismuth-based materials of moving 2 , HfSiO x , HfSiON, HfA10 x , HfTaO x HfLaO x , HfAlSiO x , HfLaSiO x (wherein the material can be reasonably adjusted according to the distribution ratio of the multi-metal group and the chemical price, For example, it may be 1 to 6 and not limited to an integer), or may include a rare earth-based sorghum di
  • ⁇ is ⁇ , Pr, Nd, Sm, Gd, Tb, Dy, Ho, etc.
  • A is Ca, Sr, etc.
  • amorphous oxide semiconductor such as In-doped ZnO-based semiconductor or other binary or multi-element amorphous
  • the oxide semiconductor, the In-doped ZnO-based semiconductor preferably comprises InGaZnO, InZnO, HflnZnO TaInZnO, ZrInZnO, YInZnO, AlInZnO, SnlnZnO, and other binary or multi-element amorphous oxide semiconductors preferably include ln 2 0 3 , ZTO, ITO, ZnO, SnO x ; and combinations of the above 3, b, c materials.
  • each subscript X is reasonably configured and adjusted according to the stress requirements of the material.
  • X is 1 to 3 and is not limited to an integer.
  • the annealing temperature is, for example, greater than 900 ° C, and the annealing time is, for example, 30 s to 10 min, so that the elements in the filler are rearranged to form stress.
  • the first shallow trench isolation 2 has a tensile stress or a compressive stress, and the magnitude of the stress (absolute value, all of which refers to the stress magnitude all referring to its absolute value) is greater than 1 GPa, and preferably Between 2 ⁇ 4GPa.
  • the first shallow trench isolation 2 is then planarized using CMP until the hard mask layer (eg, the second hard mask layer of the upper layer) is exposed.
  • the hard mask layer is removed, and a semiconductor device structure is formed in the active region surrounded by the first STI 2.
  • wet etching or dry etching removes the hard mask layer, deposits and etches on the surface of the active region of the substrate 1 surrounded by the first STI 2 to form a pad oxide layer (eg, silicon oxide, not shown), gate a gate stack of a very insulating layer 3 (for example, a high-k material), a gate conductive layer 4 (for example, doped polysilicon, a metal, a metal alloy, a metal nitride), and a source-drain first-time ion using a gate stack as a mask Injecting a lightly doped source/drain extension region 5A, forming a silicon nitride gate sidewall spacer 6 on the substrate 1 on both sides of the gate stack, and using the gate spacer 6 as a mask for source and drain second time Ion implantation forms a heavily doped source and drain region 5B, and a portion of the
  • the fabrication of the semiconductor device structure in the active region surrounded by the first ST 12 and the STI 2 in the substrate 1 has been completed using a standard CMOS process flow. It is worth noting that although multiple MOSFETs or multiple other devices can be fabricated in the active region, such as memory cell arrays, optoelectronic components, BiCMOS, and the like.
  • an interlayer dielectric layer (ILD) 7 is formed over the entire wafer.
  • ILD7 is deposited on the substrate 1, STI2, and a semiconductor device structure such as a MOSFET by conventional deposition methods such as LPCVD, PECVD, HDPCVD, ALD, etc., and CMP is planarized until the top of the semiconductor device structure (e.g., gate conductive layer 4) is exposed.
  • the material of the ILD 7 is, for example, a low-k material such as silicon oxide, spin-on glass (SOG), BSG, or BPSG (k is less than 3.9 or less than 2.8).
  • the ILD 7 is etched to form an opening 7A exposing the first STI2.
  • a photoresist (not shown) is spin-coated and exposed to develop a photoresist pattern, and the photoresist pattern is used as a mask to etch the ILD 7 up to the upper surface of the substrate 1 to expose the top of the first STI 2.
  • the composition of STI2 may not be limited to silicon oxide, but other materials are included, so it has a higher etching ratio with ILD7)
  • Wet etching solution etching selecting the solution concentration and temperature to control the etching speed, and combining the etching time to select the etching end point.
  • the width of the opening 7A is larger than the width of the STI2, in order to facilitate the completeness of etching the STI2 later, avoiding the overlap of the local ILD7.
  • STI2 remains above the STI2 and remains incompletely etched.
  • the first STI2 is etched away until the substrate 1 is exposed, and a shallow trench 1A is formed in the substrate 1.
  • a suitable etching method can be selected for the material of the STI2.
  • STI2 is silicon nitride
  • it is corroded by hot phosphoric acid.
  • STI2 is silicon oxynitride
  • hydrofluoric acid + oxidant such as hydrogen peroxide or sulfuric acid
  • it is DLC or metal oxide
  • it is corroded with oxidant to control the concentration of corrosive solution.
  • the temperature is selected and the etching time is selected to terminate the etching. Plasma dry etching can also be used.
  • the high stress material is again filled in the shallow trench 1 A and annealed to form a second shallow trench isolation 8.
  • STI8 can be the same or different material as STI2.
  • STI8 has a high stress greater than lGPa and preferably between 2 and 4 GPa by controlling the deposition process parameters. Since the channel region 5C has memorized the first stress applied by the STI 2, re-filling the STI 8 to form a second stress enhances the total stress experienced by the channel region 5C, thereby enhancing the performance of the device. Preferably, thereby improving the performance of different types of MOSFETs.
  • the second stress of the STI8 is the same as the first stress type of the STI2, and the stress is larger.
  • the first stress of the STI2 is a compressive stress of 1 to 2 GPa
  • the second stress of the STI8 is 2 to 4 GPa.
  • the compressive stress, and vice versa thus additionally enhances the channel region stress.
  • the second stress of the STI8 may be different from the first stress type of the STI2, but the absolute value is larger.
  • the first stress of the STI2 is a compressive stress of 1 to 2 GPa
  • the second stress of the STI8 is 2 to 4 GPa. Stress, and vice versa.
  • CMP is planarized after STI8 formation until ILD7 is exposed.
  • the ILD 7 is etched to form a source/drain contact hole exposing the source and drain regions 5B, at the source.
  • the drain contact hole is subjected to a silicide self-alignment process to form a metal silicide (not shown) to reduce source-drain resistance, and the fill metal forms a contact plug (not shown), thereby completing the fabrication of the final device.
  • the high stress shallow trench isolation is removed by etching, but the high stress is enhanced by the gate memory, thereby improving the stress of the channel region.
  • the carrier mobility in the future channel region improves device performance.

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Abstract

本发明公开了一种半导体器件制造方法，包括步骤：在衬底中形成第一浅沟槽隔离；在第一浅沟槽隔离包围的有源区内形成半导体器件结构；去除第一浅沟槽隔离，在衬底中留下浅沟槽；在浅沟槽中填充绝缘材料，形成第二浅沟槽隔离。依照本发明的半导体器件制造方法，形成高应力浅沟槽隔离之后，通过刻蚀去除然而再回填高应力浅沟槽隔离，使得高应力由栅极记忆而增强了沟道区应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。

Description

半导体器件制造方法 优先权要求
本申请要求了 2012年 3月 29日提交的、 申请号为 201210088770.7、 发明名称为 "半导体器件制造方法" 的中国专利申请的优先权， 其全 部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件制造方法， 特别是涉及一种通过移除 之后再回填高应力材料而增强应力的浅沟槽制造方法。
背景技术
从 90nm CMOS集成电路工艺起， 随着器件特征尺寸的不断缩小， 以提高沟道载流子迁移率为 目 的应力沟道工程 （ Strain Channel Engineering ) 起到了越来越重要的作用。 通过工艺方法在沟道区引入 应力， 能有效提高载流子迁移率， 增大器件的驱动能力。
如下表 1所示， 研究表明， 在 (001)晶片上具有 <1 10〉晶向的沟道区 的 NMOS和 PMOS的压电电阻系数具有较大差别， 其中压电电阻系数的 单位为 10—12cm2/dyn。
Figure imgf000002_0001
可见，在沟道宽度方向上，也即横轴方向上，当沟道方向为在（001 ) 晶片上的<1 10〉方向时， 张应力均能提高 NMOS、 PMOS的性能。 在沟 道长度方向， 也即纵轴方向上， 当沟道方向为在（001 )晶片上的<1 10> 方向时，优选在 NMOS与 PMOS之间采用不同的应力类型，例如压应力。 因此， 理论上可以通过在 （001 ) 晶片衬底上分别形成不同晶向的有源 区 （阱区） 来分别制造 NMOS和 PMOS, 使得各个 MOSFET分别具有张 应力或者压应力， 从而有效提高载流子迁移率。 但是， 这种方法需要 额外的复杂工艺步骤， 例如分别在衬底上外延不同晶向的有源区、 阱 区， 这延长了工艺时间、 提高了制造成本。
另一种理论上可行的方案是利用不同材料、 特别是不同晶体结构 的材料之间接触界面具有的应力来向沟道区施加应力，例如衬底 Si与源 漏区 SiGe、 SiC之间的晶格不匹配， 分别造成压应力和张应力， 而适用 于 PMOS、 NMOS。 类似地， 这种技术也需要额外的刻蚀衬底沟槽然后 外延生长， 同样成本高昂。
此外， 应变沟道在栅极沉积之前形成， 这种应力可以在移除沟槽 隔离 （STI ) 应力层之后保留在沟道区内， 也即栅极可以用于记忆 （存 储） 应力。 因此， 可以寄希望于合理地设计、 制造 STI以向沟道区施加 应力。
综上所述， 现有的在沟道区引入应力的方法工艺复杂、 成本高昂。 发明内容
由上所述， 本发明的目的在于提供一种能简易、 低成本而高效地 向沟道区引入应力的方法。
为此， 本发明提供了一种半导体器件制造方法， 包括步骤： 在衬 底中形成第一浅沟槽隔离； 在第一浅沟槽隔离包围的有源区内形成半 导体器件结构； 去除第一浅沟槽隔离， 在衬底中留下浅沟槽； 在浅沟 槽中填充绝缘材料， 形成第二浅沟槽隔离。
其中， 去除第一浅沟槽隔离的步骤进一步包括： 在衬底、 第一浅 沟槽隔离以及半导体器件结构上沉积层间介质层； 刻蚀层间介质层形 成开口， 暴露第一浅沟槽隔离； 刻蚀第一浅沟槽隔离， 直至暴露衬底， 形成浅沟槽。 其中， 开口宽度比第一浅沟槽隔离的宽度大。
其中， 第一浅沟槽隔离和 /或第二浅沟槽隔离的材质包括高应力的 氧化硅、 氮化硅、 类金刚石无定形碳、 金属氧化物。
其中， 第一浅沟槽隔离和 /或第二浅沟槽隔离具有的应力大小大于 l GPa。
其中， 第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的 第二应力类型相同。
其中， 第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的 第二应力类型不同， 并且第二应力的大小大于第一应力的大小。
依照本发明的半导体器件制造方法， 形成高应力浅沟槽隔离之后， 通过刻蚀去除然而再回填高应力浅沟槽隔离， 使得高应力由栅极记忆 而增强了沟道区应力， 从而提高了未来沟道区的载流子迁移率， 提高 了器件性能。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 5为依照本发明的半导体器件制造方法各步骤的剖面示意 图； 以及
图 6为依照本发明的半导体器件制造方法的流程图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了简易、 低成本而高效地向沟道区引入应 力的方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请 中所用的术语 "第一" 、 "第二" 、 "上" 、 "下" 等等可用于修饰 各种器件结构或制造工序。 这些修饰除非特别说明并非暗示所修饰器 件结构或制造工序的空间、 次序或层级关系。
以下将参照图 6的流程图并结合图 1至图 5的剖面示意图来详细说 明依照本发明的器件的制造方法各步骤。
参照图 1， 在衬底 1中形成第一浅沟槽隔离 2 , 在第一浅沟槽隔离 2 包围的有源区内形成半导体器件结构。
提供衬底 1。 衬底 1依照器件用途需要而合理选择， 可包括单晶体 硅（ Si )、 绝缘体上硅（ SOI )、 单晶体锗（ Ge )、 绝缘体上锗（ GeOI )、 应变硅 （Strained Si ) 、 锗硅 （SiGe ) ， 或是化合物半导体材料， 例如 氮化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟（InP)、 锑化铟 （ InSb ) ， 以及碳基半导体例如石墨烯、 SiC：、碳纳管等等。 优选地， 为了与 CMOS 工艺兼容而应用于数字逻辑集成电路， 衬底 1为体硅 （例如为 Si晶片） 或 SOI。
在衬底 1上沉积硬掩膜层 （未示出） ， 并光刻 /刻蚀形成具有开口 的硬掩膜层图形， 开口暴露部分的衬底 1。 硬掩膜层可以是单层也可以 是多层， 优选地， 硬掩膜层至少包括氧化物 （例如氧化硅） 的第一硬 掩膜层， 以及氮化物 （例如氮化硅） 或氮氧化物 （例如氮氧化硅） 的 第二硬掩膜层， 这种硬掩膜叠层能够良好控制刻蚀图形的精度、 并且 良好保护所覆盖的将要被刻蚀的衬底表面。 旋涂光刻胶 （未示出） 并 曝光显影形成光刻胶图形， 以光刻胶图形为掩膜采用等离子刻蚀等干 法刻蚀， 各向异性地在硬掩膜层中刻蚀形成了硬掩膜层开口， 直至暴 露衬底 1。 此时由于硬掩膜的叠层结构， 衬底 1的表面并未被过刻蚀， 未增大表面缺陷密度。
以硬掩膜层图形为掩膜， 刻蚀开口中暴露的部分衬底 1， 直至衬底 1表面以下的一定深度 H。优选地，采用干法刻蚀各向异性地刻蚀衬底 1。 当衬底 1为 Si时， 也可以采用 TMAH这种各向异性较好的湿法腐蚀液来 刻 虫。
优选地， 采用 LPCVD、 PECVD、 HDPCVD、 ALD等常规沉积方法 在浅沟槽中沉积衬垫层 （未示出） ， 用于消除衬底浅沟槽表面的缺陷、 以及限制未来 STI的体膨胀。 衬垫层的材质优选与衬底 1以及未来的 STI 绝缘材料均不同的材料， 例如当衬底 1为 Si、 未来的 STI为氧化硅时， 衬 垫层为氮化物 （氮化硅） 或氮氧化物 （氮氧化硅） 。 优选地， 衬垫层 包括层叠结构， 至少包括氧化物的第一衬垫层以及氮化物的第二衬垫 层。 衬垫层的总厚度例如为 5 ~ 10nm。
在浅沟槽中填充高应力材料并退火， 形成第一浅沟槽隔离 2。 采用 LPCVD、 PECVD、 HDPCVD、 ALD等常规沉积方法在浅沟槽中沉积高 应力材料。 第一浅沟槽隔离 2的高应力材料包括高应力的氧化硅、 氮化 硅、 类金刚石无定形碳（ DLC ) 、 金属氧化物， 金属氧化物例如包括： a )高 k材料， 包括但不限于動2、 HfSiOx、 HfSiON、 HfA10x、 HfTaOx HfLaOx、 HfAlSiOx、 HfLaSiOx的铪基材料 （其中， 各材料依照多元金 属组分配比以及化学价不同， 氧原子含量 X可合理调整， 例如可为 1 ~ 6 且不限于整数） ， 或是包括选自 Zr02、 La203、 LaA103、 Ti02、 Y203的 稀土基高 Κ介质材料， 或是包括 Α1203 , 以其上述材料的复合层； b )难 熔金属氧化物， 包括但不限于 NiOx、 WOx、 铁基氧化物及其组合， 铁 基氧化物例如 LnFe03、 LnAMnFe06, 其中！^为丫、 Pr、 Nd、 Sm、 Gd、 Tb、 Dy、 Ho等， A为 Ca、 Sr等； c ) 非晶态氧化物半导体， 例如掺 In的 ZnO基半导体或其它二元或多元非晶态氧化物半导体， 掺 In的 ZnO基半 导体优选地包括 InGaZnO、 InZnO、 HflnZnO TaInZnO、 ZrInZnO、 YInZnO、 AlInZnO、 SnlnZnO, 其它二元或多元非晶态氧化物半导体优 选地包括 ln203、 ZTO、 ITO、 ZnO、 SnOx; 以及上述3、 b、 c材料的组 合。 其中， 各个下标 X依照材料的应力需要而合理配置、 调整， 例如对 于1?、 c组中的材料而言， X为 1 ~ 3且不限于整数。 退火温度例如大于 900 °C , 退火时间例如 30s ~ lOmin, 使得填充材料内的各个元素重新排列， 形成应力。 通过调整沉积工艺参数以及退火工艺参数， 使得第一浅沟 槽隔离 2具有张应力或者压应力， 应力的大小 （绝对值， 以下所有涉及 应力大小均指代其绝对值） 大于 lGPa、 并且优选地介于 2 ~ 4GPa。 随 后采用 CMP平坦化第一浅沟槽隔离 2直至暴露硬掩膜层（例如上层的第 二硬掩膜层） 。
去除硬掩膜层， 在第一 STI2包围的有源区内形成半导体器件结构。 例如湿法腐蚀或干法刻蚀移除硬掩膜层， 在第一 STI2包围的衬底 1有源 区表面上沉积并刻蚀形成包括垫氧化层 （例如氧化硅， 未示出） 、 栅 极绝缘层 3 (例如高 k材料） 、 栅极导电层 4 (例如掺杂多晶硅、 金属、 金属合金、 金属氮化物） 的栅极堆叠， 以栅极堆叠为掩膜进行源漏第 一次离子注入形成轻掺杂的源漏扩展区 5A, 在栅极堆叠两侧的衬底 1 上形成氮化硅材质的栅极侧墙 6 , 以栅极侧墙 6为掩膜进行源漏第二次 离子注入形成重掺杂的源漏区 5B， 源漏区 5A/5B之间的衬底 1部分构成 沟道区 5C。 此时， STI形成过程中具有的本征应力已经施加至器件结构 中， 并且例如被栅极堆叠所记忆。
至此， 已经采用标准 CMOS工艺流程完成了衬底 1中第一 ST 12以及 STI2包围的有源区内半导体器件结构的制作。 值得注意的是， 虽然本 有源区内也可以制作多个 MOSFET、或者多个其他器件， 例如存储器单 元阵列、 光电元件、 BiCMOS等等。
参照图 2， 在整个晶片上形成层间介质层 （ILD ) 7。 通过 LPCVD、 PECVD、 HDPCVD、 ALD等常规沉积方法在衬底 1、 STI2以及例如 MOSFET的半导体器件结构上沉积 ILD7 , 并 CMP平坦化直至露出半导 体器件结构的顶部 （例如栅极导电层 4 ) 。 ILD7的材质例如为氧化硅、 旋涂玻璃（SOG ) 、 BSG、 BPSG等低 k材料（k小于 3.9、 或者小于 2.8 )。
参照图 3， 刻蚀 ILD7形成开口 7A, 暴露第一 STI2。 旋涂光刻胶（未 示出） 并曝光显影形成光刻胶图形， 以光刻胶图形为掩膜， 刻蚀 ILD7 直至衬底 1上表面， 暴露出第一 STI2的顶部。 例如对于主要化学构成为 氧化硅的 ILD7 ( STI2的成分可能不限于氧化硅， 而是还包括了其他材 料， 因此具有与 ILD7的较高刻蚀比） ， 采用氢氟酸基 （稀释的氢氟酸 DHF, 或者 HF与 NH4F的混合液-緩释刻蚀液 BOE ) 湿法腐蚀液刻蚀， 通过选择溶液浓度与温度控制刻蚀速度， 并结合刻蚀时间来选择制定 刻蚀终点。 或者采用等离子干法刻蚀， 例如采用氟基气体 （碳氟基气 体、 NF3、 SF6 ) 以及可选地氧气、 含氯气体、 含溴气体等等， 选择刻 蚀时间来自动终止刻蚀。 如图 3所示， 开口 7A的宽度大于 STI2的宽度， 这是为了有利于稍后刻蚀 STI2的完全性， 避免因为局部 ILD7重叠在 STI2上方而残留了未完全刻蚀的 STI2。
参照图 4， 刻蚀去除第一 STI2 , 直至暴露衬底 1 , 在衬底 1中形成浅 沟槽 1A。 类似地， 可以针对 STI2的材质选择合适的刻蚀方法。 例如当 STI2为氮化硅时， 采用热磷酸腐蚀， 当 STI2为氮氧化硅时采用氢氟酸 + 氧化剂 （例如双氧水、 硫酸） 腐蚀， 为 DLC、 金属氧化物时采用氧化 剂腐蚀， 控制腐蚀液浓度、 温度并选择刻蚀时间来终止刻蚀。 也可以 采用等离子体干法刻蚀。 刻蚀完成之后， 由于栅极堆叠 （例如栅极导 电层） 具有记忆应力的作用， 高应力的 STI2去除之后， 沟道区 5C中仍 然具有应力。
参照图 5， 在浅沟槽 1 A中再次填充高应力材料并退火， 形成第二浅 沟槽隔离 8。 与 STI2相同或者类似， STI8的材质可以与 STI2相同或者不 同， 只要 STI8选择自上述高应力的材料， 通过控制沉积工艺参数使得 STI8具有大于 lGPa、 并优选介于 2 ~ 4GPa之间的高应力。 由于沟道区 5C已经记忆了 STI2所施加的第一应力， 重新回填形成 STI8具有的第二 应力强化了沟道区 5C受到的总应力， 因此增强了器件的性能。 优选地， 从而提升不同类型 MOSFET性能。具体地， STI8具有的第二应力与 STI2 具有的第一应力类型相同， 并且应力大小更大， 例如当 STI2的第一应 力为 1 ~ 2GPa的压应力时， STI8的第二应力为 2 ~ 4GPa的压应力， 反之 亦然， 如此以额外增强沟道区应力。 可选地， STI8的第二应力可以与 STI2的第一应力类型不同但是绝对值更大， 例如 STI2的第一应力为 1 ~ 2GPa的压应力时， STI8的第二应力为 2 ~ 4GPa的张应力， 反之亦然。 这是为了在 CMOS中通过先形成 NMOS或 PMOS的沟道区应力， 然后再 选择性地 （例如仅去除某些 MOS管区域周围的 STI2并回填 STI8 , 而不 方便地调整不同器件所需的应力类型以及大小。 优选地， STI8形成之 后 CMP平坦化直至暴露 ILD7。
之后， 可选地， 刻蚀 ILD7形成暴露源漏区 5B的源漏接触孔， 在源 漏接触孔进行硅化物自对准工艺形成金属硅化物 （未示出） 以降低源 漏电阻， 填充金属形成接触塞 （未示出） ， 从而完成最终器件的制造。
依照本发明的半导体器件制造方法， 形成高应力浅沟槽隔离之后， 通过刻蚀去除然而再回填高应力浅沟槽隔离， 使得高应力由栅极记忆 而增强了沟道区应力， 从而提高了未来沟道区的载流子迁移率， 提高 了器件性能。
尽管已参照一个或多个示例性实施例说明本发明 , 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件制造方法， 包括步骤：
在衬底中形成第一浅沟槽隔离；
在第一浅沟槽隔离包围的有源区内形成半导体器件结构； 去除第一浅沟槽隔离， 在衬底中留下浅沟槽；
在浅沟槽中填充绝缘材料， 形成第二浅沟槽隔离。
2. 如权利要求 1的半导体器件制造方法， 其中， 去除第一浅沟槽 隔离的步骤进一步包括：
在衬底、 第一浅沟槽隔离以及半导体器件结构上沉积层间介质层； 刻蚀层间介质层形成开口， 暴露第一浅沟槽隔离；
刻蚀第一浅沟槽隔离， 直至暴露衬底， 形成浅沟槽。
3. 如权利要求 3的半导体器件制造方法， 其中， 开口宽度比第一 浅沟槽隔离的宽度大。
4. 如权利要求 1的半导体器件制造方法， 其中， 第一浅沟槽隔离 和 /或第二浅沟槽隔离的材质包括高应力的氧化硅、 氮化硅、 类金刚石 无定形碳、 金属氧化物。
5. 如权利要求 1的半导体器件制造方法， 其中， 第一浅沟槽隔离 和 /或第二浅沟槽隔离具有的应力大小大于 lGPa。
6. 如权利要求 1的半导体器件制造方法， 其中， 第一浅沟槽隔离 具有的第一应力与第二浅沟槽隔离具有的第二应力类型相同。
7. 如权利要求 1的半导体器件制造方法， 其中， 第一浅沟槽隔离 具有的第一应力与第二浅沟槽隔离具有的第二应力类型不同， 并且第 二应力的大小大于第一应力的大小。
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