WO2013053085A1 - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：衬底（10）、衬底(10）中外延生长的沟道层、沟道层上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙（30）以及衬底（10）中沟道层两侧的源漏区（11/12），沟道层的载流子迁移率高于衬底（10）的载流子迁移率。在后栅工艺中采用外延的高迁移率材料填充沟槽形成器件沟道区，提高了沟道区载流子迁移率，从而提高了器件的响应速度，增强了器件的性能。此外，器件源漏区仍采用传统衬底材料而便于采用后栅工艺，提高性能的同时降低了成本。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 20】】年] 0月 9日提交的、 申请号为 20 ]】10303593.5、 发明 名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其全 部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种局部 外延高迁移率材料膜作为沟道的半导体器件及其制造方法。 背景技术
随着半导体器件尺寸持续缩小， 增强沟道载流子的迁移率成为非 常重要的技术。 在衬底应力层的设计中不同的材料的特性不同， 例如 晶格常数、 介电常数、 禁带宽度、 特别是载流子迁移率等等， 如下表 1 所示 .
Figure imgf000002_0001
由表 1可见， 在上述这些可能的衬底材料中， Ge具有最高的空穴 迁移率以及较高的电子迁移率， 使用 Ge作为半导体器件的衬底尤其是 沟道区将大大增强载流子迁移率， 因而能制造更快的大规模集成电路 ( LSIC )。
此外， 由表 1 可见， Ge还具有与 Si 材料相近的晶格常数， 因此 Ge能较容易地集成在半导体工艺中常用的 Si衬底上，使得无需对于工 艺做出很大改进就能制造性能更佳的半导体器件， 提升了性能的同时 还降低了成本。
然而在现有技术中， 沟道区为 Ge或其他非 Si材质的 MOSFET均 是在 Si衬底上有源区中沉积大面积的高迁移率材料或者完全采用高迁 移率材料做衬底， 也即高迁移率材料不仅用于沟道区而且也同时用于 源漏区。 实际上， 仅提高沟道区载流子迁移率足以提高器件响应速度， 源漏区也采用非 Si材料将不必要地造成工艺成本上升。 此外， Ge等高 迁移率材料的电阻率比 Si 高， 使得源漏串联寄生电阻增大， 一定程度 上抑制了器件性能提高， 而传统的金属硅化物用作源漏接触的工艺也 难以应用于这些非 Si的高迁移率材料形成的源漏。
' 总而言之， 当前的 Si沟道的半导体器件性能较低可靠性较差， 需 要进一步提高沟道区载流子迁移率以提高半导体器件电学性能和可靠 性， 同时还需要节省工序、 降低成本。 发明内容
因此， 本发明的目的在于进一步提高沟道区载流子迁移率以提高 半导体器件电学性能和可靠性， 同时还节省工序、 降低成本。
本发明提供了一种半导体器件， 包括： 衬底、 衬底中外延生长的 沟道层、 沟道层上的栅极堆叠结构、 栅极堆叠结构两侧的栅极侧墙、 衬底中沟道层两侧的源漏区， 其特征在于： 沟道层的载流子迁移率高 于衬底的载流子迁移率。
其中， 沟道层包括緩沖层、 主沟道层以及盖层， 主沟道层的载流 子迁移率高于衬底的载流子迁移率， 緩冲层的晶格常数介于主沟道层 和衬底之间， 盖层与衬底材质相同。 其中， 衬底和盖层包括 Si , 主沟道 层包括 Ge， 緩冲层包括 SixGe1 -x ( 0<χ<1 ) 。
其中， 栅极堆叠结构包括栅极村垫层、 栅极绝缘层以及栅极导电 层。 其中， 栅极衬垫层包括氧化硅， 厚度为 l nm ; 栅极绝缘层包括氧化 硅、 氮氧化硅、 高 k材料， 厚度为 l ~ 3nm; 栅极导电层包括摻杂多晶硅、 金属、 金属合金、 金属氮化物及其组合。
其中， 源漏区包括源漏扩展区和源漏重掺杂区。
其中， 源漏区上和栅极侧墙上具有应力层，应力层上具有 ILD , ILD 和栅极堆叠结构上具有硬掩模层。其中，应力层和 /或栅极侧墙包括 SiN、 DLC; 应力层厚度为 10 ~ 20nm。 其中， 源漏区上具有金属硅化物， 阻 挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、 ILD以及应力层与 金属硅化物接触。 其中， 金属硅化物包括 PtSi、 CoSi、 NiSi、 PtCoSi 、 PtNiSi 、 CoNiSi 、 PtCoNiSi; 阻挡层包括 TiN、 TaN , 厚度为 l ~ 7nm; 源漏接触层包括金属、 金属合金、 金属氮化物及其组合， 其中金属选 自 Al、 W、 Ta、 Ti ; 硬掩模层包括氮化硅， 厚度为 10 ~ 50nm。
本发明还提供了一种半导体器件的制造方法， 包括： 在衬底上形 成伪栅极堆叠结构； 在伪栅极堆叠结构两侧的衬底中形成源漏区， 并 在伪栅极堆叠结构两侧的衬底上形成栅极侧墙； 去除伪栅极堆叠结构， 直至露出衬底， 形成栅极沟槽； 刻蚀栅极沟槽中露出的衬底， 形成沟 道区沟槽； 在沟道区沟槽中外延生长沟道层， 其中沟道层的载流子迁 移率大于衬底的载流子迁移率； 在栅极沟槽中沉积形成栅极堆叠结构。
其中， 形成伪栅极堆叠结构的步骤包括： 在衬底上依次沉积衬垫 层和伪栅极层， 刻蚀形成伪栅极堆叠结构， 衬垫层包括氧化硅、 氮氧 化硅， 伪栅极层包括多晶硅、 非晶硅、 微晶硅。
其中， 形成源漏区和形成栅极侧墙的步骤包括： 以伪栅极堆叠结 构为掩模， 进行第一次源漏离子注入， 形成源漏扩展区； 在伪栅极堆 叠结构两侧形成栅极侧墙； 以栅极侧墙为掩模， 进行第二次源漏离子 注入， 形成源漏重掺杂区。
其中， 形成栅极侧墙之后、 去除伪栅极堆叠结构之前， 还包括：' 在源漏区、 栅极侧墙以及伪栅极堆叠结构上沉积形成应力层， 应力层 包括 SiN、 DLC , 厚度为 10 ~ 20nm ; 在应力层上沉积形成 ILD， ILD包 括氧化硅、 氮氧化硅、 PSG、 低 k材料。
其中， 去除伪栅极堆叠结构的步骤包括： 采用包含 TMAH的湿法刻 蚀液去除伪栅极堆叠结构。
其中， 外延生长沟道层的步骤包括： 在沟道区沟槽中采用 UHVCVD、 MBE、 RPCVD、 MOCVD的方法依次沉积緩冲层、 主沟道 层以及盖层， 其中， 主沟道层的载流子迁移率高于衬底的载流子迁移 率， 緩冲层的晶格常数介于主沟道层和衬底之间， 盖层与衬底材质相 同。 其中， 衬底和盖层包括 Si , 主沟道层包括 Ge， 緩沖层包括 SixGe^ ( 0<χ<1 ) 。
其中， 形成栅极堆叠结构的步骤包括： 依次在栅极沟槽中沉积栅 极衬垫层、 栅极绝缘层以及栅极导电层， 并 CMP平坦化， 其中， 栅极 衬垫层包括氧化硅， 厚度为 l nm , 栅极绝缘层包括氧化硅、 氮氧化硅、 高 k材料， 厚度为 l ~ 3nm， 栅极导电层包括掺杂多晶硅、 金属、 金属合 金、 金属氮化物及其组合。
其中， 形成栅极堆叠结构之后， 还包括： 形成源漏接触孔； 在源 漏接触孔中的源漏区上形成金属硅化物； 在源漏接触孔中形成与金属 硅化物接触的源漏接触塞， 源漏接触塞包括阻挡层和源漏接触层。 其 中， 金属硅化物包括 PtSi、 CoSi、 NiS" PtCoSi 、 PtNiSi 、 CoNiSi 、 PtCoNiSi ; 阻挡层包括 TiN、 TaN , 厚度为 l ~ 7nm; 源漏接触层包括金 属、 金属合金、 金属氮化物及其组合， 其中金属选自 Al、 W.、 Ta、 Ti; 硬掩模层包括氮化硅， 厚度为 10 ~ 50nm。
依照本发明的半导体器件及其制造方法， 在后栅工艺中采用外延 的高迁移率材料填充沟槽形成器件沟道区， 提高了沟道区载流子迁移 率， 从而大幅提高了器件的响应速度， 增强了器件的性能。 此外， 器 件源漏区仍采用传统衬底材料而便于采用后栅工艺， 提高性能同时降 低了成本。
本发明所述目的， 以及在此未列出的其他目的， 在本申请独立权 利要求的范围内得以满足。 本发明的实施例限定在独立权利要求中， 具体特征限定在其从属权利要求中。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1至图 1 2分别显示了依照本发明的半导体器件制作方法各步骤 的剖面示意图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了局部外延高迁移率材料作为沟道的半导 体器件及其制造方法。 需要指出的是， 类似的附图标记表示类似的结 构， 本申请中所用的术语 "第一" 、 "第二" 、 "上" 、 "下" 等等 可用于修饰各种器件结构或工艺步骤。 这些修饰除非特别说明并非暗 示所修饰器件结构或工艺步骤的空间、 次序或层级关系。 首先， 参照图 1 , 形成基础结构， 也即在衬底上形成伪栅极堆叠结 构、 在伪栅极堆叠结构两侧的衬底中形成源漏区、 在伪栅极堆叠结构 两侧的衬底上形成栅极侧墙。 提供衬底 10 , 衬底 10可以是体 Si、 绝缘层 上 Si ( SOI )等常用的半导体硅基衬底，或者体 Ge、绝缘体上 Ge( GeOI ) , 也可以是 SiGe、 GaAs、 GaN、 InSb、 InAs等化合物半导体衬底， 还可 以是蓝宝石、 Si：、 A1N等绝缘衬底， 衬底的选择依据其上要制作的具 体半导体器件的电学性能需要而设定， 在本发明中优选含硅的衬底， 也即体 Si、 SOI或 SiGe。 在本发明中， 实施例所举的半导体器件例如为 场效应晶体管（MOSFET ) , 因此从与其他工艺兼容以及成本控制的角 度考虑， 优选体硅或 SOI作为衬底 10的材料。 在衬底 10上通过 CVD等常 规工艺沉积形成衬垫层 21 , 其材质包括氮化物 （例如 Si3N4或 SiNx, 其 中 X为】〜 2 ) 、 氧化物 （例如 SiO或 Si〇2 ) 或氮氧化物 （例如 SiON ) , 并优选 Si02。 衬垫层 21用于稍后刻蚀的停止层， 以保护衬底 10 , 其厚度 依照刻蚀工艺需要而设定。 随后在衬垫层 21上通过 CVD等常规工艺沉 积形成伪栅极层 22 , 其材质包括多晶硅、 非晶硅、 微晶硅， 用在后栅 工艺中以便控制栅极形状。 刻蚀衬垫层 2】与伪栅极层 22 , 余下的堆叠 结构构成伪栅极堆叠结构 20。 以伪栅极堆叠结构 20为掩模， 进行第一 次源漏离子注入， 在伪栅极堆叠结构 20两侧的衬底 10中形成轻掺杂、 浅 pn结的源漏扩展区 1 1 (也即 LDD结构） 。 随后在整个器件表面沉积 绝缘隔离材料并刻蚀， 仅在伪栅极堆叠结构 20两侧的衬底 10上形成栅 极侧墙 30。 栅极侧墙 30的材质包括氮化物、 氧化物或氮氧化物， 其与 衬垫层 21和伪栅极层 22材质均不同， 便于选择性刻蚀。 特别地， 栅极 侧墙 30可以包括多层结构 （未示出） ， 例如具有垂直部分以及水平部 分的剖面为 L形的第一栅极侧墙 , 以及位于第一栅极侧墙水平部分上的 高应力的第二栅极侧墙， 第二栅极侧墙的材质可包括 SiN或类金刚石无 定形碳 （DLC ) ， 应力优选大于 2GPa。 以栅极侧墙 30为掩模， 进行第 二次源漏离子注入， 在栅极侧墙 30两侧的衬底 10中形成重掺杂、 深 pn 结的源漏重掺杂区 12。 源漏扩展区 1 1与源漏重摻杂区 12共同构成 MOSFET的源漏区， 其掺杂类型和浓度、 深度依照 MOSFET器件电学特 性需要而定。
其次， 参照图 2 , 形成应力层。 通过磁过滤脉沖阴极真空弧放电 ( FCVA ) 、 PECVD、 或磁控溅射方法在整个器件表面沉积应力层 40 , 覆盖源漏重掺杂区 12、 栅极侧墙 30以及伪栅极层 22。 应力层 40的材质 包括 SiN或 DLC , 通过控制沉积工艺参数， 使得应力层 40的应力大于 2GPa并优选为 4 ~ 10GPa。 对于 NMOS而言， 控制工艺参数使得应力层 40产生张应力； 而对于 PMOS而言， 控制工艺参数使得应力层 40为压应 力。 此外， 应力层 40在后续工艺中也用作源漏区接触孔的刻蚀停止层， 因此也可将应力层 40称为接触刻蚀停止层（CESL )。 应力层或 CESL40 可向沟道区施加应力， 进一步提高载流子迁移率。
再次，参照图 3 ,形成层间介质层。通过 LPC VD、 PECVD、 HDCVD、 旋涂等常规方法在整个器件表面沉积形成层间介质层（ILD )或金属前 介质层（PMD ) 50 ,其材质包括氧化硅、 氮氧化硅、硼硅酸玻璃（PSG )、 低 k材料， 低 k材料包括但不限于有机低 k材料 （例如含芳基或者多 元环的有机聚合物） 、 无机低 k 材料 （例如无定形碳氮薄膜、 多晶硼 氮薄膜、 氟硅玻璃） 、 多孔低 k材料（例如二硅三氧烷（ SSQ )基多孔 低 k材料、 多孔二氧化硅、 多孔 SiOCH、 掺 C二氧化硅、 掺 F多孔无 定形碳、 多孔金刚石、 多孔有机聚合物） 。 CMP平坦化 ILD 50直至暴 露出应力层 40。
然后， 参照图 4， 通过选择性刻蚀来去除暴露出的应力层 40直至 暴露出伪栅极层 22。 当应力层 40采用 SiN而伪栅极层 22采用硅材料 时， 可以使用热磷酸湿法去除应力层 40。 当应力层 40采用 DLC时， 通过 02和 /或 Ar等离子体刻蚀干法去除顶层的应力层 40, 依照各层厚 度和材质来选择刻蚀参数找到停止点， 停止点可微低于伪栅极层 22上 表面， 也即可以稍微过刻蚀伪栅极层 22 , 例如过刻蚀约总厚度的 5 %。
接着， 参照图 5 , 去除伪栅极层 22 , 直至暴露出衬垫层 21。 当伪 栅极层 22采用多晶硅、 非晶硅、 微晶硅等硅材质而衬垫层 21 采用氧 化物时， 可以使用低污染、 高选择性的四曱基氢氧化铵（TMAH )在一 定浓度和温度下湿法刻蚀液来去除伪栅极层 22。 此外， 也可采用与去 除顶部应力层 40相同的干法刻蚀工艺来去除伪栅极层 22 ,等离子体除 了 02和 /或 Ar还可加入含卤素气体， 例如碳氟基气体（CFxHy ) 、 SF6、 NF3等含氟气体， 以及例如 HBr、 HC1、 Cl2、 Br2等等。 同理可以通过 材料、 厚度来选择刻蚀工艺参数从而找到蚀刻停止点， 也同样可以稍 微过刻蚀。
随后， 参照图 6 , 去除衬垫层 21 , 直至暴露出衬底 10 , 留下栅极 沟槽 23。 衬垫层 21采用氧化硅材料时， 可选用 HF基湿法刻蚀液， 例 如稀释 HF酸（ DHF ) 或緩释刻蚀液 （ BOE, HF与 NH4F的混合物 ) 。 与前同理， 也可采用干法刻蚀。
然后， 参照图 7 , 继续刻蚀暴露出的衬底 10 , 形成沟道区沟槽 13。 例如采用 TMAH湿法刻蚀或等离子体干法刻蚀， 刻蚀衬底达到一定深 度， 形成的沟道区沟槽 13与栅极沟槽 23连通。 沟道区沟槽 13的深度 依照器件电性性能需要而定， 例如当器件沟道区厚度需要 50nm时， 沟 道区沟槽 13妁深度大于等于 50nm。
接着， 参照图 8， 在沟道区沟槽 13中选择性外延沉积沟道层 60。 沟道层 60的材质不同于衬底 10或源漏区的材质， 载流子迁移率高于 衬底 10。 在本发明的实施例中沟道层 60的材料包括 Ge， 优选为纯 Ge 膜， 此外依照表 1还可以选择 GaAs、 InAs、 InSb以及 SiGe等等。 外 延沉积可采用减压化学气相沉积 （RPCVD ) 、 超高真空化学气相沉积 ( UHVCVD ) 、 分子束外延 （MBE ) 、. 金属有机化合物化学气相沉积 ( MOCVD )等等。 沉积优选为低温沉积， 温度范围为 250°C至 600 °C。 可以在原料气中掺杂 HC1 等气体以提高外延的选择性， 也即使得沟道 层 60仅在沟道区沟槽 13 内沉积而不在 ILD 50上沉积。 优选地， 沟道 层 60包括多层结构， 也即包括位于底层的緩沖层 6】、 位于中部的主沟 道层 62以及位于顶部的盖层 63。 主沟道层 62载流子迁移率高于衬底 10 , 依照表 1， 其材质可包括纯 Ge、 GaAs、 InAs、 InSb、 SiGe。 緩冲 层 61作为衬底 10与主沟道层 62之间的过度层， 其晶格常数应介于两 者之间以便减小界面缺陷， 例如当主沟道层 62 为 Ge、 衬底 10 为 Si 时， 緩沖层 61为 SixGe1 -x, 其中 0<χ<1。 盖层 63优选为与衬底 10材质 相同， 例如均为 Si。 各层厚度依照器件电学性能需要而定。 盖层 63的 上表面与衬底 10的上表面齐平， 也即与栅极沟槽 23的底部齐平。
此后， 参照图 9 , 在栅极沟槽 23中形成栅极堆叠结构 70。 先采用 PECVD、 HDPCVD等常规方法在栅极沟槽 23中沉积栅极绝缘层 71 , 覆盖盖层 63的上表面、 栅极侧墙 30的侧壁以及 ILD 50。 栅极绝缘层 71 的材质可包括氧化硅、 氮氧化硅、 高 k材料， 高 k材料包括但不限 于氮化物 （例如 SiN、 AIN , TiN ) 、 金属氧化物 （主要为副族和镧系 金属元素氧化物， 例如 A1203、 Ta205、 Ti02、 ZnO、 Zr〇2、 Hf02、 Ce02、 Y203、 La2〇3 )、钙钛矿相氧化物（例如 PbZrxTi] -x03 ( PZT ) BaxSr1-xTi03 ( BST ) )。 栅极绝缘层 71材质优选为 Hf02、 La203 , 厚度优选为 1 ~ 3nm。 此外， 栅极绝缘层 71与沟道层 60 (盖层 63 )之间还优选先形成 有厚度约为 l nm的栅极衬垫层 73， 其材质可与 ILD 50相同， 均为氧 化硅等氧化物， 用于减小高 k材料的界面缺陷， 避免影响沟道区特性。 随后在栅极绝缘层 71上通过 PECVD、 MBE、 MOCVD、 磁控溅射等方 法沉积栅极导电层 72以完全填充栅极沟槽 23 , 栅极导电层 72用于调 节栅极功函数从而控制阈值电压， 其材质包括掺杂多晶硅、 掺杂多晶 锗、 金属、 金属合金、 金属氮化物及其组合， 其中金属可选自 Co、 Ni、 Cu、 Al、 Pd、 Pt、 Ru、 Re、 Mo、 Ta、 Ti、 Hf、 Zr、 W、 Ir、 Eu、 Nd、 Er、 La。 采用 CMP平坦化栅极导电层 72 以及栅极绝缘层 71， 直至露 出 ILD 50 , 余下的栅极导电层 72 以及栅极绝缘层 71、 栅极衬垫层 73 构成栅极堆叠结构 70。
接着， 参照图 10 , 形成源漏接触孔。 在整个器件表面沉积材质为 氮化硅的厚度约为 10 ~ 50nm的硬掩模层 80 ,覆盖 ILD 50、应力层 40、 栅极绝缘层 71、 栅极导电层 72。 随后在硬掩模层 80上涂敷光刻胶（未 示出） 并曝光显影， 以光刻胶和硬掩模层 80为掩模， 采用反应离子刻 蚀 （RIE ) 的干法刻蚀技术在对应于源漏重掺杂区 12 的区域上， 依次 刻蚀硬掩模层 80、 ILD 50、 应力层 40 , 直至暴露出衬底 10中的源漏 重掺杂区 12 , 形成源漏接触孔 51。 随后去除光刻胶。
随后， 参照图】】， 在源漏接触孔 51中露出的源漏重掺杂区】 2上形 成金属硅化物 90。 例如先在源漏接触孔 51中沉积包括 Pt、 Co、 Ni及其 组合的金属薄层， 然后高温退火， 使得金属薄层与源漏重掺杂区 12中 的硅反应生成金属硅化物 90 , 从而大幅降低接触电阻。 金属硅化物 90 可包括 PtSi、 CoSi、 NiSi、 PtCoSi 、 PtNiSi 、 CoNiSi 、 PtCoNiSi。 随 后剥除未反应的金属薄层。
最后， 参照图 12 , 在源漏接触孔 51中依次沉积填充阻挡层 91和源 漏接触层 92 , CMP平坦化阻挡层 91和源漏接触层 92直至暴露出硬掩模 层 80 , 余下的阻挡层 91和源漏接触层 92构成源漏接触塞。 阻挡层 91包 括 TiN、 TaN, 厚度约为 l ~ 7nm。 源漏接触层 92包括金属、 金属合金、 金属氮化物及其组合， 其中金属选自 Al、 W、 Ta、 Ti。 此后， 还可以回 刻蚀源漏接触层 92使其上表面低于硬掩模层 80 , 并选择性刻蚀阻挡层 91使其最终与源漏接触层 92齐平。 最终得到的 MOSFET如图 12所示， 包括衬底 10、衬底 10中的沟道层 60、 沟道层 60上的栅极堆叠结构 70、 衬底 10中沟道层 60两侧的源漏区 ( 1 1/12 ) , 其中， 沟道层 60的载流子迁移率高于衬底 10的载流子迁移 率。 沟道层 60包括緩沖层 61、 主沟道层 62以及盖层 63。 栅极堆叠结构 70包括栅极衬垫层 73、 栅极绝缘层 71、 栅极导电层 72。 栅极堆叠结构 70两侧的衬底 10上还具有栅极侧墙 30。 源漏区上和栅极侧墙 30上具有 应力层 40。 应力层 40上具有 ILD 50 ILD50和栅极堆叠结构 70上具有硬 掩模层 80。 源漏区上具有金属硅化物 90。 源漏接触塞穿过硬掩模层 80、 ILD 50以及应力层 40与金属硅化物 90接触， 源漏接触塞包括阻挡层 91 和源漏接触层 92。 以上各个部件的材质、 厚度均如制造方法所示， 不 再赘述。
依照本发明的半导体器件及其制造方法， 在后栅工艺中采用外延 的高迁移率材料填充沟槽形成器件沟道区， 提高了沟道区载流子迁移 率， 从而大幅提高了器件的响应速度， 增强了器件的性能。 此外， 器 件源漏区仍采用传统衬底材料而便于采用后栅工艺， 提高性能同时降 低了成本。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件,包括： 衬底、 衬底中外延生长的沟道层、 沟道 层上的栅极堆叠结构、 栅极堆叠结构两侧的栅极侧墙、 衬底中沟道层 两侧的源漏区， 其特征在于： 沟道层的载流子迁移率高于衬底的载流 子迁移率。 '
2. 如权利要求 1的半导体器件， 其中， 沟道层包括緩沖层、 主沟道 层以及盖层， 主沟道层的载流子迁移率高于衬底的载流子迁移率， 緩 冲层的晶格常数介于主沟道层和衬底之间， 盖层与衬底材质相同。
3. 如权利要求 2的半导体器件， 其中， 衬底和盖层包括 Si , 主沟道 层包括 Ge , 緩沖层包括 SixGe1 -x ( 0<χ<1 ) 。
4. 如权利要求 1的半导体器件， 其中， 栅极堆叠结构包括栅极衬垫 层、. 栅极绝缘层以及栅极导电层。
5. 如权利要求 4的半导体器件， 其中， 栅极衬垫层包括氧化硅， 厚 度为 I nm;栅极绝缘层包括氧化硅、氮氧化硅、高 k材料，厚度为 1 ~ 3nm; 栅极导电层包括掺杂多晶硅、 金属、 金属合金、 金属氮化物及其组合。
6. 如权利要求 1的半导体器件， 其中， 源漏区包括源漏扩展区和源 漏重掺杂区。
7. 如权利要求 1的半导体器件， 其中， 源漏区上和栅极侧墙上具有 应力层， 应力层上具有 ILD, ILD和栅极堆叠结构上具有硬掩模层。
8. 如权利要求 7的半导体器件， 其中， 应力层和 /或栅极侧墙包括 SiN、 DLC; 应力层厚度为 10 ~ 20nm。
9. 如权利要求 7的半导体器件， 其中， 源漏区上具有金属硅化物， 阻挡层和源漏接触层构成的源漏接触塞穿过硬掩模层、 ILD以及应力层 与金属硅化物接触。
10. 如权利要求 9的半导体器件，其中，金属硅化物包括 PtSi、 CoSi、 NiSi、 PtCoSi 、 PtNiSi 、 CoNiSi 、 PtCoNiSi; 阻挡层包括 TiN、 TaN , 厚度为 l ~ 7nm; 源漏接触层包括金属、 金属合金、 金属氮化物及其组 合， 其中金属选自 Al、 W、 Ta、 Ti ; 硬掩模层包括氮化硅， 厚度为 10 ~ 50nm。
1 1. 一种半导体器件的制造方法， 包括：
在衬底上形成伪栅极堆叠结构； 在伪栅极堆叠结构两侧的衬底中形成源漏区， 并在伪栅极堆叠结 构两侧的衬底上形成栅极侧墙； ，' : · · :· 去除伪栅极堆叠结构， 直至露出衬底， 形成栅极沟槽；
刻蚀栅极沟槽中露出的衬底， 形成沟道区沟槽;
在沟道区沟槽中外延生长沟道层， 其中沟道层的载流子迁移率大 于衬底的载流子迁移率；
在栅极沟槽中沉积形成栅极堆叠结构。
12. 如权利要求 1 1的半导体器件的制造方法， 其中， 形成伪栅极堆 叠结构的步骤包括： 在衬底上依次沉积衬垫层和伪栅极层， 刻蚀形成 伪栅极堆叠结构， 衬垫层包括氧化硅、 氮氧化硅， 伪栅极层包括多晶 硅、 非晶硅、 微晶硅。
13. 如权利要求 1 1的半导体器件的制造方法， 其中， 形成源漏区和 形成栅极侧墙的步骤包括： 以伪栅极堆叠结构为掩模， 进行第一次源 漏离子注入， 形成源漏扩展区； 在伪栅极堆叠结构两侧形成栅极侧墙； 以栅极侧墙为掩模， 进行第二次源漏离子注入， 形成源漏重掺杂区。
14. 如权利要求 U的半导体器件的制造方法， 其中， 形成栅极侧墙 之后、 去除伪栅极堆叠结构之前， 还包括： 在源漏区、 栅极侧墙以及 伪栅极堆叠结构上沉积形成应力层，应力层包括 SiN、 DLC ,厚度为 10 ~ 20nm; 在应力层上沉积形成 ILD, ILD包括氧化硅、 氮氧化硅、 PSG、 低 k材料。
15. 如权利要求】 1的半导体器件的制造方法， 其中， 去除伪栅极堆 叠结构的步骤包括： 采用包含 TMAH的湿法刻蚀液去除伪栅极堆叠结 构。
16. 如权利要求 1 1的半导体器件的制造方法， 其中， 外延生长沟道 层的步骤包括：在沟道区沟槽中采用 UH VC VD、 MBE、 RPCVD、 MOCVD 的方法依次沉积緩冲层、 主沟道层以及盖层， 其中， 主沟道层的载流 子迁移率高于衬底的载流子迁移率， 緩沖层的晶格常数介于主沟道层 和衬底之间， 盖层与衬底材质相同。
17. 如权利要求 16的半导体器件的制造方法， 其中， 衬底和盖层包 括 Si , 主沟道层包括 Ge , 緩冲层包括 SixGe1 -x ( 0<χ<1 ) 。
18. 如权利要求 1 1的半导体器件的制造方法， 其中， 形成栅极堆叠 结构的步骤包括： 依次在栅极沟槽中沉积栅极衬垫层、 栅极绝缘层以 及栅极导电层， '并 CMP平坦化， 其中， 栅极衬垫层包括氧化硅， 厚度 为】 nm, 栅极绝缘层包括氧化硅、 氮氧化硅、 高 k材料， 厚度为 l ~3nm, 栅极导电层包括掺杂多晶硅、 金属、 金属合金、 金属氮化物及其组合。
19. 如权利要求 11的半导体器件的制造方法， 其中， 形成栅极堆叠 结构之后， 还包括： 形成源漏接触孔； 在源漏接触孔中 源漏区上形 成金属硅化物； 在源漏接触孔中形成与金属硅化物接触的源漏接触塞， 源漏接触塞包括阻挡层和源漏接触层。
20. 如权利要求 19的半导体器件的制造方法， 其中， 金属硅化物包 括 PtSi、 CoS" NiS" PtCoSi 、 PtNiSi 、 CoNiSi 、 PtCoNiSi; 阻挡层 包括 TiN、 TaN, 厚度为 l ~7nm; 源漏接触层包括金属、 金属合金、 金 属氮化物及其组合， 其中金属选自 Al、 W、 Ta、 Ti; 硬掩模层包括氮化 硅， 厚度为 10~50nm。
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