CN103367227B - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括步骤：在衬底中形成第一浅沟槽隔离；在第一浅沟槽隔离包围的有源区内形成半导体器件结构；去除第一浅沟槽隔离，在衬底中留下浅沟槽；在浅沟槽中填充绝缘材料，形成第二浅沟槽隔离。依照本发明的半导体器件制造方法，形成高应力浅沟槽隔离之后，通过刻蚀去除然而再回填高应力浅沟槽隔离，使得高应力由栅极记忆而增强了沟道区应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种通过移除之后再回填高应力材料而增强应力的浅沟槽制造方法。
背景技术
从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain ChannelEngineering)起到了越来越重要的作用。通过工艺方法在沟道区引入应力，能有效提高载流子迁移率，增大器件的驱动能力。
如下表1所示，研究表明，在(001)晶片上具有<110>晶向的沟道区的NMOS和PMOS的压电电阻系数具有较大差别，其中压电电阻系数的单位为10-12cm2/dyn。
可见，在沟道宽度方向上，也即横轴方向上，当沟道方向为在(001)晶片上的<110>方向时，张应力均能提高NMOS、PMOS的性能。在沟道长度方向，也即纵轴方向上，当沟道方向为在(001)晶片上的<110>方向时，优选在NMOS与PMOS之间采用不同的应力类型，例如压应力。因此，理论上可以通过在(001)晶片衬底上分别形成不同晶向的有源区(阱区)来分别制造NMOS和PMOS，使得各个MOSFET分别具有张应力或者压应力，从而有效提高载流子迁移率。但是，这种方法需要额外的复杂工艺步骤，例如分别在衬底上外延不同晶向的有源区、阱区，这延长了工艺时间、提高了制造成本。
另一种理论上可行的方案是利用不同材料、特别是不同晶体结构的材料之间接触界面具有的应力来向沟道区施加应力，例如衬底Si与源漏区SiGe、SiC之间的晶格不匹配，分别造成压应力和张应力，而适用于PMOS、NMOS。类似地，这种技术也需要额外的刻蚀衬底沟槽然后外延生长，同样成本高昂。
此外，应变沟道在栅极沉积之前形成，这种应力可以在移除沟槽隔离(STI)应力层之后保留在沟道区内，也即栅极可以用于记忆(存储)应力。因此，可以寄希望于合理地设计、制造STI以向沟道区施加应力。
综上所述，现有的在沟道区引入应力的方法工艺复杂、成本高昂。
发明内容
由上所述，本发明的目的在于提供一种能简易、低成本而高效地向沟道区引入应力的方法。
为此，本发明提供了一种半导体器件制造方法，包括步骤：在衬底中形成第一浅沟槽隔离；在第一浅沟槽隔离包围的有源区内形成半导体器件结构；去除第一浅沟槽隔离，在衬底中留下浅沟槽；在浅沟槽中填充绝缘材料，形成第二浅沟槽隔离。
其中，去除第一浅沟槽隔离的步骤进一步包括：在衬底、第一浅沟槽隔离以及半导体器件结构上沉积层间介质层；刻蚀层间介质层形成开口，暴露第一浅沟槽隔离；刻蚀第一浅沟槽隔离，直至暴露衬底，形成浅沟槽。其中，开口宽度比第一浅沟槽隔离的宽度大。
其中，第一浅沟槽隔离和/或第二浅沟槽隔离的材质包括高应力的氧化硅、氮化硅、类金刚石无定形碳、金属氧化物。
其中，第一浅沟槽隔离和/或第二浅沟槽隔离具有的应力大小大于1GPa。
其中，第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的第二应力类型相同。
其中，第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的第二应力类型不同，并且第二应力的大小大于第一应力的大小。
依照本发明的半导体器件制造方法，形成高应力浅沟槽隔离之后，通过刻蚀去除然而再回填高应力浅沟槽隔离，使得高应力由栅极记忆而增强了沟道区应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5为依照本发明的半导体器件制造方法各步骤的剖面示意图；以及
图6为依照本发明的半导体器件制造方法的流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了简易、低成本而高效地向沟道区引入应力的方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
以下将参照图6的流程图并结合图1至图5的剖面示意图来详细说明依照本发明的器件的制造方法各步骤。
参照图1，在衬底1中形成第一浅沟槽隔离2，在第一浅沟槽隔离2包围的有源区内形成半导体器件结构。
提供衬底1。衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、绝缘体上硅(SOI)、单晶体锗(Ge)、绝缘体上锗(GeOI)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。优选地，为了与CMOS工艺兼容而应用于数字逻辑集成电路，衬底1为体硅(例如为Si晶片)或SOI。
在衬底1上沉积硬掩膜层(未示出)，并光刻/刻蚀形成具有开口的硬掩膜层图形，开口暴露部分的衬底1。硬掩膜层可以是单层也可以是多层，优选地，硬掩膜层至少包括氧化物(例如氧化硅)的第一硬掩膜层，以及氮化物(例如氮化硅)或氮氧化物(例如氮氧化硅)的第二硬掩膜层，这种硬掩膜叠层能够良好控制刻蚀图形的精度、并且良好保护所覆盖的将要被刻蚀的衬底表面。旋涂光刻胶(未示出)并曝光显影形成光刻胶图形，以光刻胶图形为掩膜采用等离子刻蚀等干法刻蚀，各向异性地在硬掩膜层中刻蚀形成了硬掩膜层开口，直至暴露衬底1。此时由于硬掩膜的叠层结构，衬底1的表面并未被过刻蚀，未增大表面缺陷密度。
以硬掩膜层图形为掩膜，刻蚀开口中暴露的部分衬底1，直至衬底1表面以下的一定深度H。优选地，采用干法刻蚀各向异性地刻蚀衬底1。当衬底1为Si时，也可以采用TMAH这种各向异性较好的湿法腐蚀液来刻蚀。
优选地，采用LPCVD、PECVD、HDPCVD、ALD等常规沉积方法在浅沟槽中沉积衬垫层(未示出)，用于消除衬底浅沟槽表面的缺陷、以及限制未来STI的体膨胀。衬垫层的材质优选与衬底1以及未来的STI绝缘材料均不同的材料，例如当衬底1为Si、未来的STI为氧化硅时，衬垫层为氮化物(氮化硅)或氮氧化物(氮氧化硅)。优选地，衬垫层包括层叠结构，至少包括氧化物的第一衬垫层以及氮化物的第二衬垫层。衬垫层的总厚度例如为5～10nm。
在浅沟槽中填充高应力材料并退火，形成第一浅沟槽隔离2。采用LPCVD、PECVD、HDPCVD、ALD等常规沉积方法在浅沟槽中沉积高应力材料。第一浅沟槽隔离2的高应力材料包括高应力的氧化硅、氮化硅、类金刚石无定形碳(DLC)、金属氧化物，金属氧化物例如包括：a)高k材料，包括但不限于HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量x可合理调整，例如可为1～6且不限于整数)，或是包括选自ZrO2、La2O3、LaAlO3、TiO2、Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层；b)难熔金属氧化物，包括但不限于NiOx、WOx、铁基氧化物及其组合，铁基氧化物例如LnFeO3、LnAMnFeO6，其中Ln为Y、Pr、Nd、Sm、Gd、Tb、Dy、Ho等，A为Ca、Sr等；c)非晶态氧化物半导体，例如掺In的ZnO基半导体或其它二元或多元非晶态氧化物半导体，掺In的ZnO基半导体优选地包括InGaZnO、InZnO、HfInZnO、TaInZnO、ZrInZnO、YInZnO、AlInZnO、SnInZnO，其它二元或多元非晶态氧化物半导体优选地包括In2O3、ZTO、ITO、ZnO、SnOx；以及上述a、b、c材料的组合。其中，各个下标x依照材料的应力需要而合理配置、调整，例如对于b、c组中的材料而言，x为1～3且不限于整数。退火温度例如大于900℃，退火时间例如30s～10min，使得填充材料内的各个元素重新排列，形成应力。通过调整沉积工艺参数以及退火工艺参数，使得第一浅沟槽隔离2具有张应力或者压应力，应力的大小(绝对值，以下所有涉及应力大小均指代其绝对值)大于1GPa、并且优选地介于2～4GPa。随后采用CMP平坦化第一浅沟槽隔离2直至暴露硬掩膜层(例如上层的第二硬掩膜层)。
去除硬掩膜层，在第一STI2包围的有源区内形成半导体器件结构。例如湿法腐蚀或干法刻蚀移除硬掩膜层，在第一STI2包围的衬底1有源区表面上沉积并刻蚀形成包括垫氧化层(例如氧化硅，未示出)、栅极绝缘层3(例如高k材料)、栅极导电层4(例如掺杂多晶硅、金属、金属合金、金属氮化物)的栅极堆叠，以栅极堆叠为掩膜进行源漏第一次离子注入形成轻掺杂的源漏扩展区5A，在栅极堆叠两侧的衬底1上形成氮化硅材质的栅极侧墙6，以栅极侧墙6为掩膜进行源漏第二次离子注入形成重掺杂的源漏区5B，源漏区5A/5B之间的衬底1部分构成沟道区5C。此时，STI形成过程中具有的本征应力已经施加至器件结构中，并且例如被栅极堆叠所记忆。
至此，已经采用标准CMOS工艺流程完成了衬底1中第一STI2以及STI 2包围的有源区内半导体器件结构的制作。值得注意的是，虽然本发明实施例列举了具体为单个MOSFET的半导体器件，但是STI2包围的有源区内也可以制作多个MOSFET、或者多个其他器件，例如存储器单元阵列、光电元件、BiCMOS等等。
参照图2，在整个晶片上形成层间介质层(ILD)7。通过LPCVD、PECVD、HDPCVD、ALD等常规沉积方法在衬底1、STI2以及例如MOSFET的半导体器件结构上沉积ILD7，并CMP平坦化直至露出半导体器件结构的顶部(例如栅极导电层4)。ILD7的材质例如为氧化硅、旋涂玻璃(SOG)、BSG、BPSG等低k材料(k小于3.9、或者小于2.8)。
参照图3，刻蚀ILD7形成开口7A，暴露第一STI2。旋涂光刻胶(未示出)并曝光显影形成光刻胶图形，以光刻胶图形为掩膜，刻蚀I LD7直至衬底1上表面，暴露出第一STI2的顶部。例如对于主要化学构成为氧化硅的ILD7(STI2的成分可能不限于氧化硅，而是还包括了其他材料，因此具有与ILD7的较高刻蚀比)，采用氢氟酸基(稀释的氢氟酸DHF，或者HF与NH4F的混合液-缓释刻蚀液BOE)湿法腐蚀液刻蚀，通过选择溶液浓度与温度控制刻蚀速度，并结合刻蚀时间来选择制定刻蚀终点。或者采用等离子干法刻蚀，例如采用氟基气体(碳氟基气体、NF3、SF6)以及可选地氧气、含氯气体、含溴气体等等，选择刻蚀时间来自动终止刻蚀。如图3所示，开口7A的宽度大于STI 2的宽度，这是为了有利于稍后刻蚀STI2的完全性，避免因为局部ILD7重叠在STI2上方而残留了未完全刻蚀的STI2。
参照图4，刻蚀去除第一STI2，直至暴露衬底1，在衬底1中形成浅沟槽1A。类似地，可以针对STI2的材质选择合适的刻蚀方法。例如当STI2为氮化硅时，采用热磷酸腐蚀，当STI2为氮氧化硅时采用氢氟酸+氧化剂(例如双氧水、硫酸)腐蚀，为DLC、金属氧化物时采用氧化剂腐蚀，控制腐蚀液浓度、温度并选择刻蚀时间来终止刻蚀。也可以采用等离子体干法刻蚀。刻蚀完成之后，由于栅极堆叠(例如栅极导电层)具有记忆应力的作用，高应力的STI 2去除之后，沟道区5C中仍然具有应力。
参照图5，在浅沟槽1A中再次填充高应力材料并退火，形成第二浅沟槽隔离8。与STI2相同或者类似，STI8的材质可以与STI2相同或者不同，只要STI8选择自上述高应力的材料，通过控制沉积工艺参数使得STI8具有大于1GPa、并优选介于2～4GPa之间的高应力。由于沟道区5C已经记忆了STI2所施加的第一应力，重新回填形成STI8具有的第二应力强化了沟道区5C受到的总应力，因此增强了器件的性能。优选地，选择性刻蚀STI2，在延沟道方向与垂直沟道方向产生不同类型应力，从而提升不同类型MOSFET性能。具体地，STI8具有的第二应力与STI 2具有的第一应力类型相同，并且应力大小更大，例如当STI 2的第一应力为1～2GPa的压应力时，STI8的第二应力为2～4GPa的压应力，反之亦然，如此以额外增强沟道区应力。可选地，STI8的第二应力可以与STI2的第一应力类型不同但是绝对值更大，例如STI2的第一应力为1～2GPa的压应力时，STI8的第二应力为2～4GPa的张应力，反之亦然。这是为了在CMOS中通过先形成NMOS或PMOS的沟道区应力，然后再选择性地(例如仅去除某些MOS管区域周围的STI2并回填STI8，而不是全部去除所有STI2)在PMOS或者NMOS中改变应力类型，从而简易、方便地调整不同器件所需的应力类型以及大小。优选地，STI8形成之后CMP平坦化直至暴露ILD7。
之后，可选地，刻蚀ILD7形成暴露源漏区5B的源漏接触孔，在源漏接触孔进行硅化物自对准工艺形成金属硅化物(未示出)以降低源漏电阻，填充金属形成接触塞(未示出)，从而完成最终器件的制造。
依照本发明的半导体器件制造方法，形成高应力浅沟槽隔离之后，通过刻蚀去除然而再回填高应力浅沟槽隔离，使得高应力由栅极记忆而增强了沟道区应力，从而提高了未来沟道区的载流子迁移率，提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (6)
1.一种半导体器件制造方法，包括步骤：
在衬底中形成第一浅沟槽隔离；
在第一浅沟槽隔离包围的有源区内形成半导体器件结构；
去除第一浅沟槽隔离，在衬底中留下浅沟槽；
在浅沟槽中填充绝缘材料，形成第二浅沟槽隔离；
其中，去除第一浅沟槽隔离的步骤进一步包括：
在衬底、第一浅沟槽隔离以及半导体器件结构上沉积层间介质层；
刻蚀层间介质层形成开口，暴露第一浅沟槽隔离；
刻蚀第一浅沟槽隔离，直至暴露衬底，形成浅沟槽。
2.如权利要求1的半导体器件制造方法，其中，开口宽度比第一浅沟槽隔离的宽度大。
3.如权利要求1的半导体器件制造方法，其中，第一浅沟槽隔离和/或第二浅沟槽隔离的材质包括高应力的氧化硅、氮化硅、类金刚石无定形碳、金属氧化物，其中所述高应力是指最终能够获得大于1GPa的应力。
4.如权利要求1的半导体器件制造方法，其中，第一浅沟槽隔离和/或第二浅沟槽隔离具有的应力大小大于1GPa。
5.如权利要求1的半导体器件制造方法，其中，第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的第二应力类型相同。
6.如权利要求1的半导体器件制造方法，其中，第一浅沟槽隔离具有的第一应力与第二浅沟槽隔离具有的第二应力类型不同，并且第二应力的大小大于第一应力的大小。
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