CN107342324A - 半导体器件 - Google Patents

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朴起宽
李泰宗
卓容奭
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Abstract

本发明涉及一种半导体器件包括：在衬底上的有源鳍、在有源鳍上的栅结构、直接在栅结构的侧壁上的栅间隔物结构、以及在有源鳍的与栅间隔物结构相邻的部分上的源极/漏极层。栅间隔物结构包括顺序堆叠的硅碳氮氧化物(SiOCN)图案和二氧化硅(SiO2)图案。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件。例如，至少一些示例实施方式涉及在栅结构的侧壁上包括间隔物的半导体器件。
背景技术
鳍型FET在栅结构的侧壁上可以具有间隔物，并且该间隔物可以包括氮化物，例如硅氮化物。硅氮化物可以具有高介电常数和低带隙能量，并且因此可以易于泄漏电流。
发明内容
示例实施方式提供具有优良特性的半导体器件。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括：在衬底上的有源鳍；在有源鳍上的栅结构；直接在栅结构的侧壁上的栅间隔物结构，该栅间隔物结构包括顺序堆叠的硅碳氮氧化物(SiOCN)图案和二氧化硅(SiO2)图案；以及源极/漏极层，其在有源鳍的与栅间隔物结构相邻的部分上。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括：在衬底上的有源鳍；在有源鳍上的栅结构；栅间隔物结构，其在有源鳍上使得栅间隔物结构覆盖栅结构的侧壁；以及源极/漏极层，其在有源鳍的与栅间隔物结构相邻的部分上。栅间隔物结构可以包括：在有源鳍上的防扩散图案；在防扩散图案上的硅碳氮氧化物图案，硅碳氮氧化物图案包括沿一方向截取的具有L状形状的剖面；在硅碳氮氧化物图案上的防释气图案(outgassing prevention pattern)，防释气图案包括沿所述方向截取的具有L状形状的剖面；以及在防释气图案上的补偿图案(offset pattern)。
根据示例实施方式，提供一种半导体器件。该半导体器件可以包括：衬底；从衬底的上表面突出的有源区域；以及在栅极的侧壁上的栅间隔物，栅间隔物为包括具有二氧化硅的补偿图案的多层结构。
在根据示例实施方式的半导体器件中，栅间隔物结构可以包括补偿图案，补偿图案具有比硅氮化物或硅碳氮氧化物的介电常数更低的介电常数，并且具有比硅氮化物或硅碳氮氧化物的带隙更高的带隙。因此，可以减少通过栅间隔物结构的泄漏电流，并且可以减小栅结构之间的寄生电容。因此，半导体器件可以具有优良的电特性。
附图说明
由以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1至77示出了如此处描述的非限定、示例实施方式。
图1至36是示出制造根据示例实施方式的半导体器件的方法的阶段的俯视图和剖面图；
图37是示出根据示例实施方式的半导体器件的剖面图；
图38至75是示出制造根据示例实施方式的半导体器件的方法的阶段的俯视图和剖面图；以及
图76和77是示出根据示例实施方式的半导体器件的剖面图。
具体实施方式
图1至36是示出制造根据示例实施方式的半导体器件的方法的阶段的俯视图和剖面图。具体地，图1、3、6、9、13、17、22、25、27、30和33是俯视图，并且图2、4-5、7-8、10-12、14-16、18-21、23-24、26、28-29、31-32和34-36是剖面图。
图2、7、10、14、16、18、20、23、31和34分别是沿相应俯视图的线A-A'截取的剖面图，图4、28和35分别是沿相应俯视图的线B-B'截取的剖面图，并且图5、8、11、12、15、19、21、24、26、29、32和36分别是沿相应俯视图的线C-C'截取的剖面图。
参考图1和2，衬底100的上部可以被部分地蚀刻以形成第一凹陷110，并且隔离图案120可以形成以填充第一凹陷110的下部。
衬底100可以包括半导体材料，例如硅、锗、硅-锗等，或者III-V半导体化合物，例如GaP、GaAs、GaSb等。在一些实施方式中，衬底100可以为绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
由于第一凹陷110形成在衬底100上，有源区域105可以限定在衬底100上。有源区域105可以从衬底100的上表面突出，并且因此也可以被称为有源鳍。衬底100的在其上有源鳍105不被形成的区域可以被称为场区域。
在示例实施方式中，有源鳍105可以在基本上平行于衬底100的上表面的第一方向上延伸，并且多个有源鳍105可以在可基本上平行于衬底100的上表面且交叉第一方向的第二方向上形成。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉，并且因此可以基本上彼此垂直。
在示例实施方式中，通过在衬底100上形成隔离层以充分填充第一凹陷110，平坦化隔离层直到衬底100的上表面可以被暴露，以及去除隔离层的上部以暴露第一凹陷110的上部，隔离图案120可以被形成。隔离层可以由例如硅氧化物的氧化物形成。
由于隔离图案120形成在衬底100上，有源鳍105可以分成下有源图案105b和上有源图案105a，下有源图案105b的侧壁可以由隔离图案120覆盖，上有源图案105a不被隔离图案120覆盖而是从其突出。在示例实施方式中，上有源图案105a在第二方向上可以具有可比下有源图案105b的宽度略微小的宽度。
在示例实施方式中，隔离图案120可以形成为具有多层结构。具体地，隔离图案120可以包括顺序堆叠在第一凹陷110的内壁上的第一衬垫和第二衬垫(未示出)，以及填充第二衬垫上的第一凹陷110的剩余部分的填充绝缘层(未示出)。例如，第一衬垫可以由例如硅氧化物的氧化物形成，第二衬垫可以由例如硅氮化物的氮化物或多晶硅形成，并且填充绝缘层可以由例如硅氧化物的氧化物形成。
参考图3至5，虚设栅结构可以形成在衬底100上。
具体地，通过在衬底100和隔离图案120上顺序形成虚设栅绝缘层、虚设栅电极层和虚设栅掩模层，图案化虚设栅掩模层以形成虚设栅掩模150，以及使用虚设栅掩模150作为蚀刻掩模顺序蚀刻虚设栅电极层和虚设栅绝缘层，虚设栅结构可以被形成。
因此，虚设栅结构可以包括顺序堆叠在衬底100上的虚设栅绝缘图案130、虚设栅电极140和虚设栅掩模150。
虚设栅绝缘层可以由例如硅氧化物的氧化物形成，虚设栅电极层可以由例如多晶硅形成，并且虚设栅掩模层可以由例如硅氮化物的氮化物形成。
虚设栅绝缘层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。或者，虚设栅绝缘层可以通过在衬底100的上部上的热氧化工艺被形成，并且在这种情况下，虚设栅绝缘层可以仅形成在上有源图案105a上。虚设栅电极层和虚设栅掩模层可以通过CVD工艺、ALD工艺等形成。
在示例实施方式中，虚设栅结构可以被形成为在第二方向上延伸，并且多个虚设栅结构可以在第一方向上形成。
参考图6至8，间隔物层结构210可以形成在衬底100的有源鳍105和隔离图案120上以覆盖虚设栅结构。
在示例实施方式中，间隔物层结构210可以包括顺序堆叠的防扩散层160、间隔物层180和补偿层200。
防扩散层160可以减少或防止间隔物层180的成分扩散到有源鳍105中。例如，当间隔物层180包括碳时，间隔物层180中的碳可以通过防扩散层160防止扩散到有源鳍105中，并且因此有源鳍105可以不被碳化。防扩散层160可以由例如硅氮化物形成。
间隔物层180可以不被随后执行的湿蚀刻工艺去除而是保留，并且可以包括具有比硅氮化物(SiNx)的介电常数更小的介电常数的材料。在示例实施方式中，间隔物层180可以由硅碳氮氧化物(SiOCN)形成。
补偿层200可以补偿栅间隔物结构212的厚度，栅间隔物结构212可以随后通过各向异性蚀刻间隔物层结构210而形成，从而栅间隔物结构212可以具有所需厚度。补偿层200可以由具有比硅氮化物或硅碳氮氧化物的介电常数小的介电常数且比硅氮化物或硅碳氮氧化物的带隙大的带隙的材料形成，例如二氧化硅(SiO2)。
参考图9至11，间隔物层结构210可以被各向异性地蚀刻以在虚设栅结构的在第一方向上彼此相反的侧壁的每个上形成栅间隔物结构212。鳍间隔物结构214可以形成在上有源图案105a的在第二方向上彼此相反的侧壁的每个上。
栅间隔物结构212可以包括顺序堆叠的第一防扩散图案162、第一间隔物182和第一补偿图案202。在示例实施方式中，第一防扩散图案162和第一间隔物182的每个可以包括沿第一方向截取的具有L状形状的剖面，并且第一补偿图案202可以包括沿第一方向截取的具有条形的剖面。
鳍间隔物结构214可以包括顺序堆叠的第二防扩散图案164、第二间隔物184和第二补偿图案204。
参考图12，等离子体处理工艺可以在衬底100上被执行。
在示例实施方式中，等离子体处理工艺可以使用氧等离子体执行，并且因此衬底100上包括硅氧化物的第一补偿图案202和第二补偿图案204可以为致密的。因此，第一补偿图案202和第二补偿图案204的密度可以高于未处理的补偿图案。
参考图13至15，有源鳍105的与栅间隔物结构212相邻的上部可以被蚀刻以形成第二凹陷230。
具体地，有源鳍105的上部可以通过使用虚设栅结构和在其侧壁上的栅间隔物结构212作为蚀刻掩模的干蚀刻工艺被去除以形成第二凹陷230。
在形成第二凹陷230时，用作蚀刻掩模的栅间隔物结构212的最外部分处的第一补偿图案202可以几乎不被蚀刻。也就是，第一补偿图案202可以包括可通过干蚀刻工艺被容易地蚀刻的硅氧化物。然而，第一补偿图案202已经通过上述等离子体处理工艺而致密。因此，第一补偿图案202的密度可以高于未处理的补偿图案，使得第一补偿图案202可以不在干蚀刻工艺中被容易地去除。
在形成第二凹陷230时，与有源鳍105相邻的鳍间隔物结构214可以被大部分去除，并且仅鳍间隔物结构214的下部可以保留。在示例实施方式中，剩余的鳍间隔物结构214的顶表面的高度可以等于或低于在第二凹陷230下方的有源鳍105的高度。
图13至15示出了仅上有源图案105a的一部分被蚀刻以形成第二凹陷230，使得第二凹陷230的底部高于下有源图案105b的顶表面，然而，本发明构思的示例实施方式可以不限于此。
例如，参考图16，在形成第二凹陷230时，上有源图案105a可以被去除使得第二凹陷230的底部可以基本上与下有源图案105b的顶表面共平面。在这种情况下，鳍间隔物结构214可以完全被去除。
或者，在形成第二凹陷230时，不仅上有源图案105a而且下有源图案105b的一部分可以被蚀刻，并且因此第二凹陷230的底部可以低于下有源图案105b的在其上第二凹陷230不被形成的顶表面。
在示例实施方式中，用于形成第二凹陷230的蚀刻工艺以及用于形成栅间隔物结构212和鳍间隔物结构214的蚀刻工艺可以原位执行。
参考图17至19，源极/漏极层240可以形成在第二凹陷230中。
在示例实施方式中，源极/漏极层240可以使用有源鳍105的由第二凹陷230暴露的上表面作为籽晶通过选择性外延生长(SEG)工艺被形成。
在示例实施方式中，SEG工艺可以通过提供硅源气体、锗源气体、蚀刻气体和载体气体而形成。使用用作硅源气体的例如硅烷(SiH4)气体、乙硅烷(Si2H6)气体、二氯甲硅烷(DCS)(SiH2Cl2)气体等，用作锗源气体的例如锗烷(GeH4)气体，用作蚀刻气体的例如氯化氢(HCl)气体，以及用作载体气体的例如氢气(H2)气体，SEG工艺可以被执行。因此，单晶硅-锗层可以形成为用作源极/漏极层240。另外，例如二硼烷(B2H6)气体的p型杂质源气体也可以用于形成用作源极/漏极层240的掺杂有p型杂质的单晶硅-锗层。因此，源极/漏极层240可以用作正沟道金属氧化物半导体(PMOS)晶体管的源极/漏极区域。
源极/漏极层240可以不仅在垂直方向上而且在水平方向上生长以填充第二凹陷230，并且可以接触栅间隔物结构212的侧壁。例如，当衬底100为(100)硅衬底且有源鳍105具有<110>结晶方向时，源极/漏极层240沿<110>结晶方向可以具有最低生长速率，并且因此源极/漏极层240可以具有{111}晶面。
在示例实施方式中，源极/漏极层240可以具有沿第二方向截取的剖面,并且源极/漏极层240的所述剖面可以具有类似五边形的形状。在该形状中，除接触有源鳍105的上表面的一边之外的四个边的每个相对于衬底100的上表面或隔离图案120的上表面可以具有约54.7度的角度。
在示例实施方式中，当设置在第二方向上的有源鳍105彼此靠近时，生长在相应有源鳍105上的源极/漏极层240可以彼此合并。图17至19示出了生长在相邻的两个有源鳍105上的两个源极/漏极层240彼此合并，然而，本发明构思的示例实施方式可以不限于此。因此，多于两个的源极/漏极层240可以彼此合并。
至此，已经示出了用作PMOS晶体管的源极/漏极区域的源极/漏极层240，然而，本发明构思的示例实施方式可以不限于此，源极/漏极层240也可以用作负沟道金属氧化物半导体(NMOS)晶体管的源极/漏极区域。
具体地，SEG工艺可以使用硅源气体、碳源气体、蚀刻气体和载体气体形成，并且因此单晶硅碳化物层可以形成为源极/漏极层240。在SEG工艺中，例如硅烷(SiH4)气体、乙硅烷(Si2H6)气体、二氯甲硅烷(SiH2Cl2)气体等可以用作硅源气体，例如一甲基硅烷(SiH3CH3)气体可以用作碳源气体，例如氯化氢(HCl)气体可以用作蚀刻气体，以及例如氢气(H2)气体可以用作载体气体。另外，例如磷化氢(PH3)气体的n型杂质源气体也可以用于形成掺杂有n型杂质的单晶硅碳化物层。
或者，SEG工艺可以使用硅源气体、蚀刻气体和载体气体执行，并且因此单晶硅层可以形成为源极/漏极层240。在SEG工艺中，例如磷化氢(PH3)气体的n型杂质源气体也可以用于形成掺杂有n型杂质的单晶硅层。
参考图20和21，蚀刻停止层170可以形成在虚设栅结构、栅间隔物结构212、鳍间隔物结构214、源极/漏极层240和隔离图案120上。
在示例实施方式中，蚀刻停止层170可以由例如硅氮化物的氮化物形成。蚀刻停止层170可以防止源极/漏极层240在用于形成接触孔340的后续工艺(参考图30至32)中被蚀刻。
参考图22至24，绝缘层250可以形成在蚀刻停止层170上至足够的高度，并且绝缘层250和蚀刻停止层170可以被平坦化直到虚设栅结构的虚设栅电极140的上表面可以被暴露。
在平坦化工艺中，虚设栅掩模150可以被去除，并且蚀刻停止层170在虚设栅掩模150的上表面上的部分可以被去除以形成蚀刻停止图案175。因此，蚀刻停止图案175可以形成在栅间隔物结构212的上侧壁、鳍间隔物结构214的侧壁和源极/漏极层240的上表面上。也就是，蚀刻停止图案175可以包括沿第一方向截取的具有L状形状的剖面。
在合并的源极/漏极层240与隔离图案120之间的空间可以不填充有绝缘层250，并且因此可以形成空气间隙255。
绝缘层250可以由硅氧化物或东燃硅氮烷(Tonen Silazane)(TOSZ)形成。平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺执行。
参考图25和26，暴露的虚设栅电极140及在其下方的虚设栅绝缘图案130可以被去除以形成暴露栅间隔物结构212的内侧壁和有源鳍105的上表面的开口260。
在示例实施方式中，虚设栅电极140和虚设栅绝缘图案130可以通过干蚀刻工艺或湿蚀刻工艺被去除。
湿蚀刻工艺可以使用例如氢氟酸(HF)执行，并且第一防扩散图案162可以被部分地去除以暴露第一间隔物182。然而，第一间隔物182可以不通过湿蚀刻工艺被容易地去除，并且因此可以保留。因此，栅间隔物结构212的剩余部分可以不被损坏。
第一防扩散图案162的在第一间隔物182的侧壁上的部分可以大部分被去除，然而，第一防扩散图案162的在有源鳍105的上表面上的部分可以不完全被去除，而是至少部分地保留。因此，与第一防扩散图案162相邻的源极/漏极层240可以不被开口260暴露。
图26示出了第一防扩散图案162被部分地去除，使得剩余的第一防扩散图案162的侧壁可以与第一间隔物182的侧壁的延伸平面对齐，并且因此第一防扩散图案162的上表面可以具有基本上等于第一间隔物182的底部的面积。
然而，本发明构思的示例实施方式可以不限于此，并且第一防扩散图案162的上表面可以具有小于第一间隔物182的底部的面积。
参考图27至29，栅结构310可以形成为填充开口260。
具体地，在有源鳍105的由开口260暴露的上表面上执行热氧化工艺以形成界面图案270之后，栅绝缘层和功函数控制层可以顺序形成在界面图案270、隔离图案120、栅间隔物结构212和绝缘层250上，并且栅电极层可以形成在功函数控制层上以充分地填充开口260的剩余部分。
栅绝缘层可以通过CVD工艺或ALD工艺由具有高介电常数的金属氧化物形成，例如铪氧化物、钽氧化物、锆氧化物等。功函数控制层可以由金属氮化物或金属合金形成，例如钛氮化物、钛铝合金、钛铝氮化物、钽氮化物、钽铝氮化物等，并且栅电极层可以由具有低电阻的材料形成，例如，诸如铝、铜、钽等的金属，或者其金属氮化物。功函数控制层和栅电极层可以通过ALD工艺、物理气相沉积(PVD)工艺等形成。在一示例实施方式中，还可以执行热处理工艺，例如快速热退火(RTA)工艺、尖峰快速热退火(尖峰RTA)工艺、闪光快速热退火(闪光RTA)工艺或激光退火工艺。
界面图案270可以通过CVD工艺、ALD工艺等形成而替代热氧化工艺，类似于栅绝缘层或栅电极层。在这种情况下，界面图案270可以不仅形成在有源鳍105的上表面上，而且形成在隔离图案120的上表面和栅间隔物结构212的内侧壁上。
栅电极层、功函数控制层和栅绝缘层可以被平坦化直到绝缘层250的上表面可以被暴露，以形成顺序堆叠在栅间隔物结构212的内侧壁、界面图案270和隔离图案120上的栅绝缘图案280和功函数控制图案290，以及填充功函数控制图案290上的开口260的剩余部分的栅电极300。
因此，栅电极300的下表面和侧壁可以由功函数控制图案290覆盖。在示例实施方式中，平坦化工艺可以通过CMP工艺和/或回蚀刻工艺执行。
顺序堆叠的界面图案270、栅绝缘图案280、功函数控制图案290和栅电极300可以形成栅结构310，并且栅结构310与源极/漏极层240一起根据源极/漏极层240的导电类型可以形成PMOS晶体管或NMOS晶体管。
参考图30至32，盖层320和绝缘夹层330可以顺序形成在绝缘层250、栅结构310和栅间隔物结构212上，并且接触孔340可以形成为穿过绝缘层250、盖层320和绝缘夹层330以暴露源极/漏极层240的上表面。
盖层320可以由例如硅氮化物、硅氮氧化物、硅碳氮化物、硅碳氮氧化物等的氮化物形成，并且绝缘夹层330可以由例如原硅酸四乙酯(TEOS)的硅氧化物形成。
在示例实施方式中，接触孔340可以形成为仅暴露源极/漏极层240的上表面在第一方向上的部分。因此，蚀刻停止图案175可以部分地保留在源极/漏极层240的上表面上。
然而，本发明构思的示例实施方式可以不限于此，并且接触孔340可以与栅间隔物结构212自对准。因此，接触孔340可以暴露源极/漏极层240的上表面在第一方向上的整个部分，并且在源极/漏极层240的上表面上的蚀刻停止图案175可以被大部分去除。
参考图33至36，在源极/漏极层240的暴露的上表面、接触孔340的侧壁和绝缘夹层330的上表面上形成第一金属层之后，热处理工艺可以在其上被执行以在源极/漏极层240上形成金属硅化物图案350。第一金属层的未反应部分可以被去除。
第一金属层可以由例如钛、钴、镍等的金属形成。
阻挡层可以形成在金属硅化物图案350、接触孔340的侧壁和绝缘夹层330的上表面上，第二金属层可以形成在阻挡层上以填充接触孔340，并且第二金属层和阻挡层可以被平坦化直到绝缘夹层330的上表面可以被暴露。
因此，接触插塞380可以形成在金属硅化物图案350上以填充接触孔340。
阻挡层可以由例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成，并且第二金属层可以由例如钨、铜等的金属形成。
接触插塞380可以包括金属图案370以及覆盖其下表面和侧壁的阻挡图案360。
布线(未示出)和通路(未示出)可以被进一步形成为电连接到接触插塞380以完成半导体器件。
如上所述，等离子体处理工艺可以被执行使得栅间隔物结构212中包括的第一补偿图案202在用于形成第二凹陷230的干蚀刻工艺中可以不被去除。
然而，本发明构思的示例实施方式可以不限于此，例如，补偿层200可以形成为具有厚的厚度从而在干蚀刻工艺之后保留。例如，间隔物层180、补偿层200和蚀刻停止层170可以分别形成为具有约4-8nm、4-8nm和2-4nm的厚度，并且最终半导体器件中的第一间隔物182、第一补偿图案202和蚀刻停止图案175可以分别具有约4-8nm、2-4nm和2-4nm的厚度。在一示例实施方式中，第一补偿图案202的厚度可以等于或大于蚀刻停止图案175的厚度。
在通过以上工艺制造的半导体器件中，在栅结构310的侧壁上的栅间隔物结构212可以包括顺序堆叠在有源鳍105上的第一防扩散图案162、第一间隔物182和第一补偿图案202。
在示例实施方式中，第一防扩散图案162可以具有接触栅结构310的下侧壁的薄板形状。也就是，第一防扩散图案162可以包括沿第一方向截取的具有条形的剖面。在示例实施方式中，第一间隔物182可以形成在第一防扩散图案162的上表面上且接触栅结构310的侧壁的大部分。第一间隔物182可以包括沿第一方向截取的具有L状形状的剖面。在示例实施方式中，第一补偿图案202可以形成在第一间隔物182上，并且可以包括沿第一方向截取的具有条形的剖面。
在示例实施方式中，栅间隔物结构212可以包括第一补偿图案202，第一补偿图案202包含具有比硅氮化物或硅碳氮氧化物的介电常数更小的介电常数并且具有比硅氮化物或硅碳氮氧化物的带隙更大的带隙的硅氧化物。因此，可以减少通过栅间隔物结构212的泄漏电流，并且可以减小相邻栅结构310之间的寄生电容。因此，包括栅间隔物结构212的半导体器件可以具有优良的电特性。
图37是示出根据示例实施方式的半导体器件的剖面图。除栅间隔物结构之外，该半导体器件可以与图33至36的半导体器件基本上相同或类似。因此，相同附图标记指代相同元件，并且此处省略关于其的详细描述。
参考图37，栅间隔物结构222还可以包括在第一间隔物182和第一补偿图案202之间的第一防释气图案192。
在示例实施方式中，第一防释气图案192可以包括硅氮化物，并且可以包括沿第一方向截取的具有L状形状的剖面。
当源极/漏极层240通过SEG工艺形成时，第一防释气图案192可以防止栅间隔物结构212的第一间隔物182中的碳从其释放，从而没有小平面(facet)可以被形成在源极/漏极层240中。
半导体器件的鳍间隔物结构还可以包括在第二间隔物184和第二补偿图案204之间的第二防释气图案(未示出)。
图38至75是示出制造根据示例实施方式的半导体器件的方法的阶段的俯视图和剖面图。具体地，图38、40、43、49、52、56、63、67和71是俯视图，并且图39、41-42、44-48、50-51、53-55、57-62、64-66、68-70和72-75是剖面图。
图39、44、50、53、57、60、64和72分别是沿相应俯视图的线D-D'截取的剖面图，图41、68和73分别是沿相应俯视图的线E-E'截取的剖面图，图42、45、47、51、54、58、61、65、69和74分别是沿相应俯视图的线F-F'截取的剖面图，并且图46、48、55、59、62、66、70和75是沿相应俯视图的线G-G'截取的剖面图。
该方法是参考图1至36示出的方法的互补金属氧化物半导体(CMOS)晶体管的应用。因此，该方法可以包括与参考图1至36示出的工艺基本上相同或类似的工艺，并且此处省略关于其的详细描述。
参考图38和39，与参考图1和2示出的工艺基本上相同或类似的工艺可以被执行。
因此，衬底400的上部可以被部分地蚀刻以形成第一凹陷412和第二凹陷414。
衬底400可以包括第一区域I和第二区域II。在示例实施方式中，第一区域I可以用作PMOS区域，并且第二区域II可以用作NMOS区域。
由于第一凹陷412和第二凹陷414形成在衬底400上，第一有源区域402和第二有源区域404可以分别限定在衬底400的第一区域I和第二区域II上。第一有源区域402和第二有源区域404也可以分别被称为第一有源鳍和第二有源鳍。衬底400的在其上没有有源鳍被形成的区域可以被称为场区域。
在示例实施方式中，第一有源区域402和第二有源区域404的每个可以在基本上平行于衬底400的上表面的第一方向上延伸，并且多个第一有源鳍402和多个第二有源鳍404可以在可基本上平行于衬底400的上表面且交叉第一方向的第二方向上形成。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉，并且因此可以基本上彼此垂直。
隔离图案420可以形成在衬底400上以填充第一凹陷412和第二凹陷414的下部。
第一有源鳍402可以包括第一下有源图案402b和第一上有源图案402a，第一下有源图案402b的侧壁可以由隔离图案420覆盖，第一上有源图案402a不被隔离图案420覆盖而是从其突出。第二有源鳍404可以包括第二下有源图案404b和第二上有源图案404a，第二下有源图案404b的侧壁可以由隔离图案420覆盖，第二上有源图案404a不被隔离图案420覆盖而是从其突出。
参考图40至42，与参考图3至5示出的工艺基本上相同或类似的工艺可以被执行以分别在衬底400的第一区域I和第二区域II上形成第一虚设栅结构和第二虚设栅结构。
第一虚设栅结构可以包括顺序堆叠在衬底400的第一区域I上的第一虚设栅绝缘图案432、第一虚设栅电极442和第一虚设栅掩模452，并且第二虚设栅结构可以包括顺序堆叠在衬底400的第二区域II上的第二虚设栅绝缘图案434、第二虚设栅电极444和第二虚设栅掩模454。
参考图43至46，与参考图6至8示出的工艺基本上相同或类似的工艺可以被执行以在第一有源鳍402和第二有源鳍404以及隔离图案420上形成间隔物层结构510以覆盖第一虚设栅结构和第二虚设栅结构。
在示例实施方式中，间隔物层结构510可以包括顺序堆叠的防扩散层460、间隔物层480和第一补偿层500。
防扩散层460可以由例如硅氮化物形成，间隔物层480可以由例如硅碳氮氧化物形成，并且第一补偿层500可以由例如二氧化硅形成。
第一光致抗蚀剂图案10可以形成为覆盖衬底400的第二区域II，并且与参考图9至11示出的工艺基本上相同或类似的工艺可以被执行以各向异性地蚀刻间隔物层结构510。
因此，第一栅间隔物结构512可以形成在衬底400的第一区域I上的第一虚设栅结构在第一方向上彼此相反的侧壁的每个上，并且第一鳍间隔物结构514可以形成在衬底400的第一区域I上的第一上有源图案402a的在第二方向上彼此相反的侧壁的每个上。
第一栅间隔物结构512可以包括顺序堆叠的第一防扩散图案462、第一间隔物482和第一补偿图案502，并且第一鳍间隔物结构514可以包括顺序堆叠的第二防扩散图案464、第二间隔物484和第二补偿图案504。
间隔物层结构510在衬底400的第二区域II上的部分可以保留。
参考图47和48，在去除第一光致抗蚀剂图案10之后，与参考图12示出的工艺基本上相同或类似的工艺可以被执行。
因此，等离子体处理工艺可以使用氧等离子体在衬底400上执行，使得包括硅氧化物的第一补偿图案502和第二补偿图案504可以是致密的。
参考图49至51，与参考图13至15示出的工艺基本上相同或类似的工艺可以被执行。
第一有源鳍402的与第一栅间隔物结构512相邻的上部可以被蚀刻以形成第三凹陷(未示出)。也就是，有源鳍402的上部可以使用第一虚设栅结构和在其侧壁上的第一栅间隔物结构512作为蚀刻掩模被去除以形成第三凹陷。在形成第三凹陷时，在栅间隔物结构512的最外部处的第一补偿图案502可以几乎不被蚀刻而是保留，因为第一补偿图案502已经由等离子体处理工艺而致密。
在形成第三凹陷时，与有源鳍402相邻的鳍间隔物结构514可以被大部分去除，并且仅鳍间隔物结构514的下部可以保留。在示例实施方式中，剩余的鳍间隔物结构514的顶表面的高度可以等于或低于在第三凹陷下方的有源鳍402的高度。
在衬底400的第二区域II中，即使用于形成第三凹陷的干蚀刻工艺被执行，在间隔物层结构510的最外部处的第一补偿层500已经通过等离子体处理工艺而致密，并且因此也可以不被去除而是保留。
第一源极/漏极层542可以使用第一有源鳍402的由第三凹陷暴露的上表面作为籽晶通过选择性外延生长(SEG)工艺而形成。
在示例实施方式中，SEG工艺可以通过提供硅源气体、锗源气体、蚀刻气体和载体气体而形成，并且因此掺杂有p型杂质的单晶硅-锗层可以形成为用作第一源极/漏极层542。第一源极/漏极层542可以用作PMOS晶体管的源极/漏极区域。
间隔物层结构510可以形成在衬底400的第二区域II上的第二有源鳍404上，并且因此没有源极/漏极层可以通过SEG工艺形成。
参考图52至54，与参考图17至19示出的工艺基本上相同或类似的工艺可以被执行。
首先，防生长层结构570可以形成在衬底400的第一区域I上的第一源极/漏极层542、隔离图案420、第一虚设栅结构、第一栅间隔物结构512和第一鳍间隔物结构514上，以及在衬底400的第二区域II上的间隔物层结构510上。
在示例实施方式中，防生长层结构570可以包括顺序堆叠的防生长层550和第二补偿层560。
防生长层550可以由例如硅氮化物形成，并且第二补偿层560可以由例如二氧化硅形成。
第二光致抗蚀剂图案20可以被形成为覆盖衬底400的第一区域I，并且与参考图13至15示出的工艺基本上相同或类似的工艺可以被执行以各向异性地蚀刻顺序堆叠在衬底400的第二区域II上的间隔物层结构510和防生长层结构570。
因此，第二栅间隔物结构516和第一防生长图案结构576可以顺序堆叠在衬底400的第二区域II上的第二虚设栅结构在第一方向上彼此相反的侧壁的每个上，并且第二鳍间隔物结构518和第二防生长图案结构578可以顺序堆叠在衬底400的第二区域II上的第二上有源图案404a在第二方向上彼此相反的侧壁的每个上。
第二栅间隔物结构516可以包括顺序堆叠的第三防扩散图案466、第三间隔物486和第三补偿图案506，并且第二鳍间隔物结构518可以包括顺序堆叠的第四防扩散图案468、第四间隔物488和第四补偿图案508。另外，第一防生长图案结构576可以包括顺序堆叠的第一防生长图案556和第五补偿图案566，并且第二防生长图案结构578可以包括顺序堆叠的第二防生长图案558和第六补偿图案568。
防生长层结构570在衬底400的第一区域I上的部分可以保留。
参考图56至59，与参考图49至51示出的工艺基本上相同或类似的工艺可以被执行。
首先，在去除第二光致抗蚀剂图案20之后，第二有源鳍404的上部可以使用第二虚设栅结构以及在第二虚设栅结构的侧壁上的第二栅间隔物结构516和第一防生长图案结构576作为蚀刻掩模被蚀刻以形成第四凹陷(未示出)。包括在干蚀刻工艺中可被容易地去除的二氧化硅的第五补偿图案566可以被去除，然而，包括在干蚀刻工艺中可不被容易地去除的硅氮化物的第一防生长图案556可以不被去除而是保留。因此，包括顺序堆叠的第二栅间隔物结构516和第一防生长图案556的第三栅间隔物结构586可以形成在第二虚设栅结构的侧壁上。
在形成第四凹陷时，与第二有源鳍404相邻的第二鳍间隔物结构518和第二防生长图案结构578可以被大部分去除，并且仅第二鳍间隔物结构518的一部分保留。在示例实施方式中，剩余的第二鳍间隔物结构518的顶表面的高度可以等于或低于在第四凹陷下方的第二有源鳍404的高度。
在用于形成第四凹陷的干蚀刻工艺期间，在防生长层结构570中包括二氧化硅的第二补偿层560可以被去除，并且防生长层550可以保留在衬底400的第一区域I上。
第二源极/漏极层544可以使用第二有源鳍404的由第四凹陷暴露的上表面作为籽晶通过SEG工艺被形成。
在示例实施方式中，SEG工艺可以通过提供硅源气体、碳源气体、n型杂质源气体、蚀刻气体和载体气体而形成，并且因此掺杂有n型杂质的单晶硅碳化物层可以形成为用作第二源极/漏极层544。或者，SEG工艺可以通过提供硅源气体、n型杂质源气体、蚀刻气体和载体气体而形成，并且因此掺杂有n型杂质的单晶硅层可以被形成为用作第二源极/漏极层544。第二源极/漏极层544可以用作NMOS晶体管的源极/漏极区域。
防生长层550可以形成在衬底400的第一区域I中的第一有源鳍402上，并且因此没有源极/漏极层可以通过SEG工艺被形成。
参考图60至62，与参考图20和21示出的工艺基本上相同或类似的工艺可以被执行。
因此，第一蚀刻停止层470可以形成在衬底400的第一区域I上的防生长层550上，以及在衬底400的第二区域II上的第二虚设栅结构、第三栅间隔物结构586、第二鳍间隔物结构518、第二源极/漏极层544和隔离图案420上。
在示例实施方式中，第一蚀刻停止层470可以由例如硅氮化物的氮化物形成。因此，第一蚀刻停止层470和防生长层550可以在衬底400的第一区域I上彼此合并，并且在下文中，合并的层结构可以被称为第二蚀刻停止层490。
参考图63至66，与参考图22至26示出的工艺基本上相同或类似的工艺可以被执行。
首先，绝缘层620可以形成在第一蚀刻停止层470和第二蚀刻停止层490上至足够的高度，并且可以被平坦化直到第一虚设栅结构和第二虚设栅结构的相应第一虚设栅电极442和第二虚设栅电极444的上表面可以被暴露。
在平坦化工艺中，第一虚设栅掩模452和第二虚设栅掩模454可以被去除，并且第一蚀刻停止层470和第二蚀刻停止层490分别在第二虚设栅掩模454和第一虚设栅掩模452的上表面上的部分可以被去除以分别形成第一蚀刻停止图案475和第二蚀刻停止图案495。因此，第一蚀刻停止图案475可以形成在第三栅间隔物结构586的上侧壁、第二鳍间隔物结构518的侧壁和第二源极/漏极层544的上表面上，并且第二蚀刻停止图案495可以形成在第一栅间隔物结构512的上侧壁、第一鳍间隔物结构514的侧壁和第一源极/漏极层542的上表面上。
在合并的第一源极/漏极层542与隔离图案420之间的空间以及在合并的第二源极/漏极层544与隔离图案420之间的空间可以不填充有绝缘层620，并且因此可以分别形成第一空气间隙622和第二空气间隙624。
暴露的第一虚设栅电极442和第二虚设栅电极444以及在其下方的第一虚设栅绝缘图案432和第二虚设栅绝缘图案434可以被去除以形成暴露第一栅间隔物结构512的内侧壁和第一有源鳍402的上表面的第一开口632，并且形成暴露第三栅间隔物结构586的内侧壁和第二有源鳍404的上表面的第二开口634。
第一虚设栅电极442和第二虚设栅电极444以及在其下方的第一虚设栅绝缘图案432和第二虚设栅绝缘图案434可以通过干蚀刻工艺和湿蚀刻工艺被去除，并且第一防扩散图案462和第三防扩散图案466可以被部分地去除以分别暴露第一间隔物482和第三间隔物486。
第一防扩散图案462和第三防扩散图案466在相应的第一间隔物482和第三间隔物486的侧壁上的部分可以被大部分去除。然而，第一防扩散图案462和第三防扩散图案466在相应的第一有源鳍402和第二有源鳍404的上表面上的部分可以不被完全去除而是至少部分地保留。
参考图67至70，与参考图27至29示出的工艺基本上相同或类似的工艺可以被执行以分别在第一开口632和第二开口634中形成第一栅结构682和第二栅结构684。
第一栅结构682可以包括顺序堆叠的第一界面图案642、第一栅绝缘图案652、第一功函数控制图案662和第一栅电极672，并且第一栅结构682与第一源极/漏极层结构542一起形成PMOS晶体管。第二栅结构684可以包括顺序堆叠的第二界面图案644、第二栅绝缘图案654、第二功函数控制图案664和第二栅电极674，并且第二栅结构684与第二源极/漏极层结构544一起可以形成NMOS晶体管。
至此，在PMOS晶体管形成在衬底400的第一区域I上之后，NMOS晶体管形成在衬底400的第二区域II上，然而，本发明构思的示例实施方式可以不限于此。也就是，在NMOS晶体管形成在衬底400的第一区域I上之后，PMOS晶体管可以形成在衬底400的第二区域II上。
包括顺序堆叠的第一防扩散图案462、第一间隔物482和第一补偿图案502的第一栅间隔物结构512可以形成在第一栅结构682在第一方向上彼此相反的侧壁的每个上，并且第二蚀刻停止图案495可以形成在第一栅间隔物结构512的上侧壁和第一源极/漏极层542上。
具有第二栅间隔物结构516和第一防生长图案556的第三栅间隔物结构586可以被形成，第二栅间隔物结构516包括顺序堆叠在第二栅结构684在第一方向上彼此相反的侧壁的每个上的第三防扩散图案466、第三间隔物486和第三补偿图案506，并且第一防生长图案556在第二栅间隔物结构516上。第一蚀刻停止图案475可以形成在第三栅间隔物结构586的上侧壁和第二源极/漏极层544上。
参考图71至75，与参考图30至36示出的工艺基本上相同或类似的工艺可以被执行以完成半导体器件。
因此，盖层690和绝缘夹层700可以顺序形成在绝缘层620、第一栅结构682和第二栅结构684、第一蚀刻停止图案475和第二蚀刻停止图案495以及第一栅间隔物结构512和第三栅间隔物结构586上，并且第一接触孔和第二接触孔(未示出)可以形成为穿过绝缘夹层700、盖层690、绝缘层620以及第一蚀刻停止图案475和第二蚀刻停止图案495，并且分别暴露第一源极/漏极层结构542和第二源极/漏极层结构544的上表面。
第一接触孔和第二接触孔可以分别与第一栅间隔物结构512和第三栅间隔物结构586自对准，或者可以不分别与第一栅间隔物结构512和第三栅间隔物结构586自对准。
在第一源极/漏极层结构542和第二源极/漏极层结构544的暴露的上表面、第一接触孔和第二接触孔的侧壁以及绝缘夹层700的上表面上形成第一金属层之后，热处理工艺可以在其上被执行以分别在第一源极/漏极层结构542和第二源极/漏极层结构544上形成第一金属硅化物图案712和第二金属硅化物图案714。第一金属层的未反应部分可以被去除。
阻挡层可以形成在第一金属硅化物图案712和第二金属硅化物图案714的上表面、第一接触孔和第二接触孔的侧壁以及绝缘夹层700的上表面上，第二金属层可以形成在阻挡层上以填充第一接触孔和第二接触孔，并且第二金属层和阻挡层可以被平坦化直到绝缘夹层700的上表面可以被暴露。因此，第一接触插塞742和第二接触插塞744可以分别形成在第一金属硅化物图案712和第二金属硅化物图案714上。
第一接触插塞742可以包括第一金属图案732以及覆盖其下表面和侧壁的第一阻挡图案722，并且第二接触插塞744可以包括第二金属图案734以及覆盖其下表面和侧壁的第二阻挡图案724。
布线(未示出)和通路(未示出)还可以被形成为电连接到第一接触插塞742和第二接触插塞744。
图76和77是示出根据示例实施方式的半导体器件的剖面图。除第一栅间隔物结构和第二栅间隔物结构之外，该半导体器件可以与图71至75的半导体器件基本上相同或类似。因此，相同附图标记指代相同元件，并且此处省略关于其的详细描述。
参考图76和77，第一栅间隔物结构522还可以包括在第一间隔物482和第一补偿图案502之间的第一防释气图案492。另外，第二栅间隔物结构526还可以包括在第三间隔物486和第三补偿图案506之间的第二防释气图案496。
在示例实施方式中，第一防释气图案492和第二防释气图案496的每个可以包括硅氮化物，并且可以包括沿第一方向截取的具有L状形状的剖面。
以上制造半导体器件的方法可以应用于制造在栅结构的侧壁上包括间隔物的各种类型的存储器件的方法。例如，该方法可以应用于制造逻辑器件的方法，逻辑器件为诸如中央处理单元(CPU)、主处理单元(MPU)或应用处理器(AP)等。另外，该方法可以应用于制造易失性存储器件或非易失性存储器件的方法，易失性存储器件为诸如DRAM器件或SRAM器件，非易失性存储器件为诸如闪存器件、PRAM器件、MRAM器件、RRAM器件等。
前面所述是示例实施方式的说明并且不被解释为其限制。尽管已经描述了若干示例实施方式，但是本领域技术人员将容易理解，在本质上不背离本发明构思的示例实施方式的新颖教义和优点的情况下，在示例实施方式中很多修改是可能的。因此，所有这样的修改旨在包括在如权利要求中限定的本发明构思的示例实施方式的范围内。在权利要求中，装置加功能条款旨在覆盖这里描述的作为执行所述功能的结构，并且不仅覆盖结构等同物，而且覆盖等效结构。因此，应理解，前面所述是各种示例实施方式的说明而不被解释为限于所公开的具体示例实施方式，并且对所公开的示例实施方式以及其它示例实施方式的修改旨在包括在所附权利要求的范围内。
本申请要求享有2016年4月28日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0051912号的优先权，其内容通过引用其全文在此合并。

Claims (20)

1.一种半导体器件，包括：
在衬底上的有源鳍；
在所述有源鳍上的栅结构；
直接在所述栅结构的侧壁上的栅间隔物结构，所述栅间隔物结构包括顺序堆叠的硅碳氮氧化物(SiOCN)图案和二氧化硅(SiO2)图案；以及
源极/漏极层，其在所述有源鳍的与所述栅间隔物结构相邻的部分上。
2.如权利要求1所述的半导体器件，还包括：
第一硅氮化物图案，其在所述硅碳氮氧化物图案与所述二氧化硅图案之间。
3.如权利要求2所述的半导体器件，其中所述第一硅氮化物图案包括沿一方向截取的具有L状形状的剖面。
4.如权利要求1所述的半导体器件，其中所述硅碳氮氧化物图案接触所述栅结构的上侧壁，以及所述半导体器件还包括：
第二硅氮化物图案，其相对于所述衬底在所述硅碳氮氧化物图案下面，所述第二硅氮化物图案接触所述栅结构的下侧壁。
5.如权利要求4所述的半导体器件，其中
所述硅碳氮氧化物图案包括沿一方向截取的具有L状形状的剖面，
所述第二硅氮化物图案接触所述硅碳氮氧化物图案的底部，以及
所述第二硅氮化物图案包括沿所述方向截取的具有条形的剖面。
6.如权利要求1所述的半导体器件，其中所述硅碳氮氧化物图案包括沿一方向截取的具有L状形状的剖面。
7.如权利要求1所述的半导体器件，还包括：
第三硅氮化物图案，其在所述二氧化硅图案的上侧壁上。
8.如权利要求7所述的半导体器件，其中
所述第三硅氮化物图案具有沿一方向截取的具有L状形状的剖面，
所述第三硅氮化物图案的侧壁接触所述二氧化硅图案的所述上侧壁，以及
所述第三硅氮化物图案的底部接触所述源极/漏极层的上表面。
9.如权利要求7所述的半导体器件，其中所述二氧化硅图案的厚度大于或等于所述第三硅氮化物图案的厚度。
10.如权利要求1所述的半导体器件，其中所述栅结构包括：
在所述有源鳍上的界面图案；
栅绝缘图案，其在所述界面图案的上表面和所述硅碳氮氧化物图案的侧壁上；
在所述栅绝缘图案上的功函数控制图案；以及
在所述功函数控制图案上的栅电极。
11.一种半导体器件，包括：
在衬底上的有源鳍；
在所述有源鳍上的栅结构；
栅间隔物结构，其在所述有源鳍上使得所述栅间隔物结构覆盖所述栅结构的侧壁，所述栅间隔物结构包括，
在所述有源鳍上的防扩散图案，
在所述防扩散图案上的硅碳氮氧化物图案，所述硅碳氮氧化物图案包括沿一方向截取的具有L状形状的剖面，
在所述硅碳氮氧化物图案上的防释气图案，所述防释气图案包括沿所述方向截取的具有L状形状的剖面，以及
在所述防释气图案上的补偿图案；以及
源极/漏极层，其在所述有源鳍的与所述栅间隔物结构相邻的部分上。
12.如权利要求11所述的半导体器件，其中所述防扩散图案、所述防释气图案和所述补偿图案分别包括硅氮化物、硅氮化物和硅氧化物。
13.如权利要求11所述的半导体器件，其中
所述防扩散图案接触所述栅结构的下侧壁，以及
所述硅碳氮氧化物图案接触所述栅结构的上侧壁。
14.如权利要求11所述的半导体器件，还包括：
蚀刻停止图案，其覆盖所述补偿图案的上侧壁和所述源极/漏极层的上表面。
15.如权利要求14所述的半导体器件，其中所述蚀刻停止图案包括硅氮化物。
16.一种半导体器件，包括：
衬底；
从所述衬底的上表面突出的有源区域；以及
在栅极的侧壁上的栅间隔物，所述栅间隔物为包括具有二氧化硅的补偿图案的多层结构。
17.如权利要求16所述的半导体器件，其中所述补偿图案被配置为补偿所述栅间隔物的厚度。
18.如权利要求17所述的半导体器件，其中所述补偿图案的厚度在2nm和4nm之间，使得所述补偿图案的所述厚度大于或等于在所述栅间隔物的至少一个上侧壁上的蚀刻停止图案的厚度。
19.如权利要求16所述的半导体器件，其中所述栅间隔物的所述多层结构还包括相对于所述衬底在所述补偿图案下面顺序堆叠的防扩散图案和第一间隔物，以及所述半导体器件还包括：
在所述第一间隔物上的防释气图案，所述防释气图案被配置为减小从所述第一间隔物释放的碳的量。
20.如权利要求16所述的半导体器件，其中所述补偿图案是致密的。
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