CN113130482A - 半导体器件及其形成方法 - Google Patents

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Abstract

提供了半导体器件和方法。根据本发明的半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿着第一方向纵向延伸的第一栅极结构，以及在该第一栅极结构的侧壁上方的第一栅极间隔件、第二栅极间隔件和第三栅极间隔件。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在该第二栅极结构的侧壁上方的第一栅极间隔件和第三栅极间隔件。第一栅极间隔件、第二栅极间隔件和第三栅极间隔件的组成不同，并且第三栅极间隔件直接位于第二区域中的第一栅极间隔件上。

Description

半导体器件及其形成方法
技术领域
本申请的实施例提供了半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。在IC的发展过程中，功能密度(即，每一个芯片区域中互连器件的数量)总体上增加，同时几何大小(即，使用制造工艺可生产的最小元件(或导线))减小。按比例缩小工艺通常有益于增加生产效率以及降低相关成本。然而，这种按比例缩小也伴随着包含这些IC的器件的设计和制造的复杂性增加，并且为了实现这些进步，需要在器件制造方面进行类似的发展。
半导体器件的按比例缩小还减小了栅极介电层的厚度，这就要求降低栅极电压以避免器件故障。然而，外部电路的供电电压并没有跟上半导体器件按比例缩小的步伐。尽管栅极介电层的厚度已经减小了数倍，但是电源电压仅从大约5伏减小到大约2.5至3.3伏。这种不均匀的缩放趋势已导致漏极附近的栅极介电层中的电场不断增加。增加的电场继而导致热载流子注入(HCI或热载流子效应(HCE))，这描述了电荷载流子(电子或空穴)由于存在高电场而获得高动能的现象。HCI不可取，因为它会降低器件性能并导致泄漏。HCI与输入/输出(I/O)器件特别相关，因为它们与在电源电压下运行的外部电路接合。HCI问题可能会阻止诸如鳍式场效应晶体管(FinFET)等多栅极器件用作I/O器件。
发明内容
在一些实施例中，一种半导体器件，包括：第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：沿第一方向纵向延伸的第一栅极结构，以及在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层和第三栅极间隔层；以及第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：沿所述第一方向纵向延伸的第二栅极结构，以及在所述第二栅极结构的侧壁上方的所述第一栅极间隔层和所述第三栅极间隔层，其中，所述第一栅极间隔层、所述第二栅极间隔层和所述第三栅极间隔层的组成不同，其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。
在一些实施例中，一种半导体器件，包括：第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：沿第一方向纵向延伸的第一栅极结构，以及在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层、第三栅极间隔层和第四栅极间隔层；以及第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：沿所述第一方向纵向延伸的第二栅极结构，以及在所述第二栅极结构的侧壁上方的所述第一栅极间隔层、所述第三栅极间隔层和所述第四栅极间隔层，其中，所述第四栅极间隔层、所述第三栅极间隔层和所述第二栅极间隔层的组成不同，其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。
在一些实施例中，一种方法，包括：在衬底的第一区域上方沉积第一伪栅极堆叠件，并且在衬底的第二区域上方沉积第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第一间隔材料层；在所述第一间隔材料层上方沉积第二间隔材料层；回蚀刻所述第二间隔材料层；选择性地移除所述第二区域中的所述第二间隔材料层；在选择性地移除之后，在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第三间隔材料层；以及蚀刻所述第一间隔材料层、所述第二间隔材料层和所述第三间隔材料层，以沿着所述第一伪栅极堆叠件的侧壁形成第一栅极间隔件，并沿着所述第二伪栅极堆叠件的侧壁形成第二栅极间隔件，其中，所述第一栅极间隔材料层、所述第二栅极间隔材料层和所述第三栅极间隔材料层的组成不同。
本申请的实施例提供了输入/输出器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的制造半导体器件的方法的流程图。
图2至图11是根据本发明的各个方面的进行图1中的方法的各种操作的工件的局部截面图。
图12是根据本发明的各个方面的另一种制造半导体器件的方法的流程图。
图13至图22是根据本发明的各个方面的进行图12中的方法的各种操作的工件的局部截面图。
图23是根据本发明的各个方面的制造半导体器件的替代方法的流程图。
图24至图33是根据本发明的各个方面的进行图23中的方法的各种操作的工件的局部截面图。
具体实施方式
应理解，以下公开内容提供了许多用于实现各种实施例的不同特征的不同实施例或示例。下面描述了组件和布置的具体示例以简化本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件与第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个示例中重复参考数字和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，在本发明中，在另一部件上，连接到和/或耦合到另一部件的部件的形成可以包括直接接触形成的实施例，并且也可以包括在这些部件之间可以形成额外的部件，从而使得这些部件可以不直接接触的实施例。而且，为了便于本发明，在此可以使用例如“下部”、“上部”、“水平的”、“垂直的”、“在…之上”、“在…上方”、“在…下方”、“在…下面”，“向上”、“向下”、“顶部”，“底部”等空间相对术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)，以描述一个部件与另一个部件的关系。空间相对术语用以涵盖包括这些部件的器件的不同方向。
此外，当用“约”、“近似”等来描述数字或数字范围时，该术语旨在涵盖包括所述数字的合理范围内的数字，诸如所述数字的+/-10％内的数字或本领域技术人员理解的其他值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
半导体器件的按比例缩小减小了栅极介电层的厚度并增加了漏极附近的栅极介电层中的电场。增加的电场可能导致HCI(或HCE)，这描述了电荷载流子(电子或空穴)由于存在高电场而获得高动能并注入栅极介电层的现象。HCI不可取，因为它会改变阈值电压，降低器件性能，并导致泄漏。由于I/O器件的工作电压(例如，约2.5V与5.0V之间)高于核心器件的工作电压，I/O器件更容易出现与HCI相关的故障和性能问题。当形成I/OFinFET时，源极/漏极沟槽或所得的源极/漏极部件可能会在栅极间隔层上发生底切，从而减小了沟道长度以及沟道与漏极之间的距离。沟道与漏极之间距离的减小可能会加剧HCI。
本发明提供了这样的实施例，其中,在同一衬底上制造的I/O器件和核心器件具有不同的栅极间隔件布置，以满足对核心器件的切换速度要求以及对I/O器件的HCI的降低。在这些实施例中，I/O器件包括额外的增压间隔件，而核心器件不包括这种额外的增压间隔件。额外的增压间隔件增加了I/O器件的沟道与漏极之间的距离，并减少了HCI的发生。增压间隔件可以由氧化硅形成并且可以由更耐蚀刻的栅极间隔件保护。
现在将参考附图，更详细地描述本发明的各个实施例。图1、图12和图23示出了在工件200上形成半导体器件的方法100、方法400和方法500的流程图(图1、图12和图23未示出，但在图2至图11、图13至图22和图24至图33中示出)。方法100、400和500仅是示例，并非旨在将本发明限制在权利要求中明确记载的范围之外。对于这些方法的其他实施例，可以在方法100、400以及500之前、之中和之后加入其他操作，也可以替换、消除或移动所描述的一些操作。下面结合图2至图11描述方法100，下面结合图13至图22描述方法400，并且下面结合图24至图33描述方法500。图2至图11、图13至图22和图24至图33中的每个都示出了方法100、方法400或方法500的各种操作过程中工件200的局部截面图。本发明不限于任何特定数量的器件或器件区，或任何特定器件配置。可以在工件200上制造的半导体器件中添加其他部件，并且可以在要在工件200上制造的半导体器件的其他实施例中替换、修改或消除以下描述的一些部件。因为在本发明中描述的工艺结束时将由工件200形成半导体器件，所以根据上下文的需要，工件200可以被称为半导体器件200。下面描述方法100的操作，然后描述方法400和方法500。方法400和500与方法100具有类似的操作，并且为了简洁起见，可以简化或省略方法400和500中的类似操作。
参考图1和图2，方法100包括接收工件200的框102。如图2所示，工件200包括衬底202、在衬底202的第一区域1000上方的第一鳍结构204-1、在衬底202的第二区域2000上方的第二鳍结构204-2、在第一鳍结构204-1上方的第一伪栅极堆叠件206-1以及在第二鳍结构204-2上方的第二伪栅极堆叠件206-2。在一些实施例中，第一区域1000可以是高压器件区域或I/O器件区域，而第二区域2000可以是逻辑器件区域，该逻辑器件区域包括逻辑器件、存储器件或数字信号处理器件。在一些实现方式中，第一区域1000中的器件运行并且被配置为在约2.5V与5V之间的工作电压下运行，并且第二区域2000中的器件运行并且被配置为在约0.5V与约1V之间的工作电压下运行。如图2所示，第一鳍结构204-1和第二鳍结构204-2可以彼此平行。第一鳍结构204-1和第二鳍结构204-2中的每一个均连接至衬底202并从衬底202产生。另外，第一鳍结构204-1和第二鳍结构204-2中的每一个可以被称为有源区或鳍形有源区。
衬底202可包括基本(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底202可以是具有均匀组成的单层材料。可选地，衬底202可以包括具有适合于IC器件制造的类似或不同组成的多个材料层。在一个示例中，衬底202可以是绝缘体上硅(SOI)衬底，该SOI衬底具有形成在氧化硅层上的硅层。在另一示例中，衬底202可以包括导电层、半导体层、介电层、其他层或它们的组合。在一些实施例中，在衬底202包括不同类型的晶体管的情况下，各种掺杂区，诸如源极/漏极区，被设置在衬底202之中或之上。根据设计要求，掺杂区可掺杂p型掺杂剂，诸如磷或砷，和/或n型掺杂剂，诸如硼或BF2。掺杂区可以以p型阱结构、n型阱结构、双阱结构或使用凸起结构直接形成在衬底202上。可以通过注入掺杂剂原子、原位掺杂的外延生长和/或其他合适的技术来形成掺杂区。为了简洁起见，衬底202仅在图2中示意性地示出，并且为了简化而从图3至图9中省略。
第一鳍结构204-1和第二鳍结构204-2可以使用包括光刻工艺和蚀刻工艺的合适的工艺来制造。光刻工艺可包括形成覆盖衬底202的光刻胶层(抗蚀剂)；将抗蚀剂暴露于图案；执行暴露后烘烤工艺；以及显影抗蚀剂以形成包括抗蚀剂的掩模元件(未示出)。然后使用掩模元件将凹槽蚀刻到衬底202，从而在衬底202上留下第一鳍结构204-1和第二鳍结构204-2。蚀刻工艺可包括干法蚀刻、湿法蚀刻、反应离子蚀刻(RIE)，和/或其他合适的工艺。用于形成第一鳍结构204-1和第二鳍结构204-2的方法的许多其他实施例可能是合适的。例如，可以使用双重图案化工艺或多重图案化工艺来图案化第一鳍结构204-1和第二鳍结构204-2。通常，双重图案化工艺或多重图案化工艺结合了光刻工艺和自对准工艺，允许形成例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成材料层，并使用光刻工艺进行图案化。使用自对准工艺在图案化材料层旁边形成间隔件。然后移除材料层，然后可以使用剩余的间隔件或心轴来图案化多个鳍结构204。第一鳍结构204-1和第二鳍结构204-2沿着X方向在长度方向上延伸。
尽管在图2中未明确示出，但是第一鳍结构204-1和第二鳍结构204-2可以通过隔离部件与相邻的鳍结构分离，该隔离部件可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的材料。隔离部件可包括浅沟槽隔离部件。在一个实施例中，可以通过在形成第一鳍结构204-1和第二鳍结构204-2的过程中在衬底202中蚀刻沟槽来形成隔离部件。然后，可以用上述隔离材料通过沉积工艺填充沟槽，然后采用化学机械平坦化(CMP)工艺。其他隔离结构，诸如场氧化层、硅的局部氧化(LOCOS)和/或其他合适的结构也可以实现为隔离部件。以通过任何合适的方法来沉积隔离部件，诸如化学气相沉积(CVD)、流动式CVD(FCVD)、旋涂玻璃(SOG)、其他合适的方法或它们的组合。
如图2所示，第一伪栅极堆叠件206-1设置在第一区域1000中的第一鳍结构204-1的第一沟道区C1上方。第一沟道区C1夹在第一鳍结构204-1的两个第一源极/漏极区SD1之间。类似地，第二伪栅极堆叠件206-2设置在第二区域2000中的第二鳍结构204-2的第二沟道区C2上方。第二沟道区C2夹在第二鳍结构204-2的两个第二源极/漏极区SD2之间。在一些实施例中，第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2可包括多晶硅。为了图案化的目的，工件200还可以包括在第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2上方的栅极顶部硬掩模208。栅极顶部硬掩模208可以是单层或多层。在一些实例中，在栅极顶部硬掩模208是多层的情况下，栅极顶部硬掩模208包括焊盘氧化层和在焊盘氧化层上方的焊盘氮化层。第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2沿着垂直于X方向的Y方向纵向延伸。尽管未明确示出，但是在形成第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2之前，可以在第一鳍结构204-1和第二鳍结构204-2上方沉积伪栅极介电层。伪栅极介电层可以由氧化硅形成。如图2所示，第一伪栅极堆叠件206-1的第一宽度W1大于第二伪栅极堆叠件206-2的第二宽度W2，以在第一区域1000中提供更长的沟道长度。
参考图1和图2，方法100包括在工件200上方沉积第一间隔材料层210的框104。在一些实施例中，第一间隔材料层210可以包括硅、氧、碳和氮。在一个实施例中，第一间隔材料层210可以包括碳氮氧化硅(SiOCN)。第一间隔材料层210的介电常数可以与氧化硅层的介电常数类似。在一些实现方式中，第一间隔材料层210可使用CVD工艺、次常压CVD(SACVD)工艺、ALD工艺、PVD工艺或其他合适工艺沉积在第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2上方。在一些实现方式中，第一间隔材料层210的厚度可以在约2.5nm与约3.0nm之间。
参考图1和图3，方法100包括执行注入工艺300的框106。在一些实施例中，执行注入工艺300以在第一源极/漏极区SD1和第二源极/漏极区SD2上方形成LDD区(未示出)。注入工艺300可以将n型掺杂剂，诸如磷(P)或砷(As)，用于n型场效应晶体管(NFET)，或者将p型掺杂剂，诸如硼(B)或铟(In)，用于p型场效应晶体管(PFET)。例如，在框106处的操作可以将n型掺杂剂注入到第一源极/漏极区SD1和第二源极/漏极区SD2中。LDD区与第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2自对准。在一些实现方式中，第一间隔材料层210用作屏蔽层或保护层，以控制LDD区的厚度并减少表面损伤。尽管在图中未明确示出，但是在注入工艺300之后，将工件200退火以激活LDD区中的注入离子。
参考图1和图4，方法100包括在第一间隔材料层210上方沉积第二间隔材料层211的框108。在一些实施例中，第二间隔材料层211和第一间隔材料层210可以具有相同的组成。在这些实施例中，第二间隔材料层211可以包括硅、氧、碳和氮。在一个实施例中，第二间隔材料层211可以包括碳氮氧化硅(SiOCN)。第二间隔材料层211的介电常数可以与氧化硅层的介电常数类似。在一些实施例中，第二间隔材料层211可使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适工艺沉积在第一间隔材料层210上方。在一些实现方式中，第二间隔材料层211可以具有与第一间隔材料层210的厚度类似的厚度。在一些实例中，第二间隔材料层211的厚度可以在约2.5nm与约3.0nm之间。
参考图1和图5，方法100包括在第二间隔材料层211上方沉积第三间隔材料层212的框110。第三间隔材料层212由不同于鳍结构、第一间隔材料层210、第二间隔材料层211和第四间隔材料层214的介电材料形成(将在下文中描述)。如此，其不同的组成允许选择性地移除第三间隔材料层212而不会损坏相邻的结构。在一些实施例中，第三间隔材料层212可以包括硅、碳或氧。在一个实施例中，第三间隔材料层212可以包括氧化硅。在一些实现方式中，第三间隔材料层212可以是多孔的，并且其介电常数小于氧化硅的介电常数。在一些实现方式中，可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺将第三间隔材料层212沉积在第二间隔材料层211上方。根据本发明，第三间隔材料层212的厚度大于第二间隔材料层211的厚度，使得第三间隔材料层212可以用作厚度增压器。在这方面，第三间隔材料层212也可以被称为厚度增压层。在一些实例中，第三间隔材料层212的厚度可以在约8nm与约20nm之间。通过本发明的设计，第三间隔材料层212具有低介电常数以便在不增加介电常数的情况下增加厚度。
参考图1和图6，方法100包括回蚀刻第三间隔材料层212的框112。在一些实施例中，在框112处，可以对工件200进行各向异性干法蚀刻工艺，诸如反应性离子蚀刻(RIE)。在框112处的各向异性干法蚀刻工艺可以移除沉积在第二间隔材料层211的顶面上的第三间隔材料层212的部分。第三间隔材料层212的不同组成允许对其进行选择性蚀刻而基本上不损坏第二间隔材料层211。如图6所示，在框112处的操作沿着第一伪栅极堆叠件206-1(以及其上的栅极顶部硬掩模208)和第二伪栅极堆叠件206-2的侧壁离开第三间隔材料层212(以及其上的栅极顶部硬掩模208)。在一些实现方式中，在框112处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。
参考图1和图7，方法100包括选择性地移除第二区域2000中的第三间隔材料层212的框114。在图7所示的一些实施例中，在工件200上方形成覆盖第一区域1000但暴露第二区域2000的光刻胶掩模213。在示例性过程中，光刻胶层被地毯式地沉积在工件200上方并且使用光刻工艺来图案化。在该示例性过程中，在沉积光刻胶层之后，光刻胶层进行软烘烤，使其暴露于从光掩模反射或透射过光掩模的辐射，在后烘烤工艺中进行烘烤，并在显影剂溶液中显影。在光刻胶掩模213保护第一区域1000的情况下，可以使用选择性湿法蚀刻工艺，选择性干法蚀刻工艺或合适的选择性蚀刻工艺选择性地移除第二区域2000中的第三间隔材料层212。示例性的选择性湿法蚀刻工艺可以包括使用稀氢氟酸(DHF)或缓冲氢氟酸(BHF)。BHF在此可以包括氢氟酸(HF)和氨气(NH3)。
参考图1和图8，方法100包括框116，其中在工件200上方沉积第四间隔材料层214。在一些实施例中，第四间隔材料层214比第一间隔材料层210、第二间隔材料层211和第三间隔材料层212更耐蚀刻。可以看出，耐蚀刻性通常与介电常数正相关。即，第四间隔材料层214的介电常数大于第一间隔材料层210、第二间隔材料层211或第三间隔材料层212的介电常数。第四间隔材料层214可以包括硅和氮并且可以不含氧。在一个实施例中，第四间隔材料层214可以由氮化硅(SiN)形成。在一些实现方式中，可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺将第四间隔材料层214沉积在第二间隔材料层211(在第一区域1000和第二区域2000中)和第三间隔材料层212(在第一区域1000中)上方。在一些实例中，第四间隔材料层214的厚度在约4.5nm与约6nm之间。在第一间隔材料层210、第二间隔材料层211、第三间隔材料层212和第四间隔材料层214中，第四间隔材料层214具有最大的耐蚀刻性和介电常数。尽管其高耐蚀刻性也许是可取的，但是第四间隔材料层214的高介电常数可能导致栅极结构与相邻的源极/漏极接触件之间的寄生电容增加。基于这些原因，本发明的第四间隔材料层214的厚度被最小化并且被选择以满足工艺属性，诸如蚀刻剂种类、蚀刻条件、蚀刻持续时间或期望的源极/漏极沟槽尺寸。
参考图1和图9，方法100包括框118，其中，在第一区域1000中形成第一源极/漏极沟槽216-1，并且在第二区域2000中形成第二源极/漏极沟槽216-2。在框118处，使未被第一伪栅极堆叠件206-1、第二伪栅极堆叠件206-2和间隔材料层保护的第一源极/漏极区SD1和第二源极/漏极区SD2凹陷以在第一区域1000中形成第一源极/漏极沟槽216-1并且在第二区域2000中形成第二源极/漏极沟槽216-2。可以使用各向异性干法蚀刻工艺来执行框118处的操作。在一些实现方式中，在框118处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。如图9所示，各向异性干法蚀刻工艺不仅形成第一源极/漏极沟槽216-1和第二源极/漏极沟槽216-2，而且还从栅极顶部硬掩模208的顶面移除了第四间隔材料层214、第二间隔材料层211和第一间隔材料层210。
参考图1和图10，方法100包括框120，其中，在第一源极/漏极沟槽216-1中形成第一源极/漏极部件218-1，并且在第二源极/漏极沟槽216-2中形成第二源极/漏极部件218-2。第一源极/漏极部件218-1和第二源极/漏极部件218-2可以通过一个或多个外延工艺形成。为了提供用于外延生长的清洁表面，可以执行清洁工艺以用HF溶液或其他合适的溶液清洁第一源极/漏极沟槽216-1和第二源极/漏极沟槽216-2。随后，执行一个或多个外延生长工艺以在第一源极/漏极沟槽216-1和第二源极/漏极沟槽216-2中生长外延部件。第一源极/漏极部件218-1和第二源极/漏极部件218-2可以适用于p型金属氧化物半导体(PMOS)器件(例如，包括p型外延材料)，或者可选地，n型MOS(NMOS)器件(例如，包括n型外延材料)。该p型外延材料可以包括一个或多个硅化锗(SiGe)外延层，其中该硅锗掺杂有p型掺杂剂，诸如硼、锗、铟和/或其他p型掺杂剂。该n型外延材料可以包括一个或多个硅(Si)或碳化硅(SiC)外延层，其中该硅或硅碳掺杂n型掺杂剂，诸如砷、磷和/或其他n型掺杂剂。在一些实现方式中，每个外延生长工艺可以包括合适的掺杂剂的不同原位掺杂水平。形成第一源极/漏极部件218-1和第二源极/漏极部件218-2的外延生长工艺可以包括气相外延(VPE)、超高真空CVD(UHV-CVD)、交错沉积和蚀刻(CDE)工艺、分子束外延(MBE)和/或其他合适的工艺。
参考图1和图11，方法100包括框122，其中第一伪栅极堆叠件206-1被第一栅极结构250替换，并且第二伪栅极堆叠件206-2被第二栅极结构260替换。在一些实施例中，采用栅极替换工艺或后栅极工艺，并且第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2被第一栅极结构250和第二栅极结构260替换。可以同时对第一区域1000中的第一伪栅极堆叠件206-1和第二区域2000中的第二伪栅极堆叠件206-2全部执行栅极替换工艺。在完成栅极替换后，第一栅极结构250设置在第一区域1000中的第一鳍结构204-1的第一沟道区C1上方，第二栅极结构260设置在第二区域2000中第二鳍结构204-2的第二沟道区C2上方。
为了用栅极结构替换伪栅极堆叠件，层间介电(ILD)层220形成在工件200上方，包括在第一源极/漏极部件218-1和第二源极/漏极部件218-2上方。可以在沉积ILD层220之前在工件200上方沉积接触蚀刻停止层(CESL)(未示出)。然后对工件200执行平坦化工艺以移除栅极顶部硬掩模208并暴露第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2的顶面。在第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2由多晶硅形成的实例中，可以使用对多晶硅有选择性的蚀刻工艺来移除第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2以暴露第一沟道区C1和第二沟道区C2，而基本上不损坏第一栅极间隔件230、第二栅极间隔件240和ILD层220。在一些实施例中，第一栅极结构250和第二栅极结构260中的每一个包括栅极介电层252和栅电极254。栅极介电层252可以包括界面层和在界面层上方的一个或多个高k介电层(即，其介电常数大于氧化硅的介电常数，约为3.9)。在一些实现方式中，界面层可以包括氧化硅，并且高k介电层可以包括氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝合金、铪氧化铪硅、氧氮化铪硅、氧化铪钽、氧化铪钛、氧化铪锆等或其组合。界面层用于增强高k介电层对第一沟道区C1和第二沟道区C2的粘合。栅电极254可以包括至少一个功函数金属层和设置在其上方的金属填充层。取决于第一区域1000中的器件和第二区域2000中的器件的导电类型，功函数金属层可以是p型或n型功函数金属层。示例性功函数材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2，MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的功函数材料，或它们的组合。金属填充层可包括铜(Cu)、钨(W)、铝(Al)、钴(Co)、其他合适的材料或它们的组合，并且可使用物理气相沉积(PVD)、CVD、ALD或其他合适的工艺。
仍然参考图11。在框122处的操作结束时，基本上形成第一晶体管270和第二晶体管280。第一晶体管270可以是在第一区域1000中的I/OFinFET，并且第二晶体管280可以是在第二区域2000中的核心FinFET。第一晶体管270包括沿第一栅极结构250的侧壁设置的第一栅极间隔件230。第二晶体管280包括在第二区域2000中沿着第二栅极结构260的侧壁设置的第二栅极间隔件240。每个第一栅极间隔件230包括第一间隔材料层210、第二间隔材料层211、第三间隔材料层212和第四间隔材料层214。每个第二栅隔离件240包括第一间隔材料层210、第二间隔材料层211和第四间隔材料层214。与第一栅极间隔件230相比，第二栅极间隔件240不包括作为厚度增压层的第三间隔材料层212。在第一栅极间隔件230和第二栅极间隔件240中，第一间隔材料层210占据第一厚度T1，第二间隔材料层211占据第二厚度T2，第三间隔材料层212占据第三厚度T3，并且第四间隔材料层214占据第四厚度T4。第一厚度T1类似于第一间隔材料层210的沉积后的厚度，并且在约2.5nm与约3.0nm之间。第二厚度T2类似于第二间隔材料层211的沉积后的厚度，并且在约2.5nm与约3.0nm之间。第三厚度T3小于第三间隔材料层212的沉积后的厚度，并且在约7nm与约19nm之间。第四厚度T4小于第四间隔材料层214的沉积后的厚度，并且在约4nm与约5.5nm之间。结果，沿着X方向的第一栅极间隔件230的厚度可以在约14nm与约30nm之间，并且沿着X方向的第二栅极间隔件240的厚度可以在约9nm与约12nm之间。如图11所示，第一沟道长度L1可以在约74nm与约6μm(6000nm)之间，并且第二沟道长度L2可以小于74nm。第一栅极间隔件230有助于将第一沟道区C1与第一源极/漏极部件218-1间隔开第一距离D1。当第一源极/漏极部件218-1没有底切第一栅极间隔件230时，第一距离D1可以类似于第一栅极间隔件230的厚度。第一距离D1跨越在框116处形成的LDD区。第二栅极间隔件240有助于将第二沟道区C2与第二源极/漏极部件218-2间隔开第一距离D2。当第二源极/漏极部件218-2没有底切第二栅极间隔件240时，第二距离D2可以类似于第二栅极间隔件240的厚度。第二距离D2跨越在框116处形成的LDD区。在图11所示的一些实例中，第二源极/漏极部件218-2底切第二栅极间隔件240，并且第二距离D2小于第二栅极间隔件240的厚度。由于较长的第一沟道长度L1和较厚的第一栅极间隔件230，第一晶体管270可以具有在约3.3V与约5.0V之间的工作电压，从而使其适合于高压或I/O应用。
参考图1，方法100包括执行进一步的工艺的框124。这样的进一步的工艺可以包括在工件上方沉积覆盖层，在覆盖层上方形成另一层间介电层，形成与第一栅极结构250和第二栅极结构260接触的栅极接触件接触件、第一源极/漏极部件218-1和第二源极/漏极部件218-2的凹槽，在第一源极/漏极部件218-1和第二源极/漏极部件218-2上方形成硅化物部件，并且形成与第一源极/漏极部件218-1和第二源极/漏极部件218-2接触的源极/漏极接触件。这些进一步的工艺形成使半导体器件200中的各个节点和器件互连的导电部件。
除了方法100之外，本发明还提供了图12所示的替代方法400和图23所示的替代方法500。与方法100类似，替代方法400和500为第一区域1000中的晶体管和第二区域2000中的晶体管提供了不同的栅极间隔件。例如，第一区域1000中的栅极间隔件包括厚度增压层，而第二区域2000中的栅极间隔件不包括厚度增压层。
参考图12和图13，方法400包括接收工件200的框402。如图13所示，工件200包括衬底202，在衬底202的第一区域1000上方的第一鳍结构204-1，在衬底202的第二区域2000上方的第二鳍结构204-2，在第一鳍结构204-1上方的第一伪栅极堆叠件206-1以及在第二鳍结构204-2上方的第二伪栅极堆叠件206-2。由于上文已针对方法100的框102描述了工件200，为了简洁起见，省略了对工件200的详细描述。为了简洁起见，衬底202仅在图13中示意性地示出，并且为了简化而从图14至图22中省略。
参考图12和13，方法400包括在工件200上方沉积第三间隔材料层212的框404。第三间隔材料层212由不同于鳍结构、第一间隔材料层210、第二间隔材料层211和第四间隔材料层214的介电材料形成。如此，其不同的组成允许选择性地移除第三间隔材料层212而不会损坏相邻的结构。由于上面已经描述了第三间隔材料层212的组成和形成，为简洁起见，省略了第三间隔材料层212的详细描述。在方法400中，第三间隔材料层212可以用作厚度增压器。在这方面，第三间隔材料层212也可以被称为厚度增压层。在一些实例中，第三间隔材料层212的厚度可以在约8nm与约20nm之间。通过本发明的设计，第三间隔材料层212具有低介电常数以便在不增加介电常数的情况下增加厚度。
参考图12和图14，方法400包括回蚀刻第三间隔材料层212的框406。在一些实施例中，在框406处，可对工件200进行各向异性干法蚀刻工艺，诸如反应性离子蚀刻(RIE)。在框406处的各向异性干法蚀刻工艺可以移除第三间隔材料层212的沉积在第一鳍结构204-1和第二鳍结构204-2的面向顶的表面上的部分。第三间隔材料层212的不同组成允许对其选择性蚀刻，而基本上不损坏第一鳍结构204-1、第二鳍结构204-2和栅极顶部硬掩模208。图14所示，在框406处的操作沿着第一伪栅极堆叠件206-1(以及其上的栅极顶部硬掩模208)和第二伪栅极堆叠件206-2(以及其上的栅极顶部硬掩模208)的侧壁离开第三间隔材料层212。在一些实现方式中，在框406处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。
参考图12和图15，方法400包括选择性地移除第二区域2000中的第三间隔材料层212的框408。在图15所示的一些实施例中，在工件200上方形成覆盖第一区域1000但暴露第二区域2000的光刻胶掩模213。在示例性过程中，光刻胶层被地毯式地沉积在工件200上方并且使用光刻工艺来图案化。在光刻胶掩模213保护第一区域1000的情况下，可以使用选择性湿法蚀刻工艺，选择性干法蚀刻工艺或合适的选择性蚀刻工艺选择性地移除第二区域2000中的第三间隔材料层212。示例性的选择性湿法蚀刻工艺可以包括使用稀氢氟酸(DHF)或缓冲氢氟酸(BHF)。BHF在此可以包括氢氟酸(HF)和氨气(NH3)。
参考图12和图16，方法400包括在工件200上方沉积第一间隔材料层210的框410。在一些实施例中，第一间隔材料层210可以包括硅、氧、碳和氮。在一个实施例中，第一间隔材料层210可以包括碳氮氧化硅(SiOCN)。第一间隔材料层210的介电常数可以与氧化硅层的介电常数类似。在一些实现方式中，第一间隔材料层210可以沉积在第一区域1000中的栅极顶部硬掩模208、第三间隔材料层212的表面和第一鳍结构204-1上。在第二区域2000中，第一间隔材料层210可以沉积在栅极顶部硬掩模208的表面、第二伪栅极堆叠件206-2的侧壁和第二鳍结构204-2的表面上。可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积第一间隔材料层210。在一些实现方式中，第一间隔材料层210的厚度可以在约2.5nm与约3.0nm之间。
参考图12和图17，方法400包括执行注入工艺300的框412。在一些实施例中，执行注入工艺300以在第一源极/漏极区SD1和第二源极/漏极区SD2上方形成LDD区(未示出)。注入工艺300可以将n型掺杂剂，诸如磷(P)或砷(As)，用于n型场效应晶体管(NFET)，或者将p型掺杂剂，诸如硼(B)或铟(In)，用于p型场效应晶体管(PFET)。例如，在框412处的操作可以将n型掺杂剂注入到第一源极/漏极区SD1和第二源极/漏极区SD2中。LDD区与第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2自对准。在一些实现方式中，第一间隔材料层210用作屏蔽层或保护层，以控制LDD区的厚度并减少表面损伤。尽管在图中未明确示出，但是在注入工艺300之后，将工件200退火以激活LDD区中的注入离子。
参考图12和图18，方法400包括在第一间隔材料层210上方沉积层第二间隔材料层211的框414。在一些实施例中，第二间隔材料层211和第一间隔材料层210可以具有相同的组成。在这些实施例中，第二间隔材料层211可以包括硅、氧、碳和氮。在一个实施例中，第二间隔材料层211可以包括碳氮氧化硅(SiOCN)。第二间隔材料层211的介电常数可以与氧化硅层的介电常数类似。在一些实施例中，第二间隔材料层211可使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适工艺沉积在第一间隔材料层210上方。在一些实现方式中，第二间隔材料层211可以具有与第一间隔材料层210的厚度类似的厚度。在一些实例中，第二间隔材料层211的厚度可以在约2.5nm与约3.0nm之间。
参考图12和图19，方法400包括框416，其中，将第四间隔材料层214沉积在第二间隔材料层211上。在一些实施例中，第四间隔材料层214比第一间隔材料层210、第二间隔材料层211和第三间隔材料层212更耐蚀刻。可以看出，耐蚀刻性通常与介电常数正相关。即，第四间隔材料层214的介电常数大于第一间隔材料层210、第二间隔材料层211或第三间隔材料层212的介电常数。第四间隔材料层214可以包括硅和氮并且可以不含氧。在一个实施例中，第四间隔材料层214可以由氮化硅(SiN)形成。在一些实现方式中，可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺将第四间隔材料层214沉积在第二间隔材料层211上方。在一些实例中，第四间隔材料层214的厚度在约4.5nm与约6nm之间。
参考图12和图20，方法400包括框418，其中，在第一区域1000中形成第一源极/漏极沟槽216-1，并且在第二区域2000中形成第二源极/漏极沟槽216-2。在框418处，使未被第一伪栅极堆叠件206-1、第二伪栅极堆叠件206-2和间隔材料层保护的第一源极/漏极区SD1和第二源极/漏极区SD2凹陷以在第一区域1000中形成第一源极/漏极沟槽216-1并且在第二区域2000中形成第二源极/漏极沟槽216-2。可以使用各向异性干法蚀刻工艺来执行框418处的操作。在一些实现方式中，在框418处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。如图20所示，各向异性干法蚀刻工艺不仅形成第一源极/漏极沟槽216-1和第二源极/漏极沟槽216-2，而且还从栅极顶部硬掩模208的顶面移除了第四间隔材料层214、第二间隔材料层211和第一间隔材料层210。
参考图12和图21，方法400包括框420，其中，在第一源极/漏极沟槽216-1中形成第一源极/漏极部件218-1，并且在第二源极/漏极沟槽216-2中形成第二源极/极漏部件218-2。由于已在上文中针对框120对第一源极/漏极部件218-1和第二源极/漏极部件218-2进行了描述，为了简洁起见，这里省略了它们的详细描述。
参考图12和图22，方法400包括框422，其中第一伪栅极堆叠件206-1被第一栅极结构250替换，并且第二伪栅极堆叠件206-2被第二栅极结构260替换。由于已在上文中针对方框122对第一栅极结构250和第二栅极结构260进行了描述，为了简洁起见，这里省略了它们的详细描述
仍然参考图22。在框422处的操作结束时，基本上形成第三晶体管272和第四晶体管282。第三晶体管272可以是在第一区域1000中的I/OFinFET，并且第四晶体管282可以是在第二区域2000中的核心FinFET。第三晶体管272包括沿着第一栅极结构250的侧壁设置的第三栅极间隔件232。第四晶体管282包括在第二区域2000中沿着第二栅极结构260的侧壁设置的第四栅极间隔件242。每个第三栅极间隔件232包括第一间隔材料层210、第二间隔材料层211、第三间隔材料层212和第四间隔材料层214。每个第四栅极间隔件242包括第一间隔材料层210、第二间隔材料层211和第四间隔材料层214。与第三栅极间隔件232相比，第四栅极间隔件242不包括作为厚度增压层的第三间隔材料层212。在第三栅极间隔件232和第四栅极间隔件242中，第一间隔材料层210占据第一厚度T1，第二间隔材料层211占据第二厚度T2，第三间隔材料层212占据第三厚度T3，并且第四间隔材料层214占据第四厚度T4。第一厚度T1类似于第一间隔材料层210的沉积后的厚度，并且在约2.5nm与约3.0nm之间。第二厚度T2类似于第二间隔材料层211的沉积后的厚度，并且在约2.5nm与约3.0nm之间。由于已经对第三间隔材料层212进行了回蚀刻，因此第三厚度T3小于第三间隔材料层212的沉积后的厚度并且在约7nm与约19nm之间。由于已经对第四间隔材料层214进行了蚀刻，因此第四厚度T4小于第四间隔材料层214的沉积后的厚度并且在约4nm与约5.5nm之间。结果，沿着X方向的第三栅极间隔件232的厚度可以在约14nm与约30nm之间，并且沿着X方向的第四栅极间隔件242的厚度可以在约9nm与约12nm之间。如图22所示，第一沟道长度L1可以在约74nm与约6μm(6000nm)之间，并且第二沟道长度L2可以小于74nm。第三栅极间隔件232有助于将第一沟道区C1与第一源极/漏极部件218-1间隔开第一距离D1。当第一源极/漏极部件218-1没有底切第三栅极间隔件232时，第一距离D1可以类似于第三栅极间隔件232的厚度。第一距离D1跨越在框412处形成的LDD区。第四栅极间隔件242有助于将第二沟道区C2与第二源极/漏极部件218-2间隔开第二距离D2。当第二源极/漏极部件218-2没有底切第四栅极间隔件242时，第二距离D2可以类似于第四栅极间隔件242的厚度。第二距离D2跨越在框412处形成的LDD区。在图22所示的一些实例中，第二源极/漏极部件218-2底切第四栅极间隔件242，并且第二距离D2小于第四栅极间隔件242的厚度。由于较长的第一沟道长度L1和较厚的第三栅极间隔件232，第三晶体管272可以具有在约3.3V与约5.0V之间的工作电压，从而使其适合于高压或I/O应用。
参考图12，方法400包括执行进一步的工艺的框424。上面已经描述了这样的进一步工艺，并且为了简洁起见在此省略。
现在关注方法500。
参考图23和图24，方法500包括接收工件200的框502。如图24所示，工件200包括衬底202，在衬底202的第一区域1000上方的第一鳍结构204-1，在衬底202的第二区域2000上方的第二鳍结构204-2，在第一鳍结构204-1上方的第一伪栅极堆叠件206-1以及在第二鳍结构204-2上方的第二伪栅极堆叠件206-2。由于上文已针对方法100的框102描述了工件200，为了简洁起见，省略了对工件200的详细描述。为了简洁起见，衬底202仅在图24中示意性地示出，并且为了简化而从图25至图33中省略。
参考图23和图24，方法500包括在工件200上方沉积第一间隔材料层210的框504。在一些实施例中，第一间隔材料层210可以包括硅、氧、碳和氮。在一个实施例中，第一间隔材料层210可以包括碳氮氧化硅(SiOCN)。第一间隔材料层210的介电常数可以与氧化硅层的介电常数类似。在一些实现方式中，第一间隔材料层210可以沉积在第一区域1000中的栅极顶部硬掩模208，第一伪栅极堆叠件206-1的侧壁和第一鳍结构204-1上。在第二区域2000中，第一间隔材料层210可以沉积在栅极顶部硬掩模208的表面、第二伪栅极堆叠件206-2的侧壁和第二鳍结构204-2的表面上。可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积第一间隔材料层210。在一些实现方式中，第一间隔材料层210的厚度可以在约2.5nm与约3.0nm之间。
参考图23和图25，方法500包括执行注入工艺300的框506。在一些实施例中，执行注入工艺300以在第一源极/漏极区SD1和第二源极/漏极区SD2上方形成LDD区(未示出)。注入工艺300可以将n型掺杂剂，诸如磷(P)或砷(As)，用于n型场效应晶体管(NFET)，或者将p型掺杂剂，诸如硼(B)或铟(In)，用于p型场效应晶体管(PFET)。例如，在框506处的操作可以将n型掺杂剂注入到第一源极/漏极区SD1和第二源极/漏极区SD2中。LDD区与第一伪栅极堆叠件206-1和第二伪栅极堆叠件206-2自对准。在一些实现方式中，第一间隔材料层210用作屏蔽层或保护层，以控制LDD区的厚度并减少表面损伤。尽管在图中未明确示出，但是在注入工艺300之后，将工件200退火以激活LDD区中的注入离子。
参考图23和图26，方法500包括在工件200上方沉积第三间隔材料层212的框508。第三间隔材料层212由不同于鳍结构、第一间隔材料层210、第二间隔材料层211和第四间隔材料层214的介电材料形成。如此，其不同的组成允许选择性地移除第三间隔材料层212而不会损坏相邻的结构。由于上面已经描述了第三间隔材料层212的组成和形成，为简洁起见，省略了第三间隔材料层212的详细描述。在方法500中，第三间隔材料层212可以用作厚度增压层。在这方面，第三间隔材料层212也可以被称为厚度增压层。在一些实例中，第三间隔材料层212的厚度可以在约8nm与约20nm之间。通过本发明的设计，第三间隔材料层212具有低介电常数以便在不增加介电常数的情况下增加厚度。
参考图23和图27，方法500包括形成第三间隔材料层212的框510。在一些实施例中，在框510处，可以对工件200进行各向异性干法蚀刻在框510处的各向异性干法蚀刻工艺，诸如反应性离子蚀刻(RIE)。在框510处的各向异性干法蚀刻工艺可以移除第三间隔材料层212的沉积在第一间隔材料层210上的部分。第三间隔材料层212的不同组成允许对其进行选择性蚀刻，而基本上不损坏第一间隔材料层210。如图27所示，框510处的操作沿着第一伪栅极堆叠件206-1(以及其上的栅极顶部硬掩模208)和第二伪栅极堆叠件206-2(以及其上的栅极顶部硬掩模208)的侧壁离开第三间隔材料层212。在一些实现方式中，在框510处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。
参考图23和图28，方法500包括选择性地移除第二区域2000中的第三间隔材料层212的框512。在图28所示的一些实施例中，在工件200上方形成覆盖第一区域1000但暴露第二区域2000的光刻胶掩模213。在示例性过程中，光刻胶层被地毯式地沉积在工件200上方并且使用光刻工艺来图案化。在光刻胶掩模213保护第一区域1000的情况下，可以使用选择性湿法蚀刻工艺，选择性干法蚀刻工艺或合适的选择性蚀刻工艺选择性地移除第二区域2000中的第三间隔材料层212。示例性的选择性湿法蚀刻工艺可以包括使用稀氢氟酸(DHF)或缓冲氢氟酸(BHF)。BHF在此可以包括氢氟酸(HF)和氨气(NH3)。
参考图23和图29，方法500包括在第一间隔材料层210和第三间隔材料层212上方沉积第二间隔材料层211的框514。在一些实施例中，第二间隔材料层211和第一间隔材料层210可以具有相同的组成。在这些实施例中，第二间隔材料层211可以包括硅、氧、碳和氮。在一个实施例中，第二间隔材料层211可以包括碳氮氧化硅(SiOCN)。第二间隔材料层211的介电常数可以与氧化硅层的介电常数类似。在一些实现方式中，可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积第二间隔材料层211。在一些实现方式中，第二间隔材料层211可以具有与第一间隔材料层210的厚度类似的厚度。在一些实例中，第二间隔材料层211的厚度可以在约2.5nm与约3.0nm之间。
参考图23和图30，方法500包括框516，其中，将第四间隔材料层214沉积在第二间隔材料层211上。在一些实施例中，第四间隔材料层214比第一间隔材料层210、第二间隔材料层211和第三间隔材料层212更耐蚀刻。可以看出，耐蚀刻性通常与介电常数正相关。即，第四间隔材料层214的介电常数大于第一间隔材料层210、第二间隔材料层211或第三间隔材料层212的介电常数。第四间隔材料层214可以包括硅和氮并且可以不含氧。在一个实施例中，第四间隔材料层214可以由氮化硅(SiN)形成。在一些实现方式中，可以使用CVD工艺、SACVD工艺、ALD工艺、PVD工艺或其他合适的工艺将第四间隔材料层214沉积在第二间隔材料层211上方。在一些实例中，第四间隔材料层214的厚度在约4.5nm与约6nm之间。
参考图23和图31，方法500包括框518，其中，在第一区域1000中形成第一源极/漏极沟槽216-1，并且在第二区域2000中形成第二源极/漏极沟槽216-2。在框518处，使未被第一伪栅极堆叠件206-1、第二伪栅极堆叠件206-2和间隔材料层保护的第一源极/漏极区SD1和第二源极/漏极区SD2凹陷以在第一区域1000中形成第一源极/漏极沟槽216-1并且在第二区域2000中形成第二源极/漏极沟槽216-2。可以使用各向异性干法蚀刻工艺来执行框518处的操作。在一些实现方式中，在框518处的各向异性干法蚀刻工艺可使用含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、氧气、氢气、其他合适的气体和/或等离子体和/或它们的组合。如图31所示，各向异性干法蚀刻工艺不仅形成第一源极/漏极沟槽216-1和第二源极/漏极沟槽216-2，而且还从栅极顶部硬掩模208的顶面移除第四间隔材料层214、第二间隔材料层211和第一间隔材料层210。
参考图23和图32，方法500包括框520，其中，在第一源极/漏极沟槽216-1中形成第一源极/漏极部件218-1，并且在第二源极/漏极沟槽216-2中第二源极/漏极部件218-2。由于已在上文中针对框120对第一源极/漏极部件218-1和第二源极/漏极部件218-2进行了描述，为了简洁起见，这里省略了它们的详细描述。
参考图23和图33，方法500包括框522，其中，第一伪栅极堆叠件206-1被第一栅极结构250替换，并且第二伪栅极堆叠件206-2被第二栅极结构260替换。由于已在上文中针对方法100的框122对第一栅极结构250和第二栅极结构260进行了描述，为了简洁起见，这里省略了它们的详细描述。
仍然参考图33。在框522处的操作结束时，基本上形成第五晶体管274和第六晶体管284。第五晶体管274可以是在第一区域1000中的I/OFinFET，第六晶体管284可以是在第二区域2000中的核心FinFET。第五晶体管274包括沿着第一栅极结构250的侧壁设置的第五栅极间隔件234。第六晶体管284包括在第二区域2000中沿着第二栅极结构260的侧壁设置的第六栅极间隔件244。每个第五栅极间隔件234包括第一间隔材料层210、第二间隔材料层211、第三间隔材料层212和第四间隔材料层214。每个第六栅极间隔件244包括第一间隔材料层210、第二间隔材料层211和第四间隔材料层214。与第五栅极间隔件234相比，第六栅极间隔件244不包括作为厚度增压层的第三间隔材料层212。在第五栅极间隔件234和第六栅极间隔件244中，第一间隔材料层210占据第一厚度T1，第二间隔材料层211占据第二厚度T2，第三间隔材料层212占据第三厚度T3，以及第四间隔材料层214占据第四厚度T4。第一厚度T1类似于第一间隔材料层210的沉积后的厚度，并且在约2.5nm与约3.0nm之间。第二厚度T2类似于第二间隔材料层211的沉积后的厚度，并且在约2.5nm与约3.0nm之间。由于已经对第三间隔材料层212进行了回蚀刻，因此第三厚度T3小于第三间隔材料层212的沉积后的厚度并且在约7nm与约19nm之间。由于已经对第四间隔材料层214进行了蚀刻，因此第四厚度T4小于第四间隔材料层214的沉积后的厚度并且在约4nm与约5.5nm之间。结果，沿着X方向的第五栅极间隔件234的厚度可以在约14nm与约30nm之间，并且沿着X方向的第六栅极间隔件244的厚度可以在约9nm与约12nm之间。如图33所示，第一沟道长度L1可以在约74nm与约6μm(6000nm)之间，并且第二沟道长度L2可以小于74nm。第五栅极间隔件234有助于将第一沟道区C1与第一源极/漏极部件218-1间隔开第一距离D1。当第一源极/漏极部件218-1没有底切第五栅极间隔件234时，第一距离D1可以类似于第五栅极间隔件234的厚度。第一距离D1跨越在框506处形成的LDD区。第六栅极间隔件244有助于将第二沟道区C2与第二源极/漏极部件218-2间隔开第二距离D2。当第二源极/漏极部件218-2没有底切第六栅极间隔件244时，第二距离D2可以类似于第六栅极间隔件244的厚度。第二距离D2跨越在框506处形成的LDD区。在图33所示的一些实例中，第二源极/漏极部件218-2在第六栅极间隔件244上进行底切，并且第二距离D2小于第六栅极间隔件244的厚度。由于较长的第一沟道长度L1和较厚的第五栅极间隔件234，第五晶体管274的工作电压可以在约3.3V与约5.0V之间，从而使其适用于高压或I/O应用。
参考图23，方法500包括执行进一步的工艺的框524。上面已经描述了这样的进一步工艺，并且为了简洁起见在此省略。
第一栅极间隔件230，第三栅极间隔件232和第五栅极间隔件234沿X方向具有类似的厚度。尽管厚度类似，但是第一栅极间隔件230、第三栅极间隔件232和第五栅极间隔件234具有不同的结构。如图11所示，第一栅极间隔件230包括与第一栅极结构250相邻的第一间隔材料层210、设置在第一间隔材料层210上的第二间隔材料层211、设置在第二间隔材料层211上并沿第二间隔材料层211设置的第三间隔材料层212，以及位于第三间材料层212的侧壁和第二间隔材料层211的顶面上的第四间隔材料层214。在第一栅极间隔件230中，第三间隔材料层212设置在第二间隔材料层211与第四间隔材料层214之间，并且第二间隔材料层211夹在第一间隔材料层210与第三间隔材料层212之间。如图22所示，第三栅极间隔件232包括沿第一栅极结构250的侧壁设置的第三间隔材料层212、沿第三间隔材料层212的侧壁置设的第一间隔材料层210、设置在第一间隔材料层210上的第二间隔材料层211，以及在第二间隔材料层211的侧壁和顶面上的第四间隔材料层214。在第三栅极间隔件232中，第一间隔材料层210设置在第三间隔材料层212与第二间隔材料层211之间，并且第二间隔材料层211夹在第一间隔材料层210与第四间隔材料层214之间。如图33所示，第五栅极间隔件234包括沿第一栅极结构250的侧壁和第一鳍结构204-1的顶面设置的第一间隔材料层210、设置在第一间隔材料层210上的第三间隔材料层212、设置在第三间隔材料层212的侧壁上的第二间隔材料层211，以及设置在第二间隔材料层211的侧壁上的第四间隔材料层214。在第五栅极间隔件234中，第三间隔材料层212设置在第一间隔材料层210与第二间隔材料层211之间，并且第二间隔材料层211夹在第三间隔材料层212与第四间隔材料层214之间。
第二栅极间隔件240、第四栅极间隔件242和第六栅极间隔件244沿X方向具有类似的厚度。第二栅极间隔件240、第四栅极间隔件242和第六栅极间隔件244也具有类似的结构。如图11、图22和图33，第二栅极间隔件240、第四栅极间隔件242和第六栅极间隔件244中的每一个包括与第二栅极结构260相邻的第一间隔材料层210、设置在第一间隔材料层210的侧壁和顶面上的第二间隔材料层211，以及设置在第二间隔材料层211的侧壁和顶面上的第四间隔材料层214。如上所述，第二栅极间隔件240、第四栅极间隔件242和第六栅极间隔件244不包括第三间隔材料层212。在没有厚度增压层的情况下，第二栅极间隔件240、第四栅极间隔件242和第六栅极间隔件244分别比第一栅极间隔件230、第三栅极间隔件232和第五栅极间隔件234薄。
尽管并非意图是限制性的，但是本发明的一个或多个实施例提供了益处。例如，本发明在半导体器件的I/O器件区域和核心器件区域中提供不同的栅极间隔件。这些不同的栅极间隔件包括多层结构。I/O器件区域中的栅极间隔件包括厚度增压层，而核心器件区域中的栅极间隔件不包括厚度增压层。结果，I/O器件中的栅极间隔件比核心器件区域中的栅极间隔件厚。I/O器件中较厚的栅极间隔件将栅极结构与源极/漏极部件进一步隔开，以减少与HCI相关的故障的发生。选择厚度增压层的材料，使得其可以相对于其他间隔材料层被选择性地蚀刻或移除。本发明还公开了用于在半导体器件的I/O器件区域和核心器件区域中形成不同的栅极间隔件的方法。
根据一些实施例，本发明提供了半导体器件。该半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿第一方向纵向延伸的第一栅极结构，以及在第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层和第三栅极间隔层。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在第二栅极结构的侧壁上方的第一栅极间隔层和第三栅极间隔层。第一栅极间隔层、第二栅极间隔层和第三栅极间隔层的组成不同。第三栅极间隔层直接在第二区域中的第一栅极间隔层上。
在一些实施例中，在第一区域中，第二栅极间隔层设置在第一栅极间隔层上方，并且第三栅极间隔层设置在第二栅极间隔层上方。在一些实施例中，第一栅极结构沿垂直于第一方向的第二方向的宽度大于第二栅极结构沿第二方向的宽度。在一些实现方式中，第二栅极间隔层包括氧化硅。在一些实施例中，第一栅极间隔层包括碳氮氧化硅。在一些实例中，第三栅极间隔层包括氮化硅。在一些实施例中，第三栅极间隔层包括氮化硅。在一些实例中，第一栅极间隔层具有第一厚度，第二栅极间隔层具有第二厚度，并且第三栅极间隔层具有第三厚度。第二厚度大于第一厚度和第三厚度。在一些实现方式中，第三厚度大于第一厚度。
根据其他实施例，本发明提供了包括半导体器件的IC器件。该半导体器件包括第一区域中的第一晶体管和第二区域中的第二晶体管。该第一晶体管包括沿着第一方向纵向延伸的第一栅极结构，以及在第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层、第三栅极间隔层和第四栅极间隔层。该第二晶体管包括沿着第一方向纵向延伸的第二栅极结构，以及在第二栅极结构的侧壁上方的第一栅极间隔层、第三栅极间隔层和第四栅极间隔层。第四栅极间隔层、第三栅极间隔层和第二栅极间隔层的组成不同。第三栅极间隔层直接在第二区域中的第一栅极间隔层上。
在一些实施例中，在第一区域中，第二栅极间隔层设置在第一栅极间隔层上方，第三栅极间隔层设置在第二栅极间隔层上方，并且第四栅极间隔层设置在第三栅极间隔层上方。第一区域是输入/输出区域，第二区域是核心器件区域。在一些实施例中，第一栅极结构沿垂直于第一方向的第二方向的宽度大于第二栅极结构沿第二方向的宽度。在一些实现方式中，第二栅极间隔层包括氧化硅。在一些实例中，第一栅极间隔层和第三栅极间隔层包括碳氮氧化硅。在一些实例中，第四栅极间隔层包括氮化硅。在一些实现方式中，第一栅极间隔层具有第一厚度，第二栅极间隔层具有第二厚度，第三栅极间隔层具有第三厚度，并且第四栅极间隔层具有第四厚度。第二厚度大于第一厚度、第三厚度和第四厚度。
根据其他实施例，本发明提供了方法。该方法包括在衬底的第一区域上方沉积第一伪栅极堆叠件以及在衬底的第二区域上方沉积第二伪栅极堆叠件，在第一伪栅极堆叠件和第二伪栅极堆叠件上方沉积第一间隔材料层，在第一间隔材料层上方沉积第二间隔材料层，回蚀刻第二间隔材料层，在第二区域中选择性地移除第二间隔材料层，在选择性地移除之后，在第一伪栅极堆叠件和第二伪栅极堆叠件上方沉积第三间隔材料层，并且蚀刻第一间隔材料层，第二间隔材料层和第三间隔材料层，以沿着第一伪栅极堆叠件的侧壁形成第一栅极间隔件，并且沿着第二伪栅极堆叠件的侧壁形成第二栅极间隔件。第一间隔材料层、第二间隔材料层和第三间隔材料层具有不同的组成。
在一些实施例中，第一间隔材料层包括碳氮氧化硅、第二间隔材料层包括氧化硅，并且第三间隔材料层包括氮化硅。在一些实现方式中，回蚀刻第二间隔材料层包括在顶面上移除第二间隔材料层。在一些实例中，选择性地移除第二间隔材料层包括形成光刻胶掩模以覆盖第一区域并暴露第二区域，以及使用光刻胶掩模作为蚀刻掩模来蚀刻第二区域。
在一些实施例中，一种半导体器件，包括：第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：沿第一方向纵向延伸的第一栅极结构，以及在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层和第三栅极间隔层；以及第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：沿所述第一方向纵向延伸的第二栅极结构，以及在所述第二栅极结构的侧壁上方的所述第一栅极间隔层和所述第三栅极间隔层，其中，所述第一栅极间隔层、所述第二栅极间隔层和所述第三栅极间隔层的组成不同，其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。在一些实施例中，在所述第一区域中，所述第二栅极间隔层设置在所述第一栅极间隔层上方，并且所述第三栅极间隔层设置在所述第二栅极间隔层上方。在一些实施例中，第一栅极结构沿垂直于所述第一方向的第二方向的宽度大于所述第二栅极结构沿所述第二方向的宽度。在一些实施例中，第二栅极间隔层包括氧化硅。在一些实施例中，第一栅极间隔层包括碳氮氧化硅。在一些实施例中，第三栅极间隔层包括氮化硅。在一些实施例中，第三栅极间隔层包括氮化硅。在一些实施例中，第一栅极间隔层具有第一厚度，所述第二栅极间隔层具有第二厚度，并且所述第三栅极间隔层具有第三厚度，其中，所述第二厚度大于所述第一厚度和所述第三厚度。在一些实施例中，第三厚度大于所述第一厚度。
在一些实施例中，一种半导体器件，包括：第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：沿第一方向纵向延伸的第一栅极结构，以及在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层、第三栅极间隔层和第四栅极间隔层；以及第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：沿所述第一方向纵向延伸的第二栅极结构，以及在所述第二栅极结构的侧壁上方的所述第一栅极间隔层、所述第三栅极间隔层和所述第四栅极间隔层，其中，所述第四栅极间隔层、所述第三栅极间隔层和所述第二栅极间隔层的组成不同，其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。在一些实施例中，在所述第一区域中，所述第二栅极间隔层设置在所述第一栅极间隔层上方，所述第三栅极间隔层设置在所述第二栅极间隔层上方，并且所述第四栅极间隔层设置在所述第三栅极间隔层上方，其中，所述第一区域是输入/输出区域，并且所述第二区域是核心器件区域。在一些实施例中，第一栅极结构沿垂直于所述第一方向的第二方向的宽度大于所述第二栅极结构沿所述第二方向的宽度。在一些实施例中，第二栅极间隔层包括氧化硅。在一些实施例中，第一栅极间隔层和所述第三栅极间隔层包括碳氮氧化硅。在一些实施例中，第四栅极间隔层包括氮化硅。在一些实施例中，第一栅极间隔层具有第一厚度，所述第二栅极间隔层具有第二厚度，所述第三栅极间隔层具有第三厚度，并且所述第四栅极间隔层具有第四厚度，其中，所述第二厚度大于所述第一厚度、所述第三厚度和所述第四厚度。
在一些实施例中，一种方法，包括：在衬底的第一区域上方沉积第一伪栅极堆叠件，并且在衬底的第二区域上方沉积第二伪栅极堆叠件；在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第一间隔材料层；在所述第一间隔材料层上方沉积第二间隔材料层；回蚀刻所述第二间隔材料层；选择性地移除所述第二区域中的所述第二间隔材料层；在选择性地移除之后，在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第三间隔材料层；以及蚀刻所述第一间隔材料层、所述第二间隔材料层和所述第三间隔材料层，以沿着所述第一伪栅极堆叠件的侧壁形成第一栅极间隔件，并沿着所述第二伪栅极堆叠件的侧壁形成第二栅极间隔件，其中，所述第一栅极间隔材料层、所述第二栅极间隔材料层和所述第三栅极间隔材料层的组成不同。在一些实施例中，第一间隔材料层包括碳氮氧化硅，其中，所述第二间隔材料层包括氧化硅，并且其中，所述第三间隔材料层包括氮化硅。在一些实施例中，回蚀刻所述第二间隔材料层包括移除面向顶部的表面上的所述第二间隔材料层。在一些实施例中，选择性地移除所述第二间隔材料层包括：形成光刻胶掩模以覆盖所述第一区域并暴露所述第二区域；以及使用所述光刻胶掩模作为蚀刻掩模来蚀刻所述第二区域。
前面概述了几个实施例的特征。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：
沿第一方向纵向延伸的第一栅极结构，以及
在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层和第三栅极间隔层；以及
第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：
沿所述第一方向纵向延伸的第二栅极结构，以及
在所述第二栅极结构的侧壁上方的所述第一栅极间隔层和所述第三栅极间隔层，
其中，所述第一栅极间隔层、所述第二栅极间隔层和所述第三栅极间隔层的组成不同，
其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。
2.根据权利要求1所述的半导体器件，其中，在所述第一区域中，所述第二栅极间隔层设置在所述第一栅极间隔层上方，并且所述第三栅极间隔层设置在所述第二栅极间隔层上方。
3.根据权利要求1所述的半导体器件，其中，所述第一栅极结构沿垂直于所述第一方向的第二方向的宽度大于所述第二栅极结构沿所述第二方向的宽度。
4.根据权利要求1所述的半导体器件，其中，所述第二栅极间隔层包括氧化硅。
5.根据权利要求1所述的半导体器件，其中，所述第一栅极间隔层包括碳氮氧化硅。
6.根据权利要求1所述的半导体器件，其中，所述第三栅极间隔层包括氮化硅。
7.根据权利要求1所述的半导体器件，其中，所述第三栅极间隔层包括氮化硅。
8.根据权利要求1所述的半导体器件，
其中，所述第一栅极间隔层具有第一厚度，所述第二栅极间隔层具有第二厚度，并且所述第三栅极间隔层具有第三厚度，
其中，所述第二厚度大于所述第一厚度和所述第三厚度。
9.一种半导体器件，包括：
第一晶体管，所述第一晶体管在第一区域中，所述第一晶体管包括：
沿第一方向纵向延伸的第一栅极结构，以及
在所述第一栅极结构的侧壁上方的第一栅极间隔层、第二栅极间隔层、第三栅极间隔层和第四栅极间隔层；以及
第二晶体管，所述第二晶体管在第二区域中，所述第二晶体管包括：
沿所述第一方向纵向延伸的第二栅极结构，以及
在所述第二栅极结构的侧壁上方的所述第一栅极间隔层、所述第三栅极间隔层和所述第四栅极间隔层，
其中，所述第四栅极间隔层、所述第三栅极间隔层和所述第二栅极间隔层的组成不同，
其中，所述第三栅极间隔层直接位于所述第二区域中的所述第一栅极间隔层上。
10.一种形成半导体器件的方法，包括：
在衬底的第一区域上方沉积第一伪栅极堆叠件，并且在衬底的第二区域上方沉积第二伪栅极堆叠件；
在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第一间隔材料层；
在所述第一间隔材料层上方沉积第二间隔材料层；
回蚀刻所述第二间隔材料层；
选择性地移除所述第二区域中的所述第二间隔材料层；
在选择性地移除之后，在所述第一伪栅极堆叠件和所述第二伪栅极堆叠件上方沉积第三间隔材料层；以及
蚀刻所述第一间隔材料层、所述第二间隔材料层和所述第三间隔材料层，以沿着所述第一伪栅极堆叠件的侧壁形成第一栅极间隔件，并沿着所述第二伪栅极堆叠件的侧壁形成第二栅极间隔件，
其中，所述第一栅极间隔材料层、所述第二栅极间隔材料层和所述第三栅极间隔材料层的组成不同。
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