KR102593708B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는, 활성 영역을 갖는 기판, 활성 영역 상에 배치되며, 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물, 및 게이트 구조물의 양 측면 상에 배치되며, 게이트 전극층의 상면보다 낮은 높이에 위치하는 상면을 갖는 게이트 스페이서층들을 포함하고, 게이트 전극층은 상부의 모서리가 라운딩된 형상을 갖는다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS OF THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 소자를 제조하는 데 있어서, 미세한 폭 또는 미세한 이격 거리를 가지는 패턴들을 구현하는 것이 요구된다. 또한, 평면형(planar) MOSFET(metal oxide semiconductor FET)의 크기 축소에 따른 동작 특성의 한계를 극복하기 위하여, 3차원 구조의 채널을 구비하는 FinFET을 포함하는 반도체 장치를 개발하기 위한 노력이 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치 및 그 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역을 갖는 기판, 상기 활성 영역 상에 배치되며, 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물, 및 상기 게이트 구조물의 양 측면 상에 배치되며, 상기 게이트 전극층의 상면보다 낮은 높이(height level)에 위치하는 상면을 갖는 게이트 스페이서층들을 포함하고, 상기 게이트 전극층은 상부의 모서리(corner)가 라운딩된 형상을 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 활성 영역을 가지며 제1 및 제2 영역을 갖는 기판, 상기 제1 영역 상에 제1 방향으로 연장되도록 배치되며, 상기 제1 방향에 수직한 제2 방향에서 제1 길이를 갖는 제1 게이트 전극층, 및 상기 제2 영역 상에 상기 제1 방향으로 연장되도록 배치되며, 상기 제2 방향에서 상기 제1 길이보다 긴 제2 길이를 갖는 제2 게이트 전극층을 포함하고, 상기 제1 및 제2 게이트 전극층은 상기 제2 방향을 따른 가장자리 영역에서 제1 두께를 갖고, 상기 가장자리 영역으로부터 내측에 위치하는 영역에서 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 활성 영역을 갖는 기판 상에 게이트 전극층 및 상기 게이트 전극층의 측벽과 마주보는 게이트 스페이서층들을 형성하는 단계, 상기 게이트 전극층의 측면이 노출되도록 상기 게이트 스페이서층들을 상면으로부터 일부 제거하는 단계, 상기 게이트 전극층을 상면 및 상기 게이트 스페이서층들에 의해 노출된 측면으로부터 일부 제거하는 단계, 및 상기 게이트 스페이서층들 및 상기 게이트 전극층의 상면을 덮는 게이트 캡핑층을 형성하는 단계를 포함할 수 있다.
게이트 전극의 형상을 제어함으로써, 신뢰성이 향상된 반도체 장치가 제공될 수 있다. 또한, 게이트 스페이서층을 먼저 리세스한 후 게이트 전극층을 리세스함으로써, 신뢰성이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 분해 사시도이다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 도시하는 평면도이다. 설명의 편의를 위하여, 도 1에서는 반도체 장치의 주요 구성요소만을 도시하였다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 2a는 도 1의 반도체 장치를 절단선 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라서 절단한 단면도들을 도시한다. 도 2b는 도 1의 반도체 장치를 절단선 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'를 따라서 절단한 단면도들을 도시한다.
도 1 내지 도 2b를 참조하면, 반도체 장치(100)는, 제1 영역(R1, R2)을 갖는 기판(101), 활성 핀들(105), 제1 및 제2 게이트 유전층들(112, 114), 게이트 전극층들(120), 게이트 스페이서층들(130), 게이트 캡핑층들(140), 소스/드레인 영역들(150), 및 콘택 플러그들(160)을 포함할 수 있다. 반도체 장치(100)는 소자 분리층들(107) 및 제1 및 제2 층간 절연층들(192, 194)을 더 포함할 수 있다.
반도체 장치(100)는 활성 핀들(105)이 핀(fin) 구조를 갖는 트랜지스터인 FinFET 소자들을 포함할 수 있다. 상기 FinFET 소자들은, 서로 교차하는 활성 핀들(105)과 제1 및 제2 게이트 구조물들(GS1, GS2)을 중심으로 배치되는 제1 및 제2 트랜지스터들(TR1, TR2)을 포함할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 n형 또는 p형 모스 전계 효과 트랜지스터들(MOSFET)일 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 서로 다른 문턱 전압(threshold voltage)을 가질 수 있으며, 이에 따라 서로 다른 동작 전압을 가질 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(TR1, TR2)이 동일한 도전형의 트랜지스터인 경우, 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)보다 작은 문턱 전압 및 동작 전압을 가질 수 있다. 본 명세서에서, 문턱 전압 및 동작 전압의 크기는 절대값으로 비교될 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)은 반도체 장치(100) 내에서 동일하거나 다른 회로를 구성할 수 있다.
기판(101)은 서로 다른 제1 및 제2 영역들(R1, R2)을 가질 수 있으며, 제1 및 제2 영역들(R1, R2)은 각각 제1 및 제2 트랜지스터들(TR1, TR2)이 배치되는 영역일 수 있다. 제1 및 제2 영역들(R1, R2)은 반도체 장치(100) 내에서 이격되어 배치되거나, 인접하게 배치될 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
소자 분리층들(107)은 도 2b에 도시된 것과 같이, 기판(101)에서 활성 핀들(105)을 정의할 수 있다. 소자 분리층들(107)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 실시예들에 따라, 소자 분리층들(107)은 인접하는 활성 핀들(105)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수도 있다. 실시예들에 따라, 소자 분리층들(107)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있으며, 소자 분리층들(107)의 상면 및 하면의 형상은 도시된 것에 한정되지는 않는다. 소자 분리층들(107)은 절연 물질로 이루어질 수 있다. 소자 분리층들(107)은 예를 들어, 산화물, 질화물 또는 그들의 조합일 수 있다.
활성 핀들(105)은 기판(101) 내에서 소자 분리층들(107)에 의해 정의되며, 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 소자 분리층들(107)의 사이에서 기판(101)으로부터 돌출되어 연장되는 라인 또는 바 형상을 가질 수 있다. 도 1에서는 제1 및 제2 영역들(R1, R2) 각각에 y 방향에서 이격되어 배치되는 세 개의 활성 핀들(105)이 도시되었으나, 활성 핀들(105)의 배치 형태 및 개수는 이에 한정되지는 않는다. 또한, 제1 및 제2 트랜지스터들(TR1, TR2) 각각을 구성하는 활성 핀들(105)의 개수도 실시예들에서 다양하게 변경될 수 있다.
활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 활성 핀들(105)은 제1 및 제2 게이트 구조물들(GS1, GS2)과 게이트 스페이서층들(130)의 양측에서 일부 리세스될 수 있으며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(150)이 배치될 수 있다. 따라서, 도 2a에 도시된 것과 같이, 제1 및 제2 게이트 구조물들(GS1, GS2)의 하부에서 활성 핀들(105)은 상대적으로 높은 높이를 가질 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 불순물들을 포함할 수 있다.
제1 및 제2 게이트 구조물들(GS1, GS2)은 활성 핀들(105)의 상부에서 활성 핀들(105)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 게이트 구조물들(GS1, GS2)은 각각 제1 및 제2 게이트 유전층들(112, 114) 및 게이트 전극층들(120)을 포함할 수 있다. 제1 및 제2 게이트 구조물들(GS1, GS2)은 동일한 구조를 갖거나 서로 다른 구조를 가질 수 있다. 예를 들어, 제1 게이트 구조물들(GS1)과 제2 게이트 구조물들(GS2)은 제1 및 제2 게이트 유전층들(112, 114)의 조성 및/또는 두께가 상이할 수 있으며, 게이트 전극층들(120)의 구성이 상이할 수도 있다.
제1 및 제2 게이트 유전층들(112, 114)은 활성 핀들(105)과 게이트 전극층들(120)의 사이에 배치될 수 있다. 제1 게이트 유전층들(112)은 게이트 전극층들(120)의 하면 상에 배치되고, 제2 게이트 유전층들(114)은 게이트 전극층들(120)의 하면 및 측면들을 덮도록 배치될 수 있다. 다만, 예시적인 실시예들에서, 제2 게이트 유전층들(114)도 게이트 전극층들(120)의 하면 상에만 배치될 수도 있다.
제2 게이트 유전층들(114)은 게이트 전극층들(120)의 측면 상에서 게이트 전극층들(120)의 상면과 동일하거나 그보다 낮은 높이 레벨에 위치하는 상단을 가질 수 있다. 제2 게이트 유전층들(114)의 상단은 게이트 전극층들(120)이 최대 높이를 갖는 중앙 영역에서의 최상부보다 게이트 스페이서층들(130)의 상면에 가깝게 위치할 수 있다. 제2 게이트 유전층들(114)의 상단은 게이트 전극층들(120)의 상면과 연속적인 프로파일을 가질 수 있다. 즉, 제2 게이트 유전층들(114)의 상면은, 단면도 상에서, 게이트 전극층들(120)의 상면과 변곡점이 없이 실질적으로 연속적인 곡선을 이룰 수 있다. 제2 게이트 유전층들(114)의 상단에서, 제2 게이트 유전층들(114)이 게이트 전극층(120)과 접하는 내측면의 높이는 게이트 스페이서층들(130)과 접하는 외측면의 높이보다 높을 수 있다.
제1 및 제2 게이트 유전층들(112, 114)은 서로 다른 물질을 포함할 수 있다. 제1 게이트 유전층들(112)은 유전 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제2 게이트 유전층들(114)은 제1 게이트 유전층들(112)보다 고유전율 물질을 포함할 수 있으며, 예를 들어, 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 예시적인 실시예들에서, 제2 게이트 유전층들(114)은 트랜지스터의 문턱 전압을 높이는 역할을 하는 원소를 포함할 수도 있으며, 예를 들어, 란탄(La), 가돌리늄(Gd), 루테늄(Ru), 이트륨(Y), 및 스칸듐(Sc)과 같은 희토류 원소를 포함할 수 있다. 상기 원소들은 예를 들어, 전기 쌍극자(dipole)를 형성함으로써 문턱 전압을 높일 수 있다.
게이트 전극층들(120)과 교차되는 활성 핀들(105)에는 제1 및 제2 트랜지스터들(TR1, TR2)의 채널 영역이 형성될 수 있다. 게이트 전극층들(120)은 제1 및 제2 영역들(R1, R2)에서 각각 채널 방향, 즉 x 방향을 따라, 제1 및 제2 길이(L1, L2)를 가질 수 있다. 제1 및 제2 길이(L1, L2)는 각각 제1 및 제2 트랜지스터들(TR1, TR2)의 채널 길이와 동일하거나 이에 대응될 수 있다. 제2 길이(L2)는 제1 길이(L1)보다 클 수 있으며, 예를 들어, 제1 길이(L1)는 3 nm 내지 100 nm의 범위이고, 제2 길이(L2)는 150 nm 내지 1000 nm의 범위일 수 있다. 게이트 전극층들(120)은 제1 및 제2 영역들(R1, R2)에서 각각 제1 및 제2 최대 높이(H1, H2)를 가질 수 있다. 제1 및 제2 최대 높이(H1, H2)는 서로 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다.
게이트 전극층들(120)은 상부의 모서리(corner)(TC), 특히 x 방향을 따른 양측의 모서리가 라운딩된 형상을 가질 수 있다. 따라서, 게이트 전극층들(120)은 연장 방향인 y 방향을 따라 가장자리 영역들에서 최소 두께를 가질 수 있다. 이러한 형상을 가짐으로써, 게이트 전극층들(120)은 콘택 플러그(160)와 인접하는 외측면에서 콘택 플러그(160)와의 이격 거리(L3)를 확보할 수 있다. 따라서, 콘택 플러그(160)의 오정렬(mis-align) 및/또는 게이트 전극층들(120)의 높이 편차가 발생하는 경우에도, 게이트 전극층(120)과 콘택 플러그(160) 사이의 전기적 단락(short)이 발생하는 것이 방지될 수 있다. 게이트 전극층들(120)의 상면은 전체적으로 위로 볼록한 형상을 가질 수 있다. 게이트 전극층들(120)의 상면은 제1 및 제2 게이트 구조물들(GS1, GS2)에서 서로 다른 프로파일을 가질 수 있다. 다만, 실시예들에서, 게이트 전극층들(120)은 상부의 양 모서리(TC)가 각진 형상이 아닌 각이 완화된 굴곡을 갖는 범위에서 다양한 형상들을 가질 수 있다. 게이트 전극층(120)의 형상에 대해서는 하기에 도 3을 참조하여 더욱 상세히 설명한다.
게이트 전극층들(120)은 실시예들에 따라 단일층으로 이루어지거나 복수의 층들이 적층된 형태를 가질 수 있다. 게이트 전극층들(120)은 TiN, TaN, W, WCN, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 전극층들(120)은 반드시 금속 물질로 이루어져야하는 것은 아니며, 실시예들에 따라, 폴리실리콘과 같은 반도체 물질로 이루어질 수도 있다.
게이트 스페이서층들(130)은 제1 및 제2 게이트 구조물들(GS1, GS2)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(130)은 소스/드레인 영역들(150)과 게이트 전극층들(120)을 절연시킬 수 있다. 게이트 스페이서층들(130)에서 제1 및 제2 게이트 구조물들(GS1, GS2)을 향하는 내측면은 제2 게이트 유전층들(114)과 접할 수 있으며, 외측면은 소스/드레인 영역들(150) 및 제1 층간 절연층(192)과 접할 수 있다. 게이트 스페이서층들(130)은 게이트 전극층들(120)보다 얇은 두께를 가질 수 있다. 따라서, 게이트 스페이서층들(130)의 상면은 게이트 전극층들(120)의 상면과 동일하거나 그보다 낮은 높이 레벨에 위치할 수 있으며, 게이트 전극층들(120)의 최상부보다 낮은 높이 레벨에 위치할 수 있다. 게이트 스페이서층들(130)의 상면은 아래로 볼록한 형상을 가질 수 있다. 이에 따라, 게이트 스페이서층들(130)은 x 방향을 따른 중심 영역에서 가장 얇은 두께를 가질 수 있으며, 가장자리 영역에서 가장 두꺼운 두께를 가질 수 있다.
게이트 스페이서층들(130)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(130)은 저유전율 물질로 이루어질 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층들(140)은 게이트 전극층들(120) 및 게이트 스페이서층들(130)의 상면을 덮도록 배치될 수 있다. 따라서, 게이트 캡핑층들(140)의 하면은 게이트 전극층들(120) 및 게이트 스페이서층들(130)의 상면을 따른 프로파일을 가질 수 있다. 게이트 캡핑층들(140)의 하면은 x 방향을 따른 중심 영역에서 함몰된 영역을 갖고, 가장자리 영역에서 아래로 돌출된 영역을 가질 수 있다. 게이트 캡핑층들(140)의 상면은 평탄한 면일 수 있으며, 게이트 캡핑층들(140)은 전체적으로 말발굽 형상을 가질 수 있다. 게이트 캡핑층들(140)의 x 방향을 따른 측면은 게이트 스페이서층들(130)의 외측면과 공면(coplanar)일 수 있다. 게이트 캡핑층들(140)은 예를 들어, 실리콘 질화물로 이루어질 수 있으며, 게이트 스페이서층들(130)과 조성이 상이한 경우 계면이 구분되어 인식될 수 있다. 또는, 게이트 스페이서층들(130)과 조성이 유사한 경우라도, 서로 다른 공정으로 형성되어 물성이 상이할 수 있으며, 이에 따라 계면이 구분될 수 있다.
소스/드레인 영역들(150)은 제1 및 제2 게이트 구조물들(GS1, GS2) 및 게이트 스페이서층들(130)의 양측에서, 활성 핀들(105) 상에 배치될 수 있다. 소스/드레인 영역들(150)은 제1 및 제2 트랜지스터들(TR1, TR2)의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(150)은 상면이 게이트 전극층(120)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(150)은 두 개 이상의 활성 핀들(105) 상에서 서로 연결되거나 또는 합쳐져서(merged) 하나의 소스/드레인 영역(150)을 이룰 수 있으나, 이에 한정되지는 않는다.
소스/드레인 영역들(150)은 에피택셜층으로 이루어질 수 있으며 불순물들을 포함할 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(TR1, TR2)이 p형 트랜지스터인 경우, 소스/드레인 영역들(150)은 p형으로 도핑된 실리콘 게르마늄(SiGe)을 포함할 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)이 n형 트랜지스터인 경우, 소스/드레인 영역들(150)은 n형으로 도핑된 실리콘(Si)을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(150)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
콘택 플러그들(160)은 제1 및 제2 층간 절연층(192, 194)을 관통하여 소스/드레인 영역들(150)과 연결될 수 있다. 콘택 플러그들(160)은 소스/드레인 영역들(150)에 신호가 인가되도록 배선 라인과 같은 다른 구성 요소와 전기적으로 연결될 수 있다. 콘택 플러그들(160)은 소스/드레인 영역(150)의 일부를 리세스하며 소스/드레인 영역(150)과 연결될 수 있으나, 이에 한정되지는 않는다. 콘택 플러그들(160)은 제1 및 제2 게이트 구조물들(GS1, GS2)의 연장 방향, 즉 y 방향을 따라 연장된 세장형(elongated) 형상을 가질 수 있으며, 직사각형 또는 타원형 등의 형상을 가질 수 있다.
콘택 플러그들(160)은 소스/드레인 영역(150)과 접촉하는 하면 및 측면에 배치되는 확산 방지층(162) 및 플러그 도전층(165)을 포함할 수 있다. 확산 방지층(162)은 플러그 도전층(165)을 이루는 물질의 일부가 소스/드레인 영역(150)에 의해 실리사이드화되어 형성된 층일 수도 있다. 콘택 플러그들(160)은 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo) 등과 같은 도전성 물질을 포함할 수 있다.
제1 및 제2 층간 절연층(192, 194)은 소자 분리층들(107), 소스/드레인 영역들(150), 및 게이트 캡핑층들(140)의 상면을 덮도록 배치될 수 있다. 제1 층간 절연층(192)의 높이는 게이트 캡핑층들(140)의 높이와 실질적으로 동일할 수 있다. 다만, 제1 및 제2 층간 절연층(192, 194)은 공정 상에서 구별되는 층들로, 상대적인 높이 및 경계면의 위치는 도면에 도시된 것에 한정되지 않는다. 다른 실시예에서, 제1 및 제2 층간 절연층(192, 194)은 하나의 층으로 이루어질 수도 있다. 제1 및 제2 층간 절연층(192, 194)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 분해 사시도이다.
도 3을 참조하면, 도 1 내지 도 2b의 반도체 장치(100)의 제1 게이트 구조물(GS1), 게이트 스페이서층들(130), 및 게이트 캡핑층(140)이 도시된다. 제1 게이트 구조물(GS1)은 일 방향, 예를 들어 y 방향으로 연장되며, 게이트 스페이서층들(130) 및 게이트 캡핑층(140)도 제1 게이트 구조물(GS1)을 따라 y 방향으로 연장된다.
제1 게이트 구조물(GS1)에서 게이트 전극층(120)은 연장 방향인 y 방향에 수직한 x 방향을 따른 상부의 양 모서리(TC)가 라운딩된 형상을 가질 수 있다. 게이트 전극층(120)은 양 측면 상의 게이트 스페이서층들(130)보다 두껍게 또는 높게 형성되어, 게이트 스페이서층들(130)보다 소정 길이(D1)로 돌출된 형상을 가질 수 있다. 게이트 전극층(120)은 중심 영역에서 최대 높이인 제1 높이(H1)를 갖고, 게이트 스페이서층(130)과 접하는 가장자리 영역에서 최소 높이인 제3 높이(H3)를 가질 수 있다. 게이트 전극층(120)은 중심 영역을 포함한 적어도 일부 영역에서 평탄한 상면을 갖는 영역을 가질 수 있으나, 이에 한정되지는 않는다. 제1 게이트 구조물(GS1)은 y 방향을 따라 소정 길이(D2)로 연장될 수 있으며, 연장 길이(D2)는 실시예들 및 제1 트랜지스터(TR1)의 구조에 따라 다양하게 변경될 수 있다.
게이트 스페이서층들(130)은 제1 게이트 구조물(GS1)의 양측면에서 최대 높이인 제4 높이(H4)를 갖도록 배치될 수 있다. 제4 높이(H4)는 게이트 전극층(120)의 최대 높이인 제1 높이(H1)보다 작고 게이트 전극층(120)의 최소 높이인 제3 높이(H3)와 실질적으로 동일하거나 그보다 작을 수 있다.
게이트 캡핑층(140)은 제1 게이트 구조물(GS1) 및 게이트 스페이서층들(130) 상에 배치될 수 있다. 게이트 캡핑층(140)은 평탄한 상면을 가지며, 제1 게이트 구조물(GS1) 및 게이트 스페이서층들(130)을 따라 굴곡진 하면을 가질 수 있다. 게이트 캡핑층(140)은 중심 영역인 게이트 전극층(120) 상에서 최소 두께인 제1 두께(T1)를 갖고, 주변 영역인 게이트 스페이서층들(130) 상에서 최대 두께인 제2 두께(T2)를 가질 수 있다.
도 4a 및 도 4b는 예시적인 실시예들에 따른 반도체 장치의 일부를 도시하는 부분 확대도들이다. 도 4a 및 도 4b에서는, 도 2a의 'A' 영역에 대응하는 영역을 도시한다.
도 4a를 참조하면, 제1 게이트 구조물(GS1)에서 제2 게이트 유전층(114)의 상단부(114E)는 게이트 전극층(120)과 게이트 스페이서층들(130)의 사이에서 평탄한 상면을 가질 수 있다. 따라서, 도 2a 및 도 3의 실시예에서와 달리, 제2 게이트 유전층(114)의 상단부(114E)는 게이트 전극층(120)과 연속적인 프로파일을 갖지 않을 수 있다. 제2 게이트 유전층(114)의 상단부(114E)는 게이트 전극층(120)과 비연속적인 프로파일을 가질 수 있으며, 이에 따라 게이트 전극층(120)과의 계면에 단차가 형성될 수 있다. 또한, 제2 게이트 유전층(114)의 상단부(114E)는 게이트 스페이서층들(130)과도 비연속적인 프로파일을 가질 수 있으며, 계면에 단차가 형성될 수 있다.
도 4b를 참조하면, 제1 게이트 구조물(GS1)에서 제2 게이트 유전층(114)의 상단부(114E)는, 도 2a 및 도 3의 실시예에서와 달리, 게이트 전극층(120)과 연속적인 프로파일을 갖지 않고, 게이트 스페이서층들(130)과 연속적인 프로파일을 가질 수 있다.
도 4a 및 도 4b를 참조하여 상술한 것과 같이, 제1 및 제2 게이트 구조물들(GS1, GS2) 내에서 제2 게이트 유전층(114)의 상단의 형상은 실시예들에서 다양하게 변경될 수 있다. 이러한 구조는 하기에 도 9h를 참조하여 설명하는 공정을 포함하는 공정 단계들에서의 공정 조건, 제2 게이트 유전층(114) 및 게이트 전극층(120)의 물질, 제2 게이트 유전층(114) 또는 게이트 전극층(120)과의 상대적인 식각율 등에 따라 제어될 수 있다.
도 5 및 도 6은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 5 및 도 6에서는 도 2a에 대응되는 단면들을 도시한다.
도 5를 참조하면, 반도체 장치(100a)에서, 제2 게이트 구조물들(GS2a)을 이루는 게이트 전극층들(120a)의 상면은 두 개 이상의 굴곡들을 가질 수 있다. 또한, 제2 게이트 구조물들(GS2a)의 게이트 전극층들(120a)은 최대 높이(H5)가 제1 게이트 구조물들(GS1)의 게이트 전극층들(120)의 최대 높이(H1)보다 높을 수 있다.
먼저, 게이트 전극층들(120a)의 상면은 x 방향에서의 길이의 범위에 따라, 두 개 이상의 굴곡들을 가질 수 있다. 이러한 형상은 도 9h를 참조하여 설명할 게이트 전극층들(120a)의 일부 제거 공정 시에 공정 조건에 따라 식각제의 플로우를 제어함으로써 도출될 수 있다. 다만, 이 경우에도, 게이트 전극층들(120a)의 상부 모서리(TC)는 위로 볼록한 형태를 가질 수 있으며, 게이트 전극층들(120a)은 게이트 스페이서층들(130)과 접하는 영역에서 최소 두께를 가질 수 있다.
또한, 본 실시예에서, 제2 게이트 구조물들(GS2a)에서 게이트 전극층들(120a)의 최대 높이(H5)는 제1 게이트 구조물들(GS1)에서 게이트 전극층들(120)의 최대 높이(H1)와 다를 수 있다. 제2 게이트 구조물들(GS2a)의 게이트 전극층들(120a)은 상대적으로 큰 길이를 가지므로, 게이트 전극층들(120a)의 제거 공정 시에 측면으로부터 식각제의 영향을 받는 정도가 제1 게이트 구조물들(GS1)에서와 다를 수 있다. 따라서, 제2 게이트 구조물들(GS2a)에서 게이트 전극층들(120a)의 최대 높이(H5)는 제1 게이트 구조물들(GS1)에서 게이트 전극층들(120)의 최대 높이(H1)보다 높을 수 있다. 다만, 상기 높이의 차이는 게이트 전극층들(120, 120a)의 길이, 게이트 스페이서층들(130)의 높이, 공정 조건 등에 따라 다양하게 변경될 수 있다. 또한, 상기 높이의 차이 및 게이트 전극층들(120a)의 상면의 형상은 서로 반드시 연관된 것은 아니며, 도 2a 내지 도 4를 참조하여 상술한 다른 실시예들에도 독립적으로 적용될 수 있을 것이다.
도 6을 참조하면, 반도체 장치(100b)에서, 게이트 스페이서층들(130a)은 평탄한 상면을 가질 수 있으며, 제1 및 제2 게이트 구조물들(GS1b, GS2b)의 게이트 전극층들(120b)은 도 2a의 반도체 장치(100)에서보다 볼록한 상면을 가질 수 있다.
게이트 스페이서층들(130a)은 x 방향으로의 폭, 높이, 공정 조건 등에 따라 평탄한 상면을 갖도록 형성될 수 있다. 이 경우에도, 게이트 스페이서층들(130a)은 게이트 전극층들(120b)보다 낮게 배치될 수 있다. 또한, 게이트 전극층들(120b)의 상면은 평탄한 영역이 없이 중심에서만 최대 높이를 갖도록 상부를 향하여 볼록한 형상을 가질 수 있다. 다만, 이와 같은 게이트 스페이서층들(130a)의 형상 및 게이트 전극층들(120b)의 상면의 형상은 서로 연관된 것은 아니며, 도 2a 내지 도 5를 참조하여 상술한 다른 실시예들에도 각각 적용될 수 있을 것이다.
도 7은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 7을 참조하면, 반도체 장치(100c)에서, 기판(101)은 제1 및 제2 영역들(R1, R2) 외에 제3 영역(R3)을 더 가질 수 있다. 제3 영역(R3)에는 제3 게이트 구조물들(GS3)을 포함하는 제3 트랜지스터들(TR3)이 배치될 수 있다. 또한, 제1 및 제2 게이트 구조물들(GS1c, GS2c)에서, 게이트 전극층들(120c)은 제1 및 제2 도전층들(123c, 125c)을 포함할 수 있다. 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)에서, 게이트 전극층들(120c, 120d)의 상부 모서리들(TC)은 곡면 형상을 가질 수 있다.
먼저, 제3 트랜지스터들(TR3)은 제1 트랜지스터들(TR1)과 동일한 채널 길이를 가지며, 서로 다른 문턱 전압 또는 동작 전압을 가질 수 있다. 예를 들어, 제1 트랜지스터들(TR1)은 n형 트랜지스터들일 수 있고, 제3 트랜지스터들(TR3)은 p형 트랜지스터들일 수 있다. 이 경우, 제1 및 제3 영역들(R1, R3)에서, 활성 핀들(105)은 서로 다른 도전형의 불순물들을 포함할 수 있다.
제1 및 제2 게이트 구조물들(GS1c, GS2c)에서, 게이트 전극층들(120c)의 제1 및 제2 도전층들(123c, 125c)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 도전층들(123c)은 일함수를 조절하는 기능을 할 수 있으며, TiN, Ta, TaN, TiAl, TiAlC, TiAlN, 또는 이들의 조합을 포함할 수 있다. 제2 도전층들(125c)은 TiN, W, WCN, 또는 이들의 조합을 포함할 수 있다.
제3 게이트 구조물들(GS3)에서, 게이트 전극층(120d)은 제1 및 제2 도전층들(123d, 126d)을 포함할 수 있다. 예를 들어, 제1 도전층들(123d)은 제1 및 제2 게이트 구조물들(GS1c, GS2c)의 제1 도전층들(123c)과 동일한 물질로 이루어지고, 제2 도전층들(126d)은 제1 및 제2 게이트 구조물들(GS1c, GS2c)의 제2 도전층들(125c)과 다른 물질로 이루어질 수 있다. 또한, 제2 도전층들(126d)은 상부에서 넓은 폭을 갖고, 하부에서 얇고 길게 연장되는 형상을 가질 수 있다. 이와 같은 구조는, 도 9f를 참조하여 하기에 설명하는 게이트 전극층(120d)의 형성 공정에서, 제1 및 제2 도전층들(123d, 126d)의 상대적인 두께, 제3 게이트 구조물들(GS3)의 크기 등에 따라 도출될 수 있다.
이와 같이, 예시적인 실시예들에서 반도체 장치(100c)는 서로 다른 문턱 전압을 갖는 복수의 트랜지스터들(TR1, TR2, TR3)을 포함할 수 있으며, 각 트랜지스터들(TR1, TR2, TR3)에서 게이트 전극층들(120c, 120d)을 구성하는 도전층들(123c, 123d, 125c, 126d)의 개수, 물질, 구조 등은 다양하게 변경될 수 있다. 또한, 본 실시예에서는 게이트 전극층들(120c, 120d)이 모두 라운딩된 상부 모서리들(TC)을 갖는 것으로 예시하였으나, 이에 한정되지는 않는다. 예를 들어, 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)의 게이트 전극층들(120c, 120d) 중 일부는 실질적으로 직각인 상부 모서리들을 갖고, 다른 일부는 라운딩된 상부 모서리들(TC)을 갖는 것도 가능할 것이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 흐름도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 도 9a 내지 도 9j는 도 2a에 대응되는 영역을 도시한다.
도 8 및 도 9a를 참조하면, 제1 및 제2 영역들(R1, R2)을 갖는 기판(101)을 패터닝하여 활성 핀들(105)을 형성하고, 희생 게이트 구조물들(180) 및 소스/드레인 영역들(150)을 형성할 수 있다(S110). 또한, 본 단계에서, 게이트 스페이서층들(130P) 및 제1 절연층(192)도 형성할 수 있다.
제1 및 제2 영역들(R1, R2)은 각각 트랜지스터 영역일 수 있으며, 기판(101)은 도전 영역, 예를 들어 불순물이 도핑된 웰 구조들을 포함할 수 있다. 활성 핀들(105)은 소자 분리층들(107)(도 2b 참조)을 형성함으로써 정의될 수 있으며, 기판(101)으로부터 돌출된 형상을 가질 수 있다. 활성 핀들(105)은 불순물 영역들을 포함할 수 있다.
희생 게이트 구조물들(180)은 후속 공정을 통해 도 2a와 같이 제1 및 제2 게이트 유전층들(112, 114), 게이트 전극층들(120), 및 게이트 캡핑층들(140)이 배치되는 영역에 형성될 수 있다. 희생 게이트 구조물(180)은 희생 게이트 절연층(182) 및 희생 게이트 전극층(185)을 포함할 수 있다. 희생 게이트 구조물(180)은 희생 게이트 전극층(185) 상에 배치되는 희생 게이트 캡핑층을 더 포함하도록 형성될 수 있으나, 상기 희생 게이트 캡핑층은 제1 층간 절연층(192)의 형성 시에 수행되는 평탄화 공정에 의해 제거되어 잔존하지 않을 수 있다. 희생 게이트 절연층(182)은 절연층일 수 있으며, 희생 게이트 전극층(185)은 도전층일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 희생 게이트 절연층(182)은 실리콘 산화물을 포함할 수 있으며, 희생 게이트 전극층(185)은 폴리 실리콘을 포함할 수 있다.
게이트 스페이서층들(130P)은 희생 게이트 구조물(180)의 양 측벽에 형성될 수 있다. 게이트 스페이서층들(130P)은 도 2a와 같은 최종적인 형태를 갖기 전의 상태이므로, 이와 구분되는 참조번호로 표시하였다. 게이트 스페이서층들(130P)은 형성 시점에는 상단부가 좁아지는 형상을 갖도록 형성되었다가, 제1 층간 절연층(192)의 형성 시의 평탄화 공정에서 상단부가 제거되어, 도시된 것과 같이 평탄한 상면을 가질 수 있다.
소스/드레인 영역들(150)은 게이트 스페이서층들(130)의 양측에서 활성 핀들(105)의 일부를 제거한 후 리세스된 활성 핀들(105) 상에 형성할 수 있다. 소스/드레인 영역들(150)은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 형성할 수 있다. 소스/드레인 영역들(150)은 불순물들이 도핑된 반도체 물질, 예를 들어, Si, SiGe, 또는 SiC을 포함할 수 있다. 특히, 소스/드레인 영역들(150)은 n형 또는 p형 불순물들을 포함할 수 있다. 불순물들은 소스/드레인 영역들(150)의 형성 중에 인-시추(in-situ)로 도핑되거나, 성장 후에 별도로 주입될 수 있다. 소스/드레인 영역들(150)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 y 방향을 따른 단면이 오각형, 육각형 또는 이와 유사한 형상을 가질 수 있으나, 이에 한정되지는 않는다.
제1 층간 절연층(192)은 희생 게이트 구조물(180) 및 소스/드레인 영역들(150)을 덮도록 절연 물질을 증착한 후, 평탄화 공정을 통해 희생 게이트 전극층(185)의 상면이 노출되도록 함으로써 형성될 수 있다. 제1 층간 절연층(192)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
도 8 및 도 9b를 참조하면, 희생 게이트 구조물들(180)을 제거할 수 있으며, 이에 의해 개구부들(OP)이 형성될 수 있다(S120).
희생 게이트 구조물들(180)은 하부의 소자 분리층(107), 활성 핀들(105), 및 게이트 스페이서층들(130P)에 대하여 선택적으로 제거되어, 소자 분리층(107), 활성 핀들(105), 및 게이트 스페이서층들(130)을 노출시키는 개구부들(OP)이 형성될 수 있다. 희생 게이트 구조물(180)의 제거 공정은, 건식 식각 공정 및 습식 식각 공정 중 적어도 하나를 이용할 수 있다.
도 8 및 도 9c를 참조하면, 개구부들(OP) 내에 제1 및 제2 게이트 유전층들(112, 114)을 형성할 수 있다(S130).
제1 및 제2 게이트 유전층들(112, 114)은 제1 및 제2 영역들(R1, R2)에서 실질적으로 동일한 두께로 형성될 수 있다. 제1 게이트 유전층(112)은 개구부(OP)의 저면으로 노출되는 활성 핀들(105)의 상면 상에 형성될 수 있다. 실시예들에 따라, 제1 게이트 유전층(112)은 활성 핀들(105)의 일부를 산화시켜 형성할 수도 있다. 제2 게이트 유전층들(114)은 개구부(OP)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 제1 게이트 유전층(112)의 형성 공정과 제2 게이트 유전층(114)의 형성 공정은 별도로 수행될 수 있다. 제1 및 제2 게이트 유전층들(112, 114)은 원자층 증착(Atomic Layer Deposition, ALD), 화학 기상 증착(Chemical Vapor Deposition, CVD), 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 이용하여 형성할 수 있다. 제1 및 제2 게이트 유전층들(112, 114)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다.
다음으로, 도 8 및 도 9d 내지 도 9f를 참조하여 게이트 전극층(120P)을 형성하는 단계(S140)를 설명한다. 도 9d 내지 도 9f에서는 게이트 전극층(120P)(도 9f 참조)이 복수의 도전층으로 이루어진 경우의 제조 방법을 예시한다.
먼저 도 9d를 참조하면, 개구부들(OP) 내에 게이트 전극층(120P)을 이루는 제1 층(122)을 형성할 수 있다.
제1 층(122)은 후속 공정을 통해 게이트 전극층(120P)의 일부를 이루는 층일 수 있다. 게이트 전극층(120P)이 복수의 도전층들로 이루어진 경우, 제1 층(122)은 그 중 하부에 형성되는 적어도 하나의 층을 포함할 수 있다. 예를 들어, 도 7의 반도체 장치(100c)의 경우, 제1 도전층(123d)이 본 단계에서 형성될 수 있다. 제1 층(122)은 개구부(OP) 내에서 제2 게이트 유전층(114) 상에 컨포멀하게 형성될 수 있다.
도 9e를 참조하면, 개구부들(OP) 내에서 제1 층(122)을 일부 제거할 수 있다.
먼저, 제1 층(122) 상에 개구부(OP)의 하부를 소정 높이로 채우는 코팅층(CL)을 형성할 수 있다. 코팅층(CL)은 카본계 물질을 포함할 수 있으며, 예를 들어, ACL(amorphous carbon layer) 또는 C-SOH(Carbon based spin-on hardmask) 막으로 이루어질 수 있다.
다음으로, 개구부들(OP) 내에서 코팅층(CL) 상부의 제1 층(122)을 소정 깊이로 제거할 수 있다. 상기 깊이는 예를 들어, 개구부(OP)의 전체 깊이의 약 20 % 내지 70 %의 범위일 수 있다. 코팅층(CL)에 의해 덮인 하부의 제1 층(122)은 제거되지 않을 수 있다. 제1 층(122)의 상부 영역을 제거함으로써, 후속에서 형성되는 제2 층(124)(도 9f 참조)의 갭필(gap-fill)을 위한 공간이 확보될 수 있다.
제1 층(122)의 일부 제거 공정 중에, 제1 및 제2 게이트 유전층들(112, 114)은 제거되지 않고 잔존할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 본 단계에서 코팅층(CL) 상부의 제2 게이트 유전층(114)도 함께 제거될 수 있다. 이 경우, 최종 구조에서, 제2 게이트 유전층(114)이 게이트 전극층(120)의 측면 상에서 상대적으로 낮은 높이로 배치될 수도 있다.
제1 층(122)의 일부 제거 공정 후에 코팅층(CL)은 제거될 수 있다. 코팅층(CL)은 예를 들어, 에싱(ashing) 또는 스트립(strip) 공정에 의하여 제거될 수 있다.
도 9f를 참조하면, 개구부들(OP) 내에 게이트 전극층(120P)을 이루는 제2 층(124)을 형성할 수 있다.
제2 층(124)은 게이트 전극층(120P)의 일부를 이루는 층일 수 있다. 게이트 전극층(120P)이 복수의 도전층들로 이루어진 경우, 제2 층(124)은 도 9d를 참조하여 상술한 단계에서 형성된 층을 제외한 층일 수 있다. 예를 들어, 도 7의 반도체 장치(100c)의 경우, 제2 도전층(126d)이 본 단계에서 형성될 수 있다. 제2 층(124)은 개구부(OP) 내를 완전히 채우도록 형성될 수 있다. 제2 층(124)은 제1 층(122)과 동일하거나 다른 물질일 수 있으며, 동일한 물질인 경우 그 계면이 구분되지 않을 수도 있다.
제2 층(124)을 이루는 물질을 증착한 후, 제1 층간 절연층(192)의 상면 상에서 제2 층(124)을 이루는 물질을 제거할 수 있다. 상기 제거 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정을 이용할 수 있다. 본 단계에 의해 제1 및 제2 층(122, 124)을 포함하는 게이트 전극층(120P)이 형성될 수 있다. 게이트 전극층(120P)은 도 2a와 같은 최종적인 형태를 갖기 전의 상태이므로, 이와 구분되는 참조번호로 표시하였다. 이하에서는, 게이트 전극층(120P)을 하나의 층으로 도시한다.
실시예들에서, 게이트 전극층(120P)이 하나의 층으로 이루어지는 경우, 도 9d를 참조하여 상술한 단계에서 개구부들(OP)을 매립하도록 도전성 물질을 증착함으로써, 게이트 전극층(120P)을 형성할 수 있다. 또한, 게이트 전극층(120P)이 복수의 층으로 이루어지는 경우라 하더라도, 순차적으로 적층되어 형성되는 경우에, 도 9d를 참조하여 상술한 단계에서 개구부들(OP)을 매립하도록 도전성 물질들을 순차적으로 증착함으로써 게이트 전극층(120P)을 형성할 수 있다.
도 8 및 도 9g를 참조하면, 게이트 스페이서층(130P)의 일부를 제거할 수 있다(S150).
게이트 스페이서층(130P)은 제1 층간 절연층(192) 및 게이트 전극층(120P)에 대하여 선택적으로 제거될 수 있다. 게이트 스페이서층(130P)은 노출된 상부로부터 건식 식각 또는 습식 식각 공정을 이용하여 소정 깊이(D3)로 리세스될 수 있다. 상기 깊이(D3)는 목적하는 게이트 전극층(120)의 최종 높이를 고려하여, 그와 동일하거나 낮은 높이로 게이트 스페이서층(130)이 잔존하게 하는 깊이로 결정될 수 있다. 게이트 스페이서층(130P)이 제거된 영역에는 터널부(ST)가 형성될 수 있다. 터널부(ST)는 y 방향을 따라 연장되는 형태를 가질 수 있다. 게이트 스페이서층(130P)의 일부 제거 시에, 상대적으로 중앙 영역에서 식각이 많이 이루어지는 경우, 게이트 스페이서층(130)은 상면에 오목한 영역을 가질 수 있으나, 이에 한정되지는 않는다.
본 단계에서, 게이트 전극층(120P) 측면의 제2 게이트 유전층(114)은 함께 제거되거나, 제거되지 않고 잔존할 수 있다. 예를 들어, 도 4b의 실시예의 경우, 본 단계에서 게이트 스페이서층(130P)의 일부와 함께 제2 게이트 유전층(114)이 제거되어 형성된 구조에 해당할 수 있다.
도 8 및 도 9h를 참조하면, 게이트 전극층(120P)의 일부를 제거할 수 있다(S160).
게이트 전극층(120P)은 제1 층간 절연층(192) 및 게이트 스페이서층(130)에 대하여 선택적으로 리세스될 수 있다. 게이트 전극층(120P)이 제거된 영역에는 리세스 영역(GR)이 형성될 수 있다. 게이트 전극층(120P)은 노출된 상면 및 노출된 측면으로부터 식각될 수 있다. 식각 공정 시에, 도 9h의 확대도에 화살표로 표시한 것과 같이, 식각제는 상면뿐 아니라 터널부(ST)를 통해 측면으로부터도 유입되어 제공되므로, 상대적으로 코너 영역에서의 식각량이 많을 수 있다. 따라서, 최적화된 공정 조건, 예를 들어, 바이어스가 인가하지 않거나 최소화된 바이어스를 인가하여 등방성 식각 공정 조건으로 게이트 전극층(120P)을 제거하는 경우, 라운딩된 모서리(TC)를 갖는 게이트 전극층(120)을 형성할 수 있다.
본 단계에서, 게이트 전극층(120P) 측면의 제2 게이트 유전층(114)은 게이트 전극층(120P)의 일부와 함께 제거될 수 있다. 또한, 만약 도 9e를 참조하여 상술한 공정에서 게이트 전극층(120P)을 이루는 제1 층(122)의 상부가 완전히 제거되지 않고 잔존하는 경우라 하더라도, 본 단계에서 측면으로부터 식각이 이루어짐으로써 모두 제거될 수 있다.
본 단계에 의해, 제1 및 제2 게이트 유전층들(112, 114) 및 게이트 전극층(120)을 포함하는 제1 및 제2 게이트 구조물들(GS1, GS2)이 형성될 수 있다. 최종적으로 게이트 전극층(120)은 게이트 스페이서층(130)보다 소정 길이(D1)만큼 높게 돌출되도록 형성될 수 있다.
도 8 및 도 9i를 참조하면, 게이트 전극층(120) 상에 게이트 캡핑층(140)을 형성할 수 있다(S170).
게이트 캡핑층(140)은 게이트 전극층(120) 및 게이트 스페이서층(130)의 상면을 덮고 리세스 영역(GR)을 매립하도록 형성될 수 있다. 게이트 캡핑층(140)을 이루는 물질을 증착한 후, 평탄화 공정을 수행할 수 있다. 이에 의해, 게이트 캡핑층(140)은 인접하는 제1 층간 절연층들(192) 사이의 공간을 채우고 평탄한 상면을 갖도록 형성될 수 있다. 게이트 캡핑층(140)은 예를 들어, SiN으로 이루어질 수 있으며, 게이트 스페이서층(130)과 공전 단계가 상이하므로 조성이 유사한 경우라도 사이의 계면이 구분될 수 있다.
도 8 및 도 9j를 참조하면, 소스/드레인 영역(150)을 노출시키는 콘택 홀(PH)을 형성할 수 있다(S180).
먼저, 게이트 캡핑층(140) 및 제1 층간 절연층(192) 상에 제2 층간 절연층(194)을 형성할 수 있다. 콘택 홀(PH)은 소스/드레인 영역(150)이 노출되도록 제1 및 제2 층간 절연층들(192, 194)을 제거함으로써 형성될 수 있다. 콘택 홀(PH)은 종횡비에 따라, 기판(101)의 상면에 경사진 측면을 가질 수 있다. 도 2a를 함께 참조하면, 콘택 홀(PH) 내에 도전성 물질을 순차로 적층하여, 확산 방지층(162) 및 플러그 도전층(165)을 포함하는 콘택 플러그들(160)을 형성할 수 있다.
콘택 플러그(160)가 제1 및 제2 게이트 구조물들(GS1, GS2)에 인접하게 형성되는 경우, 오정렬이 발생하면 인접한 게이트 전극층(120)의 측면과 접촉될 수 있으며 이에 의해 전기적 단락과 같은 불량이 발생할 수 있다. 하지만, 본 발명의 실시예들에서는 게이트 전극층(120)의 상부가 라운딩된 코너를 가지므로, 이와 같은 불량이 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 10을 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 도 1 내지 도 7을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 보여주는 개략도이다.
도 11을 참조하면, 시스템(2000)은 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)를 포함할 수 있다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(2100)는 프로그램을 실행하고, 시스템(2000)을 제어하는 역할을 할 수 있다. 제어기(2100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(2200)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(2300)는 제어기(2100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(2100)에서 처리된 데이터를 저장할 수 있다.
인터페이스(2400)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(2100), 입/출력 장치(2200), 메모리(2300) 및 인터페이스(2400)는 버스(2500)를 통하여 서로 통신할 수 있다.
제어기(2100) 또는 메모리(2300) 중 적어도 하나는 도 1 내지 도 7을 참조하여 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 장치를 포함할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 100a, 100b, 100c: 반도체 장치
101: 기판 105: 활성 핀
107: 소자 분리층 112: 제1 게이트 유전층
114: 제2 게이트 유전층 120: 게이트 전극층
122, 123: 제1 도전층 124, 125, 126: 제2 도전층
130: 게이트 스페이서층 140: 게이트 캡핑층
150: 소스/드레인 영역 160: 콘택 플러그
162: 확산 방지층 165: 플러그 도전층
180: 희생 게이트 구조물 182: 희생 게이트 절연층
185: 희생 게이트 전극층 192, 194: 층간 절연층

Claims (20)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치되며, 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물; 및
    상기 게이트 구조물의 양 측면 상에 배치되며, 상기 게이트 전극층의 상면보다 낮은 높이(height level)에 위치하는 상면을 갖는 게이트 스페이서층들을 포함하고,
    상기 게이트 전극층은 상부의 모서리(corner)가 라운딩된 형상을 갖고, 상기 게이트 스페이서층들은 아래로 볼록한 형상의 상면을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극층은 상기 활성 영역과 교차하여 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따른 양 측의 모서리들이 라운딩된 형상을 갖는 반도체 장치.
  3. 제1 항에 있어서,
    상기 게이트 전극층은 위로 볼록한 형상의 상면을 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 전극층 및 상기 게이트 스페이서층들의 상면을 덮는 게이트 캡핑층을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 게이트 스페이서층에서 상기 게이트 구조물과 접하지 않는 외측면은 상기 게이트 캡핑층의 측면과 공면(coplanar)인 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 유전층은, 상기 게이트 전극층의 하면 및 측면을 덮도록 배치되며, 상기 게이트 전극층의 측면 상에서 상기 게이트 전극층의 상면과 동일하거나 상기 게이트 전극층의 상면보다 낮은 높이에 위치하는 상단을 갖는 반도체 장치.
  7. 제6 항에 있어서,
    상기 게이트 유전층의 상단은 상기 게이트 전극층의 최상부보다 상기 게이트 스페이서층의 상면과 가까운 높이에 위치하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 게이트 유전층은, 상기 기판 상에 배치되는 제1 게이트 유전층 및 상기 제1 게이트 유전층 상에 배치되며, 상기 게이트 전극층의 측면 상으로 연장되는 제2 게이트 유전층을 포함하고,
    상기 상단은 상기 제2 게이트 유전층의 상단인 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 유전층의 상단은 상기 게이트 전극층의 상면과 연속적인 프로파일을 갖는 반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 유전층의 상단은 상기 게이트 스페이서층의 상면과 연속적인 프로파일을 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 게이트 전극층은 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향을 따라 중심 영역에서의 두께가 가장자리 영역에서의 두께보다 두꺼운 반도체 장치.
  12. 제1 항에 있어서,
    상기 게이트 전극층의 상면은 두 개 이상의 굴곡들을 갖는 반도체 장치.
  13. 제1 항에 있어서,
    상기 게이트 전극층은, 상기 게이트 유전층 상에서 상기 게이트 스페이서층들의 측면 상으로 연장되는 제1 도전층 및 상기 제1 도전층 사이에 배치되는 제2 도전층을 포함하는 반도체 장치.
  14. 제1 항에 있어서,
    상기 게이트 구조물의 양측에 위치한 상기 활성 영역 내에 배치되는 소스/드레인 영역들; 및
    상기 소스/드레인 영역들과 연결되는 콘택 플러그들을 더 포함하는 반도체 장치.
  15. 활성 영역을 가지며 제1 및 제2 영역을 갖는 기판;
    상기 제1 영역 상에 제1 방향으로 연장되도록 배치되며, 상기 제1 방향에 수직한 제2 방향에서 제1 길이를 갖는 제1 게이트 전극층;
    상기 제2 영역 상에 상기 제1 방향으로 연장되도록 배치되며, 상기 제2 방향에서 상기 제1 길이보다 긴 제2 길이를 갖는 제2 게이트 전극층; 및
    상기 제1 및 제2 게이트 전극층의 양 측면에 각각 배치되는 게이트 스페이서층들을 포함하고,
    상기 제1 및 제2 게이트 전극층은 상기 제2 방향을 따른 가장자리 영역에서 제1 두께를 갖고, 상기 가장자리 영역으로부터 내측에 위치하는 영역에서 상기 제1 두께보다 두꺼운 제2 두께를 갖고,
    상기 제1 게이트 전극층의 최대 두께는 상기 제2 게이트 전극층의 최대 두께보다 얇고,
    상기 게이트 스페이서층들 각각은 상기 제2 방향에서의 중심 영역에서 가장 작은 두께를 갖는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 게이트 전극층은 상부에 라운딩된 모서리를 갖고,
    상기 게이트 스페이서층들은 상기 제1 및 제2 게이트 전극층의 상면보다 낮은 높이(height level)에 위치하는 상면을 갖는 반도체 장치.
  17. 제15 항에 있어서,
    상기 제1 게이트 전극층은 상면이 위로 볼록한 형상을 갖고, 상기 제2 게이트 전극층은 상면이 상기 제1 게이트 전극층과 다른 프로파일을 갖는 반도체 장치.
  18. 제15 항에 있어서,
    상기 제1 게이트 전극층을 포함하는 제1 트랜지스터의 동작 전압은 상기 제2 게이트 전극층을 포함하는 제2 트랜지스터의 동작 전압보다 작은 반도체 장치.
  19. 활성 영역을 갖는 기판;
    상기 활성 영역 상에 배치되며, 게이트 유전층 및 게이트 전극층을 포함하는 게이트 구조물;
    상기 게이트 구조물의 양 측면 상에 배치되며, 상기 게이트 전극층의 상면보다 낮은 높이에 위치하는 상면을 갖는 게이트 스페이서층들; 및
    상기 게이트 전극층 및 상기 게이트 스페이서층들의 상면을 덮는 게이트 캡핑층을 포함하고,
    상기 게이트 전극층은 상부의 모서리(corner)가 라운딩된 형상을 갖고,
    상기 게이트 스페이서층에서 상기 게이트 구조물과 접하지 않는 외측면은 상기 게이트 캡핑층의 측면과 공면(coplanar)인 반도체 장치.
  20. 삭제
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