CN109427571B - 鳍临界尺寸负载优化 - Google Patents

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Abstract

本文公开了具有优化的鳍临界尺寸负载的集成电路器件。示例性集成电路器件包括包含第一多鳍结构的核心区域和包含第二多鳍结构的输入/输出区域。第一多鳍结构具有第一宽度并且第二多鳍结构具有第二宽度。第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构具有第一鳍间隔并且第二多鳍结构具有第二鳍间隔。第一鳍间隔小于第二鳍间隔。在一些实施方式中，第一多鳍结构的第一邻近鳍间距大于或等于三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。本发明的实施例还涉及鳍临界尺寸负载优化。

Description

鳍临界尺寸负载优化
技术领域
本发明的实施例涉及鳍临界尺寸负载优化。
背景技术
集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC的演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件)已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
这种按比例缩小已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着鳍式场效应晶体管(FinFET)技术朝着更小的部件尺寸发展，FinFET制造工艺显着受到工艺裕度降低的限制。具体地，在存在多个鳍密度的情况下，减小的鳍间距和增加的鳍高度防止传统的蚀刻工艺完全地或充分地去除鳍之间的材料。因此，不是FinFET器件的所有优势都可以实现。
发明内容
本发明的实施例提供了一种集成电路器件，包括：核心区域，包括第一多鳍结构；输入/输出区域，包括第二多鳍结构；以及其中，所述第一多鳍结构具有第一宽度，并且所述第二多鳍结构具有第二宽度，其中，所述第一宽度大于所述第二宽度。
本发明的另一实施例提供了一种集成电路器件，包括：多鳍结构，设置在衬底上方，其中，所述多鳍结构包括设置在鳍间鳍之间的鳍内鳍；其中，所述鳍间鳍具有鳍间宽度，并且所述鳍内鳍具有鳍内宽度，其中，所述鳍间宽度大于所述鳍内宽度；其中，所述鳍间鳍具有大于或等于三倍的最小鳍间距的鳍间邻近鳍间距；以及其中，所述鳍内鳍具有小于或等于两倍的所述最小鳍间距的鳍内邻近鳍间距。
本发明的又一实施例提供了一种方法，包括：在核心区中形成第一多鳍结构，其中，所述第一多鳍结构具有第一宽度；在外围区中形成第二多鳍结构，其中，所述第二多鳍结构具有第二宽度，并且其中，所述第一宽度大于所述第二宽度；以及在所述第一多鳍结构上方形成第一栅极结构并且在所述第二多鳍结构上方形成第二栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4E、图5A至图5E、图6A至图6E是根据本发明的各个方面的处于各个制造阶段的部分或全部的集成电路器件的局部示意图。
图7是根据本发明的各个方面的用于制造集成电路器件的方法的流程图。
图8是根据本发明的各个方面的部分或全部的集成电路器件的局部截面图。
具体实施方式
本发明通常涉及集成电路器件，并且更具体地，涉及鳍式场效应晶体管(FinFET)器件。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实施例中重复参考标号或字符。该重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下本发明中，一个部件形成在、连接至、和/或耦合至另一个部件上可以包括部件直接接触形成的实施例，也可以包括可以在部件之间形成额外的部件，从而使得部件不直接接触的实施例。而且，为了便于理解，使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“在...下方”、“下面”、“上”、“下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)空间相对术语以描述本发明的部件与另一部件的关系。空间关系术语旨在覆盖包括部件的器件的不同方位
图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4E、图5A至图5E、图6A至图6E是根据本发明的各个方面的处于各个制造阶段的部分或全部的集成电路器件10的局部示意图。集成电路器件10包括各个器件区域，诸如核心区域(通常称为逻辑区域)、存储器区域(诸如静态随机存取存储器(SRAM)区域)、模拟区域、外围区域(称为输入/输出(I/O)区域)、伪区域、其它合适的区域或它们的组合。在所示出的实施例中，集成电路器件10包括核心区域12和I/O区域14，其每个均可以包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。如本文描述的，核心区域12和I/O区域14每个均包括一个或多个鳍式场效应晶体管(FinFET)。集成电路器件10可以包括在微处理器、存储器和/或其它集成电路器件中。在一些实施方式中，集成电路器件10可以是IC芯片的部分、片上系统(SoC)或它们的部分。为了清楚起见，已经简化图1A至图1C、图2A至图2C、图3A至图3C、图4A至图4E、图5A至图5E和图6A至图6E以更好地理解本发明的发明概念。在集成电路器件10中可以添加额外的部件，并且在集成电路器件10的其它实施例中，可以替换，修改或消除下面描述的一些部件。
转至图1A至图1C，图1A是集成电路器件10的俯视图，图1B是沿着图1的线1B-1B的集成电路器件10的局部截面图，并且图1C是沿着图1的线1C-1C的集成电路器件10的局部截面图。核心区域12和I/O区域14每个均包括设置在衬底(晶圆)16上方的至少一个鳍结构。在所示出的实施例中，衬底16包括硅。可选地或另外地，衬底16包括另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。可选地，衬底16是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。可以使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法制造绝缘体上半导体衬底。在一些实施方式中，衬底16包括一种或多种III-V族材料。在一些实施方式中，衬底16包括一种或多种II-IV族材料。取决于核心区域12和I/O区域14的设计需求，衬底16包括各个掺杂区域(未示出)。例如，核心区域12是n型器件区域、p型器件区域或它们的组合，并且I/O区域14是n型器件区域、p型器件区域或它们的组合。在一些实施方式中，衬底16包括掺杂有p型掺杂剂(诸如硼、铟、其它p型掺杂剂或它们的组合)的p型掺杂区域(例如，p型阱)。在一些实施方式中，衬底16包括掺杂有n型掺杂剂(例如，磷、砷、其它n型掺杂剂或它们的组合)的n型掺杂区域(例如，n型阱)。在一些实施方式中，衬底16包括用p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。可以在衬底16上和/或衬底16中直接形成各个掺杂区域，例如提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。
核心区域12包括具有少于或等于两个鳍的至少一个鳍结构，并且I/O区域14包括具有大于或等于三个鳍的至少一个鳍结构。例如，核心区域12包括鳍结构20A(具有两个鳍22A)和鳍结构20B(具有两个鳍22B)，并且I/O区域14包括鳍结构20C(具有六个鳍22C)。虽然在所示出的实施例中鳍结构20A-20C是多鳍结构，但是本发明考虑了鳍结构20A和/或鳍结构20B仅包括一个鳍的实施例。在所示出的实施例中，鳍结构20A-20C分别属于集成电路器件10的第一FinFET器件、第二FinFET器件和第三FinFET器件。可选地，在一些实施方式中，鳍结构20A和鳍结构20B属于第一FinFET器件，并且鳍结构20C属于第二FinFET器件。在一些实施方式中，鳍22A-22C是衬底16的部分(诸如衬底16的材料层的部分)。例如，在衬底16包括硅的情况下，鳍22A-22C包括硅。可选地，在一些实施方式中，鳍22A-22C限定在衬底16上面的材料层(诸如一个或多个半导体材料层)中。例如，鳍22A-22C可以包括具有设置在衬底16上方的各个半导体层(诸如异质结构)的半导体层堆叠件。半导体层可以包括任何合适的半导体材料，诸如硅、锗、硅锗、其它合适的半导体材料或它们的组合。取决于集成电路器件10的设计需求，半导体层可以包括相同或不同的材料、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。在一些实施方式中，半导体层堆叠件包括交替的半导体层，诸如由第一材料组成的半导体层和由第二材料组成的半导体层。例如，半导体层堆叠件交替硅层和硅锗层(例如，从底部至顶部的SiGe/Si/SiGe/Si/SiGe/Si)。在一些实施方式中，半导体层堆叠件包括具有交替的组分原子百分比的相同材料的半导体层，诸如具有第一原子百分比的组分的半导体层和具有第二原子百分比的组分的半导体层。例如，半导体层堆叠件包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部至顶部的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中，a和c是硅的不同原子百分比，并且b和d是锗的不同原子百分比)。在一些实施方式中，取决于其相应的FinFET器件的设计需求，鳍22A、鳍22B和/或鳍22C包括相同的材料和/或相同的半导体层堆叠件。在一些实施方式中，取决于其相应的FinFET器件的设计需求，鳍22A、鳍22B和/或鳍22C包括不同的材料和/或不同的半导体层堆叠件。
通过用不同的临界尺寸配置核心区域12和I/O区域14的鳍结构，在核心区域12和I/O区域14之间实现用于随后处理的鳍临界尺寸(CD)负载优化。在一些实施方式中，临界尺寸通常是指由设计需求限定的尺寸，诸如鳍宽度和/或鳍间距，以实现集成电路器件10的期望的性能。在图1A至图1C中，鳍22A每个均具有宽度w1，鳍22B每个均具有宽度w2，并且鳍22C每个均具有宽度w3，其中，鳍宽度是临界尺寸，并且宽度w1、宽度w2和宽度w3被配置为提供鳍CD负载优化。在一些实施方式中，鳍CD负载定义为核心区域12的核心鳍CD(或核心鳍宽度)与I/O区域14的I/O鳍CD(或I/O鳍宽度)之间的差。当鳍CD负载大于0(换句话说，鳍CD负载＝核心鳍CD-I/O鳍CD＞0)时，CD负载优化了用于在栅极形成期间使用的刻蚀工艺的鳍至鳍间隔。例如，在核心鳍CD大于I/O鳍CD(换句话说，鳍22A和鳍22B每个的宽度均大于鳍22C的宽度(例如，w1＞w3并且w2＞w3))的情况下，邻近的鳍22A之间的间隔S1(距离)和/或邻近的鳍22B之间的间隔S2小于邻近的鳍22C之间的间隔S3(换句话说，S1＜S3并且S2＜S3)。在一些实施方式中，宽度w1为约1nm至约30nm，宽度w2为约1nm至约30nm，并且宽度w3为约1nm至约30nm。在一些实施方式中，间隔S1为约10nm至约30nm，间隔S2为约10nm至约30nm，并且间隔S3为约10nm至约30nm。在进一步示出的实施例中，鳍22A和鳍22B具有基本相同的宽度(换句话说，w1≈w2)，并且鳍22A和鳍22B具有基本相同的间隔(换句话说，S1≈S2)。在一些实施方式中，取决于核心区域12的设计需求，鳍22A的宽度w1和/或间隔S1与鳍22B的宽度w2和/或间隔S2不同。在图1A至图1C中，鳍22A每个均具有高度h1和长度l1；鳍22B每个均具有高度h2和长度l2；并且鳍22C每个均具有高度h3和长度l3。在一些实施方式中，高度h1为约30nm至约150nm，高度h2为约30nm至约150nm，并且高度h3为约30nm至约150nm。在一些实施方式中，长度l1为约30nm至约60nm，长度l2为约30nm至约60nm，并且长度l3为约30nm至约60nm。
鳍结构20A的间距P1通常是指鳍22A的宽度w1与邻近的鳍22A之间的间隔(诸如S1)的总和(换句话说，P1＝w1+S1)。鳍结构20B的间距P2通常是指鳍22B的宽度w2与邻近的鳍22B之间的间隔(诸如S2)的总和(换句话说，P2＝w2+S2)。鳍结构20C的间距P3通常是指鳍22C的宽度w3与邻近的鳍22C之间的间隔(例如S3)的总和(换句话说，P3＝w3+S3)。在所示出的实施例中，间距P1、间距P2和间距P3限定了鳍之间的中心至中心的距离。在一些实施方式中，间距P1、间距P2和间距P3为约10nm至约80nm。在一些实施方式中，间距P1为约10nm至约600nm，间距P2为约10nm至约600nm，并且间距P3为约10nm至约80nm。在一些实施方式中，鳍结构20A-20C具有大致相同的间距。在一些实施方式中，鳍结构20A-20C具有不同的间距。在一些实施方式中，间距P1、间距P2和/或间距P3等于最小鳍间距(Pm)。在一些实施方式中，最小鳍间距是指通过给定IC技术节点的光刻工艺和/或鳍制造工艺(包括沉积、光刻和/或蚀刻工艺)可实现的最小鳍间距。在一些实施方式中，最小鳍间距通常是指用于集成电路器件10的设计需求所规定的最小鳍间距。
鳍22A-22C的每个均具有邻近鳍间距，其可以被配置为进一步优化用于在核心区域12和I/O区域14中的栅极形成期间使用的蚀刻工艺的鳍至鳍间距。邻近鳍间距(Padjacent)是鳍的右鳍间距(PR)和鳍的左鳍间距(PL)的总和。右鳍间距PR限定了鳍的中心与位于鳍右侧的邻近的(相邻的)鳍的中心之间的距离，并且左鳍间距PL限定了鳍的中心与位于鳍左侧的邻近的(相邻的)鳍的中心之间的距离。在一些实施方式中，鳍和邻近的鳍属于相同的鳍结构和/或相同的FinFET器件。在一些实施方式中，鳍和邻近的鳍属于不同的鳍结构和/或不同的FinFET器件。核心区域12包括具有大于或等于三倍的最小鳍间距(换句话说，Padjacent-core≥3Pm)的核心邻近鳍间距(Padjacent-core)的鳍结构，并且I/O区域14包括具有小于或等于两倍的最小鳍间距(换句话说，Padjacent-IO≤2Pm)的I/O核心邻近鳍间距(Padjacent-IO)的鳍结构。例如，在核心区域12中，鳍结构20A的最右鳍22A的左鳍间距等于最小鳍间距(PL＝Pm)并且右鳍间距等于两个最小鳍间距(PR＝2Pm)，从而使得邻近鳍间距等于三倍的最小鳍间距(换句话说，Padjacent-20A＝Pm+2Pm＝3Pm)。在一些实施方式中，最右鳍22C的右鳍间距大于两倍的最小鳍间距，和/或最右鳍22C的左鳍间距小于最小鳍间距。与此相反，在I/O区域14中，鳍结构20C的中心鳍22C的一个的左鳍间距等于最小鳍间距的(PL＝Pm)，并且右鳍间距等于最小鳍间距(PR＝Pm)，从而使得邻近鳍间距等于两倍的最小鳍间距(换句话说，Padjacent-20C＝Pm+Pm＝2Pm)。在一些实施方式中，中心鳍22C的左鳍间距和/或右鳍间距小于最小鳍间距。在所示出的实施例中，由于鳍结构20A和鳍结构20B具有小于或等于两个鳍，因此鳍22A和鳍22B每个均具有邻近鳍间距，其限定第一FinFET器件的鳍和第二FinFET器件的鳍之间的左鳍间距和/或右鳍间距。在进一步示出的实施例中，由于鳍结构20C具有大于或等于三个鳍，因此中心鳍22C的每个均具有邻近鳍间距，其限定同一FinFET器件的鳍之间的左鳍间距和右鳍间距。
本发明考虑了可能由集成电路器件10的工艺和制造引起的鳍22A-22C的高度、宽度和/或长度的变化。在所示出的实施例中，鳍22A-22C沿着其相应的高度具有逐渐变窄的宽度，其中，宽度w1、宽度w2和宽度w3每个均表示变化宽度的平均值。例如，鳍22A-22C的宽度从鳍22A-22C的下部至鳍22A-22C的上部减小，从而使得鳍22A-22C的上部的平均宽度小于下部的平均宽度。在一些实施方式中，宽度可以沿着鳍22A-22C从约5nm变化至约15nm，这取决于沿着鳍22A-22C的高度测量的宽度的位置。在一些实施方式中，鳍宽度根据鳍相对于其它鳍和/或相对于集成电路器件10的其它部件的位置而变化。例如，对于鳍结构20C，中心鳍的宽度w3(在所示出的实施例中，鳍结构20C包括三个中心鳍22C)大于边缘鳍22C的宽度w3(这里是包围三个中心鳍22C的最左鳍22C和最右鳍22C)。在另一实例中，可选地，中心鳍的宽度w3小于边缘鳍的宽度w3。在这两种实施方式中，宽度w3小于宽度w1和宽度w2。在进一步的这种实施方式中，边缘鳍的宽度w3可以表示边缘鳍的平均宽度，并且中心鳍的宽度w3可以表示中心鳍的平均宽度。虽然鳍22A-22C描述为具有逐渐变窄的宽度，但是在一些实施方式中，鳍22A-22C沿着它们相应的高度具有基本相同的宽度。
使用任何合适的工艺在衬底16上方形成鳍22A-22C。在一些实施方式中，实施沉积、光刻和/或蚀刻工艺的组合以限定如图1A至图1C示出的从衬底16延伸的鳍22A-22C。例如，形成鳍22A-22C包括实施光刻工艺以在衬底16(或设置在衬底16上方的材料层，诸如异质结构)上方形成图案化的光刻胶层，并且实施蚀刻工艺以将限定在图案化的光刻胶层中的图案转印至衬底16(或设置在衬底16上方的材料层，诸如异质结构)。光刻工艺可以包括在衬底16上形成光刻胶层(例如，通过旋涂)，实施预曝光烘烤工艺，使用掩模实施曝光工艺，实施曝光后烘烤工艺以及实施显影工艺。在曝光工艺期间，将光刻胶层暴露于辐射能(诸如紫外(UV)光、深紫外(DUV)光或极紫外(EUV)光)，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、传输和/或反射至光刻胶层的辐射，从而使得将图像投射至与掩模图案对应的光刻胶层上。由于光刻胶层对辐射能量敏感，因此光刻胶层的曝光部分发生化学变化，并且光刻胶层的曝光(或未曝光)部分在显影工艺期间溶解，这取决于光刻胶层的特性和显影工艺期间使用的显影溶液的特性。在显影之后，图案化的光刻胶层包括与掩模对应的光刻胶图案。蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除衬底16(或设置在衬底16上方的材料层)的部分。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。在蚀刻工艺之后，例如通过光刻胶剥离工艺从衬底16去除图案化的光刻胶层。可选地，通过多个图案化工艺形成鳍22A-22C，多个图案化工艺诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺，自对准双重图案化(SADP)工艺、间隔介电(SID，spacer-is-dielectric)SADP工艺、其它双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其它三重图案化工艺或它们的组合)、其它多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。在一些实施方式中，在形成鳍22A-22C的同时实施定向自组装(DSA)技术。此外，在一些实施方式中，曝光工艺可以实施用于图案化光刻胶层的无掩模光刻、电子束(e束)写入、离子束写入和/或纳米印刷技术。
在一些实施方式中，在图案化的光刻胶层(或图案化的掩模层)中限定的图案包括用于限定鳍结构20A和鳍结构20B的具有第一宽度的第一开口以及用于限定鳍结构20C的具有第二宽度的第二开口，其中，第一宽度大于第二个宽度。在这种实施方式中，之后，蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除衬底16(或者设置在衬底16上方的材料层)的部分，从而使得制造的鳍22A-22C在核心区域12和I/O区域14之间具有如本文描述的鳍CD负载。在一些实施方式中，在图案化的光刻胶层(或图案化的掩模层)中限定的图案包括用于限定鳍结构20A、鳍结构20B和鳍结构20C的第一开口、第二开口和第三开口，其中，第一开口、第二开口和第三开口具有相同的宽度。在这种实施方式中，之后，蚀刻工艺使用图案化的光刻胶层作为蚀刻掩模来去除衬底16(或设置在衬底16上方的材料层)的部分，从而使得鳍22A-22C具有相同的宽度。在进一步这种实施方式中，之后实施修整工艺以修整鳍结构20C，从而减小鳍22C的宽度，从而使得制造的鳍22A-22C在核心区域12和I/O区域14之间具有如本文描述的鳍CD负载。修正工艺实施用于减小鳍22C的尺寸的任何合适的工艺。例如，在一些实施方式中，修整工艺包括蚀刻工艺，其相对于集成电路器件10的其它部件具有选择性蚀刻鳍22C。蚀刻工艺为干蚀刻工艺、湿蚀刻工艺或它们的组合。在一些实施方式中，湿蚀刻工艺实施包括氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、四甲基氢氧化铵(TMAH)、其它合适的湿蚀刻溶液或它们的组合的蚀刻溶液。例如，湿蚀刻溶液可以利用NH4OH:H2O2溶液、NH4OH:H2O2:H2O溶液(称为氨过氧化氢混合物(APM))或H2SO4:H2O2溶液(称为硫酸过氧化氢混合物(SPM))。在一些实施方式中，干蚀刻工艺实施包括含氟蚀刻剂气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(例如、Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体、其它合适的气体和/或等离子体或它们的组合。在一些实施方式中，修整工艺实施氧化工艺。例如，修整工艺可以将鳍22C暴露于臭氧环境，从而氧化部分鳍22C，其随后通过清洗工艺和/或蚀刻工艺被去除。
转至图2A至图2C，图2A是集成电路器件10的俯视图，图2B是沿着图2的线2B-2B的集成电路器件10的局部截面图。图2C是沿着图2A的线2C-2C的集成电路器件10的局部截面图。在衬底16上方和/或衬底16中形成隔离部件30以隔离集成电路器件10的各个区域，诸如各个器件区域。例如，隔离部件30将核心区域12与I/O区域14分隔开并隔离。隔离部件30进一步将鳍22A-22C彼此分隔开并隔离。在所示出的实施例中，隔离部件30围绕鳍22A-22C的底部。隔离部件30包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离组分)或它们的组合。隔离部件30可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。在一些实施方式中，可以通过在形成鳍22A-22C之后在衬底16上方沉积绝缘材料(在一些实施方式中，从而使得绝缘材料层填充鳍22A-22C之间的间隙(沟槽))并且回蚀刻绝缘材料层以形成隔离部件30来形成STI部件。在一些实施方式中，可以通过在衬底16中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并且用绝缘材料填充沟槽来形成STI部件(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化隔离部件30的顶面。在一些实施方式中，隔离部件30包括填充沟槽的多层结构，诸如设置在衬垫介电层上方的块状介电层，其中，块状介电层和衬垫介电层包括取决于设计需求的材料(例如，设置在包括热氧化物的衬垫介电层上方的包括氮化硅的块状介电层)。在一些实施方式中，隔离部件30包括设置在掺杂的衬垫层(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。
转至图3A至图3C，图3A是集成电路器件10的俯视图，图3B是沿着图3A的线3B-3B的集成电路器件10的局部截面图，并且图3C是沿着图3A的线3C-3C的集成电路器件10的局部截面图。在分别设置在核心区域12和I/O区域14中的鳍结构20A-20C上方形成栅极层40。例如，实施至少一个沉积工艺以在衬底16上方(具体地在鳍结构20A-20C以及隔离部件30上方)形成栅极层40。栅极层40填充鳍结构20A-20C之间的间隔并且填充鳍22A-22C之间的间隔。沉积工艺包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)，等离子体增强CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、常压CVD(APCVD)、镀，其它合适的方法或它们的组合。之后，可以实施CMP工艺以平坦化栅极层40的顶面。在所示出的实施例中，栅极层40包括多晶硅层。在一些实施方式中，栅极层40还包括设置在鳍结构20A-20C与多晶硅层之间的界面层(包括诸如氧化硅的介电材料)。在一些实施方式中，栅极层40是包括伪栅电极和伪栅极介电层的伪栅极堆叠件。在这种实施方式中，实施沉积工艺以在衬底16上方形成伪栅极介电层，并且实施沉积工艺以在栅极介电层上方形成伪栅电极层。在进一步的这种实施方式中，伪栅电极包括多晶硅或其它合适的伪栅极材料，并且伪栅极电介质包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。栅极层40可以包括许多其它层，例如覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。在实例中，诸如氮化钛(TiN)覆盖层的覆盖层设置在伪栅极电介质(或省略伪栅极电介质时的衬底16)与伪栅电极之间。
转至图4A至图4E，图4A是集成电路器件10的俯视图，图4B是沿着图4A的线4B-4B的集成电路器件10的局部截面图，图4C是沿着图4A的线4C-4C的集成电路器件10的局部截面图，图4D是沿着图4A的线4D-4D的集成电路器件10的局部截面图，并且图4E是沿着图4A的线4E-4E的集成电路器件10的局部截面图。在图4A至图4E中，在栅极层40上方形成图案化层50，其中，图案化层50包括暴露核心区域12中的栅极层40的部分的开口52和暴露I/O区域14中的栅极层40的部分的开口54。在所示出的实施例中，图案化层50包括设置在栅极层40上方的掩模层56以及设置在掩模层56上方的光刻胶层58(也称为光致蚀刻剂层、感光层、成像层、图案化层或辐射敏感层)。掩模层56包括具有与栅极层40的材料不同的蚀刻速率的材料。例如，掩模层56包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、其它合适的材料或它们的组合。在一些实施方式中，掩模层56包括相对于栅极层40的材料具有低蚀刻速率的材料，从而使得栅极层40可以相对于掩模层56被选择性地蚀刻。通过诸如CVD工艺的任何合适的工艺形成任何合适的厚度的掩模层56。在一些实施方式中，使用LPCVD形成含硅和含氮掩模层。在一些实施方式中，通过实施包括含硅层的热氮化的工艺来形成含硅和含氮掩模层。光刻胶层58包括任何合适的光刻胶材料。通过光刻图案化工艺形成图案化层50，光刻图案化工艺包括光刻胶涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影、清洗、干燥(例如硬烘烤)、其它合适的工艺或它们的组合。可选地，由诸如无掩模光刻、电子束写入或离子束写入等其它方法辅助、实施或替换光刻曝光工艺。在又一可选方式中，光刻图案化工艺实施纳米压印技术。在一些实施方式中，光刻工艺实施蚀刻工艺，诸如干蚀刻、湿蚀刻、其它蚀刻方法或它们的组合。在形成图案化层50之前，可以在栅极层40上实施诸如去离子(DI)水清洗的清洗工艺。
转至图5A至图5E，图5A是集成电路器件10的俯视图，图5B是沿着图5A的线5B-5B的集成电路器件10的局部截面图，图5C是沿着图5A的线5C-5C的集成电路器件10的局部截面图，图5D是沿着图5A的线5D-5D的集成电路器件10的局部截面图，并且图5E是沿着图5A的线5E-5E的集成电路器件10的局部截面图。在图5A至图5E中，使用图案化层50作为掩模来实施蚀刻工艺，以去除栅极层40的暴露部分，从而形成栅极结构40A-40H。蚀刻工艺可以包括干蚀刻工艺(例如，反应离子蚀刻(RIE)工艺)、湿蚀刻工艺、其它合适的蚀刻工艺或它们的组合。蚀刻工艺不能完全去除I/O区域14中的开口54内的栅极层40的暴露部分，留下设置在鳍22C之间的剩余的栅极层部分40’。因此，栅极结构40F-40H具有沿着它们的长度和高度变化的宽度，而栅极结构40A-40E具有沿着它们的长度和高度基本相同的宽度。在图5A中，沿着它们的长度，设置在鳍22C上方的栅极结构40F-40H的宽度小于设置在鳍22C之间的栅极结构40F-40H的宽度。沿着它们的高度，栅极结构40F-40H具有逐渐变窄的宽度。例如，在图5E中，设置在鳍22C之间的栅极结构40G的部分具有沿其高度减小的宽度，从而使得栅极结构40G的靠近隔离部件30(或衬底16)的部分的宽度大于栅极结构40G的靠近图案化层50的部分的宽度。在一些实施方式中，位于鳍结构22C的顶面之上的栅极结构40G的部分的宽度沿着其高度基本相同，而位于鳍结构22C的顶面之下的栅极结构40G的部分的宽度沿着其高度减小。在传统的集成电路器件中，其中，核心区域和I/O区域具有基本相同的鳍临界尺寸(宽度)的鳍结构，这种剩余的栅极层部分导致栅极至源极/漏极击穿，从而降低器件性能。相反地，通过在核心区域12和I/O区域14之间实现如本文描述的鳍CD负载(并且因此增加I/O区域14中的鳍间隔相对于核心区域12中的鳍间隔)，与常规集成电路器件相比，蚀刻负载效应在蚀刻工艺期间被最小化，从而显著减少了剩余的栅极层部分40’的量(具体地，厚度)。公开的鳍CD负载增大了用于I/O区域14的击穿电压(VBD)窗口(例如，通过增加I/O区域14中的鳍至鳍间隔)，同时保持期望用于增强的核心区域12的性能的较小的鳍至鳍间隔(例如，具有比I/O鳍CD大的核心鳍CD)。因此扩大了I/O区域14的VBD窗口，而不影响核心区域12的性能和/或不影响栅极制造工艺(具体地，多晶硅蚀刻工艺)。不同的实施例可以具有不同的优势，并且没有特定的优势对于任何实施例都是必须的。
转至图6A至图6E，图6A是集成电路器件10的俯视图，图6B是沿着图6A的线6B-6B的集成电路器件10的局部截面图，图6C是沿着图6A的线6C-6C的集成电路器件10的局部截面图，图6D是沿着图6A的线6D-6D的集成电路器件10的局部截面图，并且图6E是沿着图6A的线6E-6E的集成电路器件10的局部截面图。在图6A至图6C中，在例如通过光刻胶剥离工艺从栅极层40去除图案化层50之后，将栅极结构40A-40H设置在鳍22A-22C上方。栅极结构40A-40H沿着y方向(例如，基本垂直于鳍22A-22C)延伸。在所示出的实施例中，栅极结构40A-40E设置在鳍结构20A和鳍结构20B上方，从而使得栅极结构40A-40E包裹鳍22A和鳍22B的部分；并且栅极结构40F-40H设置在鳍结构20C上方，从而使得栅极结构40F-40H包裹部分鳍22C。根据集成电路器件10的设计需求，栅极结构40A-40H是有源栅极结构或伪栅极结构。“有源栅极结构”通常是指集成电路器件10的电功能性栅极结构，而“伪栅极结构”通常是指集成电路器件10的非电功能性栅极结构。在一些实施方式中，伪栅极结构模仿有源栅极结构的物理性质，诸如有源栅极结构的物理尺寸，但在FinFET中仍然是不可操作的(换句话说，不能使电流流动)。在一些实施方式中，栅极结构40A-40E的至少一个包裹鳍22A和鳍22B的沟道区域，从而插入鳍22A和鳍22B的源极/漏极区域；并且栅极结构40F-40H的至少一个包裹鳍22C的沟道区域，从而插入鳍22C的源极/漏极区域。在这种实施方式中，栅极结构40A-40H的至少一个接合鳍22A-22C的沟道区域，从而使得电流可以在操作期间在鳍22A-22C的源极/漏极区域之间流动。在一些实施方式中，栅极结构40A-40H能够实现基本均匀的工艺环境，例如，能够实现鳍22A-22C的源极/漏极区中的均匀的外延材料生长(例如，当形成外延源极/漏极部件时)、鳍22A-22C的源极/漏极区域中均匀的蚀刻速率(例如，当形成源极/漏极凹槽时)和/或均匀的基本平坦的表面(例如，通过减少(或防止)由CMP引起的凹陷效应)。
集成电路器件10可以经受进一步处理以完成制造。例如，在一些实施方式中，邻近于栅极结构40A-40H形成栅极间隔件。例如，栅极间隔件设置为邻近于栅极层40(例如，沿着栅极层40的侧壁)。栅极间隔件通过任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅或碳化硅)。例如，在所示出的实施例中，可以在衬底16上方沉积包括硅和氮的介电层，诸如氮化硅层，并且随后各向异性蚀刻以形成栅极间隔件。在一些实施方式中，栅极间隔件包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施方式中，邻近于栅极结构40A-40H形成多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。在这种实施方式中，各个组的间隔件可以包括具有不同蚀刻速率的材料。例如，可以在衬底16上方沉积包括硅和氧的第一介电层(例如，氧化硅)，并且随后各向异性蚀刻以形成邻近于栅极结构40A-40H的第一间隔件组，并且可以在衬底16上方沉积包括硅和氮的第二介电层(例如，氮化硅)，并且随后各向异性蚀刻以形成邻近于第一间隔组的第二间隔组。
在一些实施方式中，在鳍22A-22C的源极/漏极区中形成诸如重掺杂源极/漏极区域和/或轻掺杂源极/漏极(LDD)部件的源极/漏极部件。在一些实施方式中，在鳍22A-22C的源极/漏极区域中形成外延源极部件和外延漏极部件(称为外延源极/漏极部件)。例如，在鳍22A-22C的暴露部分上外延生长半导体材料，形成外延源极/漏极部件。外延工艺可以使用CVD沉积技术(例如，VPE和/或UHV-CVD)、分子束外延、其它合适的外延生长工艺或它们的组合。外延工艺可以使用气体和/或液体前体，其与鳍22A-22C的组分相互作用。外延源极/漏极部件掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施方式中，外延源极/漏极部件是包括硅和/或碳的外延层，其中含硅外延层或含硅碳外延层掺杂有磷、其它n型掺杂剂或它们的组合(例如形成Si:P外延层或Si:C:P外延层)。在一些实施方式中，外延源极/漏极部件是包括硅和锗的外延层，其中，包含硅锗的外延层掺杂有硼、其它p型掺杂剂或它们的组合(例如，形成Si:Ge:B外延层)。在一些实施方式中，外延源极/漏极部件包括在鳍22A-22C的沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施方式中，通过向外延工艺的源材料添加杂质来在沉积期间掺杂外延源极/漏极部件。在一些实施方式中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极部件。在一些实施方式中，实施退火工艺以激活集成电路器件10的外延源极/漏极部件和/或其它源极/漏极区域中的掺杂剂(例如，形成在鳍22A-22C的源极/漏极区域和/或外延源极/漏极部件中的HDD区域和/或LDD区域)。
之后可以实施栅极替换工艺以用诸如金属栅极堆叠件的栅极替换至少一个栅极结构40A-40H的的伪栅极堆叠件。例如，例如可以通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其它合适的方法或它们的组合)在衬底16上方形成层间介电(ILD)层。ILD层包括例如包含氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其它合适的介电材料或它们的组合的介电材料。示例性低k介电材料包括FSG、碳掺杂的氧化硅、Black
Figure BDA0001508491850000161
(加利福尼亚州圣克拉拉的应用材料公司)、干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺，其它低k介电材料或它们的组合。ILD层可以包括具有多种介电材料的多层结构。在ILD层的沉积之后，可以实施CMP工艺，从而使得到达(暴露)栅极结构40A-40H的顶部，诸如栅极层40的伪栅电极(例如，多晶硅层)。之后去除至少一个栅极结构40A-40H的部分(诸如栅极层40的伪栅电极)，从而形成可以暴露界面层和/或栅极电介质的沟槽(开口)。在一些实施方式中，蚀刻工艺选择性地去除伪栅电极(以及在一些实施方式中，伪栅极电介质)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整选择性蚀刻工艺，从而使得伪栅电极层相对于界面层、间隔件和/或ILD层具有足够的蚀刻速率。
之后在开口(沟槽)中形成至少一个栅极结构40A-40H的金属栅极堆叠件。至少一个栅极结构40A-40H中的金属栅极堆叠件包括栅极电介质(例如，栅极介电层)和栅电极(例如，功函层和块状(或填充)导电层)。栅极堆叠件可以包括许多其它层，例如覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。栅极介电层包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料的实例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。在一些实施方式中，栅极介电层是高k介电层。栅电极包括导电材料，诸如多晶硅、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、钴(Co)、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其它导电材料或它们的组合。在一些实施方式中，功函层是调整为具有期望的功函数(诸如n型功函数或p型功函数)的导电层，并且导电体层是形成在功函层上方的导电层。在一些实施方式中，功函层包括n型功函材料，诸如Ti、银(Ag)、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、锰(Mn)、锆(Zr)、其它合适的n型功函材料或它们的组合。在一些实施方式中，功函层包括p型功函材料，诸如TiN、TaN、钌(Ru)、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功功能材料或它们的组合。体导电层包括合适的导电材料，诸如Al、W和/或Cu。在一些实施方式中，体导电层额外地或共同地包括多晶硅、Ti、Ta、金属合金、其它合适的材料或它们的组合。通过诸如ALD、CVD、PVD和/或其它合适的工艺的各个沉积工艺形成栅极介电层、功函层和体导电层。可以实施CMP工艺以去除过量的材料(诸如任何过量的功函层和/或任何过量的金属填充层)，平坦化栅极结构40A-40H。应该理解，栅极结构40A-40H包括栅极堆叠件，其被配置为根据集成电路器件10的设计需求实现期望的功能，从而使得栅极结构40A-40H包括相同或不同的层和/或材料。
在一些实施方式中，形成各个接触件以促进集成电路器件10的操作。例如，可以在衬底16上方(在所示出的实施例中，在ILD层和栅极结构40A-40H上方)形成额外的ILD层。可以在ILD层中形成接触件，诸如与栅极结构40A-40H电连接的接触件以及与鳍结构20A-20C的源极/漏极区域电连接的接触件。接触件包括诸如金属的导电材料。金属包括铝、铝合金(如铝/硅/铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其它合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，ILD层和接触件是设置在衬底16上方的多层互连(MLI)部件的部分。该MLI部件电连接集成电路器件10的各个组件，从而使得各个组件可操作为按照设计需求所规定的那样起作用。MLI部件可以包括金属层和ILD层的组合，该金属层和ILD层被配置为形成诸如接触件和/或通孔的垂直互连部件和/或诸如线的水平互连部件。各个导电部件包括与接触件类似的材料。在一些实施方式中，使用镶嵌工艺和/或双镶嵌工艺来形成基于铜的多层互连结构。集成电路器件10可以根据设计需求经受随后的处理以完成制造。
图7是根据本发明的各个方面的用于制造诸如集成电路器件10的集成电路器件的方法100的流程图。在框102处，方法100包括在核心区域中形成具有第一临界尺寸的第一多鳍结构以及在输入/输出区域中形成具有第二临界尺寸的第二多鳍结构。第一临界尺寸大于第二临界尺寸。在一些实施方式中，第一多鳍结构和第二多鳍结构参照图1A至图1C所公开的形成。在框104处，方法100包括在第一多鳍结构上方形成第一栅结构，并且在第二多鳍结构上方形成第二栅结构。在一些实施方式中，第一栅极结构和第二栅极结构参照图2A至图2C、图3A至图3C、图4A至图4E、图5A至图5E、图6A至图6E所公开的形成。在框106处，方法100可以继续完成FinFET器件的制造。例如，在第一栅极结构和/或第二栅极结构包括伪栅极的实施方式中，实施栅极替换工艺以用金属栅极替换伪栅极。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外的实施例可以移动、替换或者消除所描述的一些步骤。
图8是根据本发明的各个方面的部分或全部的集成电路器件200的局部截面图。集成电路器件200可以包括在微处理器、存储器和/或其它集成电路器件中。在一些实施方式中，集成电路器件200是IC芯片的部分、SoC或它们的部分，其包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。为了清楚起见，已经简化图8以更好地理解本发明的发明概念。在集成电路器件200中可以添加额外的部件，并且在集成电路器件200的其它实施例中，可以替换、修改或者消除以下描述的一些部件。
在图8中，集成电路器件200包括衬底16，与以上参照图1和图2详细描述的集成电路器件10的衬底16类似。集成电路器件200还包括鳍结构220A、鳍结构220B(包括鳍222B)以及鳍结构220C(包括鳍222C)。鳍结构220A设置在鳍结构220B与鳍结构220C之间。在所示出的实施例中，鳍结构220A是密集鳍结构(例如，具有大于或等于三个鳍)，并且鳍结构220B和鳍结构220C是隔离的鳍结构(例如，具有小于或等于两个鳍)。虽然在所示出的实施例中鳍结构220A-220C是多鳍结构，但是本发明考虑了鳍结构220B和/或鳍结构220C仅包括一个鳍的实施例。本发明还考虑了鳍结构220A包括比图8中所示的更多或更少的鳍的实施例。在一些实施方式中，鳍结构220A-220C属于集成电路器件200的不同FinFET器件。在一些实施方式中，鳍结构220A-220C属于集成电路器件200的相同FinFET器件。在一些实施方式中，鳍结构220A-220C属于集成电路器件200的不同的区域。例如，在一些实施方式中，鳍结构220A设置在集成电路器件200的I/O区域中，并且鳍结构220B和/或鳍结构220C设置在集成电路器件200的核心区域中。
鳍结构220A具有鳍间鳍222A-1和鳍内鳍222A-2，其中，鳍内鳍222A-2设置在鳍间鳍222A-1之间。在所示出的实施例中，鳍间鳍222A-1是鳍结构220A的最外的鳍，并且鳍内鳍222A-2是鳍结构220A的内部鳍。在一些实施方式中，鳍内鳍通常是指设置在相同的鳍结构(这里为鳍结构220A)的鳍之间的鳍，而鳍间鳍通常是指设置在相同的鳍结构(或FinFET器件)的鳍和不同的鳍结构(或FinFET器件)(这里是鳍结构220B或鳍结构220C)的鳍之间的鳍。在一些实施方式中，鳍内鳍通常是指设置在共享栅极结构和/或源极/漏极部件的鳍之间的鳍，而鳍间鳍通常是指设置在不共享栅极结构和/或源/漏部件的鳍之间的鳍。
通过配置具有不同的临界尺寸的鳍结构220A，在鳍间鳍222A-1和鳍内鳍222A-2之间实现鳍CD负载优化。在所示出的实施例中，鳍间鳍222A-1具有鳍间CD并且鳍内鳍222A-2具有鳍内CD，其中，鳍间CD大于鳍内CD。在一些实施方式中，用于密集鳍结构的鳍CD负载定义为鳍间CD和鳍内鳍CD之间的差，当鳍CD负载等于0时(换句话说，密集鳍负载＝鳍间CD-鳍内CD＞0)，鳍CD负载优化了栅极形成期间使用的蚀刻工艺的鳍至鳍间隔。例如，鳍间鳍222A-1每个均具有宽度winter，鳍内鳍222A-2每个均具有宽度wintra。在所示出的实施例中，当鳍间鳍222A-1的宽度大于鳍内鳍222A-2的宽度(换句话说，winter＞wintra)时，鳍内鳍222A-2之间的间隔S1(距离)小于鳍内鳍222A-1与鳍间鳍222A-2之间的间隔S2(换句话说，S1＜S2)。在一些实施方式中，宽度winter为约1nm至约30nm，并且宽度wintra为约1nm至约30nm。在一些实施方式中，间隔S1为约10nm至约30nm，并且间隔S2为约10nm至约30nm。鳍间鳍222A-1每个均具有高度hinter，并且鳍内鳍222A-2每个均具有高度hintra。在一些实施方式中，高度hinter为约30nm至约150nm，并且高度hintra为约30nm至约150nm。鳍结构220A的间距P通常是指鳍(共同地包括鳍间鳍222A-1和鳍内鳍222A-2)的宽度w与邻近的鳍之间的间隔S的总和(换句话说，P＝w+S)。在所示出的实施例中，鳍结构220A的间距Pintra通常是指鳍内鳍222A-2之间的中心至中心的距离，并且鳍结构220A的间距Pinter通常是指一个鳍间鳍222A-1和邻近的一个鳍内鳍222A-2之间的中心至中心的距离的总和。在一些实施方式中，间距Pintra为约10nm至约50nm，并且间距Pinter为约30nm至约600nm。在一些实施方式中，间距Pintra和间距Pinter相同(例如，Pintra＝Pintra)。在一些实施方式中，间距Pintra和间距Pinter不同。例如，在一些实施例中，间距Pintra大于间距Pinter。在一些实施方式中，间距Pintra和/或间距Pinter等于最小鳍间距(Pm)。在一些实施方式中，最小鳍间距通常是指通过给定IC技术节点的光刻工艺和/或鳍制造工艺(包括沉积、光刻和/或蚀刻工艺)可实现的最小鳍间距。在一些实施方式中，最小鳍间距通常是指集成电路器件200的设计需求所规定的最小鳍间距。
在进一步所示出的实施例中，鳍间鳍222A-1具有鳍间邻近间距(Padjacent-inter)，并且鳍内鳍222A-2具有鳍内邻近间距(Padjacent-intra)，其可以被配置为进一步优化如上所描述的用于栅极形成期间使用的蚀刻工艺的鳍至鳍间隔。鳍间邻近间距是鳍间鳍的右鳍间距和鳍间鳍的左鳍间距的总和。鳍间鳍的右鳍间距(PR-inter)限定鳍间鳍的中心与位于鳍右侧的邻近的(相邻的)鳍的中心之间的距离，并且鳍间鳍的左鳍间距(PL-inter)限定了鳍间鳍的中心与位于鳍左侧的邻近的(相邻的)鳍的中心之间的距离。在相同鳍结构的鳍间鳍和鳍内鳍之间限定了鳍间鳍左鳍间距或鳍间鳍右鳍间距，而不同的鳍结构的鳍内鳍和鳍之间限定了鳍间鳍左鳍间距或鳍间鳍右鳍间距的另一个。鳍内邻近间距是鳍内鳍的右鳍间距与鳍内鳍的左鳍间距的总和。鳍内鳍的右鳍间距(PR-intra)限定了鳍内鳍的中心与位于鳍内鳍右侧的邻近的(相邻的)鳍内鳍的中心之间的距离，并且鳍内鳍的左鳍间距(PL-intra)限定了鳍内鳍的中心与位于鳍内鳍左侧的邻近的(相邻的)鳍内鳍的中心之间的距离。鳍内鳍左鳍间距和鳍内鳍右鳍间距限定在相同的鳍结构的鳍之间。在所示出的实施例中，鳍间鳍222A-1具有大于或等于三倍的最小鳍间距的鳍间邻近间距(换句话说，Padjacent-inter≥3Pm)，并且鳍内鳍222A-2具有小于或等于两倍的最小鳍间距的鳍内邻近间距(换句话说，Padjacent-intra≤2Pm)。例如，鳍结构220A的最左鳍间鳍222A-1的左鳍间距等于两个最小鳍间距(PL-inter＝2Pm)并且右鳍间距等于最小鳍间距(PR-inter＝Pm)，从而使得鳍间邻近间距等于三倍的最小鳍间距(换句话说，Padjacent-inter＝2Pm+Pm＝3Pm)。在一些实施方式中，最左鳍间鳍222A-1的左鳍间距大于两倍的最小鳍间距，和/或最左鳍间鳍222A-1的左鳍间距小于最小鳍间距。相反地，鳍内鳍222A-2的一个的左鳍间距等于最小鳍间距(PL-intra＝Pm)，并且右鳍间距等于最小鳍间距(PR-intra＝Pm)，从而使得鳍内邻近鳍间距等于两倍的最小鳍间距(换句话说，Padjacent-intra＝Pm+Pm＝2Pm)。在一些实施方式中，鳍内鳍222A-2的左鳍间距和/或右鳍间距小于最小鳍间距。
本发明考虑了可能由集成电路器件200的工艺和制造引起的鳍间鳍222A-1和鳍内鳍222A-2的高度、宽度和/或长度的变化。在所示出的实施例中，鳍间鳍222A-1和鳍内鳍222A-2沿着它们相应的高度具有逐渐变窄的宽度，其中，宽度winter和宽度wintra每个均表示变化宽度的平均值。例如，鳍间鳍222A-1和/或鳍内鳍222A-2的宽度从鳍间鳍222A-1和/或鳍内鳍222A-2的下部至鳍间鳍222A-1和/或鳍内鳍222A-2的上部减小，从而使得上部的平均宽度小于下部的平均宽度。在一些实施方式中，宽度可以沿着鳍间鳍222A-1和/或鳍内鳍222A-2从约5nm变化至约15nm，这取决于沿着鳍间鳍222A-1和鳍内鳍222A-2的高度测量宽度的位置。虽然鳍间鳍222A-1和鳍内鳍222A-2示出为具有逐渐变窄的宽度，但是在一些实施方式中，鳍间鳍222A-1和/或鳍内鳍222A-2沿着它们相应的高度具有基本相同的宽度。
本发明提供了许多不同的实施例。示例性集成电路器件包括包含第一多鳍结构的核心区域和包含第二多鳍结构的输入/输出区域。第一多鳍结构具有第一宽度并且第二多鳍结构具有第二宽度，其中，第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构具有第一鳍间隔并且第二多鳍结构具有第二鳍间隔，其中，第一鳍间隔小于第二鳍间隔。在一些实施方式中，第一多鳍结构小于或等于两个鳍，并且第二多鳍结构大于或等于三个鳍。在一些实施方式中，第一多鳍结构的第一邻近鳍间距大于或等于三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。在一些实施方式中，第一多鳍结构和第二多鳍结构包括具有逐渐变窄的宽度的鳍。
在一些实施方式中，第二多鳍结构包括具有鳍间宽度的鳍间鳍和具有鳍内宽度的鳍内鳍，其中，鳍间宽度大于鳍间宽度。在一些实施方式中，鳍间鳍具有大于或等于三倍的最小鳍间距的鳍间邻近鳍间距。在一些实施方式中，鳍内鳍具有小于或等于两倍的最小鳍间距的鳍内邻近鳍间距。在一些实施方式中，集成电路器件还包括设置在第一多鳍结构上方的第一栅极结构和设置在第二多鳍结构上方的第二栅极结构。在一些实施方式中，核心区域还包括具有大于第二宽度的第三宽度的第三多鳍结构，并且进一步其中，第一多鳍结构和第三多鳍结构之间的间隔大于或等于两倍的最小鳍间距。
另一示例性集成电路器件包括设置在衬底上方的多鳍结构，其中，多鳍结构包括设置在鳍间鳍之间的鳍内鳍。鳍间鳍具有鳍间宽度，并且鳍内鳍具有鳍内宽度，其中，鳍间宽度大于鳍内宽度。鳍间鳍具有大于或等于三倍的最小鳍间距的鳍间邻近鳍间距。鳍内鳍具有小于或等于两倍的最小鳍间距的鳍内邻近鳍间距。在一些实施方式中，多鳍结构设置在输入/输出区域中。在一些实施方式中，鳍内邻近间距包括在鳍内鳍的第一鳍内鳍和鳍内鳍的第二鳍内鳍之间的第一间距以及在鳍内鳍的第一鳍内鳍和第三鳍内鳍之间的第二间距。在这种实施方式中，第一间距和第二间距等于最小鳍间距。在一些实施方式中，集成电路器件还包括设置在多鳍结构上方的栅极结构，其中，栅极结构横越多鳍结构。在一些实施方式中，鳍间鳍和鳍内鳍具有逐渐变窄的宽度。在一些实施方式中，集成电路器件还包括设置在第一区域中的多鳍结构。在这种实施方式中，鳍间邻近间距包括鳍间鳍的鳍间鳍和邻近的鳍内鳍的鳍内鳍之间的第一间距以及鳍间鳍和设置在邻近于第一区域的第二区域中的鳍之间的第二间距。第一间距等于最小鳍间距。第二间距大于或等于两倍的最小鳍间距。在一些实施方式中，第一区域是输入/输出区域，并且第二区域是逻辑区域。
示例性方法包括：在核心区中形成第一多鳍结构，在外围区中形成第二多鳍结构，以及在第一多鳍结构上方形成第一栅极结构并且在第二多鳍结构上方形成第二栅极结构。第一多鳍结构具有第一宽度。第二多鳍结构具有第二宽度。第一宽度大于第二宽度。在一些实施方式中，第一多鳍结构小于或等于两个鳍，并且第二多鳍结构大于或等于三个鳍。在一些实施方式中，第一多鳍结构的第一邻近鳍间距为至少三倍的最小鳍间距，并且第二多鳍结构的第二邻近鳍间距小于或等于两倍的最小鳍间距。在一些实施方式中，第一多鳍结构和第二多鳍结构同时形成。在一些实施方式中，形成第一多鳍结构和形成第二多鳍结构包括在衬底上形成图案化的掩模层，其中图案化的掩模层包括用于限定第一多鳍结构的第一开口和用于限定第二多鳍结构的第二开口，以及蚀刻由图案化的掩模层中的第一开口和第二开口暴露的衬底。在一些实施方式中，第一栅极结构和第二栅极结构包括伪栅极，并且该方法还包括用金属栅极替换伪栅极。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：
核心区域，包括第一鳍式场效应晶体管，所述第一鳍式场效应晶体管具有第一多鳍结构和第一栅极结构，其中，所述第一多鳍结构包括第一鳍，所述第一鳍的每个具有设置在第二部分之间的第一部分，并且所述第一栅极结构设置在所述第一多鳍结构的所述第一鳍的每个的所述第一部分上方并且包裹所述第一部分；
输入/输出区域，包括第二鳍式场效应晶体管，所述第二鳍式场效应晶体管具有第二多鳍结构和第二栅极结构，其中，所述第二多鳍结构包括第二鳍，所述第二鳍的每个具有设置在第四部分之间的第三部分，并且所述第二栅极结构设置在所述第二多鳍结构的第二鳍的每个的所述第三部分上方并且包裹所述第三部分；以及
其中，所述第一鳍具有第一鳍宽度，并且所述第二鳍具有第二鳍宽度，其中，所述第一鳍宽度大于所述第二鳍宽度并且所述第一鳍的数量小于所述第二鳍的数量，
其中，所述第一多鳍结构和所述第一栅极结构完全地位于所述核心区域内，并且所述第二多鳍结构和所述第二栅极结构完全地位于所述输入/输出区域内。
2.根据权利要求1所述的集成电路器件，其中，所述第一多鳍结构具有第一鳍间隔，并且所述第二多鳍结构具有第二鳍间隔，其中，所述第一鳍间隔小于所述第二鳍间隔。
3.根据权利要求1所述的集成电路器件，其中，
所述第一鳍的数量小于或等于二，其中，所述第一鳍的每个的第一邻近鳍间距大于或等于三倍的最小鳍间距；以及
所述第二鳍的数量大于或等于三，其中，所述第二鳍包括设置在边缘鳍之间的中心鳍，其中，所述中心鳍的每个的第二邻近鳍间距小于或等于两倍的所述最小鳍间距。
4.根据权利要求1所述的集成电路器件，其中，所述第二鳍包括具有鳍间宽度的鳍间鳍以及具有鳍内宽度的鳍内鳍，其中，所述鳍间宽度大于所述鳍内宽度。
5.根据权利要求4所述的集成电路器件，其中，
所述鳍间鳍具有大于或等于三倍的最小鳍间距的鳍间邻近鳍间距；以及
所述鳍内鳍具有小于或等于两倍的所述最小鳍间距的鳍内邻近鳍间距。
6.根据权利要求1所述的集成电路器件，其中，所述第一鳍和所述第二鳍具有逐渐变窄的宽度。
7.根据权利要求1所述的集成电路器件，其中，沿着所述第一栅极结构的长度和所述第二栅极结构的长度，所述第一栅极结构的宽度相同，并且所述第二栅极结构的设置在所述第二鳍上方的宽度小于所述第二栅极结构的设置在所述第二鳍之间的宽度。
8.根据权利要求1所述的集成电路器件，其中，所述核心区域还包括具有第三多鳍结构的第三鳍式场效应晶体管，所述第三多鳍结构包括第三鳍，其中，所述第三鳍具有大于所述第二鳍宽度的第三鳍宽度，并且其中，所述第一多鳍结构和所述第三多鳍结构之间的间隔大于或等于两倍的最小鳍间距。
9.一种集成电路器件，包括：
第一鳍式场效应晶体管，具有多鳍结构，设置在衬底上方，其中，所述多鳍结构包括设置在第一鳍间鳍和第二鳍间鳍之间的鳍内鳍；
其中，所述第一鳍间鳍、所述第二鳍间鳍和所述鳍内鳍完全地设置在所述集成电路器件的一个区域内；
其中，所述第一鳍间鳍和所述第二鳍间鳍是所述第一鳍式场效应晶体管的多鳍结构的边缘鳍并且具有鳍间宽度，以及所述鳍内鳍是所述第一鳍式场效应晶体管的多鳍结构的中心鳍并且具有鳍内宽度，其中，所述鳍间宽度大于所述鳍内宽度，
其中，所述第一鳍间鳍具有第一鳍间邻近鳍间距，所述第一鳍间邻近鳍间距为第一右鳍间距和第一左鳍间距的总和，其中，所述第一右鳍间距在所述第一鳍间鳍和定位在所述第一鳍间鳍右侧的直接相邻的相应鳍内鳍之间，并且所述第一左鳍间距在所述第一鳍间鳍和定位在所述第一鳍间鳍左侧的第二鳍式场效应晶体管的直接相邻鳍之间；
其中，所述第二鳍间鳍具有第二鳍间邻近鳍间距，所述第二鳍间邻近鳍间距为第二右鳍间距和第二左鳍间距的总和，其中，所述第二右鳍间距在所述第二鳍间鳍和定位在所述第二鳍间鳍右侧的第三鳍式场效应晶体管的直接相邻鳍之间，并且所述第二左鳍间距在所述第二鳍间鳍和定位在所述第二鳍间鳍左侧的直接相邻的相应鳍内鳍之间；
其中，所述第二鳍间邻近鳍间距和所述第一鳍间邻近鳍间距大于或等于三倍的最小鳍间距；以及
其中，所述鳍内鳍具有小于或等于两倍的所述最小鳍间距的鳍内邻近鳍间距。
10.根据权利要求9所述的集成电路器件，其中，
所述第一右鳍间距和所述第二左鳍间距的每个均等于所述最小鳍间距；以及
所述第一左鳍间距和所述第二右鳍间距大于或等于两倍的所述最小鳍间距。
11.根据权利要求10所述的集成电路器件，其中，所述最小鳍间距是由用于所述集成电路器件的设计要求所指定的最小鳍间距。
12.根据权利要求9所述的集成电路器件，其中：所述最小鳍间距是由给定的集成电路技术节点可实现的最小鳍间距。
13.根据权利要求9所述的集成电路器件，其中，所述集成电路器件的一个区域是输入/输出区域。
14.根据权利要求9所述的集成电路器件，其中，所述第一鳍间鳍、所述第二鳍间鳍和所述鳍内鳍具有逐渐变窄的宽度。
15.根据权利要求9所述的集成电路器件，其中，所述第一鳍式场效应晶体管还包括：设置在所述多鳍结构的部分上方的栅极结构，其中，所述栅极结构横越所述多鳍结构。
16.一种形成集成电路器件的方法，包括：
在核心区内形成第一鳍式场效应晶体管的第一多鳍结构，其中，所述第一多鳍结构具有第一鳍宽度的第一鳍，并且所述第一鳍的每个具有设置在第二部分之间的第一部分；
在外围区内形成第二鳍式场效应晶体管的第二多鳍结构，其中，所述第二多鳍结构具有第二鳍宽度的第二鳍，并且所述第二鳍的每个具有设置在第四部分之间的第三部分，并且其中，所述第一鳍宽度大于所述第二鳍宽度并且所述第一鳍的数量小于所述第二鳍的数量；以及
在所述第一多鳍结构的第一鳍的每个的第一部分上方形成包裹所述第一部分的第一栅极结构并且在所述第二多鳍结构的第二鳍的每个的第三部分上方形成包裹所述第三部分的第二栅极结构。
17.根据权利要求16所述的方法，其中：
所述第一鳍的数量小于或等于二，其中，所述第一鳍的每个的第一邻近鳍间距为至少三倍的最小鳍间距；以及
所述第二鳍的数量大于或等于三，其中，所述第二鳍包括设置在边缘鳍之间的中心鳍，其中，所述中心鳍的每个的第二邻近鳍间距小于或等于两倍的所述最小鳍间距。
18.根据权利要求16所述的方法，其中，所述第一多鳍结构和所述第二多鳍结构同时形成。
19.根据权利要求16所述的方法，其中，形成所述第一多鳍结构和形成所述第二多鳍结构包括：
在衬底上方形成图案化的掩模层，其中，所述图案化的掩模层包括用于限定所述第一多鳍结构的第一开口和用于限定所述第二多鳍结构的第二开口；以及
蚀刻由所述图案化的掩模层中的所述第一开口和所述第二开口暴露的所述衬底。
20.根据权利要求16所述的方法，其中，所述第一栅极结构和所述第二栅极结构包括伪栅极，并且所述方法还包括用金属栅极替换所述伪栅极。
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