TW201914030A - 積體電路裝置及其製造方法 - Google Patents

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Abstract

本文描述一種積體電路裝置，其具有最佳化的鰭片臨界尺寸負載。一例示性的積體電路裝置包括第一多重鰭片結構的核心區域，以及包括第二多重鰭片結構的輸入/輸出區域。第一多重鰭片結構具有第一寬度，且第二多重鰭片結構具有第二寬度。第一寬度大於第二寬度。在一些實施例中，第一多重鰭片結構具有第一鰭片間隔，且第二多重鰭片結構具有第二鰭片間隔。第一鰭片間隔小於第二鰭片間隔。在一些實施例中，第一多重鰭片結構的第一相鄰鰭片節距大於或等於最小鰭片節距的三倍，且第二多重鰭片結構的第二相鄰鰭片節距小於或等於最小鰭片節距的兩倍。

Description

鰭臨界尺寸負載的優化
本發明實施例係有關於一種積體電路裝置，且特別有關於一種鰭式場效電晶體裝置。
半導體積體電路工業已經歷快速成長。由於積體電路材料與設計技術的進步，產生了不同世代的積體電路，其中每一代具有比前一代更小且更複雜的電路。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。尺寸縮減之製程具有提升生產效率及降低相關成本的優點。
然而這樣的尺寸縮減也增加了積體電路之加工與製造的複雜性。為了要實現這些進步，在積體電路之加工與製造方面也需要類似的發展。例如，隨著鰭式場效電晶體(fin-like field effect transistor,FinFET)技術朝著更小的部件尺寸發展，鰭式場效電晶體製造製程受到製程容許度降低的顯著限制。特別是，在存在多種鰭片密度的情況下，縮減的鰭片節距與增加的鰭片高度導致傳統的蝕刻製程無法完全地或充分地移除位於鰭片之間的材料。因此，並非鰭式場效電晶體裝置的 所有優點都可以實現。
本發明之一實施係提供一種積體電路裝置，包括核心區域及輸入/輸出區域，其中核心區域包括第一多重鰭片結構，且輸入/輸出區域包括第二多重鰭片結構。上述第一多重鰭片結構具有第一寬度，且上述第二多重鰭片結構具有第二寬度，其中第一寬度大於第二寬度。
本發明之另一實施係提供一種積體電路裝置，包括多重鰭片結構設置於一基板上，其中上述多重鰭片結構包括複數個鰭內鰭片設置於複數個鰭間鰭片之間。上述鰭間鰭片具有鰭間鰭片寬度，且上述鰭內鰭片具有鰭內鰭片寬度，其中鰭間鰭片寬度大於鰭內鰭片寬度。上述鰭間鰭片具有鰭間鰭片相鄰鰭片節距，其中上述鰭間鰭片相鄰鰭片節距大於或等於最小鰭片節距的三倍。上述鰭內鰭片具有鰭內鰭片相鄰鰭片節距，其中上述鰭內鰭片相鄰鰭片節距小於或等於上述最小鰭片節距的兩倍。
本發明之又一實施係提供一種製造積體電路裝置之方法，包括形成第一多重鰭片結構於核心區域中，以及形成第二多重鰭片結構於周邊區域中。上述第一多重鰭片結構具有第一寬度，且上述第二多重鰭片結構具有第二寬度，其中第一寬度大於第二寬度。上述製造積體電路裝置之方法還包括形成第一閘極結構於上述第一多重鰭片結構上，且形成第二閘極結構於上述第二多重鰭片結構上。
10‧‧‧積體電路裝置
12‧‧‧核心區域
14‧‧‧輸入/輸出區域
16‧‧‧基板
20A‧‧‧鰭狀結構
20B‧‧‧鰭狀結構
20C‧‧‧鰭狀結構
22A‧‧‧鰭片
22B‧‧‧鰭片
22C‧‧‧鰭片
30‧‧‧隔離部件
40‧‧‧閘極層
40’‧‧‧閘極層部分
40A‧‧‧閘極結構
40B‧‧‧閘極結構
40C‧‧‧閘極結構
40D‧‧‧閘極結構
40E‧‧‧閘極結構
40F‧‧‧閘極結構
40G‧‧‧閘極結構
40H‧‧‧閘極結構
50‧‧‧圖案化層
52‧‧‧開口
54‧‧‧開口
56‧‧‧罩幕層
58‧‧‧光阻層
100‧‧‧方法
102、104、106‧‧‧方塊
220A‧‧‧鰭片結構
220B‧‧‧鰭片結構
220C‧‧‧鰭片結構
222A-1‧‧‧鰭間鰭片
222A-2‧‧‧鰭內鰭片
222B‧‧‧鰭片
222C‧‧‧鰭片
h1、h2、h3、hinter、hintra‧‧‧高度
l1、l2、l3‧‧‧長度
P1、P2、P3‧‧‧節距
PL‧‧‧左側鰭片節距
PR‧‧‧右側鰭片節距
Padjacent-inter‧‧‧鰭間鰭片相鄰鰭片節距
Padjacent-intra‧‧‧鰭內鰭片相鄰鰭片節距
Pinter、Pintra‧‧‧節距
PR-inter‧‧‧鰭間鰭片的右側鰭片節距
PR-intra‧‧‧鰭內鰭片的右側鰭片節距
PL-inter‧‧‧鰭間鰭片的左側鰭片節距
PL-intra‧‧‧鰭內鰭片的左側鰭片節距
S1、S2、S3‧‧‧間隔
w1、w2、w3、winter、wintra‧‧‧寬度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖到第1C圖、第2A圖到第2C圖、第3A圖到第3C圖、第4A圖到第4E圖、第5A圖到第5E圖及第6A圖到第6E圖為根據本發明之一些實施例之積體電路裝置在各個製造階段的部分或全部的局部示意圖。
第7圖為依據本發明之一些實施例之製造積體電路裝置的方法的流程圖。
第8圖為根據本發明之一些實施例之積體電路裝置的部分或全部的局部示意圖。
本發明實施例係有關於一種積體電路裝置，且特別有關於一種鰭式場效電晶體裝置。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同部件(feature)。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本說明書敘述了一第一部件形成於一第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。
另外，以下揭露的不同範例可能重複使用相同的 參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。此外，在以下的本發明實施例中，所謂形成一個部件於另一個部件上，連接到另一個部件及/或耦合到另一個部件，可包括形成額外的部件介於上述兩個部件之間的實施例，因而使得上述兩個部件可能不會直接接觸。此外，其與空間相關的用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。
第1A圖到第1C圖、第2A圖到第2C圖、第3A圖到第3C圖、第4A圖到第4E圖、第5A圖到第5E圖及第6A圖到第6E圖為根據本發明之一些實施例之積體電路裝置10在各個製造階段的部分或全部的局部示意圖。積體電路裝置10包括各種裝置區域，例如，核心區域(通常稱為邏輯區域)、記憶區域(例如，靜態隨機存取記憶體(SRAM)區域)、類比區域、周邊區域(通常稱為輸入/輸出(I/O)區域)、虛設區域、其他合適的區域或上述之組合。在本實施例中，積體電路裝置10包括核心區域12及輸入/輸出區域14，這兩者中的每一者可包括各種被動微電子裝置及主動微電子裝置，例如，電阻、電容、電感、二極體、金屬氧化物半導體場效電晶體(MOSFETs)、互補式金屬氧化物半導體(CMOS)電晶體、雙極接面電晶體(bipolar junction transistors,BJTs)、橫向擴散金屬氧化物半導體(LDMOS)電晶 體、高壓電晶體、高頻電晶體、其他合適的構件或上述之組合。如本文所述，核心區域12及輸入/輸出區域14各自包括一或多個鰭式場效電晶體。積體電路裝置10被包括在微處理器(microprocessor)、記憶體及/或其他積體電路裝置中。在一些實施例中，積體電路裝置10可以是積體電路晶片的一部分、系統整合晶片(system on chip,SoC)的一部分或上述的部分。為了清晰而簡化第1A圖到第1C圖、第2A圖到第2C圖、第3A圖到第3C圖、第4A圖到第4E圖、第5A圖到第5E圖及第6A圖到第6E圖，以更良好地理解本發明的發明概念。在積體電路裝置10的其他實施例中，可添加額外的部件到積體電路裝置10中，且以下所述的一些部件可被置換、修飾或省略。
請參照第1A圖到第1C圖，第1A圖為積體電路裝置10的上視圖；第1B圖為積體電路裝置10的局部剖面示意圖，其沿著第1A圖的剖線1B-1B所繪示；且第1C圖為積體電路裝置10的局部剖面示意圖，其沿著第1A圖的剖線1C-1C所繪示。核心區域12及輸入/輸出區域14各自包括至少一個鰭片結構設置於基板(晶圓)16上。在本實施例中，基板16包括矽。可替代地或另外地，基板16可包括其他元素半導體，例如，鍺；化合物半導體，例如，碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如，矽鍺(SiGe)、碳磷化矽(SiPC)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化銦鎵(GaInAs)、磷化銦鎵(GaInP)及/或磷砷化銦鎵(GaInAsP)；或上述之組合。此外，基板16可為絕緣體上覆半導體(semiconductor-on-insulator)基板，例如，絕緣體上覆 矽(silicon-on-insulator,SOI)基板、絕緣體上覆矽鍺(silicon germanium-on-insulator,SGOI)基板或絕緣體上覆鍺(germanium-on-insulator,GOI)基板。可使用氧植入分離(separation by implantation of oxygen,SIMOX)、晶圓接合及/或其他合適的方法製造絕緣體上覆半導體基板。在一些實施例中，基板16包括一或多種III-V族材料。在一些實施例中，基板16包括一或多種II-IV族材料。依據核心區域12及輸入/輸出區域14的設計需求，基板16可包括各種摻雜區域(未繪示)。舉例而言，核心區域12為n型裝置區域、p型裝置區域或上述之組合，且輸入/輸出區域14為n型裝置區域、p型裝置區域或上述之組合。在一些實施例中，基板16包括p型摻雜區域(例如，p型井)，其摻雜了p型摻質，例如，硼、銦、其他p型摻質或上述之組合。在一些實施例中，基板16包括n型摻雜區域區域(例如，n型井)，其摻雜了n型摻質，例如，磷、砷、其他n型摻質或上述之組合。在一些實施例中，基板16包括由p型摻質及n型摻質的組合所形成的摻雜區域。可在基板16之上及/或基板16之中直接形成上述各種摻雜區域，例如，提供p井結構(p-well structure)、n井結構(n-well structure)、雙井結構(dual-well structure)、凸起結構(raised structure)或上述之組合。
核心區域12包括至少一個鰭片結構，其具有少於或等於兩個鰭片，且輸入/輸出區域14包括至少一個鰭片結構，其具有多於或等於三個鰭片。舉例而言，核心區域12包括鰭片結構20A(具有兩個鰭片22A)以及鰭片結構20B(具有兩個鰭片22B)，且輸入/輸出區域14包括鰭片結構20C(具有六個鰭 片22C)。雖然在本實施例中鰭片結構20A-20C為多重鰭片結構，本發明亦考慮了其他實施例，其中鰭片結構20A及/或鰭片結構20B只包括一個鰭片。在本實施例中，鰭片結構20A-20C分別屬於積體電路裝置10的第一鰭式場效電晶體裝置、第二鰭式場效電晶體裝置及第三鰭式場效電晶體裝置。另外，在一些實施例中，鰭片結構20A及鰭片結構20B屬於第一鰭式場效電晶體裝置，且鰭片結構20C屬於第二鰭式場效電晶體裝置。在一些實施例中，鰭片22A-22C為基板16的一部分(例如，基板16的材料的一部分)。舉例而言，其中基板16包括矽，且鰭片22A-22C包括矽。另外，在一些實施例中，鰭片22A-22C被定義於一材料層中，例如，位於基板16上的一或多層半導體材料層。舉例而言，鰭片22A-22C可包括設置於基板16上的具有各種半導體層的半導體材料層堆疊(例如，異質結構(heterostructure))。這些半導體層可包括任何合適的半導體材料，例如，矽、鍺、矽鍺、其他合適的半導體材料或上述之組合。根據積體電路裝置10的設計需求，這些半導體層可包括相同的或不同的材料、蝕刻速率、組成成分原子百分比、組成成分重量百分比、厚度及/或配置方式。在一些實施例中，此半導體層堆疊包括相互交替的半導體層，例如，由第一材料構成的半導體層以及由第二材料構成的半導體層。舉例而言，此半導體層堆疊相互交替地排列矽層及矽鍺層(例如，從底部往頂部排列的矽鍺/矽/矽鍺/矽/矽鍺/矽)。在一些實施例中，此半導體層堆疊包括相同材料但是具有相互交替的組成成分原子百分比的半導體層，例如，具有第一原子百分比的組成成分的半 導體層及具有第二原子百分比的組成成分的半導體層。舉例而言，此半導體層堆疊包括矽鍺層，其具有相互交替的矽及/或鍺原子百分比(例如，從底部往頂部排列的SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中a及c為不同的矽原子百分比，且b及d為不同的鍺原子百分比)。在一些實施例中，鰭片22A、鰭片22B及/或鰭片22C包括相同的材料及/或相同的半導體層堆疊，端視其各自的鰭式場效電晶體裝置的設計需求而決定。在一些實施例中，鰭片22A、鰭片22B及/或鰭片22C包括不同的材料及/或不同的半導體層堆疊，端視其各自的鰭式場效電晶體裝置的設計需求而決定。
藉由以不同的臨界尺寸配置核心區域12及輸入/輸出區域14的鰭片結構，以在後續的加工製程中在核心區域12及輸入/輸出區域14實現鰭片臨界尺寸負載最佳化。在一些實施例中，臨界尺寸(critical dimension,CD)通常是指為了實現所期望的積體電路裝置10的效能而由設計需求所定義的尺寸，例如，鰭片寬度及/或鰭片節距。在第1A圖到第1C圖中，鰭片22A各自具有寬度w1，鰭片22B各自具有寬度w2，且鰭片22C各自具有寬度w3，其中鰭片寬度為臨界尺寸，且寬度w1、寬度w2及寬度w3被配置為提供鰭片臨界尺寸負載最佳化(fin CD loading optimization)。在一些實施例中，鰭片臨界尺寸負載被定義為核心區域12的核心鰭片臨界尺寸(或核心鰭片寬度)與輸入/輸出區域14的輸入/輸出鰭片臨界尺寸(或輸入/輸出鰭片寬度)之間的差異。當鰭片臨界尺寸負載大於0(換言之，鰭片臨界尺寸負載=核心鰭片臨界尺寸-輸入/輸出鰭片臨界尺寸>0)，鰭 片臨界尺寸負載將用於在閘極形成期間所使用的蝕刻製程的鰭片到鰭片間隔(fin-to-fin spacing)最佳化。舉例而言，在核心鰭片臨界尺寸大於輸入/輸出鰭片臨界尺寸的情況下(換言之，鰭片22A與鰭片22B各自的寬度大於鰭片22C的寬度(例如，w1>w3且w2>w3))，介於相鄰鰭片22A之間的間隔S1(距離)及/或介於相鄰鰭片22B之間的間隔S2小於介於相鄰鰭片22C之間的間隔S3(換言之，S1<S3且S2<S3)。在一些實施例中，寬度w1為約1nm到約30nm，寬度w2為約1nm到約30nm，且寬度w3為約1nm到約30nm。在一些實施例中，間隔S1為約10nm到約30nm，間隔S2為約10nm到約30nm，且間隔S3為約10nm到約30nm。在本實施例中，進一步而言，鰭片22A與鰭片22B具有實質上相同的寬度(換言之，w1 w2)，且鰭片22A與鰭片22B具有實質上相同的間隔(換言之，S1 S2)。在一些實施例中，根據核心區域12的設計需求，鰭片22A的寬度w1及/或間隔S1不同於鰭片22B的寬度w2及/或間隔S2。在第1A圖到第1C圖中，鰭片22A各自具有高度h1及長度l1；鰭片22B各自具有高度h2及長度l2；且鰭片22C各自具有高度h3及長度l3。在一些實施例中，高度h1為約30nm到約150nm，高度h2為約30nm到約150nm，且高度h3為約30nm到約150nm。在一些實施例中，長度l1為約30nm到約60nm，長度l2為約30nm到約60nm，且長度l3為約30nm到約60nm。
鰭片結構20A的節距P1通常是指鰭片22A的寬度w1與相鄰鰭片22A之間的間隔(例如，S1)的總和(換言之，P1=w1+S1)。鰭片結構20B的節距P2通常是指鰭片22B的寬度w2與相鄰 鰭片22B之間的間隔(例如，S2)的總和(換言之，P2=w2+S2)。鰭片結構20C的節距P3通常是指鰭片22C的寬度w3與相鄰鰭片22C之間的間隔(例如，S3)的總和(換言之，P3=w3+S3)。在本實施例中，節距P1、節距P2及節距P3定義鰭片之間的中心到中心的距離。在一些實施例中，節距P1、節距P2及節距P3為約10nm到約80nm。在一些實施例中，節距P1為約10nm到約600nm，節距P2為約10nm到約600nm，且節距P3為約10nm到約80nm。在一些實施例中，鰭片結構20A-20C具有約相同的節距。在一些實施例中，鰭片結構20A-20C具有不同的節距。在一些實施例中，節距P1、節距P2及/或節距P3等於最小鰭片節距(minimum fin pitch,Pm)。在一些實施例中，最小鰭片節距通常是指藉由給定積體電路技術節點的微影製程及/或鰭片製造製程(包括沉積、微影及/或蝕刻製程)而可實現的最小鰭片節距。在一些實施例中，最小鰭片節距通常是指積體電路裝置10的設計需求所規定的最小鰭片節距。
鰭片22A-22C中的每一者具有一相鄰鰭片節距，此相鄰鰭片節距可被配置為更進一步將在核心區域12及輸入/輸出區域14中用於在閘極形成期間所使用的蝕刻製程的鰭片到鰭片間隔最佳化。相鄰鰭片節距(Padjacent)為鰭片的右側鰭片節距(PR)與鰭片的左側鰭片節距(PL)的總和。右側鰭片節距PR定義一鰭片的中心與位於此鰭片右側的相鄰(鄰近的)鰭片的中心之間的距離，且左側鰭片節距PL定義一鰭片的中心與位於此鰭片左側的相鄰(鄰近的)鰭片的中心之間的距離。在一些實施例中，此鰭片與此相鄰鰭片屬於相同的鰭片結構及/或相同的鰭 式場效電晶體裝置。在一些實施例中，此鰭片與此相鄰鰭片屬於不同的鰭片結構及/或不同的鰭式場效電晶體裝置。核心區域12包括複數個鰭片結構，其具有核心相鄰鰭片節距(Padjacent-core)大於或等於最小鰭片節距的3倍(換言之，Padjacent-core 3Pm)，且輸入/輸出區域14包括複數個鰭片結構，其具有輸入/輸出核心相鄰鰭片節距(Padjacent-IO)小於或等於最小鰭片節距的2倍(換言之，Padjacent-IO Pm)。舉例而言，在核心區域12中，鰭片結構20A的最右側鰭片22A具有等於最小鰭片節距的左側鰭片節距(PL=Pm)以及等於兩倍最小鰭片節距的右側鰭片節距(PR=2Pm)，使得其相鄰鰭片節距等於最小鰭片節距的3倍(換言之，Padjacent-20A=Pm+2Pm=3Pm)。在一些實施例中，最右側鰭片22C的右側鰭片節距大於最小鰭片節距的2倍及/或最右側鰭片22C的左側鰭片節距小於最小鰭片節距。相較之下，在輸入/輸出區域14，鰭片結構20C的其中一個中央鰭片22C具有等於最小鰭片節距的左側鰭片節距(PL=Pm)以及等於最小鰭片節距的右側鰭片節距(PR=Pm)，使得其相鄰鰭片節距等於最小鰭片節距的2倍(換言之，Padjacent-20C=Pm+Pm=2Pm)。在一些實施例中，中央鰭片22C的左側鰭片節距及/或右側鰭片節距小於最小鰭片節距。在本實施例中，由於鰭片結構20A與鰭片結構20B具有少於或等於兩個鰭片，因此鰭片22A與鰭片22B各自具有一相鄰鰭片節距，其定義第一鰭式場效電晶體裝置的一個鰭片與第二鰭式場效電晶體裝置的一個鰭片之間的左側鰭片節距及/或右側鰭片節距。在本實施例中，進一步而言，由於鰭片結構20C具有多於或等於三個鰭片，中央鰭片22C各自具有 一相鄰鰭片節距，其定義同一個鰭式場效電晶體裝置的複數個鰭片之間的左側鰭片節距及右側鰭片節距。
本發明實施例考慮了由積體電路裝置10的加工與製造所產生的鰭片22A-22C的高度、寬度及/或長度的變化。在本實施例中，鰭片22A-22C沿著其各自的高度具有逐漸縮窄(tapered)的寬度，其中寬度w1、寬度w2及寬度w3各自表示變化寬度的平均值。舉例而言，鰭片22A-22C的寬度從鰭片22A-22C的下部分往鰭片22A-22C的上部分縮減，使得鰭片22A-22C的上部分的平均寬度小於鰭片22A-22C的下部分的平均寬度。在一些實施例中，寬度可沿著鰭片22A-22C從約5nm到約15nm的範圍變化，端視測量寬度所沿著的鰭片22A-22C的高度位置而決定。在一些實施例中，鰭片寬度取決於鰭片相對於其他鰭片的位置及/或積體電路裝置10的其他部件而變化。例如，對鰭片結構20C而言，中央鰭片(在本實施例中，鰭片結構20C包括三個中央鰭片22C)的寬度w3大於邊緣鰭片22C(在此，是指圍繞三個中央鰭片22C的最左側鰭片22C及最右側鰭片22C)的寬度w3。在另一實施例中，另外地，中央鰭片的寬度w3小於邊緣鰭片的寬度w3。在這兩種實施例中，寬度w3都小於寬度w1與寬度w2。在這樣的實施例中，更進一步而言，邊緣鰭片的寬度w3可表示邊緣鰭片的平均寬度，且中央鰭片的寬度w3可表示中央鰭片的平均寬度。雖然鰭片22A-22C被描繪為具有逐漸縮窄的寬度，但是，在一些實施例中，鰭片22A-22C沿著其各自的高度具有實質上相同的寬度。
可使用任何合適的製程形成鰭片22A-22C於基板 16上。在一些實施例中，可進行沉積製程、微影製程及/或蝕刻製程的組合，以定義從基板16延伸的鰭片22A-22C，如第1A圖到第1C圖所示。舉例而言，形成鰭片22A-22C包括進行微影製程，以形成經圖案化的光阻層於基板16(或是設置於基板16上的材料層，例如，異質結構)上，並且進行蝕刻製程以以將在經圖案化的光阻層中所定義的圖案轉移到基板16(或是設置於基板16上的材料層，例如，異質結構)上。微影製程可包括形成光阻層於基板16上(例如，藉由旋轉塗佈)、進行預曝光烘烤(pre-exposure baking)製程、使用罩幕進行曝光製程、進行曝光後烘烤(post-exposure baking)製程以及進行顯影製程。在曝光製程期間，光阻層暴露於輻射能量中(例如，紫外光、深紫外(DUV)光或極紫外(EUV)光)，其中根據罩幕的罩幕圖案及/或罩幕類型(例如，二元罩幕(binary mask)、相位移罩幕(phase shift mask)或極紫外光罩幕)，罩幕阻擋、透射及/或反射施加於光阻層的輻射，以使影像投影到與罩幕圖案對應的光阻層上。由於光阻層對輻射能量敏感，光阻層的曝光部分發生化學變化，並且根據光阻層的特性與在顯影製程中使用的顯影溶液的特性，光阻層的曝光(或未曝光)部分在顯影製程期間溶解。在顯影之後，經圖案化的光阻層包括與罩幕對應的光阻圖案。蝕刻製程使用經圖案化的光阻層作為蝕刻罩幕，以移除部分的基板16(或是設置於基板16上的材料層)。蝕刻製程可包括乾式蝕刻製程(例如，反應性離子蝕刻(reactive ion etching,RIE)製程)、濕式蝕刻製程、其他合適的蝕刻製程或上述之組合。在蝕刻製程之後，例如，藉由光阻剝離(resist stripping)製程從基 板16移除經圖案化的光阻層。此外，可藉由多圖案微影(multiple patterning)製程形成鰭片22A-22C，其中多圖案微影可包括，例如，雙圖案微影(double patterning lithography,DPL)製程(例如，微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch,LELE)製程、自對準雙圖案微影(self-aligned double patterning,SADP)製程、間隔物即介電質(spacer-is-dielectric,SID)自對準雙圖案微影製程、其他雙圖案微影製程或上述之組合)、三圖案微影(triple patterning)製程(例如，微影-蝕刻-微影-蝕刻-微影-蝕刻(LELELE)製程、自對準三圖案微影(self-aligned triple patterning,SATP)製程其他三圖案微影製程或上述之組合)、其他多圖案微影製程(例如，自對準四圖案微影(self-aligned quadruple patterning,SAQP)製程)或上述之組合。在一些實施例中，在形成鰭片22A-22C時實施定向自組裝(directed self-assembly,DSA)技術。再者，在一些實施例中，曝光製程可實施無光罩微影(maskless lithography)、電子束寫入、離子束寫入及/或奈米壓印技術，以圖案化光阻層。
在一些實施例中，在經圖案化的光阻層(或是經圖案化的罩幕層)中所定義的圖案包括複數個具有第一寬度的第一開口及複數個具有第二寬度的第二開口，這些第一開口用以定義鰭片結構20A及鰭片結構20B，且這些第二開口用以定義鰭片結構20C，其中第一寬度大於第二寬度。在這樣的實施例中，之後蝕刻製程使用此經圖案化的光阻層作為蝕刻罩幕，移除部分的基板16(或是設置於基板16上的材料層)，以製造鰭片 22A-22C，其具有鰭片臨界尺寸負載在核心區域12及輸入/輸出區域14之間，如本文所述。在一些實施例中，在經圖案化的光阻層(或是經圖案化的罩幕層)中所定義的圖案包括用以定義鰭片結構20A、鰭片結構20B及鰭片結構20C的複數個第一開口、複數個第二開口及複數個第三開口，其中這些第一開口、這些第二開口及這些第三開口具有相同的寬度。在這樣的實施例中，之後蝕刻製程使用此經圖案化的光阻層作為蝕刻罩幕，移除部分的基板16(或是設置於基板16上的材料層)，使得鰭片22A-22C具有相同的寬度。在這樣的實施例中，更進一步而言，之後進行修整(trimming)製程，以修整鰭片結構20C，而降低鰭片22C的寬度，以製造鰭片22A-22C，其具有鰭片臨界尺寸負載在核心區域12及輸入/輸出區域14之間，如本文所述。修整製程可實施任何合適的製程，以降低鰭片22C的尺寸。舉例而言，在一些實施例中，修整製程包括蝕刻製程，其可相對於積體電路裝置10的其他部件而有選擇性地蝕刻鰭片22C。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或上述之組合。在一些實施例中，濕式蝕刻製程使用蝕刻溶液，其包括氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、氫氧化四甲基銨(tetramethylammonium hydroxide,TMAH)、其他合適的濕式蝕刻溶液或上述之組合。舉例而言，濕式刻溶液可使用NH4OH：H2O2溶液、NH4OH：H2O2：H2O溶液(稱為氨水-過氧化物混合物(ammonia-peroxide mixture,APM))或H2SO4：H2O2溶液(稱為硫酸-過氧化物混合物(sulfuric peroxide mixture,SPM))。在一些實施例中，乾式蝕刻製程使用蝕刻劑氣體，其 包括含氟蝕刻劑氣體(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或全氟乙烷(C2F6))、含氧氣體、含氯氣體(例如，氯氣(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如，溴化氫(HBr)及/或三溴甲烷(CHBr3))、含碘氣體、其他合適的氣體及/或電漿、或上述之組合。在一些實施例中，修整製程實施氧化製程。舉例而言，修整製程可將鰭片22C暴露於臭氧環境中，因而氧化鰭片22C的一部分，後續藉由清潔製程及/或蝕刻製程而移除此部分。
請參照第2A圖到第2C圖，第2A圖為積體電路裝置10的上視圖；第2B圖為積體電路裝置10的局部剖面示意圖，其沿著第2A圖的剖線2B-2B所繪示；且第2C圖為積體電路裝置10的局部剖面示意圖，其沿著第2A圖的剖線2C-2C所繪示。形成隔離部件30於基板16之上及/或基板16之中以隔離各種區域，例如，積體電路裝置10的各種裝置區域。舉例而言，隔離部件30將核心區域12自輸入/輸出區域14分開且隔離。隔離部件30進一步將鰭片22A-22C彼此分開且隔離。在本實施例中，隔離部件30圍繞鰭片22A-22C的底部分。隔離部件30包括氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包括矽、氧、氮、碳或其他合適的隔離組成成分)或上述之組合。隔離部件30可包括不同的結構，例如，淺溝槽隔離結構(STI)結構、深溝槽隔離結構(DTI)結構及/或矽局部氧化(local oxidation of silicon,LOCOS)結構。在一些實施例中，可藉由在形成鰭片22A-22C之後，沉積絕緣材料於基板16之上，而形成淺溝槽隔 離部件(在一些實施例中，使絕緣材料層填充介於鰭片22A-22C之間的空隙(溝槽))，並且回蝕刻此絕緣材料層，以形成隔離部件30。在一些實施例中，可藉由於基板16中蝕刻溝槽(例如，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)，並且以絕緣材料填充此溝槽(例如，藉由使用化學氣相沉積製程或旋轉塗佈玻璃(spin-on glass)製程)而形成淺溝槽隔離部件。可進行化學機械研磨(CMP)製程以移除過多的絕緣材料及/或平坦化隔離部件30的頂部表面。在一些實施例中，隔離部件30包括填充溝槽的多層結構，例如，塊材(bulk)介電層設置於襯層(liner)介電層上，其中塊材介電層及襯層介電層可包括設計所需求的材料(例如，包括氮化矽的塊材介電層設置於包括熱氧化物的襯層介電層之上)。在一些實施例中，隔離部件30包括介電層設置於經摻雜的襯層(包括，例如，硼矽酸鹽玻璃(BSG)或磷矽酸鹽玻璃(PSG))上。
請參照第3A圖到第3C圖，第3A圖為積體電路裝置10的上視圖；第3B圖為積體電路裝置10的局部剖面示意圖，其沿著第3A圖的剖線3B-3B所繪示；且第3C圖為積體電路裝置10的局部剖面示意圖，其沿著第3A圖的剖線3C-3C所繪示。形成閘極層40於鰭片結構20A-20C之上，其中這些鰭片結構20A-20C分別設置於核心區域12及輸入/輸出區域14中。舉例而言，進行至少一次沉積製程以形成閘極層40於基板16之上，特別是形成於鰭片結構20A-20C及隔離部件30之上。閘極層40填充於鰭片結構20A-20C之間的空間，且填充於鰭片22A-22C之間的空間。沉積製程包括化學氣相沉積、物理氣相沉積、原子 層沉積、高密度電漿化學氣相沉積(HDPCVD)、金屬有機化學氣相沉積(MOCVD)、遙控電漿化學氣相沉積(RPCVD)、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層化學氣相沉積(ALCVD)、常壓化學氣相沉積(APCVD)、電鍍(plating)、其他合適的方法或上述之組合。之後，可進行化學機械研磨製程以平坦化閘極層40的頂部表面。在本實施例中，閘極層40包括多晶矽層。在一些實施例中，閘極層40更包括界面層(包括介電材料，例如，氧化矽)設置於鰭片結構20A-20C與此多晶矽層之間。在一些實施例中，閘極層40為虛設閘極堆疊，其包括虛設閘極電極及虛設閘極介電層。在這樣的實施例中，進行沉積製程以形成虛設閘極介電層於基板16之上，且進行沉積製程以形成虛設閘極電極層於閘極介電層之上。在這樣的實施例中，更進一步而言，虛設閘極電極包括多晶矽或其他合適的虛設閘極材料，且虛設閘極介電質包括介電材料(例如，氧化矽)、高介電常數(high-k)介電材料、其他合適的介電材料或上述之組合。高介電常數介電材料的實例包括二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-三氧化二鋁(hafnium dioxide-alumina,HfO2-Al2O3)合金、其他合適的高介電常數介電材料或上述之組合。閘極層40可包括許多其他層，例如，蓋層、界面層、擴散層、阻障層、硬罩幕層或上述之組合。在一實施例中，設置蓋層，例如，氮化鈦(TiN)蓋層，於虛設閘極介電質(或是基板16，在省略虛設閘極介電質的情 況下)與虛設閘極電極之間。
請參照第4A圖到第4C圖，第4A圖為積體電路裝置10的上視圖；第4B圖為積體電路裝置10的局部剖面示意圖，其沿著第4A圖的剖線4B-4B所繪示；第4C圖為積體電路裝置10的局部剖面示意圖，其沿著第4A圖的剖線4C-4C所繪示；第4D圖為積體電路裝置10的局部剖面示意圖，其沿著第4A圖的剖線4D-4D所繪示；且第4E圖為積體電路裝置10的局部剖面示意圖，其沿著第4A圖的剖線4E-4E所繪示。在第4A圖到第4E圖中，形成圖案化層50於閘極層40之上，其中圖案化層50包括複數個開口52及複數個開口54，開口52在核心區域12中暴露部分的閘極層40，且開口54在輸入/輸出區域14中暴露部分的閘極層40。在本實施例中，圖案化層50包括罩幕層56設置於閘極層40之上，以及光阻層58(亦稱為光致抗蝕劑層(photoresist layer)、感光層(photosensitive layer)、成像層(imaging layer)、圖案化層(patterning layer)或輻射敏感層(radiation sensitive layer))設置於罩幕層56之上。罩幕層56可包括一材料，其蝕刻速率與閘極層40的材料的蝕刻速率不同。舉例而言，罩幕層56包括氮化矽、氧化矽、氮氧化矽、碳化矽、碳氮化矽(silicon carbon nitride)、其他合適的材料或上述之組合。在一些實施例中，罩幕層56可包括一材料，其蝕刻速率低於閘極層40的材料的蝕刻速率，因而相對於罩幕層56可選擇性地蝕刻閘極層40。可藉由任何合適的製程，例如，化學氣相沉積製程，形成罩幕層56成為任何合適的厚度。在一些實施例中，使用低壓化學氣相沉積形成含矽及含氮罩幕層。在一些實施例中，進行包括將 含矽層熱氮化(thermal nitridation)的製程，以形成含矽及含氮罩幕層。光阻層58可包括任何合適的光阻材料。可藉由微影圖案化製程形成圖案化層50，此微影圖案化製程包括光阻塗佈(例如，旋轉塗佈)、軟烘烤、罩幕對準、曝光、曝光後烘烤、顯影、漂洗(rinsing)、乾燥(例如，硬烘烤)、其他合適的製程或上述之組合。另外，微影曝光製程被輔助、進行或以其他方法取代，例如，無光罩微影、電子束寫入或離子束寫入。在又一實施例中，微影圖案化製程使用奈米壓印技術。在一些實施例中，微影製程使用蝕刻製程，例如，乾式蝕刻、濕式蝕刻、其他蝕刻方法或上述之組合。在形成圖案化層50之前，可在閘極層40上進行漂洗製程，例如，去離子(DI)水漂洗。
請參照第5A圖到第5E圖，第5A圖為積體電路裝置10的上視圖；第5B圖為積體電路裝置10的局部剖面示意圖，其沿著第5A圖的剖線5B-5B所繪示；第5C圖為積體電路裝置10的局部剖面示意圖，其沿著第5A圖的剖線5C-5C所繪示；第5D圖為積體電路裝置10的局部剖面示意圖，其沿著第5A圖的剖線5D-5D所繪示；且第5E圖為積體電路裝置10的局部剖面示意圖，其沿著第5A圖的剖線5E-5E所繪示。在第5A圖到第5E圖中，使用圖案化層50作為罩幕進行蝕刻製程，移除閘極層40的暴露部分，而形成閘極結構40A-40H。蝕刻製程可包括乾式蝕刻製程(例如，反應性離子蝕刻製程)、濕式蝕刻製程、其他合適的蝕刻製程或上述之組合。在輸入/輸出區域14中，蝕刻製程無法完全移除在開口54中的閘極層40的暴露部分，而留下剩餘的閘極層部分40’位於鰭片22C之間。因此，閘極結構40F-40H 具有沿著其長度及高度而變化的寬度，而閘極結構40A-40E則是具有沿著其長度及高度實質上相同的寬度。在第5A圖中，沿著其長度，設置於鰭片22C之上的閘極結構40F-40H的寬度小於設置於鰭片22C之間的閘極結構40F-40H的寬度。沿著其高度，閘極結構40F-40H具有逐漸縮窄的寬度。舉例而言，在第5E圖中，設置於鰭片22C之間的閘極結構40G的一部分具有沿著其高度而縮減的寬度，使得閘極結構40G之接近隔離部件30(或基板16)的部分的寬度大於閘極結構40G之接近圖案化層50的部分的寬度。在一些實施例中，位於鰭片結構22C的頂部表面之上的閘極結構40G的部分，其寬度沿著其高度實質上相同，而位於鰭片結構22C的頂部表面之下的閘極結構40G的部分，其寬度沿著其高度縮減。在傳統的積體電路裝置中，其中核心區域及輸入/輸出區域具有鰭片臨界尺寸(寬度)為實質上相同的鰭片結構，這種剩餘的閘極層部分將導致閘極對源極/汲極擊穿(gate to source/drain breakdown)，而降低裝置效能。相較之下，藉由在核心區域12及輸入/輸出區域14之間實施如本文所述的鰭片臨界尺寸負載(並且因此相對於在核心區域12中的鰭片間隔，增加在輸入/輸出區域14中的鰭片間隔)，可將在蝕刻製程期間的蝕刻負載效應(loading effect)最小化，與傳統的積體電路裝置相比，能夠明顯地減少剩餘的閘極層部分40’的量(特別是，厚度)。本文所揭露的鰭片臨界尺寸負載擴大輸入/輸出區域14的擊穿電壓(breakdown voltage,VBD)視窗(例如，藉由增加在輸入/輸出區域14中的鰭片到鰭片間隔)，同時維持提升核心區域12的效能所需之較小的鰭片到鰭片間隔(例如，藉 由具有大於輸入/輸出鰭片臨界尺寸的核心鰭片臨界尺寸)。因此，可擴大輸入/輸出區域14的擊穿電壓視窗，而不影響核心區域12的效能及/或不影響閘極製造製程(特別是，多晶矽蝕刻製程)。不同的實施例可具有不同的優點，並且對於任何實施例不需要特別的優點。
請參照第6A圖到第6E圖，第6A圖為積體電路裝置10的上視圖；第6B圖為積體電路裝置10的局部剖面示意圖，其沿著第6A圖的剖線6B-6B所繪示；第6C圖為積體電路裝置10的局部剖面示意圖，其沿著第6A圖的剖線6C-6C所繪示；第6D圖為積體電路裝置10的局部剖面示意圖，其沿著第6A圖的剖線6D-6D所繪示；且第6E圖為積體電路裝置10的局部剖面示意圖，其沿著第6A圖的剖線6E-6E所繪示。在第6A圖到第6C圖中，在藉由，例如，光阻剝離製程，將圖案化層50從閘極層40移除之後，設置閘極結構40A-40H於鰭片22A-22C之上。閘極結構40A-40H沿著y-方向延伸(例如，實質上垂直於鰭片22A-22C)。在本實施例中，設置閘極結構40A-40E於鰭片結構20A及鰭片結構20B之上，使得閘極結構40A-40E覆蓋鰭片22A及鰭片22B的一部分；並且設置閘極結構40F-40H於鰭片結構20C之上，使得閘極結構40F-40H覆蓋鰭片22C的一部分。閘極結構40A-40H可以是主動(active)閘極結構或虛設閘極結構，端視積體電路裝置10的設計需求而決定。「主動閘極結構」通常是指積體電路裝置10的具電性功能(electrically functional)的閘極結構，而「虛設閘極結構」通常是指積體電路裝置10的不具電性功能(electrically non-functional)的閘極結構。在一些實 施例中，虛設閘極結構模擬主動閘極結構的物理特性，例如，主動閘極結構的物理尺寸，但是在鰭式場效電晶體中是無法操作的(換言之，無法使電流流動)。在一些實施例中，閘極結構40A-40E中的至少一者覆蓋鰭片22A及鰭片22B的通道區域，而形成於鰭片22A及鰭片22B的源極/汲極區域之間；且閘極結構40F-40H中的至少一者覆蓋鰭片22C的通道區域，而形成於鰭片22C的源極/汲極區域之間。在這樣的實施例中，閘極結構40A-40H中的至少一者接合鰭片22A-22C的通道區域，使得電流在操作期間可在鰭片22A-22C的源極/汲極區域之間流動。在一些實施例中，閘極結構40A-40H實現了實質上均一的加工環境，舉例而言，實現了在鰭片22A-22C的源極/汲極區域中之均一的磊晶材料成長(例如，當形成磊晶源極/汲極部件時)、在鰭片22A-22C的源極/汲極區域中之均一的蝕刻速率(例如，當形成源極/汲極凹口時)及/或均一的、實質上平坦的表面(例如，藉由減少(或避免)化學機械研磨所引起的碟狀效應(CMP-induced dishing effect))。
積體電路裝置10可經歷進一步的加工以完成製造。舉例而言，在一些實施例中，形成閘極間隔物鄰接於閘極結構40A-40H。舉例而言，閘極間隔物被設置為鄰接於閘極層40(例如，沿著閘極層40的側壁)。閘極間隔物可藉由任何合適的製程形成並且可包括介電材料。此介電材料可包括矽、氧、碳、氮、其他合適的材料或上述之組合(例如，氧化矽、氮化矽、氮氧化矽或碳化矽)。舉例而言，在本實施例中，可沉積包括矽及氮的介電層，例如，氮化矽層，於基板16之上，並在 隨後將其非等向性地蝕刻，以形成閘極間隔物。在一些實施例中，閘極間隔物包括多層結構，例如，包括氮化矽的第一介電層以及包括氧化矽的第二介電層。在一些實施例中，相鄰於閘極結構40A-40H而形成多於一組的間隔物，例如，密封間隔物(seal spacers)、偏移間隔物(offset spacers)、犧牲間隔物(sacrificial spacers)、虛設間隔物(dummy spacers)及/或主間隔物(main spacers)。在這樣的實施例中，各組的間隔物可包括具有不同蝕刻速率的材料。舉例而言，可在基板16上沉積包括矽及氧(例如，氧化矽)的第一介電層，隨後將其非等向性地蝕刻，以形成相鄰於閘極結構40A-40H的第一間隔物組，並且可在基板16上沉積包括矽及氮(例如，氮化矽)的第二介電層，隨後將其非等向性地蝕刻，以形成相鄰於第一間隔物組的第二間隔物組。
在一些實施例中，形成源極/汲極部件，例如，重摻雜源極與汲極(HDD)部件及/或輕摻雜源極與汲極(LDD)部件，於鰭片22A-22C的源極/汲極區域中。在一些實施例中，形成磊晶源極部件及磊晶汲極部件(稱為磊晶源極/汲極部件)於鰭片22A-22C的源極/汲極區域中。舉例而言，將半導體材料磊晶成長於鰭片22A-22C的暴露部分上，以形成磊晶源極/汲極部件。磊晶製程可使用化學氣相沉積技術(例如，氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(UHV-CVD))、分子束磊晶、其他合適的磊晶成長製程或上述之組合。磊晶製程可使用氣態及/或液態前驅物，其可與鰭片22A-22C的組成成分相互作用。利用n型摻質及/或p型摻質摻雜 磊晶源極/汲極部件。在一些實施例中，磊晶源極/汲極部件是包括矽及/或碳的磊晶層，其中含矽磊晶層或含矽碳磊晶層摻雜有磷、其他n型摻質或上述之組合(例如，形成Si：P磊晶層或Si：C：P磊晶層)。在一些實施例中，磊晶源極/汲極部件260是包括矽及/或鍺的磊晶層，其中含矽鍺磊晶層摻雜有硼、其他p型摻質或上述之組合(例如，形成Si：Ge：B磊晶層)。在一些實施例中，磊晶源極/汲極部件包括可在鰭片22A-22C的通道區域中實現所期望的拉伸應力及/或壓縮應力的材料及/或摻質。在一些實施例中，在沉積期間，藉由添加不純物到磊晶製程的來源材料中，以摻雜磊晶源極/汲極部件。在一些實施例中，在沉積製程之後，藉由離子佈植製程摻雜磊晶源極/汲極部件。在一些實施例中，進行退火製程以活化在積體電路裝置10的磊晶源極/汲極部件及/或其他源極/汲極區域(例如，形成於鰭片22A-22C的源極/汲極區域中的重摻雜源極與汲極區域及/或輕摻雜源極與汲極區域及/或磊晶源極/汲極部件)中的摻質。
之後可進行閘極取代(gate replacement)製程以使用閘極，例如，金屬閘極堆疊，取代閘極結構40A-40H中的至少一者的虛設閘極堆疊。舉例而言，可形成層間介電(ILD)層於基板16之上，例如，藉由沉積製程(例如，化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遙控電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適的方法或上述之組合)而形成。層間介電層包括介電材料，此介電材料包括，例如，氧化矽、氮 化矽、氮氧化矽、四乙氧基化矽烷(TEOS)形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數(low-k)介電材料、其他合適的介電材料或上述之組合。例示性的低介電常數介電材料包括氟矽玻璃(FSG)、摻雜碳的氧化矽、黑鑽石®(應用材料公司，加州聖克拉拉)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非結晶的氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、苯并環丁烯(benzocyclobutene,BCB)、SiLK(陶氏化學，密西根州米德蘭)、聚醯亞胺、其他低介電常數介電材料或上述之組合。層間介電層可包括多層結構，此多層結構具有多種介電材料。在沉積層間介電層之後，可進行化學機械研磨製程，而到達(暴露)閘極結構40A-40H的頂部部分，例如，閘極層40的虛設閘極電極(例如，多晶矽層)。接著移除閘極結構40A-40H中的至少一者的一部分(例如，閘極層40的虛設閘極電極)，而形成可暴露界面層及/或閘極介電質的溝槽(開口)。在一些實施例中，蝕刻製程選擇性地移除虛設閘極電極(以及在一些實施例中，虛設閘極介電質)。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或上述之組合。可調整選擇性蝕刻製程，使得相對於界面層、間隔物及/或層間介電層，虛設閘極電極層具有足夠的蝕刻速率。
接著在上述開口(溝槽)中形成閘極結構40A-40H中的至少一者的金屬閘極堆疊。閘極結構40A-40H中的至少一者的金屬閘極堆疊包括閘極介電質(例如，閘極介電層)及閘極電極(例如，功函數層及/或塊材(或填充)導電層)。閘極堆疊可包括許多其他層，例如，蓋層、界面層、擴散層、阻障層、硬 罩幕層或上述之組合。閘極介電層包括介電材料，例如，氧化矽、高介電常數介電材料、其他合適的介電材料或上述之組合。高介電常數介電材料的實例包括二氧化鉿、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、氧化鋯、氧化鋁、二氧化鉿-三氧化二鋁合金、其他合適的高介電常數介電材料或上述之組合。在一些實施例中，閘極介電層是高介電常數介電層。閘極電極包括導電材料，例如，多晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、鎢(W)、鉬(Mo)、鈷(Co)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、氮化鈦(TiN)、氮化鎢(WN)、鋁鈦(TiAl)、氮化鋁鈦(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮化矽鉭(TaSiN)、其他導電材料或上述之組合。在一些實施例中，功函數層是被調整為具有所期望的功函數(例如，n型功函數或p型功函數)的導電層，且導電塊材層是形成在功函數層之上的導電層。在一些實施例中，功函數層包括n型功函數材料，例如，鈦、銀(Ag)、鋁鉭(TaAl)、碳化鋁鉭(TaAlC)、氮化鋁鈦、碳化鉭、氮碳化鉭、氮化矽鉭、錳(Mn)、鋯(Zr)、其他合適的n型功函數材料或上述之組合。在一些實施例中，功函數層包括p型功函數材料，例如，氮化鈦、氮化鉭、釕(Ru)、鉬、鋁、氮化鎢、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭(TaSi2)、二矽化鎳(NiSi2)、其他合適的p型功函數材料或上述之組合。上述塊材導電層包括合適的導電材料，例如，鋁、鎢及/或銅。在一些實施例中，塊材導電層額外地包括或共同地包括多晶矽、鈦、鉭、金屬合金、其他合適的材料或上述之組合。可藉由各種沉積製程形成上述閘極介電層、功函數層及 塊材導電層，例如，原子層沉積、化學氣相沉積、物理氣相沉積及/或其他合適的製程。可進行化學機械研磨製程以移除多餘的材料(例如，任何多餘的功函數層及/或任何多餘的金屬填充層)，而平坦化閘極結構40A-40H。可理解的是，閘極結構40A-40H包括閘極堆疊，其被配置為根據積體電路裝置10的設計需求而實現所期望的功能，使得閘極結構40A-40H包括相同的或不同的層及/或材料。
在一些實施例中，形成各種接觸促進積體電路裝置10的操作。舉例而言，可形成額外的層間介電層於基板16之上(在本實施例中，於層間介電層及閘極結構40A-40H之上)。可形成接觸於層間介電層中，例如，與閘極結構40A-40H電性耦合的接觸，以及與鰭片結構20A-20C的源極/汲極區域電性耦合的接觸。上述接觸包括導電材料，例如，金屬。金屬可包括鋁、鋁合金(例如，鋁/矽/銅合金)、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、其他合適的金屬或上述之組合。上述金屬矽化物可包括金屬矽化物可以包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺(erbium silicide)、矽化鈀或上述之組合。在一些實施例中，上述層間介電層及接觸為設置於基板16之上的多層內連線(multilayer interconnect,MLI)部件的一部分。多層內連部件電性耦合積體電路裝置10的各種構件，使得這些各種構件可以按照設計需求的規定進行操作。多層內連線部件包括多層金屬層與層間介電層的結合，而被配置為用以形成垂直內連線部件及/或水平內連線部件，垂直內連線部件可為，例如，接觸及/或介層窗 (via)，且水平內連線部件可為，例如，導電線路。上述各種導電部件包括相似於上述接觸的材料。在一些實施例中，使用鑲嵌(damascene)製程及/或雙重鑲嵌(dual damascene)製程以形成基於銅的(copper-based)多層內連線結構。積體電路裝置10可經歷進一步的加工以完成製造，端視設計需求而決定。
第7圖為依據本發明之一些實施例之製造積體電路裝置，例如，積體電路裝置10，的方法100的流程圖。在方塊102中，方法100包括形成具有第一臨界尺寸的第一多重鰭片結構於核心區域中，並且形成具有第二臨界尺寸的第二多重鰭片結構於輸入/輸出區域中。上述第一臨界尺寸大於上述第二臨界尺寸。在一些實施例中，可參考第1A圖到第1C圖之揭露而形成第一多重鰭片結構及第二多重鰭片結構。在方塊104中，方法100包括形成第一閘極結構於第一多重鰭片結構之上，並且形成第二閘極結構於第二多重鰭片結構之上。在一些實施例中，可參考第2A圖到第-2C圖、第3A圖到第3C圖、第4A圖到第4E圖、第5A圖到第5E圖及第6A圖到第6E圖之揭露而形成第一閘極結構及第二閘極結構。在方塊106中，可繼續方法100以完成鰭式場效電晶體裝置的製造。舉例而言，在第一閘極結構及/或第二閘極結構包括虛設閘極的實施例中，進行閘極取代製程，以使用金屬閘極取代虛設閘極。可在進行方法100之前、之間及之後，提供額外的步驟，並且在方法100的其他實施例中，在此所述的一些步驟可被變更順序、置換或省略。
第8圖為根據本發明之一些實施例之積體電路裝置200的部分或全部的局部示意圖。積體電路裝置200可被包括 在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，積體電路裝置200可以是積體電路晶片的一部分、系統整合晶片的一部分或上述的部分，其包括各種被動與主動微電子裝置，例如，電阻、電容、電感、二極體、p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金屬氧化物半導體場效電晶體、互補式金屬氧化物半導體電晶體、雙極接面電晶體、橫向擴散金屬氧化物半導體電晶體、高壓電晶體、高頻電晶體、其他合適的構件或上述之組合。為了清晰而簡化第8圖，以更良好地理解本發明的發明概念。在積體電路裝置200的其他實施例中，可添加額外的部件到積體電路裝置200中，且以下所述的一些部件可被置換、修飾或省略。
在第8圖中，積體電路裝置200包括基板116，其相似於如第1A圖到第1C圖所詳述的積體電路裝置10的基板16。積體電路裝置200更包括鰭片結構220A、鰭片結構220B(包括鰭片222B)及鰭片結構220C(包括鰭片222C)。鰭片結構220A設置於鰭片結構220B與鰭片結構220C之間。在本實施例中，鰭片結構220A是密集的鰭片結構(例如，具有多於或等於三個鰭片)，且鰭片結構220B及鰭片結構220C是被隔離的鰭片結構(例如，具有少於或等於兩個鰭片)。雖然在本實施例中鰭片結構220A-220C是多重鰭片結構，但是，本發明也考慮了鰭片結構220B及/或鰭片結構220C只包括一個鰭片的實施例。本發明進一步考慮了鰭片結構220A包括比第8圖所繪示之鰭片數量更多或更少個鰭片的實施例。在一些實施例中，鰭片結構220A-220C屬於積體電路裝置200的不同鰭式場效電晶體裝置。在一些實 施例中，鰭片結構220A-220C屬於積體電路裝置200的相同鰭式場效電晶體裝置。在一些實施例中，鰭片結構220A-220C屬於積體電路裝置200的不同區域。舉例而言，在一些實施例中，鰭片結構220A設置於積體電路裝置200的輸入/輸出區域中，且鰭片結構220B及/或鰭片結構220C設置於積體電路裝置200的核心區域中。
鰭片結構220A具有複數個鰭間鰭片(inter-fins)222A-1及複數個鰭內鰭片(intra-fins)222A-2，其中鰭內鰭片222A-2設置於鰭間鰭片222A-2之間。在本實施例中，鰭間鰭片22A-1是鰭片結構220A的最外側鰭片，且鰭內鰭片222A-2是鰭片結構220A的內部鰭片。在一些實施例中，鰭內鰭片通常是指一鰭片，其設置於相同鰭片結構(在此，是指鰭片結構220A)的複數個鰭片之間，而鰭間鰭片通常是指一鰭片，其設置於相同鰭片結構(或鰭式場效電晶體裝置)的一個鰭片與不同鰭片結構(或鰭式場效電晶體裝置)(在此，是指鰭片結構220B或鰭片結構220C)的一個鰭片之間。在一些實施例中，鰭內鰭片通常是指一鰭片，其設置於共用一個閘極結構及/或一個源極/汲極部件的複數個鰭片之間，而鰭間鰭片通常是指一鰭片，其設置於不共用一個閘極結構及/或一個源極/汲極部件的複數個鰭片之間。
藉由將鰭片結構220A配置成具有不同臨界尺寸，可實現在鰭間鰭片222A-1與鰭內鰭片222A-2之間的鰭片臨界尺寸負載最佳化。在本實施例中，鰭間鰭片222A-1具有鰭間鰭片臨界尺寸，且鰭內鰭片222A-2具有鰭內鰭片臨界尺寸，其中 上述鰭間鰭片臨界尺寸大於上述鰭內鰭片臨界尺寸。在一些實施例中，對密集的鰭片結構而言，鰭片臨界尺寸負載被定義為鰭間鰭片臨界尺寸與鰭內鰭片臨界尺寸之間的差異，且當鰭片臨界尺寸負載大於0，鰭片臨界尺寸負載將用於在閘極形成期間所使用的蝕刻製程的鰭片到鰭片間隔最佳化(換言之，密集的鰭片臨界尺寸負載=鰭間鰭片臨界尺寸-鰭內鰭片臨界尺寸>0)。舉例而言，鰭間鰭片222A-1各自具有寬度winter，且鰭內鰭片222A-2各自具有寬度wintra。如在本實施例中所述，當鰭間鰭片222A-1具有大於鰭內鰭片222A-2的寬度的寬度(換言之，winter>wintra)，介於鰭內鰭片222A-2之間的間隔S1(距離)小於介於鰭間鰭片222A-1與鰭內鰭片222A-2之間的間隔S2(換言之，S1<S2)。在一些實施例中，寬度winter為約1nm到約30nm，且寬度wintra為約1nm到約30nm。在一些實施例中，間隔S1為約10nm到約30nm，且間隔S2為約10nm到約30nm。鰭間鰭片222A-1各自具有高度hinter，且鰭內鰭片222A-2各自具有高度hintra。在一些實施例中，高度hinter為約30nm到約150nm，且高度hintra為約30nm到約150nm。鰭片結構220A的節距P通常是指鰭片(共同包括鰭間鰭片222A-1及鰭內鰭片222A-2)的寬度w與介於相鄰鰭片之間的間隔S的總和(換言之，P=w+S)。在本實施例中，鰭片結構220A的節距Pintra通常是指鰭內鰭片222A-2之間的中心到中心(center-to-center)距離，且鰭片結構220A的節距Pinter通常是指鰭間鰭片222A-1與相鄰的鰭內鰭片222A-2之間的中心到中心距離的總和。在一些實施例中，節距Pintra為約10nm到約50nm，且節距Pinter為約30nm到約600nm。在一些實施 例中，節距Pintra與節距Pinter是相同的(例如，Pintra=Pintra)。在一些實施例中，節距Pintra與節距Pinter是不同的。舉例而言，在一些實施例中，節距Pintra大於節距Pinter。在一些實施例中，節距Pintra及/或節距Pinter相等於最小鰭片節距(Pm)。在一些實施例中，最小鰭片節距通常是指藉由給定積體電路技術節點的微影製程及/或鰭片製造製程(包括沉積、微影及/或蝕刻製程)而可實現的最小鰭片節距。在一些實施例中，最小鰭片節距通常是指積體電路裝置200的設計需求所規定的最小鰭片節距。
在本實施例中，進一步而言，鰭間鰭片222A-1具有鰭間鰭片相鄰鰭片節距(inter-fin adjacent fin pitch,Padjacent-inter)，且鰭內鰭片222A-2具有鰭內鰭片相鄰鰭片節距(intra-fin adjacent fin pitch,Padjacent-intra)，其可被配置為進一步將用於在閘極形成期間所使用的蝕刻製程的鰭片到鰭片間隔最佳化，如上文所述。鰭間鰭片相鄰鰭片節距是鰭間鰭片的右側鰭片節距與鰭間鰭片的左側鰭片節距的總和。鰭間鰭片的右側鰭片節距(PR-inter)限定一鰭間鰭片的中心與位於此鰭片右側的相鄰(毗鄰)鰭片的中心之間的距離，且鰭間鰭片的左側鰭片節距(PL-inter)限定此鰭間鰭片的中心與位於此鰭片左側的相鄰(毗鄰)鰭片的中心之間的距離。鰭間鰭片左側鰭片節距或鰭間鰭片右側鰭片節距的其中一者被定義為介於同一鰭片結構的鰭間鰭片與鰭內鰭片之間，鰭間鰭片左側鰭片節距或鰭間鰭片右側鰭片節距的另外一者被定義為介於此鰭間鰭片與不同鰭片結構的一鰭片之間。鰭內鰭片相鄰鰭片節距是鰭內鰭片的右側鰭片節距與鰭內鰭片的左側鰭片節距的總和。鰭內鰭片的 右側鰭片節距(PR-intra)限定一鰭內鰭片的中心與位於此鰭內鰭片右側的相鄰(毗鄰)鰭內鰭片的中心之間的距離，且鰭內鰭片的左側鰭片節距(PL-intra)限定此鰭內鰭片的中心與位於此鰭內鰭片左側的相鄰(毗鄰)鰭內鰭片的中心之間的距離。鰭內鰭片左側鰭片節距及鰭內鰭片右側鰭片節距被定義為介於同一鰭片結構的鰭片之間。在本實施例中，鰭間鰭片222A-1具有鰭間鰭片相鄰鰭片節距，其大於或等於最小鰭片節距的三倍(換言之，Padjacent-inter 3Pm)，且鰭內鰭片222A-2具有鰭內鰭片相鄰鰭片節距，其小於或等於最小鰭片節距的兩倍(換言之，Padjacent-intra 2Pm)。舉例而言，鰭片結構220A的最左側鰭間鰭片222A-1具有等於兩倍最小鰭片節距的左側鰭片節距(PL-inter=2Pm)以及等於最小鰭片節距的右側鰭片節距(PR-inter=Pm)，使得鰭間鰭片相鄰鰭片節距等於最小鰭片節距的三倍(換言之，Padjacent-inter=2Pm+Pm=3Pm)。在一些實施例中，最左側鰭間鰭片222A-1的左側鰭片節距大於最小鰭片節距的兩倍及/或最左側鰭間鰭片222A-1的左側鰭片節距小於最小鰭片節距。相較之下，鰭內鰭片222A-2中的一者具有等於最小鰭片節距的左側鰭片節距(PL-intra=Pm)以及等於最小鰭片節距的右側鰭片節距(PR-intra=Pm)，使得鰭內鰭片相鄰鰭片節距等於最小鰭片節距的兩倍(換言之，Padjacent-intra=Pm+Pm=2Pm)。在一些實施例中，鰭內鰭片222A-2的左側鰭片節距及/或右側鰭片節距小於最小鰭片節距。
本發明考慮了由積體電路裝置200的加工與製造所產生的鰭間鰭片222A-1及鰭內鰭片222A-2的高度、寬度及/ 或長度的變化。在本實施例中，鰭間鰭片222A-1及鰭內鰭片222A-2沿著其各自的高度具有逐漸縮窄的寬度，其中寬度winter與寬度wintra各自表示變化寬度的平均值。舉例而言，鰭間鰭片222A-1及/或鰭內鰭片222A-2的寬度從鰭間鰭片222A-1及/或鰭內鰭片222A-2的下部分往鰭間鰭片222A-1及/或鰭內鰭片222A-2的上部分縮減，使得上部分的平均寬度小於下部分的平均寬度。在一些實施例中，寬度可沿著鰭間鰭片222A-1及/或鰭內鰭片222A-2從約5nm到約15nm的範圍變化，端視測量寬度所沿著的鰭間鰭片222A-1及/或鰭內鰭片222A-2的高度位置而決定。雖然鰭間鰭片222A-1及鰭內鰭片222A-2被描繪為具有逐漸縮窄的寬度，但是，在一些實施例中，鰭間鰭片222A-1及/或鰭內鰭片222A-2沿著其各自的高度具有實質上相同的寬度。
本發明提供許多不同的實施例。一例示性的積體電路裝置包括核心區域及輸入/輸出區域，其中核心區域包括第一多重鰭片結構，且輸入/輸出區域包括第二多重鰭片結構。上述第一多重鰭片結構具有第一寬度，且上述第二多重鰭片結構具有第二寬度，其中第一寬度大於第二寬度。在一些實施例中，上述第一多重鰭片結構具有第一鰭片間隔，且上述第二多重鰭片結構具有第二鰭片間隔，其中第一鰭片間隔小於第二鰭片間隔。在一些實施例中，上述第一多重鰭片結構具有少於或等於兩個鰭片，且上述第二多重鰭片結構具有多於或等於三個鰭片。在一些實施例中，上述第一多重鰭片結構的第一相鄰鰭片節距大於或等於最小鰭片節距的三倍，且上述第二多重鰭片結構的第二相鄰鰭片節距小於或等於上述最小鰭片節距 的兩倍。在一些實施例中，上述第一多重鰭片結構及上述第二多重鰭片結構包括具有逐漸縮窄的寬度的鰭片。
在一些實施例中，上述第二多重鰭片結構包括鰭間鰭片及鰭內鰭片，其中鰭間鰭片具有鰭間鰭片寬度，且鰭內鰭片具有鰭內鰭片寬度，其中鰭間鰭片寬度大於鰭間鰭片寬度。在一些實施例中，上述鰭間鰭片具有鰭間鰭片相鄰鰭片節距，其大於或等於上述最小鰭片節距的三倍。在一些實施例中，鰭內鰭片具有鰭內鰭片相鄰鰭片節距，其小於或等於上述最小鰭片節距的兩倍。在一些實施例中，上述積體電路裝置更包括第一閘極結構及第二閘極結構，其中第一閘極結構設置於上述第一多重鰭片結構上，且第二閘極結構設置於上述第二多重鰭片結構上。在一些實施例中，上述核心區域更包括具有第三寬度的第三多重鰭片結構，第三寬度大於上述第二寬度，且其中介於上述第一多重鰭片結構與上述第三多重鰭片結構之間的間隔大於或等於上述最小鰭片節距的兩倍。
另一例示性的積體電路裝置包括多重鰭片結構設置於基板之上，其中多重鰭片結構包括複數個鰭內鰭片設於複數個鰭間鰭片之間。上述鰭間鰭片具有鰭間鰭片寬度，且上述鰭內鰭片具有鰭內鰭片寬度，其中鰭間鰭片寬度大於鰭間鰭片寬度。上述鰭間鰭片具有鰭間鰭片相鄰鰭片節距，其大於或等於最小鰭片節距的三倍。上述鰭內鰭片具有鰭內鰭片相鄰鰭片節距，其小於或等於上述最小鰭片節距的兩倍。在一些實施例中，上述多重鰭片結構設置於輸入/輸出區域中。在一些實施例中，上述鰭內鰭片相鄰鰭片節距包括第一節距及第二節 距，其中第一節距介於上述鰭內鰭片的第一鰭內鰭片與上述鰭內鰭片的第二鰭內鰭片之間，且第二節距介於上述第一鰭內鰭片與上述鰭內鰭片的第三鰭內鰭片之間。在這樣的實施例中，上述第一節距及上述第二節距等於上述最小鰭片節距。在一些實施例中，上述積體電路裝置更包括設置於上述多重鰭片結構上的閘極結構，其中上述閘極結構橫跨上述多重鰭片結構。在一些實施例中，上述鰭間鰭片及上述鰭內鰭片具有逐漸縮窄的寬度。在一些實施例中，上述積體電路裝置更包括多重鰭片結構設置於第一區域中。在這樣的實施例中，上述鰭間鰭片相鄰鰭片節距包括第一節距及第二節距，其中第一節距介於上述鰭間鰭片的一個鰭間鰭片與相鄰的上述鰭內鰭片的一個鰭內鰭片之間，且第二節距介於上述鰭間鰭片與設置於第二區域中的一個鰭片之間，其中上述第二區域相鄰於上述第一區域。上述第一節距等於上述最小鰭片節距。上述第二節距大於或等於上述最小鰭片節距的兩倍。在一些實施例中，上述第一區域為輸入/輸出區域，且上述第二區域為邏輯區域。
一例示性的方法包括形成第一多重鰭片結構於核心區域中；形成第二多重鰭片結構於周邊區域中；以及形成第一閘極結構於上述第一多重鰭片結構上，且形成第二閘極結構於上述第二多重鰭片結構上。上述第一多重鰭片結構具有第一寬度。上述第二多重鰭片結構具有第二寬度。上述第一寬度大於上述第二寬度。在一些實施例中，上述第一多重鰭片結構具有少於或等於兩個鰭片，且上述第二多重鰭片結構具有多於或等於三個鰭片。在一些實施例中，上述第一多重鰭片結構的第 一相鄰鰭片節距為最小鰭片節距的至少三倍，且上述第二多重鰭片結構的第二相鄰鰭片節距為小於或等於上述最小鰭片節距的兩倍。在一些實施例中，上述第一多重鰭片結構及上述第二多重鰭片結構同時形成。在一些實施例中，形成上述第一多重鰭片結構及形成上述第二多重鰭片結構包括形成經圖案化的罩幕層於基板上，其中上述經圖案化的罩幕層包括複數個第一開口及複數個第二開口，其中上述複數個第一開口用以定義上述第一多重鰭片結構，且上述複數個第二開口用以定義上述第二多重鰭片結構；以及蝕刻上述經圖案化的罩幕層中的上述複數個第一開口及上述複數個第二開口所暴露的上述基板。在一些實施例中，上述第一閘極結構及上述第二閘極結構包括複數個虛設閘極，且上述方法更包括以複數個金屬閘極取代上述複數個虛設閘極。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明進行各種改變、置換或修改。

Claims (20)

  1. 一種積體電路裝置，包括：一核心區域，包括一第一多重鰭片結構；一輸入/輸出區域，包括一第二多重鰭片結構；以及其中該第一多重鰭片結構具有一第一寬度，且該第二多重鰭片結構具有一第二寬度，其中該第一寬度大於該第二寬度。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該第一多重鰭片結構具有一第一鰭片間隔，且該第二多重鰭片結構具有一第二鰭片間隔，其中該第一鰭片間隔小於該第二鰭片間隔。
  3. 如申請專利範圍第1項所述之積體電路裝置，其中：該第一多重鰭片結構具有少於或等於兩個鰭片，其中該第一多重鰭片結構的一第一相鄰鰭片節距大於或等於一最小鰭片節距的三倍；以及該第二多重鰭片結構具有多於或等於三個鰭片，其中該第二多重鰭片結構的一第二相鄰鰭片節距小於或等於該最小鰭片節距的兩倍。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該第二多重鰭片結構包括具有一鰭間鰭片寬度的一鰭間鰭片以及具有一鰭內鰭片寬度的一鰭內鰭片，其中該鰭間鰭片寬度大於該鰭間鰭片寬度。
  5. 如申請專利範圍第4項所述之積體電路裝置，其中：該鰭間鰭片具有一鰭間鰭片相鄰鰭片節距，其中該鰭間鰭 片相鄰鰭片節距大於或等於一最小鰭片節距的三倍；以及該鰭內鰭片具有一鰭內鰭片相鄰鰭片節距，其中該鰭內鰭片相鄰鰭片節距小於或等於該最小鰭片節距的兩倍。
  6. 如申請專利範圍第1項所述之積體電路裝置，其中該第一多重鰭片結構及該第二多重鰭片結構包括複數個鰭片，其中該等鰭片具有逐漸縮窄的寬度。
  7. 如申請專利範圍第1項所述之積體電路裝置，更包括設置於該第一多重鰭片結構上的一第一閘極結構，以及設置於該第二多重鰭片結構上的一第二閘極結構。
  8. 如申請專利範圍第1項所述之積體電路裝置，其中該核心區域更包括一第三多重鰭片結構，其中該第三多重鰭片結構具有一第三寬度大於該第二寬度，且其中該第一多重鰭片結構與該第三多重鰭片結構之間的一間隔大於或等於一最小鰭片節距的兩倍。
  9. 一種積體電路裝置，包括：一多重鰭片結構，設置於一基板上，其中該多重鰭片結構包括複數個鰭內鰭片設置於複數個鰭間鰭片之間；其中該等鰭間鰭片具有一鰭間鰭片寬度，且該等鰭內鰭片具有一鰭內鰭片寬度，其中該鰭間鰭片寬度大於該鰭間鰭片寬度；其中該等鰭間鰭片具有一鰭間鰭片相鄰鰭片節距，其中該鰭間鰭片相鄰鰭片節距大於或等於一最小鰭片節距的三倍；其中該等鰭內鰭片具有一鰭內鰭片相鄰鰭片節距，其中該 鰭內鰭片相鄰鰭片節距小於或等於該最小鰭片節距的兩倍。
  10. 如申請專利範圍第9項所述之積體電路裝置，其中：該多重鰭片結構設置於第一區域中；該鰭間鰭片相鄰鰭片節距包括一第一節距介於該等鰭間鰭片的一鰭間鰭片與相鄰的該等鰭內鰭片的一鰭內鰭片之間，以及一第二節距介於該鰭間鰭片與設置於一第二區域中的一鰭片之間，其中該第二區域相鄰於該第一區域；以及該第一節距等於該最小鰭片節距；以及該第二節距大於或等於該最小鰭片節距的兩倍。
  11. 如申請專利範圍第10項所述之積體電路裝置，其中該第一區域為一輸入/輸出區域，且該第二區域為一邏輯區域。
  12. 如申請專利範圍第9項所述之積體電路裝置，其中：該鰭內鰭片相鄰鰭片節距包括一第一節距介於該等鰭內鰭片的一第一鰭內鰭片與該等鰭內鰭片的一第二鰭內鰭片之間，以及一第二節距介於該第一鰭內鰭片與該等鰭內鰭片的一第三鰭內鰭片之間；以及該第一節距及該第二節距等於該最小鰭片節距。
  13. 如申請專利範圍第9項所述之積體電路裝置，其中該多重鰭片結構設置於一輸入/輸出區域中。
  14. 如申請專利範圍第9項所述之積體電路裝置，其中該等鰭間鰭片及該等鰭內鰭片具有逐漸縮窄的寬度。
  15. 如申請專利範圍第9項所述之積體電路裝置，更包括一閘極 結構設置於該多重鰭片結構上，其中該閘極結構橫跨該多重鰭片結構。
  16. 一種方法，包括：形成一第一多重鰭片結構於一核心區域中，其中該第一多重鰭片結構具有一第一寬度；形成一第二多重鰭片結構於一周邊區域中，其中該第二多重鰭片結構具有一第二寬度，且其中該第一寬度大於該第二寬度；以及形成一第一閘極結構於該第一多重鰭片結構上，且形成一第二閘極結構於該第二多重鰭片結構上。
  17. 如申請專利範圍第16項所述之方法，其中：該第一多重鰭片結構具有少於或等於兩個鰭片，其中該第一多重鰭片結構的一第一相鄰鰭片節距為一最小鰭片節距至少三倍；以及該第二多重鰭片結構具有多於或等於三個鰭片，其中該第二多重鰭片結構的一第二相鄰鰭片節距為小於或等於該最小鰭片節距的兩倍。
  18. 如申請專利範圍第16項所述之方法，其中該第一多重鰭片結構及該第二多重鰭片結構同時形成。
  19. 如申請專利範圍第16項所述之方法，其中形成該第一多重鰭片結構及形成該第二多重鰭片結構包括：形成一經圖案化的罩幕層於一基板上，其中該經圖案化的罩幕層包括定義該第一多重鰭片結構的複數個第一開口，以及定義該第二多重鰭片結構的複數個第二開口；以及 蝕刻該經圖案化的罩幕層中的該等第一開口及該等第二開口所暴露的該基板。
  20. 如申請專利範圍第16項所述之方法，其中該第一閘極結構及該第二閘極結構包括複數個虛設閘極，且該方法更包括以複數個金屬閘極取代該等虛設閘極。
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