TWI633663B - 鰭式場效電晶體的製作方法 - Google Patents

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呂偉元
郭建億
楊世海
陳燕銘
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Abstract

一種鰭式場效電晶體的製作方法，包含使用含矽前驅物及含氯前驅物在鰭片上磊晶生長半導體材料。半導體材料跨複數個鰭片合併而形成磊晶特徵，其中鰭片之間具有小於約25奈米之鰭片間距。含矽前驅物之流動速率與氯前驅物之流動速率的比率小於約5。此方法更包含使用含氯前驅物回蝕半導體材料，藉以改變磊晶特徵之輪廓。

Description

鰭式場效電晶體的製作方法
本揭露是關於一種鰭式場效電晶體的製作方法。
半導體積體電路(integrated circuit；IC)行業已經經歷了指數式增長。IC材料及設計之技術進步已經生產了世代之IC，其中每一代都具有比上一代更小及更複雜的電路。在IC進化的過程中，幾何尺寸(即，用製造製程可製造之最小元件(或輪廓)逐漸減小，而功能密度(即，單位晶片面積之互連裝置之數目)隨之增加。這種按比例縮小製程可藉由提高生產效率及降低額外成本而提供益處。
這種按比例縮小亦已經增加處理及製造IC之複雜性，為實現此些進步，在IC處理及製造過程中需要這些類似發展。例如，隨著鰭式場效電晶體(fin-like field effect transistor；FinFET)技術朝更小特徵尺寸(諸如，32奈米、28奈米、20奈米及以下)發展，需要進階技術以用於精確控制源極/汲極特徵之輪廓及/或尺寸以確保及/或優化FinFET裝置可靠性。儘管現有FinFET源極及汲極形成方法可滿足他們期望之用途，但它們尚未在所有方面全然令人滿意。
本揭露之一實施方式提供了一種鰭式場效電晶體的製作方法，包含在一基板上形成一第一鰭片及一第二鰭片，其中第一鰭片及第二鰭片之間具有小於約25奈米的一鰭片間距，第一鰭片及第二鰭片分別包含設置在一源極區與一汲極區之間的一通道區。接著，在第一鰭片及第二鰭片之通道區上方形成一閘極結構，以及單次執行一沉積製程及一蝕刻製程，以形成一合併磊晶源極特徵及一合併磊晶汲極特徵。合併磊晶源極特徵跨第一鰭片及第二鰭片之源極區，合併磊晶汲極特徵跨第一鰭片及第二鰭片之汲極區。
本揭露之另一實施方式提供了一種鰭式場效電晶體的製作方法，包含形成一鰭片結構，以及在鰭片結構之一源極/汲極區上方形成一磊晶特徵。鰭片結構包含至少兩個鰭片，鰭片之間具有小於約25奈米之一鰭片間距。形成磊晶特徵包含執行單次沉積製程以在鰭片結構上方形成一磊晶層，其中單次沉積製程包含使用一含源極前驅物及一含蝕刻劑前驅物，其中含源極前驅物之一流動速率與含蝕刻劑前驅物之一流動速率的一比率小於5。接著對磊晶層執行一單次蝕刻製程。
本揭露之又一實施方式提供一種鰭式場效電晶體的製作方法，包含形成一n型鰭式場效電晶體之磊晶源極/汲極特徵。形成磊晶源極/汲極特徵包含使用一含矽前驅物、一含磷前驅物及一含氯前驅物在複數個鰭片上磊晶生長一半導體材料，其中鰭片之間具有小於約25奈米之一鰭片間距，含矽前驅物之一流動速率與含氯前驅物之一流動速率的一比率小於5， 以及半導體材料跨鰭片合併以形成一磊晶特徵。此方法更包含使用含氯前驅物回蝕半導體材料，藉以改變磊晶特徵之一輪廓。
10‧‧‧SRAM裝置
12‧‧‧第一區域
14‧‧‧第二區域
16‧‧‧第三區域
20A‧‧‧鰭片
20B‧‧‧鰭片
20C‧‧‧鰭片
20D‧‧‧鰭片
20E‧‧‧鰭片
25‧‧‧基板
30A‧‧‧閘極結構
30B‧‧‧閘極結構
30C‧‧‧閘極結構
30D‧‧‧閘極結構
40A‧‧‧磊晶特徵
40B‧‧‧磊晶特徵
40C‧‧‧磊晶特徵
40D‧‧‧磊晶特徵
40E‧‧‧磊晶特徵
40F‧‧‧磊晶特徵
50‧‧‧蝕刻製程窗口
100‧‧‧方法
110‧‧‧步驟
120‧‧‧步驟
130‧‧‧步驟
140‧‧‧步驟
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧第一區域
214‧‧‧第二區域
216‧‧‧第三區域
220‧‧‧鰭式結構
222A‧‧‧鰭片
222B‧‧‧鰭片
222C‧‧‧鰭片
230‧‧‧隔離特徵
240‧‧‧遮罩層
245‧‧‧抗蝕劑層
250A‧‧‧源極/汲極凹陷
250B‧‧‧源極/汲極凹陷
255A‧‧‧磊晶源極/汲極特徵
255B‧‧‧磊晶源極/汲極特徵
260A‧‧‧頂表面
260B‧‧‧頂表面
262A‧‧‧合併部分
262B‧‧‧合併部分
264A‧‧‧側壁表面
264B‧‧‧側壁表面
265A‧‧‧磊晶覆蓋層
265B‧‧‧磊晶覆蓋層
270‧‧‧遮罩層
275‧‧‧圖案化之抗蝕劑層
280‧‧‧源極/汲極凹陷
290‧‧‧磊晶源極/汲極特徵
w1、w2、w3‧‧‧寬度
a1、a2、b1、b2‧‧‧橫向尺寸
S1、S2、P1、P2‧‧‧間距
h1、h2、h3、h1m、h2m‧‧‧高度
當結合附圖閱讀時，自以下詳細描述很好地理解本揭露之態樣。應強調，根據工業標準實務，各特徵並未按比例繪製且僅用於說明之目的。事實上，為論述清楚，各特徵之大小可任意地增加或縮小。
第1圖為根據本揭露之各態樣之部分或全部地基於鰭式場效電晶體(FinFET)之靜態隨機存取記憶體(static random access memory；SRAM)裝置的簡化示意俯視圖。
第2圖為根據本揭露之各態樣之用於製造包含鰭式場效電晶體之積體電路裝置的方法的流程圖。
第3A圖至第3J圖為根據本揭露之鰭式場效電晶體的製作方法在各製造階段之部分或全部地包含鰭式場效電晶體的積體電路的局部橫截面圖。
本揭露一般係關於積體電路裝置，及更特定言之係關於鰭式場效電晶體(FinFET)。
應理解，以下揭露提供許多不同實施例或實施例，以實現本揭露之不同特徵。下文描述部件及佈置之特定之實施例以簡化本揭露。當然，此等僅僅為實施例且不意指限制。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上 第一特徵之形成可包含第一及第二特徵形成為直接接觸之實施例，以及亦可包含額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。
另外，本揭露在各實施例中可重複元件符號及/或字母。此重複為出於簡易及清楚之目的，且本身不指示所論述各實施例及/或結構之間之關係。此外，在隨後在本揭露描述中在另一特徵上、連接至另一特徵及/或耦接至另一特徵之第一特徵之形成可包含特徵以直接接觸而形成之實施例，以及亦可包含額外特徵可形成在特徵之間，使得特徵可不直接接觸之實施例。另外，空間相對術語，例如，「下部」、「上部」、「水平的」、「垂直的」、「在…上」、「在…上方」、「在…下方」、「下面」、「向上」、「向下」、「頂部」、「底部」等以及其衍生物(例如，「水平地」、「朝下地」、「朝上地」等)用於簡化本揭露中一個特徵相對另一特徵之關係。空間相對術語意圖覆蓋包含特徵之裝置的不同取向。
第1圖為根據本揭露之各態樣之部分或全部地靜態隨機存取記憶體(SRAM)裝置10的簡化示意俯視圖。在第1圖中，在製造之中間階段在X-Y面查看SRAM裝置10。SRAM裝置10可被包含在微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，SRAM裝置10可為IC晶片之部分、晶片上系統(system on chip；SoC)或其部分，其包含各種被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、p型場效電晶體(p-type field effect transistors；PFETs)、n型場效電晶體(n-type field effect transistors；NFETs)、金屬氧化 物半導體場效電晶體(metal-oxide semiconductor field effect transistors；MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極接合電晶體(bipolar junction transistors；BJTs)、橫向擴散MOS(laterally diffused MOS；LDMOS)電晶體、高壓電晶體、高頻電晶體、其他適宜部件或其組合。第1圖經簡化以為了清晰之目的來更好地瞭解本揭露之發明構思。額外特徵可添加進SRAM裝置10中，及下文描述之一些特徵可在SRAM裝置10之其他實施例中替換、更改或除去。
SRAM裝置10包含根據SRAM裝置10之設計要求配置的各區域，諸如第一區域12、第二區域14及第三區域16。在描述之實施例中，第一區域12經配置為n型裝置區域，第二區域14經配置為n型裝置區域，及第三區域16經配置為p型裝置區域。例如，第一區域12包含下拉(pull-down；PD)FinFET，第二區域14包含下拉FinFET(PD)，及第三區域16包含上拉(pull-up；PU)FinFET。為促進描述實施例，在第一區域12及第二區域14中之下拉FinFET經配置為n型FinFET，而第三區域16中之上拉FinFET經配置為p型FinFET。在一些實施例中，一或多個傳輸閘極FinFET(未圖示)及/或其他功能FinFET可根據SRAM裝置10之設計要求被包含於第一區域12、第二區域14、第三區域16及/或其他區域中。
SRAM裝置10包含設置在基板25上方之各種鰭片20A、鰭片20B、鰭片20C、鰭片20D及鰭片20E(亦稱為活 性鰭片區域)。鰭片20A-20E上彼此平行朝向，每個具有在X方向上界定之寬度，在Y方向上界定之長度及在Z方向上界定之高度(未圖示)。在第1圖中，第一區域12中之下拉電晶體包含鰭片20A及鰭片20B，第二區域14中之下拉電晶體包含鰭片20C及鰭片20D，及第三區域16中之上拉電晶體包含鰭片20E(換言之，下拉電晶體為多鰭片FinFET，而上拉電晶體為單次鰭片FinFET)。鰭片20A-20E每個具有在Y方向上沿它們的長度界定之通道區、源極區及汲極區，其中通道區設置在源極區與汲極區之間(泛指源極/汲極區)。在一些實施例中，鰭片20A-20E為基板25之部分(諸如基板25之材料層的部分)。或者，在一些實施例中，鰭片20A-20E界定在材料層中，諸如與基板25重疊之一或多個半導體材料層。在一些實施例中，鰭片20A-20E根據第一區域12、第二區域14及/或第三區域16之配置設置在基板25之摻雜區域上方。例如，鰭片20A-20D可設置在p型摻雜區域(井)上方，此p型摻雜區域設置在第一區域12及第二區域14中之基板25中，而鰭片20E可設置在n型摻雜區域(井)上方，此n型摻雜區域設置在第三區域16中之基板25中。
閘極結構30A、閘極結構30B、閘極結構30C及閘極結構30D設置在鰭片20A-20E之通道區上方。在一些實施例中，閘極結構30A-30D包裹鰭片20A-20E之通道區，進而插入鰭片20A-20E之源極/汲極區。在描述實施例中，閘極結構30A-30D沿X方向(如實質上垂直於鰭片20A-20E)延伸。閘極結構30A-30D接合鰭片20A-20E之通道區，使得電流可在操 作期間在鰭片20A-20E之源極/汲極區之間流動。閘極結構30A-30D包含閘極堆疊，其根據SRAM裝置10是閘極最後製程(gate last process)還是閘極優先製程(a gate first process)來配置。在描述之實施例中，SRAM裝置10根據閘極最後製程來製造，其中描述之閘極結構30A-30D包含隨後由金屬閘極堆疊替換之虛設閘極堆疊。虛設閘極堆疊包含，例如，界面層及虛設閘電極層。界面層設置在虛設閘電極層與鰭片20A-20E之間，其中界面層及虛設閘電極層經配置以包裹鰭片20A-20E之通道區。在一些實施例中，界面層包含介電質材料，諸如氧化矽，及虛設閘電極層包含多晶矽或其他適宜虛設閘極材料。在一些實施例中，虛設閘極堆疊更包含設置在界面層與虛設閘電極層之間的虛設閘極介電質層。虛設閘極介電質層可包含介電質材料(例如，氧化矽)、高介電常數介電質材料、其他適宜介電質材料或其組合。高介電常數介電質材料之實施例包含HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO、Al2O3、二氧化鉿氧化鋁(HfO2-Al2O3)合金、其他適宜高介電常數介電質材料及/或其組合。在一些實施例中，界面層自虛設閘極堆疊省去，使得虛設閘極介電質層設置在鰭片20A-20E與虛設閘電極層之間。虛設閘極堆疊可包含眾多其他層，例如，界面層、覆蓋層、擴散層、阻障層、硬遮罩層、其他適宜層或其組合。在一些實施例中，閘極結構30A-30D包含鄰近於虛設閘極堆疊設置之間隔物。間隔物包含介電質材料，諸如氧化矽、氮化矽、氮氧化矽、碳化矽、其他適宜介電質材料或其組合。在一些實施例中，間隔物包含一個以上間隔物組合(例如， 密封間隔物、偏移間隔物及虛設間隔物)。在一些實施例中，間隔物具有多層結構，諸如氮化矽層及氧化矽層。間隔物藉由任一適宜製程而形成。例如，氧化矽層可沉積在鰭片20A-20D上方及隨後經非等向性蝕刻(例如，乾式蝕刻)以鄰近於虛設閘極堆疊形成第一間隔物集(諸如密封間隔物)，及氮化矽層可沉積在鰭片20A-20D上方及隨後經蝕刻(例如，乾式蝕刻)以鄰近於第一間隔物集形成第二間隔物集(諸如偏移間隔物或虛設間隔物)。
儘管未描述，但最後執行閘極置換製程以使用金屬閘極堆疊替換閘極結構30A-30D之虛設閘極堆疊。在閘極優先製程的實施例中，如描述之閘極結構30A-30D包含金屬閘極堆疊。金屬閘極堆疊包含，例如，閘極介電質層(其可包含類似於界面層及/或虛設閘極介電質層之材料)及設置在閘極介電質層上方之閘電極層。閘電極層包含導電材料，諸如多晶矽、Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他導電材料或其組合。在一些實施方式中，閘電極層包含功函數層，其為經調整以具有所要功函數(諸如n型功函數或p型功函數)之導電層，及形成於功函數層(有時稱為金屬填充層)上方之導電層。在各實施例中，功函數層包含Ta、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、適於獲得所要功函數之其他材料，或其組合。形成於功函數層上方之導電層包含適宜的導電材料，諸如Al、W、Cu或其組合。導電層可另外或者包含多晶矽、Ti、Ta、金屬合金、其他適宜材料或其組合。金屬 閘極堆疊可包含眾多其他層，例如，界面層、覆蓋層、擴散層、阻障層、硬遮罩層、其他適宜層或其組合。
磊晶特徵40A、磊晶特徵40B、磊晶特徵40C、磊晶特徵40D、磊晶特徵40E及磊晶特徵40F設置在鰭片20A-20D之源極/汲極區上方。在描述之實施例中，在鰭片凹陷製程(例如，回蝕製程)之後，磊晶特徵40A-40F形成於鰭片20A-20D之源極/汲極區上方，使得磊晶特徵40A-40F自凹陷的鰭片20A-20D生長。在一些實施例中，磊晶特徵40A-40F包裹鰭片20A-20D之源極/汲極區。在此種實施例中，鰭片20A-20D可能不經受鰭片凹陷製程。磊晶特徵40A-40F經配置以用於n型裝置，諸如在第一區域12及第二區域14中之下拉電晶體，使得磊晶特徵40A-40F可或者稱作n型磊晶源極/汲極特徵。例如，磊晶特徵40A-40F包含矽或矽碳，其中矽或矽碳摻雜有磷、砷、其他n型摻雜劑或其組合。在一些實施例中，磊晶特徵40A-40F為Si：P磊晶特徵。在一些實施例中，磊晶特徵40A-40F為Si：C：P磊晶特徵。磊晶特徵40A-40F沿X方向(在一些實施例中，實質上垂直於鰭片20A-20D)橫向延伸(生長)，其中每個磊晶特徵40A-40F具有對應橫向尺寸，諸如磊晶特徵40A-40F之寬度。例如，a1表示磊晶特徵40C之橫向尺寸，及a2表示磊晶特徵40D之橫向尺寸。
通常，n型源極/汲極區之n型磊晶源極/汲極特徵(諸如磊晶特徵40A-40F)使用循環沉積蝕刻(cyclic deposition etch；CDE)製程而形成，其為經配置以交替地沉積及蝕刻半導體材料之沉積製程及蝕刻製程的序列。CDE製程之 每個循環包含沉積製程及蝕刻製程，其中CDE製程實施多個循環以形成磊晶源極/汲極特徵。在一些實施例中，沉積製程為經配置以自鰭片之源極/汲極區磊晶生長半導體材料，諸如矽的化學氣相沉積(chemical vapor deposition；CVD)製程。在CVD製程期間摻雜劑可添加至半導體材料。當半導體材料之厚度在CVD製程期間增長時，半導體材料經常展現晶體缺陷(亦稱為晶格缺陷)及/或晶體雜質。例如，半導體材料可包含可負面影響裝置效能之非晶態(非晶的)部分。在一些實施例中，蝕刻製程為選擇性去除晶體缺陷及/或晶體雜質，諸如半導體材料之非晶部份的選擇性蝕刻製程。藉由調整每個CDE循環(諸如CVD製程及選擇性蝕刻製程)之各參數，CDE製程已證實在獲得具有最小缺陷之n型磊晶源極/汲極特徵，同時在通道區中獲得所要應力特性方面是成功的。
隨著FinFET技術朝更小特徵尺寸(諸如16奈米、10奈米、7奈米及以下)發展，控制源極/汲極磊晶特徵之橫向生長(即橫向尺寸a)，諸如磊晶源極/汲極特徵40A-40F之橫向尺寸a1及a2，對於確保SRAM裝置10之操作完整性至關重要。已觀察到，傳統CDE製程缺乏在進階FinFET技術節點中之精確輪廓控制，尤其是在目標的鰭片間距小於或等於約25奈米之狀況下。詳言之，傳統CDE製程不能足夠地控制半導體材料之橫向磊晶生長，從而產生磊晶源極/汲極特徵之橫向尺寸中的較大變化，這導致無預期地合併不同裝置之磊晶源極/汲極特徵及/或無預期地將磊晶源極/汲極特徵延伸進裝置(諸如SRAM裝置10)之區域中，這些可能在製造期間損害磊晶源極 /汲極特徵。例如，在第1圖中，當不能很好地控制磊晶特徵40C之橫向尺寸a1及磊晶特徵40D之橫向尺寸a2時，磊晶特徵40C便會與磊晶特徵40D合併，從而引起第一區域12之下拉電晶體與第二區域14之下拉電晶體之間的電短路。在另一實施例中，在第1圖中，當不能很好地控制磊晶特徵40D之橫向尺寸a2時，磊晶特徵40D可延伸進用於在第三區域16中凹陷鰭片20E之蝕刻製程窗口50中，使得磊晶特徵40D暴露於用於凹陷鰭片20E之蝕刻製程，進而損害磊晶特徵40D。在一些實施例中，磊晶特徵40D可延伸進製程窗口中，此製程窗口用於在第三區域16中將鰭片20E暴露於磊晶源極/汲極形成製程，使得磊晶特徵40D暴露於半導體材料(諸如用於p型裝置之彼等)，這可改變及/或退化在第二區域14中之下拉電晶體的操作。因此需要進階磊晶源極/汲極形成方法以確保具有最小橫向變化之磊晶源極/汲極特徵的精確輪廓控制。
第2圖為根據本揭露之各態樣之用於製造積體電路裝置的方法100的流程圖。在本實施例中，方法100製造包含FinFET裝置之積體電路裝置。在步驟110處，第一鰭片及第二鰭片形成於基板上方。第一鰭片及第二鰭片之間具有小於25奈米之鰭片間距。第一鰭片及第二鰭片分別包含設置在源極區與汲極區之間的通道區。在步驟120處，閘極結構形成於第一鰭片及第二鰭片之通道區上方。在一些實施例中，閘極結構包含虛設閘極堆疊。在步驟130處，單次執行沉積製程及蝕刻製程之組合以形成跨第一鰭片及第二鰭片之源極區之合併磊晶源極特徵及跨第一鰭片及第二鰭片之汲極區之合併磊晶汲極特 徵。在一些實施例中，沉積製程包含使用含矽前驅物及含氯前驅物(例如，氯化氫(HCl))在第一鰭片及第二鰭片上磊晶生長半導體材料。含矽前驅物之流動速率與含氯前驅物之流動速率的比率小於約5。在一些實施例中，蝕刻製程使用含氯前驅物，進而改變合併磊晶源極特徵及合併磊晶汲極特徵之輪廓。在一些實施例中，沉積製程亦使用含摻雜劑前驅物，諸如含磷前驅物，進而摻雜合併磊晶源極特徵及合併磊晶汲極特徵。在步驟140處，方法100可繼續完成積體電路裝置之製造。例如，在一些實施例中，執行閘極置換製程以使用金屬閘極堆疊替換虛設閘極堆疊。額外步驟可在方法100之前、在方法100期間及在方法100之後提供，及對於方法100之額外實施例可移動、替換或除去所描述之一些步驟。
第3A圖至第3J圖為根據本揭露之鰭式場效電晶體的製作方法在各製造階段之部分或全部積體電路裝置200之局部橫截面視圖。積體電路裝置200可被包含入微處理器、記憶體及/或其他積體電路裝置中。在一些實施例中，積體電路裝置200可為IC晶片之部分、SoC或其部分，其包含各被動及主動微電子裝置，諸如電阻器、電容器、電感器、二極體、PFET、NFET、MOSFET、CMOS電晶體、BJT、LDMOS電晶體、高壓電晶體、高頻電晶體、其他適宜部件或其組合。第3A圖至第3J圖經簡化以為了清晰之目的來更好地理解本揭露之發明概念。可在積體電路裝置200中添加額外特徵，及下文描述之一些特徵可在積體電路裝置200之其他實施例中替換、改變或除去。
在第3A圖中，積體電路裝置200包含基板(晶圓)210。在描述之實施例中，基板210包含矽。或者或另外，基板210包含另一元素半導體，諸如鍺；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。或者，基板210為絕緣體上半導體基板，諸如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板、或絕緣體上鍺(germanium-on-insulator；GOI)基板。使用分隔，藉由植入氧(SIMOX)、晶圓接合、及/或其他適宜方法來製造絕緣體上矽基板。基板210可根據積體電路裝置200之設計要求包含各摻雜區域(未圖示)。在一些實施例中，基板210包含摻雜有p型摻雜劑，諸如硼、銦、其他p型摻雜劑或其組合之p型摻雜區域(例如，p型井)。在一些實施例中，基板210包含摻雜有n型摻雜劑，諸如磷、砷、其他n型摻雜劑或其組合之n型摻雜區域(例如，n型井)。在一些實施例中，基板210包含由p型摻雜劑及n型摻雜劑之組合形成之摻雜區域。各摻雜區域可直接地形成在基板210上及/或基板210中，例如，提供p井結構、n井結構、雙井結構、凸起結構或其組合。可執行離子植入製程、擴散製程及/或其他適宜摻雜製程以在基板210中形成各摻雜區域。
各區域在基板210中界定，諸如第一區域212、第二區域214及第三區域216。針對以下論述之目的，第一區域212經配置為n型FinFET區域，第二區域214經配置為n型 FinFET區域，及第三區域216經配置為p型FinFET區域。在基板210上及/或在基板210中形成之摻雜區域經配置以容納在第一區域212、第二區域214及第三區域216中形成之裝置及/或特徵的功能。在一些實施例中，第一區域212、第二區域214及第三區域216形成積體電路裝置200之記憶體區域的部分，諸如SRAM區域。例如，在描述之實施例中，第一區域212包含下拉FinFET、第二區域214包含下拉FinFET、及第三區域216包含上拉FinFET。在此種實施例中，在第一區域212及第二區域214中之下拉FinFET經配置為n型FinFET，而第三區域216中之上拉FinFET經配置為p型FinFET。在一些實施例中，第一區域212、第二區域214及第三區域216與第1圖之SRAM裝置10之第一區域12、第二區域14及第三區域16對應。在一些實施例中，一或多個傳輸閘極FinFET可被包含在第一區域212、第二區域214、第三區域216、及/或在基板210中界定之其他區域中。提供積體電路裝置200之此種配置以用於簡化及易於理解，但並不一定將描述實施例限制於任意數目之裝置、任意數目之區域或任意配置之結構及/或區域。例如，積體電路裝置200可更包含一或多個區域，此等一或多個區域根據積體電路裝置200之設計要求，經配置為邏輯區域、其他記憶體區域、類比區域、輸入/輸出(或周邊)區域、虛設區域或其他區域。
鰭式結構220形成於基板210上方。在第3A圖中，鰭式結構220包含自基板210延伸之複數個鰭片，然而本揭露亦涵蓋鰭式結構220包含自基板210延伸之單個鰭片之實施 例。例如，鰭式結構220包含在第一區域212中之鰭片222A、在第二區域214中之鰭片222B及在第三區域216中之鰭片222C。因而，鰭式結構220經配置以容納在第一區域212中之多鰭片FinFET、在第二區域214中之多鰭片FinFET、及在第三區域216中之單鰭片FinFET，然而本揭露亦涵蓋在第一區域212、第二區域214及第三區域216中之各數目之鰭片以優化積體電路裝置200的效能。在一些實施例中，鰭式結構220為基板210之部分(諸如基板210材料層的部分)。例如，在描述之實施例中，其中基板210包含矽，鰭式結構220包含矽。或者，在一些實施例中，鰭式結構220在材料層中界定，諸如與基板210重疊之半導體材料層。在此種實施例中，鰭式結構220可包含具有各半導體層之半導體層堆疊(例如，異質結構)。半導體層包含任一適宜材料，諸如矽、鍺、矽鍺、其他適宜材料或其組合。半導體層可根據積體電路裝置200之設計要求包含相同或不同的材料、摻雜劑、侵蝕速率、成分原子百分率、成分重量百分率、厚度及/或配置。
鰭片222A、鰭片222B及鰭片222C具有在X方向上界定之寬度、在Y方向上界定之長度(未圖示)及在Z方向上界定之高度。例如，鰭片222A具有高度h1、藉由側壁對界定之寬度w1及藉由側壁對界定之長度l1(在描述之視圖中未圖示)；鰭片222B具有高度h2、藉由側壁對界定之寬度w2及藉由側壁對界定之長度l2(在描述之視圖中未圖示)；及鰭片222C具有高度h3、藉由側壁對界定之寬度w3及藉由側壁對界定之長度l3(在描述之視圖中未圖示)。在一些實施例中，高度h1為 約10奈米至約200奈米，及寬度w1為約5奈米至約50奈米。例如，在描述之實施例中，高度h1為約20奈米至約40奈米，及寬度w1為約5奈米至約10奈米。鄰近鰭片222A藉由間距S1而分隔，其中鰭片222A之間距P1泛指特定鰭片222A之寬度(諸如w1)與鄰近於特定鰭片222A之間距之寬度(諸如S1)的總和(換言之，P1=w1+S1)。鄰近鰭片222B藉由間距S2而分隔，其中鰭片222B之間距P2泛指特定鰭片222B之寬度(諸如w2)與鄰近於特定鰭片222B之間距之寬度(諸如S2)的總和(換言之，P2=w2+S2)。間距S1及/或間距S2小於約25奈米，使得間距P1及/或間距P2小於約75奈米。例如，間距S1及/或間距S2約5奈米至約15奈米，及間距P1及/或間距P2約10奈米至約75奈米。在一些實施例中，間距P1及/或間距P2為藉由用於給定技術節點之微影製程而分別在鰭片222A與鰭片222B之間獲得之最小節距。在其他的實施例中，如第三區域216包含一個以上鰭片222C之實施例中，鄰近鰭片222C可藉由諸如間距之界定間距而分隔，其中鰭片222C之間距泛指特定鰭片222C之寬度(諸如w3)與鄰近於特定鰭片222C之間距之寬度(的總和。本揭露涵蓋在鰭片222A、鰭片222B及/或鰭片222C之高度、寬度及長度中之變化，此等變化可由處理及製造而引起。
執行沉積、微影及/或蝕刻製程之組合以界定自基板210延伸之鰭式結構220，如在第3A圖中圖示。例如，形成鰭式結構220包含執行微影製程以在基板210上方形成圖案化之抗蝕劑層(或設置在基板210上方之材料層)，及執行蝕刻製程以將在圖案化之抗蝕劑層中界定之圖案傳遞至基板210 (或設置在基板210上方之材料層)。微影製程可包含在基板210上形成抗蝕劑層(例如，藉由旋塗)、執行曝光前烘烤製程、使用遮罩執行暴露製程、執行曝光後烘烤製程及執行顯影製程。在暴露製程期間，抗蝕劑層暴露於輻射能(諸如紫外線(UV)光、深UV(DUV)光或極UV(EUV)光)，其中遮罩根據遮罩之遮罩圖案及/或遮罩類型(例如，二元遮罩、相移遮罩或EUV遮罩)阻斷、傳遞及/或反射輻射至抗蝕劑層，使得圖像投影在與遮罩圖案對應之抗蝕劑層上。因為抗蝕劑層對輻射能敏感，所以抗蝕劑層之暴露部分發生化學變化，並根據抗蝕劑層之特徵及在顯影製程中使用之顯影液之特徵，抗蝕劑層之暴露(或非暴露)部分在顯影製程期間溶解。在顯影之後，圖案化之抗蝕劑層包含與遮罩對應之抗蝕劑圖案。蝕刻製程去除基板210之部分，其中蝕刻製程使用圖案化之抗蝕劑層作為蝕刻遮罩。蝕刻製程可包含乾式蝕刻製程、濕式蝕刻製程、其他適宜蝕刻製程或其組合。在一些實施例中，執行反應性離子蝕刻(reactive ion etching；RIE)製程。在蝕刻製程之後，例如藉由抗蝕劑剝離製程自基板210去除圖案化之抗蝕劑層。或者，鰭式結構220藉由多個圖案化製程而形成，諸如雙圖案化微影(double patterning lithography；DPL)製程(例如，微影蝕刻微影蝕刻(lithography-etch-lithography-etch；LELE)製程、自對準雙圖案化(self-aligned double patterning；SADP)製程、間隔物為介電質(spacer-is-dielectric；SID)SADP製程、其他雙圖案化製程或其組合)、三重圖案化製程(例如，微影蝕刻微影蝕刻微影蝕刻 (lithography-etch-lithography-etch-lithography-etch；LELELE)製程、自對準三重圖案化(self-aligned triple patterning；SATP)製程，其他三重圖案化製程或其組合)、其他多重圖案化製程(例如，自對準四重圖案化(self-aligned quadruple patterning；SAQP)製程)或其組合。在一些實施例中，實施定向自裝配(directed self-assembly DSA)方法，同時形成鰭式結構220。另外，在一些替換實施例中，暴露製程可實施無遮罩微影、電子束(electron-beam；e-beam)寫入、離子束寫入、及/或用於圖案化抗蝕劑層之奈米壓印技術。
隔離特徵230在基板210上及/或在基板210中形成以隔離各區域，諸如積體電路裝置200之各裝置區域。例如，隔離特徵230將第一區域212、第二區域214及第三區域216彼此分隔及隔離。隔離特徵230亦將每個區域內之鰭式結構220之鰭片彼此分隔及隔離，諸如鰭片222A及鰭片222B。在描述之實施例中，隔離特徵230圍繞鰭式結構220之部分，諸如底部部分。隔離特徵230包含氧化矽、氮化矽、氮氧化矽、其他適宜隔離材料或其組合。隔離特徵230可包含不同結構，諸如淺溝槽隔離(shallow trench isolation；淺溝槽隔離)結構、深溝槽隔離(deep trench isolation；DTI)結構及/或矽之局部氧化(local oxidation of silicon；LOCOS)結構。在一些實施例中，隔離特徵230包含界定及電隔離主動及/或被動裝置區域，諸如第一區域212、第二區域214及第三區域216之淺溝槽隔離特徵。例如，淺溝槽隔離特徵可藉由在基板210中蝕刻溝槽(例如，藉由使用乾式蝕刻製程及/或濕式蝕刻製程)及使用絕緣體 材料填充溝槽(例如，藉由使用化學氣相沉積製程或旋塗玻璃製程)而形成。可執行化學機械研磨(chemical mechanical polishing；CMP)製程以去除多餘絕緣體材料及/或平坦化隔離特徵230之頂表面。在另一實施例中，在形成鰭式結構220(在一些實施例中，使得絕緣體材料層填充鰭片222A、鰭片222B與鰭片222C之間之溝槽)及回蝕絕緣體材料層以形成隔離特徵230之後，藉由在基板210上方沉積絕緣體材料而形成淺溝槽隔離特徵。在一些實施例中，淺溝槽隔離特徵包含填充溝槽之多層結構，諸如設置在熱氧化襯墊層上方之氮化矽層。在另一實施例中，淺溝槽隔離特徵包含設置在摻雜襯墊層(諸如硼矽酸鹽玻離(BSG)襯墊或磷矽酸鹽玻璃(PSG)襯墊層)上方之介電質層。在又一實施例中，淺溝槽隔離特徵包含設置在襯墊介電質層上方之塊介電質層，其中塊介電質層及襯墊介電質層包含取決於設計要求之材料。
鰭片222A、鰭片222B及鰭片222C每個具有沿它們的長度(如沿Y方向)界定之通道區、源極區及汲極區，其中通道區設置在源極區與汲極區(統稱為源極/汲極區)之間。在第3A圖至第3J圖中描述鰭片222A、鰭片222B及鰭片222C之源極/汲極區。儘管未描述，閘極結構設置在鰭片222A、鰭片222B及鰭片222C之部分上方。例如，閘極結構包裹鰭片222A、鰭片222B及鰭片222C之通道區，進而插入鰭片222A、鰭片222B及鰭片222C之源極/汲極區。在一些實施例中，閘極結構接合通道區之側壁部分及在側壁部分之間界定之通道區的頂部，使得閘極結構接合鰭片222A、鰭片222B及鰭片222C 之通道區的三個側面。在一些實施例中，閘極結構類似於上文參看第1圖描述之閘極結構30A-30D。例如，在描述之實施例中，根據閘極最後製程製造積體電路裝置200，使得閘極結構包含如上文詳細描述之虛設閘極堆疊。藉由沉積、微影及/或蝕刻製程、其他適宜製程或其組合來形成閘極結構。例如，可執行沉積製程以在基板210上方形成界面層，尤其在鰭式結構220(此處，鰭片222A、鰭片222B及鰭片222C)及隔離特徵230上方，及可執行沉積製程以在界面層上方形成虛設閘電極層。在一些實施例中，執行沉積製程以在界面層上方形成虛設閘極介電質層，隨後形成虛設閘電極層。沉積製程包含CVD、物理氣相沉積(PVD)、原子層沉積(atomic layer deposition；ALD)、高密度電漿CVD(high density plasma CVD；HDPCVD)、有機金屬CVD(metal organic CVD；MOCVD)、遠端電漿CVD(remote plasma CVD；RPCVD)、電漿增強CVD(plasma enhanced CVD；PECVD)、低壓CVD(low-pressure CVD；LPCVD)、原子層CVD(atomic layer CVD；ALCVD)、大氣壓CVD(atmospheric pressure CVD；APCVD)、電鍍、其他適宜方法或其組合。隨後可執行微影圖案化及蝕刻製程以圖案化界面層及虛設閘極介電質層(及在一些實施例中，虛設閘極介電質層)以形成虛設閘極堆疊。微影圖案化製程包含抗蝕劑塗層(例如，旋塗塗層)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影抗蝕劑、沖洗、乾燥(例如，硬烘烤)、其他適宜製程或其組合。或者，微影曝光製程可藉由諸如無遮罩微影、電子束寫入或離子束寫入之其 他方法來協助、實施、或替代。在另一選擇中，微影圖案化製程實施奈米壓印技術。蝕刻製程包含乾式蝕刻製程、濕式蝕刻製程、其他蝕刻製程或其組合。
在第3B圖至第3F圖中，在n型FinFET區域之源極/汲極區中，諸如第一區域212及第二區域214中形成磊晶源極特徵及磊晶汲極特徵(本文稱為磊晶源極/汲極特徵)。參看第3B圖及第3C圖，處理繼續在積體電路裝置200之n型裝置區域，諸如第一區域212及第二區域214中凹陷鰭片之源極/汲極區。在第3B圖中，遮罩層240形成於基板210上方(在描述之實施例中，在隔離特徵230上方)，及圖案化之抗蝕劑層245形成於遮罩層240上方。遮罩層240包含一材料，此材料具有不同於鰭式結構220(詳言之，鰭片222A及鰭片222B)之材料的蝕刻速率。例如，遮罩層240包含氮化矽、氧化矽、氮氧化矽、碳化矽、碳氮化矽、非晶矽、多晶矽、其他適宜材料及/或其組合。在描述之實施例中，遮罩層240包含氮化矽。在一些實施例中，遮罩層240包含一材料，此材料具有相對於鰭式結構220之材料的低蝕刻速率，使得可相對於遮罩層240選擇性蝕刻鰭片222A及鰭片222B。遮罩層240藉由諸如CVD製程之任意適宜製程而形成至任意適宜厚度。在一些實施例中，使用LPCVD形成含矽及含氮遮罩層。在一些實施例中，藉由執行包含含矽層之熱氮化之製程來形成含矽及含氮遮罩層。在一些實施例中，墊層(例如，氧化矽層)形成於遮罩層240與基板210(如隔離特徵230)之間。
圖案化之抗蝕劑層245包含暴露積體電路裝置200之n型裝置區域，諸如第一區域212及第二區域214，同時覆蓋積體電路裝置200之p型裝置區域，諸如第三區域216之開口。圖案化之抗蝕劑層245亦稱為光阻層、光敏層、成像層、圖案化層或輻射感光層。圖案化之抗蝕劑層245藉由微影圖案化製程而形成於基板210上方，其包含抗蝕劑塗層(例如，旋塗塗層)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影、沖洗、乾燥(例如，硬烘烤)、其他適宜製程或其組合。或者，微影曝光製程可藉由諸如無遮罩微影、電子束寫入或離子束寫入之其他方法來協助、實施、或替代。在另一選擇中，微影圖案化製程實施奈米壓印技術。在一些實施例中，微影製程實施諸如乾式蝕刻、濕式蝕刻、其他刻蝕方法或其組合之蝕刻製程。清洗製程，諸如去離子(de-ionized；DI)水沖洗，可在形成圖案化之抗蝕劑層245之前對基板210執行。
在第3C圖中，執行蝕刻製程以去除在積體電路裝置200之n型裝置區域，諸如第一區域212及第二區域214中之鰭式結構220的部分。例如，藉由蝕刻製程去除鰭片222A及鰭片222B之源極/汲極區的部分，進而在第一區域212中形成源極/汲極凹陷250A及在第二區域214中形成源極/汲極凹陷250B。藉由蝕刻製程去除任意適宜數目之鰭片222A及鰭片222B以獲得源極/汲極凹陷250A及源極/汲極凹陷250B之所要輪廓。在描述之實施例中，源極/汲極凹陷250A及源極/汲極凹陷250B並不延伸至隔離特徵230之頂表面下方，然而本揭露亦涵蓋源極/汲極凹陷250A及源極/汲極凹陷250B延伸至隔離 特徵230之頂表面下方之實施例。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或其組合。可調整各蝕刻參數以選擇性蝕刻鰭片222A及鰭片222B，諸如蝕刻劑組合物、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、射頻(radio frequency；RF)偏壓、RF偏壓功率、蝕刻劑流動速率、其他適宜蝕刻參數或其組合。在一些實施例中，可使用蝕刻反應物蝕刻鰭片222A及鰭片222B，此等蝕刻反應物具有相對於鰭片222A及鰭片222B之材料的高蝕刻選擇性。在一些實施例中，濕式蝕刻製程實施蝕刻溶液，此蝕刻溶液包含氫氧化銨(NH4OH)、過氧化氫(H2O2)、硫酸(H2SO4)、氫氧化四甲銨(TMAH)、其他適宜濕式蝕刻溶液或其組合。例如，濕式蝕刻溶液可利用NH4OH：H2O2溶液、NH4OH：H2O2：H2O溶液(已知為過氧化氨混合物(ammonia-peroxide mixture；APM))、或H2SO4：H2O2溶液(又稱為過氧化硫混合物(sulfuric peroxide mixture；SPM))。在一些實施例中，乾式蝕刻製程實施包含含氟蝕刻劑氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氧氣體、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適宜氣體及/或電漿，或其組合之蝕刻劑氣體。
在第3D圖中，執行沉積製程以在鰭片222A之源極/汲極區上方形成磊晶源極/汲極特徵255A及在鰭片222B之源極/汲極區上方形成磊晶源極/汲極特徵255B。例如，執行選擇性磊晶生長(selective epitaxial growth；SEG)以在鰭片222A及鰭片222B之暴露的、凹陷部分上生長半導體材料。半 導體材料充填源極/汲極凹陷250A及源極/汲極凹陷250B，從而延伸大於高度h1及高度h2(分別為鰭片222A及鰭片222B之初始高度)之高度(在Z方向上界定)。在描述之實施例中，自鄰近之源極/汲極凹陷250A及鄰接之源極/汲極凹陷250B生長之半導體材料合併，使得磊晶源極/汲極特徵255A跨第一區域212中之鰭片222A兩者及磊晶源極/汲極特徵255B跨第二區域214中之鰭片222B兩者。磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B因此稱為合併磊晶源極/汲極特徵。選擇性磊晶生長製程可實施CVD沉積技術(例如，氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、LPCVD、及/或PECVD)、分子束磊晶、其他適宜選擇性磊晶生長製程或其組合。選擇性磊晶生長製程使用氣態前驅物(例如，含矽氣體，諸如SiH4及/或含鍺氣體，諸如GeH4)及/或液體前驅物，其與鰭式結構220(此處，鰭片222A及鰭片222B)之組成物相互作用。將摻雜劑引入選擇性磊晶生長製程中，使得磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B在選擇性磊晶生長製程期間原位摻雜。例如，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B在沉積期間藉由將摻雜劑添加至選擇性磊晶生長製程之源材料而摻雜。
在描述之實施例中，其中第一區域212及第二區域214為n型裝置區域，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B包含含矽材料。在此種實施例中，沉積製程實施含矽前驅物，諸如矽烷(SiH4)、二矽烷(Si2H6)、三矽烷 (Si3H8)、二氯甲矽烷(SiH2Cl2)、其他含矽前驅物或其組合。沉積製程更包含原位摻雜含矽材料，其中沉積製程實施n型摻雜劑前驅物，諸如含磷氣體(包含，例如膦(PH3)、含砷氣體(包含，例如，胂(AsH3))、其他n型含摻雜劑氣體，或其組合。磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B為Si：P磊晶源極/汲極特徵。在一些實施例中，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B具有約1x1021摻雜劑/cm3(cm-3)至約5×1021cm-3之磷摻雜劑濃度。在一些實施例中，在約550℃至約650℃(例如，約600℃)之溫度下執行沉積製程。在一些實施例中，積體電路裝置200經受沉積製程(例如，暴露於含矽前驅物及含磷前驅物)歷時約200秒至約400秒(例如，約300秒)。在一些實施例中，執行沉積製程直到在鰭片222A與鰭片222B之間之半導體材料分別延伸至高度h1及高度h2以上。在一些實施例中，沉積製程更包含使用含碳氣體(包含，例如，單甲基矽烷(monomethylsilane；MMS))原位摻雜含矽材料。在此種實施例中，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B為Si：P：C磊晶源極/汲極特徵。
為減少晶體缺陷及/或晶體雜質形成在磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B中，諸如磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之非晶部份(例如，非晶矽部分)，沉積製程進一步將含蝕刻劑前驅物，諸如含氯前驅物(包含，例如，氯(Cl2)或氯化氫(HCl))引入含矽前驅物及n型含摻雜劑前驅物中，使得沉積製程亦同時並最低限度地，蝕刻含矽材料。調整含矽前驅物(D)之流動速率及含蝕刻 劑前驅物(E)之流動速率以增強含矽層之生長動力及控制磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B(諸如橫向尺寸b1及橫向尺寸b2)之橫向生長。例如，在描述之實施例中，含矽前驅物及含蝕刻劑前驅物之比率(D/E)小於5(換言之，D/E<5)。小於5之D/E比率可最小化選擇性損失及晶體生長動力(crystal growth kinetics)，從而確保含矽材料不會生長在其他特徵上，諸如含氮化矽特徵及/或含氧化矽特徵(諸如遮罩層240、隔離特徵230及/或閘極結構(諸如虛設閘極堆疊))。換言之，沉積製程不會出現矽選擇性損失。然而，如若D/E比率太小，則會發生最小化磊晶生長，從而防止自鄰近之源極/汲極凹陷250A及/或源極/汲極凹陷250B生長之半導體材料的合併結構合併以分別形成磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B。在一些實施例中，含矽前驅物及含蝕刻劑前驅物之比率(D/E)大於或等於1(換言之，D/E>1)。在描述之實施例中，沉積製程將HCl前驅物引入含矽前驅物及含磷前驅物中，其中含矽前驅物流動速率D與HCl流動速率E之比率小於5，然而大於1(換言之，1D/E<5)。在一些實施例中，含矽前驅物之流動速率為約每分鐘20標準立方公分(sccm)至約500sccm，而含蝕刻劑前驅物之流動速率為約20sccm至約100sccm。在一些實施例中，含磷前驅物之流動速率為約20sccm至約500sccm。
在一些實施例中，在沉積製程之前，執行預清潔製程，例如，以自界定源極/汲極凹陷250A及源極/汲極凹陷250B之表面，諸如鰭片222A及鰭片222B之頂表面去除任何原 生氧化物或其他污染物。預清潔製程可經配置以相對於鰭片222A、鰭片222B、遮罩層240、隔離特徵230、基板210及/或閘極結構選擇性去除原生氧化物或其他污染物。在一些實施例中，預清潔製程包含乾式蝕刻製程，乾式蝕刻製程利用含氟前驅物(包含，例如，氟(諸如F及/或F2)、三氟化氮(NF3)、氟化氫(HF)、其他含氟蝕刻劑部分或其組合)及含氫前驅物(包含，例如，氫(諸如H及/或H2)、氨(NH3)、其他含氫蝕刻劑部分或其組合)。在一些實施例中，預清潔製程可在不(或最低限度地)蝕刻矽(在一些實施例中，晶體矽、非晶矽及/或多晶矽)之情況下選擇性蝕刻氧化矽。在一些實施例中，預清潔製程利用自加利福尼亞州聖克拉拉市應用材料公司購買之SICONITM技術。在一些實施例中，預清潔製程包含實施含氟及含氫蝕刻溶液，諸如稀釋氟化氫(DHF)之濕式蝕刻製程。在一些實施例中，在約550℃至約650℃(例如，約600℃)之溫度下執行預清潔製程。在一些實施例中，積體電路裝置200經受預清潔製程歷時約10秒至約30秒。
在第3E圖中，執行蝕刻製程以去除(回蝕)磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之部分，進而改變磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之輪廓。蝕刻製程實施含氯前驅物(亦稱為含氯氣體)，諸如氯(Cl2)或氯化氫(HCl)。例如，在描述之實施例中，蝕刻製程實施具有約100sccm至約1,000sccm之流動速率的HCl前驅物。在一些實施例中，在約650℃至約750℃(例如，約700℃)之溫度下執行蝕刻製程。在一些實施例中，積體電路裝置200經受蝕 刻製程歷時約20秒至約50秒(例如，約40秒)。在一些實施例中，蝕刻製程為選擇性蝕刻製程，其可自磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B選擇性去除晶體缺陷及/或晶體雜質，諸如磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之非晶部份(例如，非晶矽部分)。
調整蝕刻製程以控制磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之輪廓。例如，蝕刻製程平坦化磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之頂部，使得磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B展現實質上平坦的頂表面，諸如頂表面260A及頂表面260B。在一些實施例中，頂表面260A及頂表面260B包含引起表面粗糙度之峰及谷，其中±5%之峰至谷高度變化提供實質上平坦的觸點落點區(例如，用於將互連結構之觸點與磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255A耦接在一起)。在描述之實施例中，蝕刻製程最小化在磊晶源極/汲極特徵255A之合併部分262A與磊晶源極/汲極特徵255B之合併部分262B中之高度中的變化。合併部分262A及合併部分262B分別為磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之區域，其中半導體材料自鄰近源極/汲極凹陷250A及鄰近源極/汲極凹陷250B合併。合併部分262A具有對應高度h1m，及合併部分262B具有對應高度h2m。高度h1m跨合併部分262A實質上均勻，高度h2m跨合併部分262B實質上均勻。在一些實施例中，假設高度h1m當在跨合併部分262A之寬度(換言之，沿X方向)之任意數目之位置處的高度處於彼此±5%內時實質上均勻，及假設高度h2m當跨合 併部分262B之寬度之任意數目之位置處的高度處於彼此±5%內時實質上均勻。藉由最小化合併部分262A與合併部分262B之高度變化，相比於使用常規CDE製程形成之磊晶源極/汲極特徵，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255A展現提供改進之觸點落點區(例如，用於將互連結構之觸點與磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255A耦接在一起)之輪廓。蝕刻製程亦可平坦化磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之側壁部分，使得磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B展現實質上平坦的側壁表面，諸如側壁表面264A(在其之間界定橫向尺寸b1)及側壁表面264B(在其之間界定橫向尺寸b2)。在一些實施例中，頂表面260A、頂表面260B實質上平行於隔離特徵230之頂表面，而側壁表面264A、側壁表面264B實質上垂直於隔離特徵230之頂表面。
針對小於約25奈米之鰭片間距，參看第3D圖至第3F圖描述之自對準源極及汲極形成技術(詳言之，僅單次執行沉積製程及蝕刻製程)促進精確控制磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之橫向生長，進而最小化在橫向尺寸b1及橫向尺寸b2中之變化。在一些實施例中，其中橫向尺寸b1及橫向尺寸b2之靶為約45奈米至約55奈米，如本文描述之調整沉積製程及蝕刻製程可控制橫向尺寸處於約±7奈米內(例如，在6-sigma(標準差)內)，其比藉由習知CDE製程實現的更緊密。在一些實施例中，如本文描述之調整沉積製程及蝕刻製程可減少橫向變化標準差(諸如6-sigma值)30%。此種 減小隨著進階技術節點不斷縮小而顯著，此可降低橫向過生長的最小空間，從而改善因橫向過生長而降低裝置效能的情形。
在第3F圖中，執行沉積製程以在磊晶源極/汲極特徵255A上方形成磊晶覆蓋層265A及在磊晶源極/汲極特徵255B上方形成磊晶覆蓋層265B。磊晶覆蓋層265A及磊晶覆蓋層265B可改進積體電路裝置200之裝置效能。執行選擇性磊晶生長(selective epitaxial growth；SEG)製程以在磊晶源極/汲極特徵255A及磊晶磊晶源極/汲極特徵255B上生長半導體材料。半導體材料共形地生長在磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B上方，使得磊晶覆蓋層265A及磊晶覆蓋層265B具有實質上均勻的厚度，諸如約1奈米至約6奈米。選擇性磊晶生長製程可實施CVD沉積技術(例如，VPE、UHV-CVD、LPCVD、及/或PECVD)、分子束磊晶、其他適宜選擇性磊晶生長製程或其組合。選擇性磊晶生長製程使用氣態前驅物(例如，含矽氣體，諸如SiH4及/或含鍺氣體，諸如GeH4)及/或液體前驅物，其與磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B之組合物相互作用。在描述之實施例中，沉積製程實施含矽前驅物，諸如SiH4、Si2H6、Si3H8、SiH2Cl2、其他含矽前驅物或其組合。在一些實施例中，在約700℃至約800℃(例如，約750℃)之溫度下執行沉積製程。在一些實施例中，積體電路裝置200經受沉積製程(例如，暴露於含矽前驅物)歷時約100秒至約200秒(例如，約150秒)。摻雜劑可引入選擇性磊晶生長製程中，使得磊晶覆蓋層265A及磊晶覆蓋層265B在選擇性磊晶生長製程期間原位摻雜。例 如，磊晶源極/汲極特徵255A及磊晶源極/汲極特徵255B在沉積期間藉由將摻雜劑添加至選擇性磊晶生長製程之源材料而摻雜。在此種實施例中，沉積製程實施n型摻雜劑前驅物，諸如含磷氣體(包含，例如PH3)、含砷氣體(包含，例如AsH3)、其他含n型摻雜劑氣體或其組合。在一些實施例中，沉積製程進一步實施含碳前驅物(包含，例如，MMS)。此後，圖案化之抗蝕劑層245及遮罩層240由適宜製程而去除。
在第3G圖至第3J圖中，在p型區域之源極/汲極區中，諸如積體電路裝置200之第三區域216中形成磊晶源極特徵及磊晶汲極特徵(本文稱為磊晶源極/汲極特徵)。參看第3G圖及第3H圖，處理繼續在諸如第三區域216之積體電路裝置200之p型裝置區域中凹陷鰭片之源極/汲極區。在第3G圖中，遮罩層270形成於基板210上方(在描述之實施例中，在隔離特徵230上方)，及圖案化之抗蝕劑層275形成於遮罩層270上方。遮罩層270包含一材料，此材料具有不同於鰭式結構220(詳言之，鰭片222C)之材料的蝕刻速率。例如，遮罩層270包含氮化矽、氧化矽、氮氧化矽、碳化矽、碳氮化矽、非晶矽、多晶矽、其他適宜材料及/或其組合。在描述之實施例中，遮罩層270包含氮化矽。在一些實施例中，遮罩層270包含一材料，此材料具有相對於鰭式結構220之材料的低蝕刻速率，使得鰭片222C可相對於遮罩層270經選擇性蝕刻。遮罩層240藉由諸如CVD製程之任意適宜製程而形成至任意適宜厚度。在一些實施例中，使用LPCVD形成含矽及含氮遮罩層。在一些實施例中，藉由執行包含含矽層之熱氮化之製程來形成含矽及含氮遮 罩層。在一些實施例中，墊層(例如，氧化矽層)形成於遮罩層270與基板210(詳言之，隔離特徵230)之間。
圖案化之抗蝕劑層275包含暴露積體電路裝置200之p型裝置區域，諸如第三區域216，同時覆蓋積體電路裝置200之n型裝置區域，諸如第一區域212及第二區域214之開口。圖案化之抗蝕劑層275亦稱為光阻層、光敏層、成像層、圖案化層或輻射感光層。圖案化之抗蝕劑層275藉由微影圖案化製程而形成於基板210上方，此製程包含抗蝕劑塗覆(例如，旋塗塗層)、軟烘烤、遮罩對準、曝光、曝光後烘烤、顯影、沖洗、乾燥(例如，硬烘烤)、其他適宜製程或其組合。或者，微影曝光製程可藉由諸如無遮罩微影、電子束寫入或離子束寫入之其他方法來協助、實施、或替代。在另一實施例中，微影圖案化製程實施奈米壓印技術。在一些實施例中，微影製程實施諸如乾式蝕刻、濕式蝕刻、其他刻蝕方法或其組合之蝕刻製程。清洗製程，諸如去離子(DI)水沖洗，可在形成圖案化之抗蝕劑層275之前對基板210執行。
在第3H圖中，執行蝕刻製程以去除在積體電路裝置200之p型裝置區域，諸如第三區域216中之鰭式結構220的部分。例如，藉由蝕刻製程去除鰭片222C之源極/汲極區的部分，進而形成源極/汲極凹陷280。藉由蝕刻製程去除鰭片222C之任意適宜的量以獲得源極/汲極凹陷280之所要輪廓。在描述之實施例中，源極/汲極凹陷280並未延伸至隔離特徵230之頂表面下方，然而本揭露亦涵蓋其中源極/汲極凹陷280延伸至隔離特徵230之頂表面下方之實施例。蝕刻製程為乾式蝕刻製 程、濕式蝕刻製程或其組合。可調整各蝕刻參數以選擇性蝕刻鰭片222C，諸如蝕刻劑組合物、蝕刻溫度、蝕刻溶液濃度、侵蝕時間、蝕刻壓力、源功率、RF偏壓、RF偏壓功率、蝕刻劑流動速率、其他適宜蝕刻參數或其組合。在一些實施例中，鰭片222C可使用蝕刻反應物來蝕刻，此等蝕刻反應物具有相對於鰭片222C之材料的高蝕刻選擇性。在一些實施例中，濕式蝕刻製程實施包含NH4OH、H2O2、H2SO4、TMAH、其他適宜濕式蝕刻溶液或其組合之蝕刻溶液。例如，濕式蝕刻溶液可利用NH4OH：H2O2溶液、APM溶液或SPM溶液。在一些實施例中，乾式蝕刻製程實施蝕刻劑氣體，此蝕刻劑氣體包含含氟蝕刻劑氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氧氣體、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適宜氣體及/或電漿或其組合。
在第3I圖中，執行沉積製程以在鰭片222C之源極/汲極區上方形成磊晶源極/汲極特徵290。例如，執行選擇性磊晶生長製程以在鰭片222C之暴露的、凹陷部分上生長半導體材料。半導體材料充填源極/汲極凹陷280，從而延伸大於高度h3(鰭片222C之初始高度)之高度(在X方向上界定)。選擇性磊晶生長製程可實施CVD沉積方法(例如，VPE、UHV-CVD、LPCVD、及/或PECVD)、分子束磊晶、其他適宜選擇性磊晶生長製程或其組合。選擇性磊晶生長製程使用氣態前驅物(例如，含矽氣體，諸如SiH4及/或含鍺氣體，諸如GeH4)及/或液體前驅物，其與鰭式結構220(此處，鰭片222A及鰭片222B) 之組合物相互作用。在所描述之實施例中，其中第三區域216為p型裝置區域，磊晶源極/汲極特徵290包含含矽鍺材料。在此種實施例中，沉積製程實施含矽前驅物(包含，例如SiH4、Si2H6、Si3H8、SiH2Cl2、其他含矽前驅物或其組合)及含鍺前驅物(包含，例如，鍺烷(GeH4)、四氯化鍺(GeCl4)、其他含鍺前驅物或其組合)。摻雜劑可引入選擇性磊晶生長製程中，使得磊晶源極/汲極特徵290在選擇性磊晶生長製程期間經原位摻雜。例如，在沉積期間藉由將摻雜劑添加至選擇性磊晶生長製程之源材料而摻雜磊晶源極/汲極特徵。在此種實施例中，沉積製程包含原位摻雜含矽鍺材料，其中沉積製程實施p型摻雜劑前驅物，諸如含硼前驅物(包含，例如硼(B)及/或氟化硼(BF2))，其他含p型摻雜劑氣體，或其組合。在此種實施例中，磊晶源極/汲極特徵290為Si：Ge：B磊晶源極/汲極特徵。在一些實施例中，磊晶源極/汲極特徵290具有約1x1021摻雜劑/cm3(cm-3)至約5×1021cm-3之硼摻雜劑濃度。此後，藉由適宜製程去除圖案化之抗蝕層275及遮罩層270，如在第3I圖中描繪。
積體電路裝置200可進行後續處理以完成製造。例如，執行閘極置換製程以使用金屬閘極堆疊替換閘極結構之虛設閘極堆疊。在一些實施例中，層間介電(inter-level dielectric；ILD)層形成於基板210上方，例如，藉由沉積製程(諸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、電鍍、其他適宜方法或其組合)。ILD層包含介電質材料，諸如氧化矽、氮化矽、 氮氧化矽、TEOS形成氧化物、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低介電常數介電質材料，其他適宜介電質材料或其組合。示範性低介電常數介電質材料包含氟化矽酸鹽玻璃(fluorinated silica glass；FSG)、碳摻雜氧化矽、黑金剛石®(加利福尼亞，Santa Clara之應用材料公司)、乾凝膠、氣凝膠、非晶態氟化碳、聚對二甲苯基、BCB(雙-苯并環丁烯)、SiLK(密西根州Midland市Dow化學試劑公司)、聚醯亞胺、其他適當材料或其組合。在一些實施例中，ILD層可包含具有多個介電質材料之多層結構。
在ILD層沉積之後，可執行CMP製程，以暴露閘極結構之頂部，諸如虛設閘電極層之頂部。隨後去除閘極結構(諸如虛設閘電極層，及在一些實施例中，虛設閘極介電質層)之部分，進而形成溝槽(開口)，其暴露鰭式結構220、界面層及/或閘極介電質層。在一些實施例中，蝕刻製程選擇性地去除虛設閘電極層(及在一些實施例中，虛設閘極介電質層)。蝕刻製程為乾式蝕刻製程、濕式蝕刻製程或其組合。可調整選擇性蝕刻製程，使得虛設閘電極層具有相對於鰭式結構220、界面層、閘極介電質層、間隔物及/或ILD層之足夠蝕刻速率。隨後在開口(溝槽)中形成閘極結構之金屬閘極堆疊。金屬閘極堆疊包含閘極介電質層及閘電極層，如本文描述(例如，參看第1圖)。在一些實施例中，在閘極區域及/或源極/汲極區中形成矽化物特徵。例如，矽化物特徵可形成於磊晶覆蓋層265A、磊晶覆蓋層265B、磊晶源極/汲極特徵290及/或閘極結 構上。矽化物特徵藉由矽化製程而形成，諸如自對準矽化物(矽化物)製程。
可形成各種觸點以促進積體電路裝置200之操作。舉例而言，可在基板210上方形成ILD層。在一些實施例中，如在閘極置換製程期間，在第一ILD層上方形成第二ILD層。觸點隨後可形成於ILD層間。例如，觸點與閘極結構(如閘電極層)電耦接，及觸點電耦接至鰭式結構220之源極/汲極區(如經由第一區域212中之磊晶源極/汲極特徵255A(及/或磊晶覆蓋層265A)，第二區域214中之磊晶源極/汲極特徵255B(及/或磊晶覆蓋層265B)，及/或第三區域216中之磊晶源極/汲極特徵290)。觸點包含導電材料，諸如金屬。金屬包含鋁、鋁合金(諸如鋁/矽/銅合金)、銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽、其他適宜金屬或其組合。金屬矽化物可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀或其組合。在一些實施例中，ILD層及觸點(例如，延伸穿過ILD層)為設置在基板210上方之多層互連(multilayer interconnect；MLI)特徵之部分。MLI特徵電偶接積體電路裝置200之各部件，使得各部件可操作以按照積體電路裝置200之設計要求所指定而操作。MLI特徵可包含金屬層及ILD層之組合，此金屬層及ILD層之組合經配置以形成垂直互連特徵，諸如觸點及/或通孔，及/或水平互連特徵，諸如線。各導電特徵包含類似於觸點之材料。在一些實施例中，鑲嵌製程及/或雙重鑲嵌製程用以形成基於銅之多層互連結構。
本揭露提供用於鰭式場效電晶體(FinFET)之源極及汲極形成技術。示範性方法包含在基板上方形成第一鰭片及第二鰭片。第一鰭片及第二鰭片之間具有小於約25奈米之鰭片間距。第一鰭片及第二鰭片分別包含設置在源極區與汲極區之間的通道區。方法更包含在第一鰭片及第二鰭片之通道區上方形成閘極結構。方法更包含單次執行沉積製程及蝕刻製程以形成跨第一鰭片及第二鰭片之源極區之合併磊晶源極特徵及跨第一鰭片及第二鰭片之汲極區之合併磊晶汲極特徵。在一些實施例中，沉積製程實施含矽前驅物及含氯前驅物，其中含矽前驅物之流動速率與含氯前驅物之流動速率的比率小於5。在一些實施例中，蝕刻製程實施含氯前驅物。在一些實施例中，含氯前驅物包含氯化氫。在一些實施例中，沉積製程進一步實施含磷前驅物。
在一些實施例中，方法更包含在形成合併磊晶源極特徵及合併磊晶汲極特徵之前凹陷第一鰭片及第二鰭片。在一些實施例中，方法更包含在合併磊晶源極特徵及合併磊晶汲極特徵上方形成磊晶覆蓋層。在一些實施例中，方法更包含在形成合併磊晶源極特徵及合併磊晶汲極特徵之後執行閘極置換製程。在一些實施例中，合併磊晶源極特徵及合併磊晶汲極特徵每個具有一合併部分，此合併部分具有實質上均勻的高度。在一些實施例中，合併磊晶源極特徵及合併磊晶汲極特徵每個具有約45奈米至約55奈米之橫向尺寸，其中蝕刻製程及沉積製程經調整以控制橫向尺寸在約±7奈米內。
另一示範性方法包含形成鰭片結構，此鰭片結構包含具有小於約25奈米之鰭片間距的至少兩個鰭片，及在鰭片結構之源極/汲極區上方形成磊晶特徵。形成磊晶特徵包含執行單次沉積製程以在鰭片結構上方形成磊晶層及對磊晶層執行單次蝕刻製程。單次沉積製程實施小於5之含源極前驅物之流動速率與含蝕刻劑前驅物之流動速率的比率。在一些實施例中，方法更包含在形成磊晶特徵之前凹陷至少兩個鰭片。
在一些實施例中，單次沉積製程包含自至少兩個鰭片生長半導體材料，其中由至少兩個鰭片生長之半導體材料合併以形成磊晶特徵。在一些實施例中，含源極前驅物包含矽，含蝕刻劑前驅物包含氯化氫，及單次蝕刻製程實施含蝕刻劑前驅物。在一些實施例中，單次沉積製程進一步實施含摻雜劑前驅物，例如，包含磷。
用於形成FinFET之磊晶源極/汲極特徵之另一示範性方法包含使用含矽前驅物及含氯前驅物在複數個鰭片上磊晶生長半導體材料。半導體材料合併以跨複數個鰭片形成磊晶特徵。複數個鰭片之間具有小於約25奈米之鰭片間距，含矽前驅物之流動速率與含氯前驅物之流動速率的比率小於約5。方法更包含使用含氯前驅物回蝕半導體材料，進而改變磊晶特徵之輪廓。在一些實施例中，執行磊晶生長及回蝕僅一次。
在一些實施例中，含氯前驅物包含氯化氫。在一些實施例中，磊晶生長亦使用含磷前驅物。在一些實施例中，方法更包含在磊晶生長之前凹陷複數個鰭片，使得半導體材料自複數個源極/汲極凹陷生長。在一些實施例中，形成磊晶源極 /汲極特徵更包含執行微影製程以暴露對應於n型FinFET之複數個鰭片。在一些實施例中，方法更包含形成p型FinFET之磊晶源極/汲極特徵。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或改變其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (10)

  1. 一種鰭式場效電晶體的製作方法，包含：在一基板上形成一第一鰭片及一第二鰭片，其中該第一鰭片及該第二鰭片之間具有小於約25奈米的一鰭片間距，該第一鰭片及該第二鰭片分別包含設置在一源極區與一汲極區之間的一通道區；在該第一鰭片及該第二鰭片之該些通道區上方形成一閘極結構；以及單次執行一沉積製程及一蝕刻製程，以形成一合併磊晶源極特徵及一合併磊晶汲極特徵，該合併磊晶源極特徵跨該第一鰭片及該第二鰭片之該些源極區，該合併磊晶汲極特徵跨該第一鰭片及該第二鰭片之該些汲極區，該蝕刻製程平坦化該合併磊晶源極特徵的一頂表面，令該頂表面的峰至谷高度變化小於5%。
  2. 如請求項1所述之方法，其中：該沉積製程包含使用一含矽前驅物及一含氯前驅物，其中該含矽前驅物之一流動速率與該含氯前驅物之一流動速率的一比率小於5；以及該蝕刻製程包含使用該含氯前驅物。
  3. 如請求項1所述之方法，更包含在該合併磊晶源極特徵及該合併磊晶汲極上方形成一磊晶覆蓋層。
  4. 如請求項1所述之方法，其中該合併磊晶源極特徵及該合併磊晶汲極特徵分別具有一合併部分，該些合併部分的高度實質上相同。
  5. 一種鰭式場效電晶體的製作方法，包含：形成一鰭片結構，該鰭片結構包含至少兩個鰭片，該至少兩個鰭片之間具有小於約25奈米之一鰭片間距；以及在該鰭片結構之一源極/汲極區上方形成一磊晶特徵，其中該形成該磊晶特徵包含：執行一沉積製程以在該鰭片結構上方形成具有一合併部分的一磊晶層，其中該沉積製程包含使用一含源極前驅物及一含蝕刻劑前驅物，其中該含源極前驅物之一流動速率與該含蝕刻劑前驅物之一流動速率的一比率小於5；以及對該磊晶層執行一蝕刻製程，該蝕刻製程平坦化該磊晶層的一頂表面，令該頂表面的峰至谷高度變化小於5%。
  6. 如請求項5所述之方法，其中該沉積製程包含自該至少兩個鰭片生長一半導體材料，其中由該至少兩個鰭片生長之該半導體材料合併以形成具有該合併部分的該磊晶特徵。
  7. 一種鰭式場效電晶體的製作方法，包含：同時形成一第一n型鰭式場效電晶體之一第一磊晶源極/汲極特徵與相鄰於該第一n型鰭式場效電晶體之一第二n型鰭式場效電晶體之一第二磊晶源極/汲極特徵，其中該同時形成該第一及第二磊晶源極/汲極特徵包含：使用一含矽前驅物、一含磷前驅物及一含氯前驅物同時磊晶生長一半導體材料在該第一n型鰭式場效電晶體的複數個第一鰭片與該第二n型鰭式場效電晶體的複數個第二鰭片上，其中：該些第一鰭片之間與該些第二鰭片之間具有小於約25奈米之一鰭片間距，以及該半導體材料跨該些第一鰭片合併以形成一第一磊晶特徵以及跨該些第二鰭片合併以形成一第二磊晶特徵，其中該第一磊晶特徵與該第二磊晶特徵的橫向生長是藉由使該含矽前驅物之一流動速率與該含氯前驅物之一流動速率的一比率小於5所控制，以避免該第一磊晶特徵與該第二磊晶特徵合併；以及使用該含氯前驅物回蝕該半導體材料，藉以改變該第一磊晶特徵與該第二磊晶特徵之一輪廓。
  8. 如請求項7所述之方法，其中該含氯前驅物包含氯化氫。
  9. 如請求項7所述之方法，其中僅單次執行該磊晶生長及該回蝕。
  10. 如請求項7所述之方法，更包含在該磊晶生長之前在該些第一與第二鰭片上形成複數個源極/汲極凹陷，使得該半導體材料自該些源極/汲極凹陷處生長。
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