CN108231684A - 用于鳍式场效应晶体管的源极和漏极形成技术 - Google Patents

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Abstract

本发明公开了用于鳍式场效应晶体管(FinFET)的源极和漏极形成技术。用于形成FinFET的外延源极/漏极部件的示例性方法包括使用含硅前体和含氯前体在多个鳍上外延生长半导体材料。半导体材料合并以形成跨越多个鳍的外延部件，其中多个鳍具有小于约25nm的鳍间隔。含硅前体的流量与含氯前体的流量的比率小于约5。该方法还包括使用含氯前体回蚀刻半导体材料，从而改变外延部件的轮廓。仅实施一次外延生长和回蚀刻。在FinFET是n型FinFET的一些实施方式中，外延生长还使用含磷前体。

Description

用于鳍式场效应晶体管的源极和漏极形成技术
技术领域
本发明的实施例涉及用于鳍式场效应晶体管的源极和漏极形成技术。
背景技术
集成电路(IC)产业已经经历了指数增长。IC材料和设计上的技术进步已经产生了一代又一代IC，其中，每一代都具有比前一代更小且更复杂的电路。在IC演进过程中，功能密度(即，单位芯片面积上的互连器件的数量)通常在增加，同时几何尺寸(即，可使用制造工艺创建的最小组件(或线))减小。该按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。
这种按比例缩小工艺还增加了处理和制造IC的复杂性并且为了实现这些进步，需要IC处理和制造中的类似发展。例如，随着鳍式场效应晶体管(FinFET)技术朝着更小的部件尺寸(诸如32纳米、28纳米、20纳米及以下)进展，需要先进的技术来精确地控制源极/漏极部件的轮廓和/或尺寸以确保和/或优化FinFET器件的可靠性。尽管现有的FinFET源极和漏极形成技术通常能够满足它们的预期目的，但它们还没有在所有方面都完全令人满意。
发明内容
本发明的实施例提供了一种形成集成电路器件的方法，包括在衬底上方形成第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍具有小于25nm的鳍间隔，并且其中，所述第一鳍和所述第二鳍均包括设置在源极区和漏极区之间的沟道区；在所述第一鳍和所述第二鳍的所述沟道区上方形成栅极结构；以及仅实施一次沉积工艺和蚀刻工艺以形成跨越所述第一鳍和所述第二鳍的所述源极区的合并的外延源极部件以及跨越所述第一鳍和所述第二鳍的所述漏极区的合并的外延漏极部件。
本发明的另一实施例提供了一种形成集成电路器件的方法，包括：形成包括至少两个鳍的鳍结构，所述至少两个鳍具有小于25nm的鳍间隔；以及在所述鳍结构的源极/漏极区上方形成外延部件，其中，形成所述外延部件包括：实施单沉积工艺以在所述鳍结构上方形成外延层，其中，所述单沉积工艺采用小于5的含源前体的流量与含蚀刻剂前体的流量的比率，以及对所述外延层实施单蚀刻工艺。
本发明的又一实施例提供了一种形成集成电路器件的方法，包括：形成用于n型鳍式场效应晶体管(FinFET)的外延源极/漏极部件，其中，形成所述外延源极/漏极部件包括：使用含硅前体、含磷前体和含氯前体在多个鳍上外延生长半导体材料，其中：所述多个鳍具有小于25nm的鳍间隔，所述含硅前体的流量与所述含氯前体的流量的比率小于5；以及所述半导体材料合并以形成跨越所述多个鳍的外延部件；以及使用所述含氯前体回蚀刻所述半导体材料，从而改变所述外延部件的轮廓。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的各个方面的基于鳍式场效应晶体管(FinFET)的静态随机存取存储(SRAM)器件的部分或全部的简化的示意性顶视图。
图2是根据本发明的各个方面的用于制造包括FinFET器件的集成电路器件的方法的流程图。
图3A至图3J是根据本发明的各个方面的在各个制造阶段处(诸如与图2的方法相关联的那些)的包括FinFET器件的部分或全部集成电路的局部截面图。
具体实施方式
本发明通常涉及集成电路器件，并且更具体地涉及鳍式场效应晶体管(FinFET)。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下本发明中，一个部件形成在另一个部件上、连接和/或耦接至另一部件可以包括部件以直接接触的方式形成的实施例，并且还可以包括形成插接在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。此外，为了便于描述本发明的一个部件与另一部件的关系可以使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…之下”、“在…下面”、“上”、“下”、“顶部”、“底部”等空间相对术语。空间相对术语旨在覆盖包括部件的器件的不同方位。
图1是根据本发明的各个方面的部分或全部静态随机存取存储(SRAM)器件10的简化的示意性顶视图。在图1中，在制造的中间阶段处在X-Y平面中观察SRAM器件10。SRAM器件10可以包括在微处理器、存储器和/或其他集成电路器件中。在一些实施方式中，SRAM器件10可以是IC芯片的部分、芯片上系统(SoC)或它们的部分，该SRAM器件10包括诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、横向扩散的MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合的各种无源微电子器件和有源微电子器件。为了清楚，已经简化了图1以更好地理解本发明的发明构思。可以在SRAM器件10中添加额外的部件，并且在SRAM器件10的其他实施例中可以替换、修改或消除下文描述的一些部件。
SRAM器件10包括根据SRAM器件10的设计要求配置的诸如第一区12、第二区14和第三区16的各个区。在所示实施例中，第一区12配置为n型器件区，第二区14配置为n型器件区以及第三区16配置为p型器件区。例如，第一区12包括下拉FinFET(PD)，第二区14包括下拉FinFET(PD)，第三区16包括上拉FinFET(PU)。在又一所示实施例，第一区12和第二区14中的下拉FinFET配置为n型FinFET，而第三区16中的上拉FinFET配置为p型FinFET。在一些实施方式中，根据SRAM器件10的设计要求，第一区12、第二区14、第三区16和/或其他区可以包括一个或多个通栅FinFET(未示出)和/或其他功能性FinFET。
SRAM器件10包括设置在衬底25上方的各个鳍20A、20B、20C、20D和20E(还称为有源鳍区)。鳍20A-20E彼此大致平行地定向，每个鳍具有限定在x方向上的宽度、限定在y方向上的长度和限定在z方向上(未示出)的高度。在图1中，第一区12中的下拉晶体管包括鳍20A和鳍20B，第二区14中的下拉晶体管包括鳍20C和鳍20D，以及第三区16中的上拉晶体管包括鳍20E(换言之，下拉晶体管是多鳍FinFET，而上拉晶体管是单鳍FinFET)。鳍20A-20E均具有沿它们在y方向上的长度限定的沟道区、源极区和漏极区，其中沟道区设置在源极区和漏极区之间(通常称为源极/漏极区)。在一些实施方式中，鳍20A-20E是衬底25的部分(诸如衬底25的材料层的部分)。可选地，在一些实施方式中，将鳍20A-20E限定在位于衬底25上方的诸如一个或多个半导体材料层的材料层中。在一些实施方式中，根据第一区12、第二区14和/或第三区16的配置在衬底25的掺杂区上方设置鳍20A-20E。例如，可以在设置在第一区12和第二区14中的衬底25中的p型掺杂区(阱)上方设置鳍20A-20D，而在设置在第三区16中的衬底25中的n型掺杂区(阱)上方设置鳍20E。
在鳍20A-20E的沟道区上方设置栅极结构30A、30B、30C和30D。在一些实施方式中，栅极结构30A-30D包裹鳍20A-20E的沟道区，由此插接鳍20A-20E的源极/漏极区。在所述实施例中，栅极结构30A-30D沿x方向延伸(例如，大致垂直于鳍20A-20E)。栅极结构30A-30D与鳍20A-20E的沟道区接合，从而使得在操作期间电流可以在鳍20A-20E的源极/漏极区之间流动。栅极结构30A-30D包括根据SRAM器件10是根据后栅极工艺制造还是根据先栅极工艺制造而配置的栅极堆叠件。在所述实施例中，根据后栅极工艺制造SRAM器件10，其中所述栅极结构30A-30D包括后续用金属栅极堆叠件替换的伪栅极堆叠件。伪栅极堆叠件包括例如界面层和伪栅电极层。在伪栅电极层和鳍20A-20E之间设置界面层，其中界面层和伪栅电极层配置为包裹鳍20A-20E的沟道区。在一些实施方式中，界面层包括诸如氧化硅的介电材料，并且伪栅电极层包括多晶硅或其他合适的伪栅极材料。在一些实施方式中，伪栅极堆叠件还包括设置在界面层和伪栅电极层之间的伪栅极介电层。伪栅极介电层可以包括介电材料(例如，氧化硅)、高k介电材料、其他合适的介电材料或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或它们的组合。在一些实施方式中，伪栅极堆叠件中省略界面层，从而使得在鳍20A-20E和伪栅电极层之间设置伪栅极介电层。伪栅极堆叠件可以包括例如界面层、覆盖层、扩散层、阻挡层、硬掩模层、其他合适的层或它们的组合的许多其他层。在一些实施方式中，栅极结构30A-30D包括与伪栅极堆叠件相邻设置的间隔件。间隔件包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的介电材料或它们的组合的介电材料。在一些实施方式中，间隔件包括多于一组间隔件(例如，密封间隔件、偏移间隔件和伪间隔件)。在一些实施方式中，间隔件具有诸如氮化硅层和氧化硅层的多层结构。通过任何合适的工艺形成间隔件。例如，氧化硅层可以沉积在鳍20A-20D上方并且后续被各向异性地蚀刻(例如，干蚀刻)以形成与伪栅极堆叠件相邻的第一组间隔件(诸如密封间隔件)，以及氮化硅层可以沉积在鳍20A-20D上方并且后续被蚀刻(例如，干蚀刻)以形成与第一组间隔件相邻的第二组间隔件(诸如偏移间隔件或伪间隔件)。
尽管未示出，但是最终实施栅极替换工艺以用金属栅极堆叠件来替换栅极结构30A-30D的伪栅极堆叠件。在先栅极工艺实施方式中，所示栅极结构30A-30D包括金属栅极堆叠件。金属栅极堆叠件包括例如栅极介电层(其可以包括类似于界面层和/或伪栅极介电层的材料)以及设置在栅极介电层上方的栅电极层。栅电极层包括诸如多晶硅、Al、Cu、Ti、Ta、W、Mo、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料或它们的组合的导电材料。在一些实施方式中，栅电极层包括功函数层和形成在功函数层上方的导电层(有时称为金属填充层)，功函数层是调整为具有所期望的功函数(诸如n型功函数或p型功函数)的导电层。在各个实例中，功函数层包括Ta、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、适合于实现所期望的功函数的其他材料或它们的组合。形成在功函数层上方的导电层包括诸如Al、W、Cu或它们的组合的合适的导电材料。导电层可以额外地或可选地包括多晶硅、Ti、Ta、金属合金、其他合适的材料或它们的组合。金属栅极堆叠件可以包括例如界面层、覆盖层、扩散层、阻挡层、硬掩模层、其他合适的层或它们的组合的许多其他层。
在鳍20A-20D的源极/漏极区上方设置外延部件40A、40B、40C、40D、40E和40F。在所示实施例中，在鳍凹进工艺(例如，回蚀刻工艺)之后，在鳍20A-20D的源极/漏极区上方形成外延部件40A-40F，从而使得从凹进的鳍20A-20D生长外延部件40A-40F。在一些实施方式中，外延部件40A-40F包裹鳍20A-20D的源极/漏极区。在这种实施方式中，鳍20A-20D可以不经受鳍凹进工艺。外延部件40A-40F配置为用于诸如第一区12和第二区14中的下拉晶体管的n型器件，从而使得外延部件40A-40F可以可选地称为n型外延源极/漏极部件。例如，外延部件40A-40F包括硅或硅碳，其中硅或硅碳掺杂有磷、砷、其他n型掺杂剂或它们的组合。在一些实施方式中，外延部件40A-40F是Si：P外延部件。在一些实施方式中，外延部件40A-40F是Si：C：P外延部件。外延部件40A-40F沿x方向横向延伸(生长)(在一些实施方式中，大致垂直于鳍20A-20D)，其中每个外延部件40A-40F具有对应的诸如外延部件40A-40F的宽度的横向尺寸a。例如，a1表示外延部件40C的横向尺寸，a2表示外延部件40D的横向尺寸。
典型地，使用循环沉积蚀刻(CDE)工艺形成用于n型源极/漏极区的n型外延源极/漏极部件(诸如外延部件40A-40F)，该循环沉积蚀刻(CDE)工艺是配置为交替地沉积和蚀刻半导体材料的一系列沉积工艺和蚀刻工艺。CDE工艺的每个循环包括沉积工艺和蚀刻工艺，其中CDE工艺实施多个循环以形成外延源极/漏极部件。在一些实施方式中，沉积工艺是配置为从鳍的源极/漏极区外延生长诸如硅的半导体材料的化学汽相沉积(CVD)工艺。可以在CVD工艺期间将掺杂剂添加到半导体材料中。由于半导体材料的厚度在CVD工艺期间增加，因此半导体材料经常表现出晶体缺陷(还称为晶格缺陷)和/或晶体杂质。例如，半导体材料可以包括负面地影响器件性能的非晶(非晶体)部分。在一些实施方式中，蚀刻工艺是可以选择性地去除晶体缺陷和/或晶体杂质(诸如半导体材料的非晶部分)的选择性蚀刻工艺。通过调整每个CDE循环(诸如CVD工艺和选择性蚀刻工艺)的各种参数，已经证明CDE工艺在获得具有最小缺陷的n型外延源极/漏极部件同时在沟道中实现所期望的应变特性方面通常是成功的。
随着FinFET技术朝着较小的部件尺寸(诸如16纳米、10纳米、7纳米及以下)进展，控制源极/漏极外延部件的的横向生长(以及因此横向尺寸a)(诸如外延源极/漏极部件40A-40F的a1和a2)对于确保SRAM器件10的操作完整性是至关重要的。已经观察到，传统的CDE工艺在先进的FinFET技术节点中缺乏精确的轮廓控制，特别是目标鳍间距小于或等于约25nm的那些。特别地，传统的CDE工艺不能充分地控制半导体材料的横向外延生长，在外延源极/漏极部件的的横向尺寸a上产生大的变化，这可能无意地合并不同器件的外延源极/漏极部件和/或无意地使外延源极/漏极部件延伸到器件(诸如SRAM器件10)的在制造期间可能损坏外延源极/漏极部件的区中。例如，在图1中，当没有很好地控制外延部件40C的a1和外延部件40D的a2时，外延部件40C可以与外延部件40D合并，导致第一区12的下拉晶体管和第二区14的下拉晶体管之间的电短路。在另一实例中，在图1中，当没有很好地控制外延部件40D的a2时，外延部件40D可以延伸到用于凹进第三区16中的鳍20E的蚀刻工艺窗口50中，从而使得外延部件40D暴露于用于凹进鳍20E的蚀刻工艺，从而损坏外延部件40D。在一些实施方式中，外延部件40D可以延伸到用于将鳍20E暴露于第三区16中的外延源极/漏极形成工艺的工艺窗口，从而使得外延部件40D暴露于半导体材料(诸如，用于p型器件的那些)，这会改变和/或降低第二区14中的下拉晶体管的操作。因此需要先进的外延源极/漏极形成技术以确保外延源极/漏极部件的精确轮廓控制具有最小的横向变化。
图2是根据本发明的各个方面的用于制造集成电路器件的方法100的流程图。在本实施例中，方法100制造包括FinFET器件的集成电路器件。在框110处，在衬底上方形成第一鳍和第二鳍。第一鳍和第二鳍具有小于约25nm的鳍间距。第一鳍和第二鳍均包括设置在源极区和漏极区之间的沟道区。在框120处，在第一鳍和第二鳍的沟道区上方形成栅极结构。在一些实施方式中，栅极结构包括伪栅极堆叠件。在框130处，仅实施一次沉积工艺和蚀刻工艺的组合以形成跨越第一鳍和第二鳍的源极区的合并的外延源极部件，以及跨越第一鳍和第二鳍的漏极区的合并的外延漏极部件。在一些实施方式中，沉积工艺包括使用含硅前体和含氯前体(例如，氯化氢(HCl))在第一鳍和第二鳍上外延生长半导体材料。含硅前体的流量与含氯前体的流量的比率小于约5。在一些实施方式中，蚀刻工艺使用含氯前体，因此修改合并的外延源极部件和合并的外延漏极部件的轮廓。在一些实施方式中，沉积工艺还使用诸如含磷前体的含掺杂剂前体，从而掺杂合并的外延源极部件和合并的外延漏极部件。在框140处，可以继续方法100以完成集成电路器件的制造。例如，在一些实施方式中，实施栅极替换工艺以用金属栅极堆叠件来替换伪栅极堆叠件。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的额外的实施例，可以去除、替换或消除所描述的一些步骤。
图3A至图3J是根据本发明的各个方面在各个制造阶段处(诸如与方法100相关联的那些)的部分或全部集成电路器件200的局部截面图。集成电路器件200可以包括在微处理器、存储器和/或其他集成电路器件中。在一些实施方式中，集成电路器件200可以是IC芯片的部分、SoC或其部分，该集成电路器件200包括诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合的的各个无源微电子器件和有源微电子器件。为了清楚，已经简化了图3A至图3J以更好地理解本发明的发明构思。可以在集成电路器件200中添加额外的部件，并且在集成电路器件200的其他实施例中可以替换、修改或消除下文描述的一些部件。
在图3A中，集成电路器件200包括衬底(晶圆)210。在所示实施例中，衬底210包括硅。可选地或额外地，衬底210包括诸如锗的另一元素半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。可选地，衬底210是诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底的绝缘体上半导体衬底。通过注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造绝缘体上半导体衬底。根据集成电路器件200的设计要求，衬底210可以包括各种掺杂区(未示出)。在一些实施方式中，衬底210包括掺杂有诸如硼、铟、其他p型掺杂剂或它们的组合的p型掺杂剂的p型掺杂区(例如，p型阱)。在一些实施方式中，衬底210包括掺杂有诸如磷、砷、其他n型掺杂剂或它们的组合的n型掺杂剂的n型掺杂区(例如，n型阱)。在一些实施方式中，衬底210包括利用p型掺杂剂和n型掺杂剂的组合形成的掺杂区。可以直接在衬底210上和/或衬底210中形成各个掺杂区，例如提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其他合适的掺杂工艺以在衬底210中形成各个掺杂区。
在衬底210中限定各个区，诸如第一区212、第二区214和第三区216。为了进行以下讨论，第一区212配置为n型FinFET区，第二区214配置为n型FinFET区以及第三区216配置为p型FinFET区。形成在衬底210上和/或衬底210中的掺杂区配置为适应形成在第一区212、第二区214和第三区216中的器件和/或部件的功能。在一些实施方式中，第一区212、第二区214和第三区216形成诸如SRAM区的集成电路器件200的存储器区的部分。例如，在所示实施例中，第一区212包括下拉FinFET，第二区214包括下拉FinFET以及第三区216包括上拉FinFET。在这种实施方式中，第一区212和第二区214中的下拉FinFET配置为n型FinFET，而第三区216中的上拉FinFET配置为p型FinFET。在一些实施方式中，第一区212、第二区214和第三区216对应于图1的SRAM器件10的第一区12、第二区14和第三区16。在一些实施方式中，限定在衬底210中的第一区212、第二区214、第三区216和/或其他区可以包括一个或多个通栅FinFET。为了简化和易于理解，提供集成电路器件200的这种配置，并且不必将所示实施例限制为任何数量的器件、任何数量的区，或结构和/或区的任何配置。例如，根据集成电路器件200的设计要求，集成电路器件200还可以包括配置为逻辑区、其他存储器区、模拟区、输入/输出(或外围)区、伪区或其他区的一个或多个区。
在衬底210上方形成鳍结构220。在图3A中，鳍结构220包括从衬底210延伸的多个鳍，尽管本发明考虑了其中鳍结构220包括从衬底210延伸的单个鳍的实施例。例如，鳍结构220包括第一区212中的鳍222A、第二区214中的鳍222B和第三区216中的鳍222C。这样，鳍结构220配置为适应第一区212中的多鳍FinFET、第二区214中的多鳍FinFET以及第三区216中的单鳍FinFET，尽管本发明考虑了第一区212、第二区214和第三区216中的鳍的各种数量以优化集成电路器件200的性能。在一些实施方式中，鳍结构220是衬底210的部分(诸如衬底210的材料层的部分)。例如，在所示实施例中，衬底210包括硅，鳍结构220包括硅。可选地，在一些实施方式中，将鳍结构220限定在位于衬底210上方的诸如半导体材料层的材料层中。在这种实施方式中，鳍结构220可以包括具有各种半导体层的半导体层堆叠件(例如，异质结构)。半导体层包括诸如硅、锗、硅锗、其他合适的材料或它们的组合的任何合适的材料。根据集成电路器件200的设计要求，半导体层可以包括相同或不同的材料、掺杂剂、蚀刻速率、组分原子百分比、组分重量百分比、厚度和/或配置。
鳍222A、鳍222B和鳍222C具有限定在x方向上的宽度、限定在y方向上的长度(未示出)和限定在z方向上的高度。例如，鳍222A具有高度h1、由一对侧壁限定的宽度w1和由一对侧壁限定的长度l1(在所示视图中未示出)；鳍222B具有高度h2、由一对侧壁限定的宽度w2和由一对侧壁限定的长度l2(在所示视图中未示出)；以及鳍222C具有高度h3、由一对侧壁限定的宽度w3和由一对侧壁限定的长度l3(在所示视图中未示出)。在一些实施方式中，高度h为约10nm至约200nm，以及宽度w1为约5nm至约50nm。例如，在所示实施例中，高度h为约20nm至约40nm，以及宽度w1为约5nm至约10nm。通过间隔S1分离相邻的鳍222A，其中鳍222A的间距P1通常指特定鳍222A的宽度(诸如w1)和与特定鳍222A相邻的间隔的宽度(诸如S1)之和(换言之，P1＝w1+S1)。通过间隔S2分离相邻的鳍222B，其中鳍222B的间距P2通常指特定鳍222B的宽度(诸如w2)和与特定鳍222B相邻的间隔的宽度(诸如S2)之和(换言之，P2＝w2+S2)。间隔S1和/或间隔S2小于约25nm，从而使得间距P1和/或间距P2小于约75nm。例如，间隔S1和/或间隔S2为约5nm至约15nm，以及间距P1和/或间距P2为约10nm至约75nm。在一些实施方式中，间距P1和/或间距P2是通过用于给定技术节点的光刻工艺分别在鳍222A和鳍222B之间实现的最小间距。在第三区216包括多于一个鳍222C的实施方式中，可以通过诸如间隔S3的限定间隔分离相邻的鳍222C，其中鳍222C的间距P3通常是指特定鳍222C的宽度(诸如w3)和与特定鳍222C相邻的间隔的宽度(诸如S3)之和(换言之，P3＝w3+S3)。本发明考虑了可能由处理和制造产生的鳍222A、鳍222B和/或鳍222C的高度、宽度和长度的变化。
如图3A所示，实施沉积、光刻和/或蚀刻工艺的组合以限定从衬底210延伸的鳍结构220。例如，形成鳍结构220包括实施光刻工艺以在衬底210(或设置在衬底210上方的材料层)上方形成图案化的抗蚀剂层，并且实施蚀刻工艺以将限定在图案化的抗蚀剂层中的图案转印至衬底210(或设置在衬底210上方的材料层)。光刻工艺可以包括在衬底210上形成抗蚀剂层(例如，通过旋涂)，实施预曝光烘焙工艺，使用掩模实施曝光工艺，实施曝光后烘焙工艺以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外线(UV)光、深UV(DUV)光或极UV(EUV)光)，其中，根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，该掩模阻挡、透射和/或反射至抗蚀剂层的辐射，从而使得将图像投射到与掩模图案对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，因此抗蚀剂层的曝光部分发生化学变化，并且根据抗蚀剂层的特性和在显影工艺中使用的显影液的特性而在显影工艺期间溶解抗蚀剂层的曝光(或未曝光)部分。显影后，图案化的抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺去除衬底210的部分，其中蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模。蚀刻工艺可以包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺或它们的组合。在一些实施方式中，实施反应离子蚀刻(RIE)工艺。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺从衬底210去除图案化的抗蚀剂层。可选地，通过诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺)、自对准双重图案化(SADP)工艺、间隔件-是-电介质(SID)SADP工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE))工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)、其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合的多重图案化工艺形成鳍结构220。在一些实施方式中，在形成鳍结构220的同时实施定向自组装(DSA)技术。此外，在一些可选实施方式中，曝光工艺可以实施无掩模光刻、电子束(e-束)写入、离子束写入和/或纳米压印技术，从而用于图案化抗蚀剂层。
在衬底210上方和/或衬底210中形成隔离部件230以隔离集成电路器件200的诸如各个器件区的各个区。例如，隔离部件230将第一区212、第二区214和第三区216彼此分离并隔离。隔离部件230还将每个区内的鳍结构220的鳍(诸如鳍222A和鳍222B)彼此分离和隔离。在所示实施例中，隔离部件230围绕鳍结构220的诸如底部的部分。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或它们的组合。隔离部件230可以包括诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构的不同结构。在一些实施方式中，隔离部件230包括限定并电隔离有源器件区和/或无源器件区(诸如第一区212、第二区214和第三区216)的STI部件。例如，可以通过在衬底210中蚀刻沟槽(例如，通过使用干蚀刻工艺和/或湿蚀刻工艺)并用绝缘体材料填充沟槽(例如，通过使用化学汽相沉积工艺或旋涂玻璃工艺)来形成STI部件。可以实施化学机械抛光(CMP)工艺以去除过量的绝缘体材料和/或平坦化隔离部件230的顶面。在另一实例中，在形成鳍结构220之后，可以通过在衬底210上方沉积绝缘体材料(在一些实施方式中，从而使得绝缘体材料层填充鳍222A、鳍222B和鳍222C之间的间隙(沟槽))并且回蚀刻绝缘体材料层以形成隔离部件230来形成STI部件。在一些实施例中，STI部件包括填充沟槽的多层结构，诸如设置在热氧化物衬垫层上方的氮化硅层。在另一实例中，STI部件包括设置在掺杂的衬垫层(诸如硼硅酸盐玻璃(BSG)衬垫层或磷硅酸盐玻璃(PSG)衬垫层)上方的介电层。在又一实例中，STI部件包括设置在衬垫介电层上方的块状介电层，其中块状介电层和衬垫介电层包括根据设计要求的材料。
鳍222A、鳍222B和鳍222C均具有沿它们的长度(这里是沿y方向)限定的沟道区、源极区和漏极区，其中沟道区设置在源极区和漏极区(统称为源极/漏极区)之间。图3A至图3J示出鳍222A、鳍222B和鳍222C的源极/漏极区。尽管未示出，但是在鳍222A、鳍222B和鳍222C的部分上方设置栅极结构。例如，栅极结构包裹鳍222A、鳍222B和鳍222C的沟道区，从而插接鳍222A、鳍222B和鳍222C的源极/漏极区。在一些实施方式中，栅极结构接合沟道区的侧壁部分和限定在侧壁部分之间的沟道区的顶部，从而使得栅极结构接合鳍222A、鳍222B和鳍222C的沟道区的三个侧面。在一些实施方式中，栅极结构类似于上面参考图1描述的栅极结构30A-30D。例如，在所示实施例中，根据后栅极工艺制造集成电路器件200，从而使得栅极结构包括如上详细描述的伪栅极堆叠件。通过沉积、光刻和/或蚀刻工艺的组合、其他合适的工艺或它们的组合形成栅极结构。例如，可以实施沉积工艺以在衬底210上方，特别是在鳍结构220(这里为鳍222A、鳍222B和鳍222C)和隔离部件230上方形成界面层，并且可以实施沉积工艺以在界面层上方形成伪栅电极层。在一些实施方式中，在形成伪栅电极层之前，实施沉积工艺以在界面层上方形成伪栅极介电层。沉积工艺包括CVD、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强的CVD(PECVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、镀、其他合适的方法或它们的组合。然后可以实施光刻图案化和蚀刻工艺以图案化界面层和伪栅极介电层(并且在一些实施方式中是伪栅极介电层)以形成伪栅极堆叠件。光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影抗蚀剂、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法来辅助、实施或替换光刻曝光工艺。在另一可选的实施例中，光刻图案化工艺实施纳米压印技术。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺或它们的组合。
在图3B至图3F中，在诸如第一区212和第二区214的n型FinFET区的源极/漏极区中形成外延源极部件和外延漏极部件(本文称为外延源极/漏极部件)。转到图3B和图3C，继续处理以凹进位于集成电路器件200的n型器件区(诸如第一区212和第二区214)中的鳍的源极/漏极区。在图3B中，在衬底210上方(在所示实施例中，在隔离部件230上方)形成掩模层240，并且在掩模层240上方形成图案化的抗蚀剂层245。掩模层240包括具有与鳍结构220(特别地，鳍222A和鳍222B)的材料不同的蚀刻速率的材料。例如，掩模层240包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、非晶硅、多晶硅、其他合适的材料或它们的组合。在所示实施例中，衬底240包括氮化硅。在一些实施方式中，掩模层240包括相对于鳍结构220的材料具有低蚀刻速率的材料，从而使得相对于掩模层240，可选择性地蚀刻鳍222A和鳍222B。通过诸如CVD工艺的任何合适的工艺使掩模层240形成为任何合适的厚度。在一些实施方式中，使用LPCVD形成含硅掩模层和含氮掩模层。在一些实施方式中，通过实施包括含硅层的热氮化的工艺形成含硅掩模层和含氮掩模层。在一些实施方式中，在掩模层240和衬底210(特别地，隔离部件230)之间形成垫层(例如，氧化硅层)。
图案化的抗蚀剂层245包括暴露诸如第一区212和第二区214的集成电路器件200的n型器件区的开口，同时覆盖诸如第三区216的集成电路器件200的p型器件区。图案化的抗蚀剂层245还称为光刻胶层、光敏层、成像层、图案化层或辐射敏感层。通过光刻图案化工艺在衬底210上方形成图案化的抗蚀剂层245，光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法来辅助、实施或替换光刻曝光工艺。在另一可选实施例中，光刻图案化工艺实施纳米压印技术。在一些实施方式中，光刻工艺实施诸如干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合的蚀刻工艺。在形成图案化的抗蚀剂层245之前，可以对衬底210实施诸如去离子(DI)水冲洗的冲洗工艺。
在图3C中，实施蚀刻工艺以去除鳍结构220的位于集成电路器件200的n型器件区(诸如第一区212和第二区214)中的部分。例如，通过蚀刻工艺去除鳍222A和鳍222B的源极/漏极区的部分，从而在第一区212中形成源极/漏极凹槽250A并且在第二区214中形成源极/漏极凹槽250B。通过蚀刻工艺去除任何合适的量的鳍222A和鳍222B以获得用于源极/漏极凹槽250A和源极/漏极凹槽250B的所需轮廓。在所示实施例中，源极/漏极凹槽250A和源极/漏极凹槽250B不延伸到隔离部件230的顶面之下，尽管本发明考虑了其中源极/漏极凹槽250A和源极/漏极凹槽250B确实延伸到隔离部件230的顶面之下的实施例。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整诸如蚀刻剂组分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、射频(RF)偏置电压、RF偏置功率、蚀刻剂流量、其他合适的蚀刻参数或它们的组合的各种蚀刻参数以选择性地蚀刻鳍222A和鳍222B。在一些实施方式中，可以使用相对于鳍222A和鳍222B的材料具有高蚀刻选择性的蚀刻反应物来蚀刻鳍222A和鳍222B。在一些实施方式中，湿蚀刻工艺采用包括氢氧化铵(NH4OH)、过氧化氢(H2O2)、硫酸(H2SO4)、四甲基氢氧化铵(TMAH)、其他合适的湿蚀刻溶液或它们的组合的蚀刻溶液。例如，湿蚀刻溶液可以使用NH4OH:H2O2溶液、NH4OH:H2O2:H2O溶液(称为过氧化氨混合物(APM))或H2SO4:H2O2溶液(称为硫酸过氧化物混合物(SPM))。在一些实施方式中，干蚀刻工艺采用包括含氟蚀刻剂气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体或它们的组合的蚀刻气体。
在图3D中，实施沉积工艺以在鳍222A的源极/漏极区上方形成外延源极/漏极部件255A并且在鳍222B的源极/漏极区上方形成外延源极/漏极部件255B。例如，实施选择性外延生长(SEG)工艺以在鳍222A和鳍222B的暴露的凹进部分上生长半导体材料。半导体材料填充源极/漏极凹槽250A和源极/漏极凹槽250B且延伸的高度(限定在z方向上)大于高度h1和高度h2(分别为鳍222A和鳍222B的初始高度)。在所示实施例中，从相邻的源极/漏极凹槽250A和相邻的源极/漏极凹槽250B生长的半导体材料合并，从而使得外延源极/漏极部件255A跨越第一区212中的两个鳍222A并且外延源极/漏极部件255B跨越第二区214中的两个鳍222B。外延源极/漏极部件255A和外延源极/漏极部件255B因此可以称为合并的外延源极/漏极部件。SEG工艺可以实施CVD沉积技术(例如，汽相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。SEG工艺使用与鳍结构220(这里为鳍222A和鳍222B)的组分相互作用的气态前体(例如，诸如SiH4的含Si气体和/或诸如GeH4的含Ge气体)和/或液态前体。将掺杂剂引入到SEG工艺中，从而使得在SEG工艺期间原位掺杂外延源极/漏极部件255A和外延源极/漏极部件255B。例如，通过将掺杂剂添加到SEG工艺的源材料中以在沉积期间掺杂外延源极/漏极部件255A和外延源极/漏极部件255B。
在第一区212和第二区214是n型器件区的所示实施例中，外延源极/漏极部件255A和外延源极/漏极部件255B包括含硅材料。在这种实施例中，沉积工艺采用诸如硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯硅烷(SiH2Cl2)、其他含硅前体或它们的组合的含硅前体。在又一这种实施例，沉积工艺包括原位掺杂含硅材料，其中沉积工艺采用诸如含磷气体(包括例如磷化氢(PH3))、含砷气体(包括例如胂(AsH3))，其他含n型掺杂剂气体或它们的组合的n型掺杂剂前体。外延源极/漏极部件255A和外延源极/漏极部件255B是Si：P外延源极/漏极部件。在一些实施方式中，外延源极/漏极部件255A和外延源极/漏极部件255B具有约1×1021掺杂剂/cm3(cm-3)至约5×1021cm-3的磷掺杂剂浓度。在一些实施方式中，在约550℃至约650℃(例如约600℃)的温度处实施沉积工艺。在一些实施方式中，集成电路器件200经受约200秒至约400秒(例如，约300秒)的沉积工艺(例如，暴露于含硅前体和含磷前体)。在一些实施方式中，实施沉积工艺直到鳍222A和鳍222B之间的半导体材料分别延伸到高度h1和高度h2之上。在一些实施方式中，沉积工艺还包括用含碳气体(包括例如单甲基硅烷(MMS))原位掺杂含硅材料。在这种实施方式中，外延源极/漏极部件255A和外延源极/漏极部件255B是Si：P：C外延源极/漏极部件。
为了减少外延源极/漏极部件255A和外延源极/漏极部件255B中的晶体缺陷和/或晶体杂质(诸如外延源极/漏极部件255A和外延源极/漏极部件255B的非晶部分(例如，非晶硅部分))的形成，沉积工艺还将含蚀刻剂的前体(诸如含氯前体(包括例如氯(Cl2)或氯化氢(HCl))引入到含硅前体和含n型掺杂剂前体中，从而使得沉积工艺还同时最小程度地蚀刻含硅材料。调整含硅前体的流量(D)和含蚀刻剂前体的流量(E)以增强含硅层的生长动力学并控制外延源极/漏极部件255A和外延源极/漏极部件255B的横向生长(诸如横向尺寸b1和横向尺寸b2)。例如，在所示实施例中，含硅前体和含蚀刻剂前体的比率(D/E)小于5(换言之，D/E＜5)。小于5的D/E比率最小化选择性损失和晶体生长动力学，确保含硅材料不会生长在诸如含氮化硅的部件和/或含氧化硅的部件(诸如掩模层240、隔离部件230和/或栅极结构(诸如伪栅极堆叠件))的其他部件上。换言之，沉积工艺将不会表现出硅选择性损失。然而，如果D/E比率太小，则发生最小的外延生长，防止从相邻的源极/漏极凹槽250A和/或源极/漏极凹槽250B生长的半导体材料合并以分别形成外延源极/漏极部件255A和外延源极/漏极部件255B。在一些实施方式中，含硅前体与含蚀刻剂前体的比率(D/E)大于或等于1(换言之，D/E≥1)。在所示实施方式中，沉积工艺将HCl前体引入含硅前体和含磷前体中，其中HCl流量与含硅前体流量的比率小于5，但大于或等于1(换言之，1≤Si D/HCl E＜5)。在一些实施方式中，含硅前体的流量为约20标准立方厘米每分钟(sccm)至约500sccm，而含蚀刻剂前体的流量为约20sccm至约100sccm。在一些实施方式中，含磷前体的流量为约20sccm至约500sccm。
在一些实施方式中，在沉积工艺之前实施预清洁工艺，例如，从限定源极/漏极凹槽250A和源极/漏极凹槽250B的表面(诸如鳍222A和鳍222B的顶面)去除任何自然氧化物或其他污染物。预清洁工艺可以配置为相对于鳍222A、鳍222B、掩模层240、隔离部件230、衬底210和/或栅极结构选择性地去除自然氧化物或其他污染物。在一些实施方式中，预清洗工艺包括使用含氟前体(包括例如氟(如F和/或F2)、三氟化氮(NF3)、氟化氢(HF)、其他含氟蚀刻剂组分或它们的组合)和含氢前体(包括例如氢(例如H和/或H2)、氨(NH3)、其他含氢蚀刻剂组分或它们的组合)的干蚀刻工艺。在一些实施方式中，预清洁工艺可以选择性地蚀刻氧化硅而不(或最小程度地)蚀刻硅(在一些实施方式中，晶体硅、非晶硅和/或多晶硅)。在一些实施方式中，预清洁工艺使用可从加利福尼亚州的圣克拉拉的应用材料公司获得的SICONITM技术。在一些实施方式中，预清洁工艺包括采用含氟和含氢蚀刻溶液(诸如稀氟化氢(DHF))的湿蚀刻工艺。在一些实施方式中，在约550℃至约650℃(例如约600℃)的温度处实施预清洁工艺。在一些实施方式中，集成电路器件200经受约10秒至约30秒的预清洁工艺。
在图3E中，实施蚀刻工艺以去除(回蚀刻)外延源极/漏极部件255A和外延源极/漏极部件255B的部分，从而修改外延源极/漏极部件255A和外延源极/漏极部件255B的轮廓。蚀刻工艺采用诸如氯(Cl2)或氯化氢(HCl)的含氯前体(还称为含氯气体)。例如，在所示实施例中，蚀刻工艺采用流量为约100sccm至约1000sccm的HCl前体。在一些实施方式中，在约650℃至约750℃(例如约700℃)的温度处实施蚀刻工艺。在一些实施方式中，集成电路器件200经受约20秒至约50秒(例如，约40秒)的蚀刻工艺。在一些实施方式中，蚀刻工艺是可以从外延源极/漏极部件255A和外延源极/漏极部件255B选择性地去除晶体缺陷和/或晶体杂质(诸如外延源极/漏极部件255A和外延源极/漏极部件255B的非晶部分(例如，非晶硅部分))的选择性蚀刻工艺。
调整蚀刻工艺以控制外延源极/漏极部件250A和外延源极/漏极部件250B的轮廓。例如，蚀刻工艺平坦化外延源极/漏极部件255A和外延源极/漏极部件255B的顶部，从而使得外延源极/漏极部件255A和外延源极/漏极部件255B表现出大致平坦的诸如顶面260A和顶面260B的顶面。在一些实施方式中，顶面260A和顶面260B包括导致表面粗糙度的各个峰和谷，其中≤±5％的峰-谷高度变化提供大致平坦的接触着陆区(例如，用于连接互连结构的接触件与外延源极/漏极部件255A和外延源极/漏极部件255B)。在所示实施例中，蚀刻工艺使外延源极/漏极部件255A的合并部分262A和外延源极/漏极部件255B的合并部分262B的高度变化最小化。合并部分262A和合并部分262B分别是外延源极/漏极部件255A和外延源极/漏极部件255B的区，其中半导体材料从相邻的源极/漏极凹槽250A和相邻的源极/漏极凹槽250B合并。合并部分262A具有对应的高度h1m，并且合并部分262B具有对应的高度h2m。整个合并部分262A的高度h1m是大致均匀的，并且整个合并部分262B的高度h2m是大致均匀的。在一些实施方式中，当合并部分262A的整个宽度(换言之，沿x方向)的任意个位置处的高度差在彼此的±5％以内时，可以认为高度h1m是大致均匀的，并且当合并部分262B的整个宽度的任意个位置处的高度差在彼此的±5％以内时，可以认为高度h2m是大致均匀的。与使用传统CDE工艺形成的外延源极/漏极部件相比，通过最小化合并部分262A和合并部分262B的高度变化，外延源极/漏极部件255A和外延源极/漏极部件255B表现出提供改进的接触着陆区(例如，用于将互连结构的接触件与外延源极/漏极部件255A和外延源极/漏极部件255B连接)的轮廓。蚀刻工艺还可以平坦化外延源极/漏极部件255A和外延源极/漏极部件255B的侧壁部分，从而使得外延源极/漏极部件255A和外延源极/漏极部件255B表现出诸如侧壁表面264A(在其之间限定横向尺寸b1)和侧壁表面264B(在其之间限定横向尺寸b2)的大致平坦的侧壁表面。在一些实施方式中，顶面260A、260B大致平行于隔离部件230的顶面，而侧壁表面264A、264B大致垂直于隔离部件230的顶面。
对于小于约25nm的鳍间距，参考图3D至图3F描述的自对准源极和漏极形成技术(特别地，仅实施一次沉积工艺和蚀刻工艺)有助于精确控制外延源极/漏极部件255A和外延源极/漏极部件255B的横向生长，从而最小化横向尺寸b1和横向尺寸b2的变化。在一些实施方式中，对于横向尺寸b1和横向尺寸b2的目标为约45nm至约55nm，如本文所述调整沉积工艺和蚀刻工艺可以将横向尺寸控制在约±7nm内(例如，6-σ(标准偏差))，这比传统CDE工艺可实现的要严格得多。在一些实施方式中，如本文所述调整沉积工艺和蚀刻工艺可以将横向变化标准偏差(诸如6-σ值)减小30％。这种减少是显著的，因为先进的技术节点不断扩大，留下最小的横向过度生长的空间，横向过度生长可能降低器件性能。本发明公开的不同实施例提供不同的优势，并且没有特定优势是所有实施例都必须要求的。
在图3F中，实施沉积工艺以在外延源极/漏极部件255A上方形成外延覆盖层265A并且在外延源极/漏极部件255B上方形成外延覆盖层265B。外延覆盖层265A和外延覆盖层265B可以改进集成电路器件200的器件性能。实施选择性外延生长(SEG)工艺以在外延源极/漏极部件255A和外延源极/漏极部件255B上生长半导体材料。在外延源极/漏极部件255A和外延源极/漏极部件255B上方共形地生长半导体材料，从而使得外延覆盖层265A和外延覆盖层265B具有诸如约1nm至约6nm的大致均匀的厚度。SEG工艺可以实施CVD沉积技术(例如，VPE、UHV-CVD、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。SEG工艺使用与外延源极/漏极部件255A和外延源极/漏极部件255B的组分相互作用的气态前体(例如，诸如SiH4的含Si气体和/或诸如GeH4的含Ge气体)和/或液态前体。在所示实施例中，沉积工艺采用诸如SiH4、Si2H6、Si3H8、SiH2Cl2、其他含硅前体或它们的组合的含硅前体。在一些实施方式中，在约700℃至约800℃(例如约750℃)的温度处实施沉积工艺。在一些实施方式中，集成电路器件200经受约100秒至约200秒(例如，约150秒)的沉积工艺(例如，暴露于含硅前体)。可以将掺杂剂引入到SEG工艺中，从而使得在SEG工艺期间原位掺杂外延覆盖层265A和外延覆盖层265B。例如，通过将掺杂剂添加到SEG工艺的源材料中，在沉积期间掺杂外延源极/漏极部件255A和外延源极/漏极部件255B。在这种实施例中，沉积工艺采用诸如含磷气体(包括例如PH3)、含砷气体(包括例如AsH3)、其他含n型掺杂剂气体或它们的组合的n型掺杂剂前体。在一些实施方式中，沉积工艺还采用含碳前体(包括例如MMS)。此后，通过合适的工艺去除图案化的抗蚀剂层245和掩模层240。
在图3G至图3J中，在诸如集成电路器件200的第三区216的p型区的源极/漏极区中形成外延源极部件和外延漏极部件(这里称为外延源极/漏极部件)。转到图3G和图3H，继续处理以凹进位于集成电路器件200的p型器件区(诸如第三区216)中的鳍的源极/漏极区。在图3G中，在衬底210上方(在所示实施例中，在隔离部件230上方)形成掩模层270，并且在掩模层270上方形成图案化的抗蚀剂层275。掩模层270包括具有与鳍结构220(特别地，鳍222C)的材料不同的蚀刻速率的材料。例如，掩模层270包括氮化硅、氧化硅、氮氧化硅、碳化硅、碳氮化硅、非晶硅、多晶硅、其他合适的材料或它们的组合。在所示实施例中，衬底270包括氮化硅。在一些实施方式中，掩模层270包括相对于鳍结构220的材料具有低蚀刻速率的材料，从而使得相对于掩模层270，可以选择性地蚀刻鳍222C。通过诸如CVD工艺的任何合适的工艺使掩模层270形成为任何合适的厚度。在一些实施方式中，使用LPCVD形成含硅掩模层和含氮掩模层。在一些实施方式中，通过实施包括含硅层的热氮化的工艺形成含硅掩模层和含氮掩模层。在一些实施方式中，在掩模层270和衬底210(特别地，隔离部件230)之间形成垫层(例如，氧化硅层)。
图案化的抗蚀剂层275包括暴露集成电路器件200的诸如第三区216的p型器件区的开口，同时覆盖集成电路器件200的诸如第一区212和第二区214的n型器件区。图案化的抗蚀剂层275还称为光刻胶层、光敏层、成像层、图案化层或辐射敏感层。通过光刻图案化工艺在衬底210上方形成图案化的抗蚀剂层275，该光刻图案化工艺包括抗蚀剂涂覆(例如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、显影、冲洗、干燥(例如，硬烘焙)、其他合适的工艺或它们的组合。可选地，通过诸如无掩模光刻、电子束写入或离子束写入的其他方法来辅助、实施或替换光刻曝光工艺。在另一可选的实施例中，光刻图案化工艺可以实施纳米压印技术。在一些实施方式中，光刻工艺实施诸如干蚀刻、湿蚀刻、其他蚀刻方法或它们的组合的蚀刻工艺。在形成图案化的抗蚀剂层275之前，可以在衬底210上实施诸如去离子(DI)水冲洗的冲洗工艺。
在图3H中，实施蚀刻工艺以去除鳍结构220的位于集成电路器件200的诸如第三区216的p型器件区中的部分。例如，通过蚀刻工艺去除鳍222C的源极/漏极区的部分，从而形成源极/漏极凹槽280。通过蚀刻工艺去除任何合适量的鳍222C，以实现用于源极/漏极凹槽280的所期望的轮廓。在所示实施例中，源极/漏极凹槽280不延伸到隔离部件230的顶面之下，尽管本发明考虑了其中源极/漏极凹槽280确实延伸到隔离部件230的顶面之下的实施例。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整诸如蚀刻剂组分、蚀刻温度、蚀刻溶液浓度、蚀刻时间、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流量、其他合适的蚀刻参数或它们的组合的各种蚀刻参数以选择性地蚀刻鳍222C。在一些实施方式中，可以使用相对于鳍222C的材料具有高蚀刻选择性的蚀刻反应物来蚀刻鳍222C。在一些实施方式中，湿蚀刻工艺采用包括NH4OH、H2O2、H2SO4、TMAH、其他合适的湿蚀刻溶液或它们的组合的蚀刻溶液。例如，湿蚀刻溶液可以使用NH4OH:H2O2溶液、APM溶液或SPM溶液。在一些实施方式中，干蚀刻工艺采用包括含氟蚀刻剂气体(例如CF4、SF6、CH2F2、CHF3和/或C2F6)、含氧气体、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBR3)、含碘气体、其他合适的气体和/或等离子体或它们的组合的蚀刻气体。
在图3I中，实施沉积工艺以在鳍222C的源极/漏极区上方形成外延源极/漏极部件290。例如，实施SEG工艺以在鳍222C的暴露的凹进部分上生长半导体材料。半导体材料填充源极/漏极凹槽280，半导体材料延伸的高度(限定在z方向上)大于高度h3(鳍222C的初始高度)。SEG工艺可以实施CVD沉积技术(例如，VPE、UHV-CVD、LPCVD和/或PECVD)、分子束外延、其他合适的SEG工艺或它们的组合。SEG工艺使用与鳍结构220(这里，鳍222C)的组分相互作用的气态前体(例如，诸如SiH4的含Si气体和/或诸如GeH4的含Ge气体)和/或液态前体。在第三区216是p型器件区的所示实施例中，外延源极/漏极部件290包括含硅锗材料。在这种实施方式中，沉积工艺采用含硅前体(包括例如SiH4、Si2H6、Si3H8、SiH2Cl2、其他含硅前体或它们的组合)和含锗前体(包括例如锗烷(GeH4)、四氯化锗(GeCl4)、其他含锗前体或它们的组合)。可以将掺杂剂引入到SEG工艺中，从而使得在SEG工艺期间原位掺杂外延源极/漏极部件290。例如，通过将掺杂剂添加到SEG工艺的源材料中，在沉积期间掺杂外延的源极/漏极部件290。在这种实施例中，沉积工艺包括原位掺杂含硅锗材料，其中沉积工艺采用诸如含硼前体(包括例如硼(B)和/或氟化硼(BF2))、其他含p型掺杂剂的气体或它们的组合的p型掺杂剂前体。在这种实施例中，外延源极/漏极部件290是Si：Ge：B外延源极/漏极部件。在一些实施方式中，外延源极/漏极部件290具有约1×1021掺杂剂/cm3(cm-3)至约5×1021cm-3的硼掺杂剂浓度。此后，如图3I所示，通过合适的工艺去除图案化的抗蚀剂层275和掩模层270。
集成电路器件200可经历后续处理以完成制造。例如，实施栅极替换工艺以用金属栅极堆叠件替换栅极结构的伪栅极堆叠件。在一些实施方式中，例如通过沉积工艺(诸如CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合)在衬底210上方形成层间介电(ILD)层。ILD层包括诸如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料或它们的组合的介电材料。示例性低k介电材料包括氟化硅玻璃(FSG)、碳掺杂的氧化硅、Black(加利福尼亚州的圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定型氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、SiLK(密歇根米特兰的陶氏化学公司)、聚酰亚胺、其他适合的材料或它们的组合。在一些实施方式中，ILD层可以包括具有多种介电材料的多层结构。
在沉积ILD层之后，可以实施CMP工艺，从而使得到达(暴露)诸如伪栅电极层的顶部的栅极结构的顶部。然后去除栅极结构的部分(诸如伪栅电极层，并且在一些实施方式中，伪栅极介电层)，由此形成暴露鳍结构220、界面层和/或栅极介电层的沟槽(开口)。在一些实施方式中，蚀刻工艺选择性地去除伪栅电极层(并且在一些实施方式中，伪栅极介电层)。蚀刻工艺是干蚀刻工艺、湿蚀刻工艺或它们的组合。可以调整选择性蚀刻工艺，从而使得伪栅电极层相对于鳍结构220、界面层、栅极介电层、间隔件和/或ILD层具有足够的蚀刻速率。然后在开口(沟槽)中形成栅极结构的金属栅极堆叠件。如本文所述(例如，参考图1)，金属栅极堆叠件包括栅极介电层和栅电极层。在一些实施方式中，在栅极区和/或源极/漏极区中形成硅化物部件。例如，可以在外延覆盖层265A、外延覆盖层265B、外延源极/漏极部件290和/或栅极结构上形成硅化物部件。通过诸如自对准硅化(硅化)工艺的硅化工艺形成硅化物部件。
可以形成各个接触件以有助于集成电路器件200的操作。例如，可以在衬底210上方形成ILD层(在一些实施方式中，在第一ILD层(在栅极替换工艺期间形成)上方形成的第二ILD层)。然后可以在ILD层中形成接触件。例如，接触件与栅极结构(特别地，栅电极层)电连接并且接触件电连接至鳍结构220的源极/漏极区(特别地，经由第一区212中的外延源极/漏极部件255A(和/或外延覆盖层265A)、第二区214中的外延源极/漏极部件255B(和/或外延覆盖层265B)和/或第三区216中的外延部件290)。接触件包括诸如金属的导电材料。金属包括铝、铝合金(诸如铝/硅/铜合金)、铜、铜合金、钛，氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适的金属或它们的组合。金属硅化物可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化钛、硅化铂、硅化铒、硅化钯或它们的组合。在一些实施方式中，ILD层和接触件(例如，延伸穿过ILD层)是设置在衬底210上方的多层互连(MLI)部件的部分。MLI部件电连接集成电路器件200的各个组件，从而使得各个组件可操作以如集成电路器件200的设计要求所规定的那样起作用。MLI部件可以包括配置为形成诸如接触件和/或通孔的垂直互连部件和/或诸如线的水平互连部件的金属层和ILD层的组合。各个导电部件包括类似于接触件的材料。在一些实施方式中，使用镶嵌工艺和/或双镶嵌工艺来形成铜基多层互连结构。
本发明提供了用于鳍式场效应晶体管(FinFET)的各个源极和漏极形成技术。一种示例性方法包括在衬底上方形成第一鳍和第二鳍。第一鳍和第二鳍具有小于约25nm的鳍间隔。第一鳍和第二鳍均包括设置在源极区和漏极区之间的沟道区。该方法还包括在第一鳍和第二鳍的沟道区上方形成栅极结构。该方法还包括仅实施一次沉积工艺和蚀刻工艺以形成跨越第一鳍和第二鳍的源极区的合并的外延源极部件以及跨越第一鳍和第二鳍的的漏极区的合并的外延漏极部件。在一些实施方式中，沉积工艺采用含硅前体和含氯前体，其中含硅前体的流量与含氯前体的流量的比率小于5。在一些实施方式中，蚀刻工艺采用含氯前体。在一些实施方式中，含氯前体包括氯化氢。在一些实施方式中，沉积工艺还采用含磷前体。
在一些实施方式中，该方法还包括在形成合并的外延源极部件和合并的外延漏极部件之前凹进第一鳍和第二鳍。在一些实施方式中，该方法还包括在合并的外延源极部件和合并的外延漏极部件上方形成外延覆盖层。在一些实施方式中，该方法还包括在形成合并的外延源极部件和合并的外延漏极部件之后实施栅极替换工艺。在一些实施方式中，合并的外延源极部件和合并的外延漏极部件均具有高度大致均匀的合并部分。在一些实施方式中，合并的外延源极部件和合并的外延漏极部件均具有约45nm至约55nm的横向尺寸，其中调整蚀刻工艺和沉积工艺以将横向尺寸控制在约±7nm内。
另一示例性方法包括形成包括具有小于约25nm的鳍间隔的至少两个鳍的鳍结构，以及在鳍结构的源极/漏极区上方形成外延部件。形成外延部件包括实施单沉积工艺以在鳍结构上方形成外延层，并对外延层实施单蚀刻工艺。单沉积工艺采用小于5的的含源前体的流量与含蚀刻剂前体的流量的比率。在一些实施方式中，该方法还包括在形成外延部件之前凹进至少两个鳍。
在一些实施方式中，单沉积工艺包括从至少两个鳍生长半导体材料，其中从至少两个鳍生长的半导体材料合并以形成外延部件。在一些实施方式中，含源前体包括硅，含蚀刻剂前体包括氯化氢，并且单蚀刻工艺采用含蚀刻剂前体。在一些实施方式中，单沉积工艺还采用例如包括磷的含掺杂剂前体。
形成用于FinFET的外延源极/漏极部件的另一示例性方法包括使用含硅前体和含氯前体在多个鳍上外延生长半导体材料。半导体材料合并以形成跨越多个鳍的外延部件。多个鳍具有小于约25nm的鳍间隔。含硅前体的流量与含氯前体的流量的比率小于约5。该方法还包括使用含氯前体来回蚀刻半导体材料，从而改变外延部件的轮廓。在一些实施方式中，仅实施一次外延生长和回蚀刻。
在一些实施方式中，含氯前体包括氯化氢。在一些实施方式中，外延生长还使用含磷前体。在一些实施方式中，该方法还包括在外延生长之前凹进多个鳍，从而使得从多个源极/漏极凹槽生长半导体材料。在一些实施方式中，形成外延源极/漏极部件还包括实施光刻工艺以暴露与n型FinFET对应的多个鳍。在一些实施方式中，该方法还包括形成用于p型FinFET的外延源极/漏极部件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成集成电路器件的方法，包括：
在衬底上方形成第一鳍和第二鳍，其中，所述第一鳍和所述第二鳍具有小于25nm的鳍间隔，并且其中，所述第一鳍和所述第二鳍均包括设置在源极区和漏极区之间的沟道区；
在所述第一鳍和所述第二鳍的所述沟道区上方形成栅极结构；以及
仅实施一次沉积工艺和蚀刻工艺以形成跨越所述第一鳍和所述第二鳍的所述源极区的合并的外延源极部件以及跨越所述第一鳍和所述第二鳍的所述漏极区的合并的外延漏极部件。
2.根据权利要求1所述的方法，其中：
所述沉积工艺采用含硅前体和含氯前体，其中，所述含硅前体的流量与所述含氯前体的流量的比率小于5；以及
所述蚀刻工艺采用所述含氯前体。
3.根据权利要求2所述的方法，其中，所述含氯前体包括氯化氢。
4.根据权利要求2所述的方法，其中，所述沉积工艺还采用含磷前体。
5.根据权利要求1所述的方法，还包括在形成所述合并的外延源极部件和所述合并的外延漏极部件之前凹进所述第一鳍和所述第二鳍。
6.根据权利要求1所述的方法，还包括在所述合并的外延源极部件和所述合并的外延漏极部件上方形成外延覆盖层。
7.根据权利要求1所述的方法，还包括在形成所述合并的外延源极部件和所述合并的外延漏极部件之后实施栅极替换工艺。
8.根据权利要求1所述的方法，其中，所述合并的外延源极部件和所述合并的外延漏极部件均具有高度均匀的合并部分。
9.一种形成集成电路器件的方法，包括：
形成包括至少两个鳍的鳍结构，所述至少两个鳍具有小于25nm的鳍间隔；以及
在所述鳍结构的源极/漏极区上方形成外延部件，其中，形成所述外延部件包括：
实施单沉积工艺以在所述鳍结构上方形成外延层，其中，所述单沉积工艺采用小于5的含源前体的流量与含蚀刻剂前体的流量的比率，以及
对所述外延层实施单蚀刻工艺。
10.一种形成集成电路器件的方法，包括：
形成用于n型鳍式场效应晶体管(FinFET)的外延源极/漏极部件，其中，形成所述外延源极/漏极部件包括：
使用含硅前体、含磷前体和含氯前体在多个鳍上外延生长半导体材料，其中：
所述多个鳍具有小于25nm的鳍间隔，
所述含硅前体的流量与所述含氯前体的流量的比率小于5；以及
所述半导体材料合并以形成跨越所述多个鳍的外延部件；以及
使用所述含氯前体回蚀刻所述半导体材料，从而改变所述外延部件的轮廓。
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