TWI698938B - 半導體結構及其製造方法 - Google Patents

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張長昀
林獻欽
陳弘凱
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Abstract

本揭露提供了一種方法，此方法包括提供一種結構，此結構具有基板及在基板上方且大體沿第一方向縱向取向的第一鰭片及第二鰭片；在第一鰭片及第二鰭片上方磊晶生長半導體源極/汲極(S/D)特徵，其中在第一鰭片上方的第一半導體S/D特徵與第二鰭片上方的第二半導體S/D特徵合併；以及對第一鰭片與第二鰭片之間的區域執行第一蝕刻製程，其中此第一蝕刻製程將第一半導體S/D特徵與第二半導體S/D特徵分隔。

Description

半導體結構及其製造方法
本揭露是關於一種半導體結構及其製造方法，特別是關於一種具有鰭片構造的半導體結構及其製造方法。
半導體積體電路(integrated circuit；IC)行業已經經歷了指數增長。積體電路材料及設計之技術進步已經生產了數代積體電路，其中每一代都具有比上一代更小及更複雜的電路。在積體電路進化的過程中，幾何尺寸(即，使用製造製程可製造之最小元件(或線路))減小的同時，功能密度(即，單位晶片面積之互連元件之數目)已普遍增加。這種縮小製程通常藉由提高生產效率及降低關聯成本而提供益處。這種縮小亦增加處理及製造積體電路之複雜性。
例如，當設計及製造具有上拉(pull-up；PU)元件、下拉(pull-down；PD)元件及通閘極(pass-gate；PG)元件之靜態隨機存取記憶體(static random access memory；SRAM)單元時，通常在一個元件區域中(例如，在n井中)形成上拉元件(例如，PMOS)，以及在另一元件區域中(例如，在p井中)形成下拉及通閘極元件。然而， 至少對於上拉元件，存在一種顧慮，即元件之間的間隙需要足夠大以使上拉元件之磊晶源極/汲極(source/drain；S/D)特徵不合併以導致短路缺陷。一方面，具有大的磊晶源極/汲極特徵通常需要減少源極/汲極接觸電阻。另一方面，具有大的磊晶源極/汲極特徵亦增大了上拉元件之間的間隙要求，從而不理想地降低了元件整合。本揭露之目的在於設法解決此問題。
根據本揭露之一實施方式，提供一種半導體結構的製造方法，包含提供結構，此結構具有基板及第一鰭片及第二鰭片在基板上方且大體沿第一方向縱向取向；磊晶生長半導體源極/汲極(S/D)特徵在第一鰭片及第二鰭片上方，其中在第一鰭片上方之第一半導體源極/汲極特徵與在第二鰭片上方之第二半導體源極/汲極特徵合併；以及對第一鰭片與第二鰭片之間的區域執行第一蝕刻製程，其中第一蝕刻製程將第一半導體源極/汲極特徵與第二半導體源極/汲極特徵分隔。
根據本揭露之一實施方式，提供一種形成半導體結構的製造方法，包含提供一種結構，此結構具有基板；第一鰭片、第二鰭片及第三鰭片，在基板上方並且大體沿第一方向縱向取向；閘極結構，在第一鰭片、第二鰭片及第三鰭片上方並且大體沿垂直於第一方向之第二方向縱向取向；第一磊晶半導體源極/汲極(S/D)特徵及第二磊晶半導體 源極/汲極(S/D)特徵，分別在第一鰭片及第二鰭片上方，其中第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵沿第二方向合併；以及第一介電層，在基板、第一鰭片、第二鰭片及第三鰭片、第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵上方，並且裝填閘極結構之間的間隙；對第一鰭片與第二鰭片之間的第一區域及第二鰭片與第三鰭片之間的第二區域執行第一蝕刻製程，其中第一蝕刻製程經調諧以選擇性地蝕刻第一磊晶半導體源極/汲極特徵、第二磊晶半導體源極/汲極特徵及第一介電層，而不蝕刻閘極結構；以及對第二區域執行第二蝕刻製程，其中第二蝕刻製程經調諧以選擇性地蝕刻閘極結構。
根據本揭露之一實施方式，提供一種半導體結構，包含基板；第一鰭片及第二鰭片，在基板上方並且大體沿第一方向縱向取向一第一磊晶半導體源極/汲極(S/D)特徵及第二磊晶半導體源極/汲極(S/D)特徵，分別在第一鰭片及第二鰭片上方；以及第一介電層，設置在第一磊晶半導體源極/汲極特徵與第二磊晶半導體源極/汲極特徵之間，與第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵直接接觸，並且在第一介電層與第一磊晶半導體源極/汲極特徵之間具有第一介面，在第一介電層與第二磊晶半導體源極/汲極特徵之間具有第二介面，其中第一介面及第二介面自上而下彼此傾斜。
100:半導體元件
102:基板
103a:第一元件區域
103b:第二元件區域
104、104a、104b:鰭片
106:隔離結構
108:高介電常數介電層
110:導電層
112:閘極結構
113a、113b、113c:虛線框
114a、114b、114c:介電特徵
115:介面
149:臨時閘極結構
150:介面層
152:電極層
154、156:硬遮罩層
158:溝槽
160:閘極間隔物
162、162a、162b:源極/汲極特徵
164:接觸蝕刻終止層(CESL)
166:層間介電(ILD)層
169:閘極溝槽
170:硬遮罩層
171、173:開口
172:圖案化遮罩
180:介電層
182a、182b:接觸孔
184:導電材料
200:方法
202、204、204a、204b、204c、206、208、210、212、214、216、218、220、222、224、226、228、230:操作
P1、P2、P3:間距
W1:寬度
A-A、B-B、C-C、D-D:線
X、Y:方向
當結合附圖閱讀時，根據以下詳細描述可更好地理解本揭露。應強調，根據工業標準實務，各種特徵未按比例繪製並且僅用作說明目的。事實上，為論述清楚，各特徵之尺寸可任意地增加或縮小。
第1A圖圖示根據本揭露之各種態樣之使用切割金屬閘極製程實現的半導體結構的俯視圖。
第1B圖、第1C圖及第1D圖圖示根據一些實施方式之在第1A圖中的結構的橫截面視圖。
第2A圖、第2B圖及第2C圖圖示根據本揭露之各種態樣之用於形成在第1A圖至第1D圖中示出的結構的方法的流程圖。
第3A圖、第3B圖、第4A圖、第4B圖、第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10圖、第11圖、第12A圖、第12B圖、第13圖、第14A圖、第14B圖、第15圖、第16圖、第17圖及第18圖圖示根據一些實施方式之按照第2A圖至第2C圖之方法在製造半導體結構的製程期間的橫截面視圖。
以下揭示內容提供許多不同實施方式或實例，以便實現所提供標的之各個實施方式之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此等實例僅為實例且不意欲為限制性。舉例而言，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二 特徵形成為直接接觸之實施方式，以及亦可包括額外特徵可形成在第一及第二特徵之間，使得第一及第二特徵可不直接接觸之實施方式。另外，本揭露在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施方式及/或配置之間之關係。
另外，空間相對用語，諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者，在此為便於描述可用於描述諸圖中所圖示一個元件或特徵與另一(些)元件或(多個)特徵之關係。除圖形中描繪之方向外，空間相對用語意圖是包含元件在使用或操作中之不同的方向。裝置可為不同朝向(旋轉90度或在其他的方向)及在此使用之空間相對的描述詞可因此同樣地解釋。
本揭露大體是關於半導體元件及製造方法，並且更特定言之是關於使用切割金屬閘極製程製造鰭式場效電晶體半導體元件，此切割金屬閘極製程有利地減少在相鄰鰭片(諸如用於形成p型鰭式場效電晶體的鰭片)之間的間隙要求。一種切割金屬閘極(cut metal gate；CMG)製程是指一種製造製程，在此製造製程中，在金屬閘極(例如，高介電常數金屬閘極或HK MG)替換虛設閘極結構(例如，多晶矽閘極)之後，金屬閘極經切割(例如，藉由蝕刻製程)以將金屬閘極分成兩個或更多個部分。每個部分充當個別電晶體之金屬閘極。隨後將隔離材料裝填進金屬閘極之相鄰部分之間的溝槽中。在本揭露中，此等溝槽稱作切割金屬閘極溝槽，或切割金屬閘極溝槽。根據本揭露之切割金屬閘極製 程包括兩個曝光步驟及兩個蝕刻步驟(所謂2P2E)。第一曝光步驟及第一蝕刻步驟經設計以用於蝕刻介電層及需要分割的彼等合併磊晶源極/汲極特徵，而不蝕刻金屬閘極。第二曝光步驟及第二蝕刻步驟經設計以用於蝕刻金屬閘極。藉由利用此2P2E製程，半導體鰭片可佈置地更近並且磊晶源極/汲極特徵可比傳統元件生長的更大。這同時達到兩個目的：藉由減小半導體鰭片之間的間隙來增大元件集成度，以及生長大的磊晶源極/汲極特徵以減小源極/汲極接觸電阻。
第1A圖圖示半導體元件(或半導體結構)100之俯視圖。第1B圖圖示元件100沿第1A圖之B-B線截取的橫截面視圖。第1C圖圖示元件100沿第1A圖之C-C線截取的橫截面視圖。第1D圖圖示元件100沿第1A圖之D-D線截取的橫截面視圖。
參見第1A圖至第1B圖，元件100包括基板102；從基板102向外突出之複數個鰭片104，鰭片104包括在第一元件區域103a中之鰭片104a及在第二元件區域103b中之鰭片104b；在基板102上方並且在鰭片104之間的隔離結構106；及設置在鰭片104及隔離結構106上方的複數個閘極結構112。
鰭片104沿X方向縱向取向並且沿垂直於X方向之Y方向彼此間隔。在本實施方式中，鰭片104a經設計以用於形成p型鰭式場效電晶體；以及鰭片104b經設計以用於形成n型鰭式場效電晶體。鰭片104a沿Y方向具有邊緣至邊 緣的間距P1。在一實施方式中，間距P1為20奈米至30奈米，其小於相鄰磊晶源極/汲極特徵獨立(並非合併)地形成的傳統鰭片結構。在特定實施方式中，間距P1經設計成大於微影曝光工具之解析度的幾奈米，此微影曝光工具諸如超紫外(extreme ultraviolet；EUV)曝光工具，其解析度在一實施方式中為約13.3nm。更小間距P1有利地增大元件整合(integration)。一些鰭片104b彼此靠近地放置以形成多鰭電晶體以增強元件效能。在第1A圖圖示之實施方式中，具有兩組雙鰭片104b。鰭片104a與附近的鰭片104b之間的間距為P2，其在一實施方式中為40nm至50nm。兩組鰭片104b之間的間距為P3，其在一實施方式中為40nm至50nm。在各種實施方式中，一組鰭片104b可包括用於形成多鰭電晶體之兩個(如圖示出)、三個或更多個鰭片。
閘極結構112沿Y方向縱向取向並且沿X方向彼此間隔。閘極結構112在其相應通道區中接合鰭片104a及鰭片104b以由此形成鰭式場效電晶體。在本實施方式中，閘極結構112接合鰭片104a以形成p型鰭式場效電晶體，其可在態隨機存取記憶體單元中用於上拉(pull-up；PU)元件；以及閘極結構112接合鰭片104b以形成n型鰭式場效電晶體，其可在態隨機存取記憶體單元中用於下拉(pull-down；PD)元件或通閘極(pass-gate；PG)元件。由於間距P1減小，配置有本揭露上拉元件、下拉元件及通閘極元件之態隨機存取記憶體單元具有比傳統態隨機存取記憶體單元更小的面積。
仍然參見第1A圖至第1B圖，元件100還包括源極/汲極特徵162，源極/汲極特徵162包括分別設置在鰭片104a及鰭片104b上方之源極/汲極特徵162a及源極/汲極特徵162b。應注意，為了簡化起見，第1A圖中並未圖示所有源極/汲極特徵162。大體上，源極/汲極特徵162設置在每個鰭片104上的相應源極/汲極區域中。在一實施方式中，源極/汲極特徵162a包括p型摻雜矽鍺，而源極/汲極特徵162b包括n型摻雜矽。
元件100還包括介電層114，介電層114包括介電特徵114a、介電特徵114b及介電特徵114c。具體而言，介電特徵114a設置在元件區域103a中的兩列鰭片104a之間，以及介電特徵114b及介電特徵114c設置在元件區域103b中的兩組鰭片104b之間，以及在元件區域103a與元件區域103b之間。介電層114裝填在切割金屬閘極溝槽中，並且因此稱作切割金屬閘極介電層114。切割金屬閘極介電層114沿X方向縱向佈置並且將一些閘極結構112分成至少兩個部分。在本實施方式中，由虛線框113a及虛線框113b表示之區域藉由一曝光及蝕刻製程處理，而由虛線框113c表示之區域藉由另一曝光及蝕刻製程處理。此態樣將稍後更詳細地論述。介電特徵114a設置在虛線框113a內並且沿X方向自閘極結構112之一個邊緣擴展至閘極結構112之相鄰邊緣。介電特徵114b設置在虛線框113b內並且沿X方向自閘極結構112之一個邊緣擴展至閘極結構112之相鄰邊緣。介電特徵114c設置在虛線框113c內並且沿Y方向自閘極結構 112之一個邊緣擴展至閘極結構112之相鄰邊緣。在本實施方式中，介電特徵114b沿Y方向比介電特徵114c更寬。在本實施方式中，介電特徵114a、介電特徵114b及介電特徵114c包括相同的介電材料。在一實施方式中，介電特徵114a沿Y方向之寬度W1小於間距P1，並且寬度W1為16nm至18nm。在一實施方式中，寬度W1經設計成相同或者略大於微影曝光工具之解析度，此微影曝光工具諸如解析度為約13.3nm之超紫外曝光工具。
參見第1B圖，切割金屬閘極介電特徵114a設置在兩個源極/汲極特徵162a之間並且與兩個源極/汲極特徵162a直接接觸。在一實施方式中，切割金屬閘極介電特徵114a與兩個源極/汲極特徵162a之間的介面115在此橫截面視圖中為兩條大致直線，其直線度(straightness)取決於形成切割金屬閘極介電特徵114a的蝕刻及沉積製程，如稍後所述。在一實施方式中，每個介面115與基板102之頂表面之法線(Z方向)形成範圍為0至5度的角度。在一實施方式中，在不同高度處(沿Z方向)的兩個介面115之間的水平(沿Y方向)距離約相同或者自上而下地線性及單調地(monotonically)減小。在另一實施方式中，兩個介面115彼此相對地自上而下傾斜，而不管它們是否為大致直線。介面115不同於源極/汲極特徵162a之其他平面(facets)。其他平面藉由磊晶生長製程形成，並且大體遵循源極/汲極特徵162a之半導體材料的結晶取向，而介面115藉由蝕刻源極/汲極特徵162a形成而不管下層的結晶取向。
參見第1C圖，每個閘極結構112包括高介電常數介電層108及在高介電常數介電層108上方之導電層110。導電層110包括一或多個金屬材料層。因此，每個閘極結構112亦被稱為高介電常數金屬閘極(或HK MG)112。閘極結構112可還包括在高介電常數介電層108下方的介面層(未圖示)。切割金屬閘極介電特徵114c將閘極結構112分成左右部分。左部分接合鰭片104a以形成電晶體，以及右部分接合兩個鰭片104b以形成另一電晶體。
參見第1D圖，在此橫截面視圖中，切割金屬閘極介電特徵114a僅與一個源極/汲極特徵162a直接接觸。上述源極/汲極特徵162a、介面115及切割金屬閘極介電特徵114a之論述亦適用於第1D圖。
元件100還包括一或多個介電層，諸如設置在源極/汲極特徵162及隔離結構106上方之接觸蝕刻終止層(contact etch stop layer；CESL)164，及設置在隔離結構106、鰭片104、閘極結構112及接觸蝕刻終止層164上方之層間介電(inter-layer dielectric；ILD)層166。元件100之部件在下文進一步描述。
在本實施方式中，基板102為矽基板。或者，基板102可包括另一元素半導體，諸如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及銻化銦之化合物半導體；包括矽鍺、磷化砷鎵、磷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵及砷磷化銦鎵之合金半導體；或上述各者之組合。
鰭片104可包含一或多種半導體材料，諸如矽、鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、矽鍺、磷化砷鎵、磷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵及砷磷化銦鎵。在一實施方式中，鰭片104可以包括兩種不同半導體材料之交替堆疊層，諸如交替堆疊之矽及矽鍺層。鰭片104還可以包括用於提高元件100之效能的摻雜劑。例如，鰭片104可以包括n型摻雜劑，諸如磷或砷，或者p型摻雜劑，諸如硼或者銦。
隔離結構106可包括氧化矽、氮化矽、氧氮化矽、氟化物摻雜矽玻璃(fluoride-doped silicate glass；FSG)、低介電常數介電材料及/或其他適宜絕緣材料。隔離結構106可為淺溝槽隔離(shallow trench isolation；STI)特徵。隔離結構106也可能為其他隔離結構例如場氧化物(field oxide)、矽局部氧化(LOCal Oxidation of Silicon；LOCOS)及/或其他適當結構。隔離結構106可以包括多層結構，例如具有鄰近於鰭片104之一或多個熱氧化襯墊層。
高介電常數介電層108可以包括一或多種高介電常數介電材料(或一或多層高介電常數介電材料)，諸如氧化矽鉿(HfSiO)、氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)或上述各者之組合。
導電層110包括一或多個金屬層，諸如功函數金屬層、導電阻障層及金屬裝填層。根據元件之類型(PFET或NFET)，功函數金屬層可為p型或n型功函數層。p型功 函數層包含金屬選自由氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或上述各者之組合所組成之組群，但不限於此。n型功函數層包含金屬選自由鈦(Ti)、鋁(Al)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)、氮化鋁鈦(TiAlN)、氮化矽鈦(TiSiN)或上述各者之組合所組成之組群，但不限於此。金屬裝填層可以包括鋁(Al)、鎢(W)、鈷(Co)及/或其他適宜材料。
切割金屬閘極介電層114可以包括一或多種介電材料，諸如氮化矽、氧化矽、氧氮化矽、氟化物摻雜矽玻璃(FSG)、低介電常數介電材料及/或其他適宜絕緣材料；並且可藉由化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)或其他適當方法形成。
接觸蝕刻終止層164可以包含氮化矽、氧氮化矽、具有氧(O)或碳(C)元素之氮化矽及/或其他材料；並且可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他適當方法形成。層間介電層166可以包含四乙氧基矽烷(TEOS)氧化物、無摻雜矽酸鹽玻璃或摻雜氧化矽，諸如硼磷矽玻璃(BPSG)、熔矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼矽玻璃(BSG)及/或其他適當的介電材料。層間介電層166可藉由電漿增強化學氣相沉積(plasma enhanced CVD；PECVD)、可流動化學氣相沉積(Flowable CVD；FCVD)或其他適當方法形成。
第2A圖、第2B圖及第2C圖圖示根據一實施方式之用於形成半導體元件100的方法200的流程圖。方法200僅為實例，並且除了請求項中明確列舉的內容之外，不意欲限制本揭露的範圍。可以在方法200之前、期間及之後提供另外的操作，並且可以替換、消除或移動所描述之一些操作以獲得此方法的其他實施方式。下文結合第3A圖至第18圖描述方法200，第3A圖至第18圖圖示根據方法200之半導體元件100在製造步驟期間的各橫截面視圖。
在操作202中，方法200(第2A圖)提供，或具備，具有基板102、自基板102向外突出之鰭片104(包括鰭片104a及鰭片104b)及在基板102上方並且在鰭片104之間的隔離結構106之元件結構100，如第3A圖及第3B圖圖示。具體而言，第3A圖及第3B圖分別圖示元件結構100沿第1A圖之B-B線及C-C線截取的橫截面視圖。用於基板102、鰭片104及隔離結構106之各種材料已經參照第1A圖至第1D圖在上文論述。
在一實施方式中，基板102可為晶圓，諸如矽晶圓。可以藉由在基板102之整個區域上方磊晶生長一或多個半導體層並且隨後經圖案化以形成個別鰭片104，來形成鰭片104。鰭片104可藉由任何適當方法圖案化。例如，鰭片104可以使用包括雙圖案化(double-patterning)或多圖案化(multi-patterning)製程的一或多個光微影製程來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而使產生之圖案的間距小於例如使用單個、直接 的光微影製程而獲得的間距。例如，在一實施方式中，犧牲層形成於基板上方，並且使用光微影製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。隨後去除犧牲層，並且可隨後使用剩餘的間隔物或心軸藉由蝕刻初始磊晶半導體層來圖案化鰭片104。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、活性離子蝕刻(reactive ion etching；RIE)及/或其他適當製程。例如，乾式蝕刻製程可實施含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適宜氣體及/或電漿及/或上述各者之組合。例如，濕式蝕刻製程可包括在稀釋之氫氟酸(diluted hydrofluoric acid；DHF)、氫氧化鉀(KOH)溶液、氨水、包含氫氟酸(HF)、硝酸(HNO3)及/或醋酸(CH3COOH)之溶液或其他適當蝕刻劑中蝕刻。
隔離結構106可藉由一或多個沉積及蝕刻方法形成。沉積方法可包括熱氧化、化學氧化及諸如可流動化學氣相沉積(FCVD)之化學氣相沉積(CVD)。蝕刻方法可包括乾式蝕刻、濕式蝕刻及化學機械平坦化(CMP)。
在操作204中，方法200(第2A圖)形成接合鰭片104之閘極結構112。在一實施方式中，操作204包括沉積閘極結構112之各層(包括閘極介電層108及導電層110)，及圖案化各層以形成閘極結構112，如第1A圖及第1C圖所示。在特定實施方式中，操作204使用置換閘極製程，其中首先形成臨時(或者虛設)閘極結構，並且隨後使 用閘極結構112替換臨時閘極結構。第2B圖圖示替換閘極製程之實施方式，其包括在下文進一步論述之操作204a、操作204b及操作204c。
在操作204a中，方法200(第2B圖)形成接合鰭片104的臨時閘極結構149，如分別沿第1A圖之A-A線及C-C線切割元件100的橫截面視圖第4A圖及第4B圖所示。參見第4A圖及第4B圖，每個臨時閘極結構149包括介面層150、電極層152、硬遮罩層154及硬遮罩層156。操作204a進一步在臨時閘極結構149之側壁上形成閘極間隔物160。
介面層150可以包括諸如氧化矽(例如，SiO2)或氧氮化矽(例如，SiON)之介電材料，並且可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積及/或其他適宜方法形成。閘電極152可以包括多晶矽(poly-Si)並且可藉由適當的沉積製程諸如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)及電漿增強化學氣相沉積(PECVD)形成。硬遮罩層154及硬遮罩層156之每一個可包括一或多個介電材料層諸如氧化矽及/或氮化矽，並且可藉由化學氣相沉積或其他適當方法形成。各層150、層152、層154及層156可藉由光微影及蝕刻製程圖案化。閘極間隔物160可以包含介電材料，諸如氧化矽、氮化矽、氧氮化矽、碳化矽、其他介電材料或上述各者之組合，以及可包含一個或多個材料層。閘極間隔物160可藉由在隔離結構106、鰭片104及臨時閘極結構149上方沉積間隔物材料作為毯覆而形成。隨後間隔物材料藉由各向 異性蝕刻製程蝕刻以暴露隔離結構106、硬遮罩層156及鰭片104之頂表面。在臨時閘極結構149之側壁上的間隔物材料之部分成為閘極間隔物160。相鄰閘極間隔物160提供溝槽158暴露元件100之源極/汲極區域中的鰭片104。
在操作206中，方法200(第2A圖及第2B圖)形成源極/汲極(或者源極/汲極)特徵162，如第5A圖及第5B圖所示，第5A圖及第5B圖為分別沿第1A圖之A-A線及B-B線截取的元件100橫截面視圖。例如，操作206可在暴露於溝槽158中之鰭片104中蝕刻凹口，並且在此凹口中磊晶生長半導體材料。可將半導體材料提高到鰭片104之頂表面之上，如在第5A圖及第5B圖中圖示。操作206可分別針對NFET及PFET元件形成源極/汲極特徵162。例如，操作206可針對NFET元件形成具有n型摻雜矽之源極/汲極特徵162b，以及針對PFET元件形成具有p型摻雜矽锗之源極/汲極特徵162a。在本實施方式中，一些源極/汲極特徵162合併在一起，諸如第5B圖中圖示。具體而言，設計用於兩個個別PFET之兩個源極/汲極特徵162a合併，以及設計用於多鰭片NFET之兩個源極/汲極特徵162b亦合併。通常，設計用於兩個個別電晶體(與多鰭片電晶體相反)之兩個源極/汲極特徵不允許合併在一起。為了避免合併，兩個鰭片104a之間的間距一般設計成大於源極/汲極特徵162a之側向大小。這一般需要兩個個別電晶體之更大間距(更多區域)或者更小磊晶源極/汲極特徵。兩者皆不理想，因為前者將降低元件整合(integration)，且後者將增大源極/汲極接觸 電阻。本揭露藉由將源極/汲極特徵162a初始生長到足夠大以合併，並且隨後蝕刻合併的源極/汲極特徵以分割它們來改進典型方法，稍後將更詳細地描述。
在操作208中，方法200(第2A圖及第2B圖)形成各種特徵，包括在源極/汲極特徵162上方之接觸蝕刻終止層(CESL)164及在接觸蝕刻終止層164上方之層間介電(ILD)層166，如第6A圖及第6B圖中圖示，第6A圖及第6B圖為元件100分別沿第1A圖之A-A線及B-B線截取的橫截面視圖。接觸蝕刻終止層164可以包含氮化矽、氧氮化矽、具有氧(O)或碳(C)元素之氮化矽及/或其他材料；並且可藉由化學氣相沉積、物理氣相沉積(PVD)、原子層沉積或其他適當方法形成。層間介電層166可以包含四乙氧基矽烷(TEOS)氧化物、無摻雜矽酸鹽玻璃或摻雜氧化矽，諸如硼磷矽玻璃(BPSG)、熔矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼矽玻璃(BSG)及/或其他適當的介電材料。層間介電層166可藉由電漿增強化學氣相沉積、可流動化學氣相沉積或其他適當方法形成。操作208可執行一或多個化學機械平坦化製程以平坦化元件100之頂表面、去除硬遮罩154及硬遮罩156以及暴露電極層152。
在操作204b中，方法200(第2B圖)去除臨時閘極結構149以形成閘極溝槽169，如元件100分別沿第1A圖之A-A線及C-C線截取的橫截面視圖第7A圖及第7B圖中圖示。閘極溝槽169暴露鰭片104之表面及閘極間隔物160之側壁表面。操作204b可以包括一或多個蝕刻製程，其對 電極層152及介面層150中之材料是有選擇性的。蝕刻製程可包括乾式蝕刻、濕式蝕刻、活性離子蝕刻或其他適當蝕刻方法。
在操作204c中，方法200(第2B圖)在閘極溝槽169中沉積閘極結構(例如，高介電常數金屬閘極)112，如元件100分別沿第1A圖之A-A線及C-C線截取的橫截面視圖第8A圖及第8B圖中圖示。閘極結構112包括高介電常數介電層108及導電層110。閘極結構112可還包括在高介電常數介電層108與鰭片104之間的介面層(例如、SiO2)(未圖示)。介面層可使用化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他適當方法形成。高介電常數介電層108及導電層110之材料已經參照第1A圖至第1D圖在上文論述過。高介電常數介電層108可包括一或多個高介電常數介電材料層，並且可以使用化學氣相沉積、原子層沉積及/或其他適當方法沉積。導電層110可以包括一或多個功函數金屬層及金屬裝填層，並且可使用諸如化學氣相沉積、物理氣相沉積、電鍍及/或其他適當製程之方法沉積。
在操作210中，方法200(第2A圖及第2B圖)在元件100上方形成一或多個圖案化硬遮罩層，如第9A圖及第9B圖中圖示，第9A圖及第9B圖為元件100分別沿第1A圖之B-B線及C-C線截取的橫截面視圖。在此實例中圖示一個硬遮罩層170。硬遮罩層170可包括氮化鈦、氮化矽、非晶矽、矽酸釔(YSiOx)或其他適當的硬遮罩材料。在一實施方式中，操作210使用化學氣相沉積、物理氣相沉積、原 子層沉積或者其他適當方法沉積硬遮罩層170，並且隨後圖案化硬遮罩層170以形成開口171。開口171對應於第1A圖之虛線框113a及虛線框113b。開口171暴露導電層110及層間介電層166。在一實例中，操作210可藉由光阻劑塗覆、曝光、後曝光烘烤及顯影而在硬遮罩層170上方形成圖案化之光阻。圖案化之光阻提供對應於第1A圖之框114a及框114b的開口。在特定實施方式中，操作210使用單個曝光製程(例如，使用超紫外曝光)曝光光阻層以具有包括虛線框113a及虛線框113b之潛像，並且隨後顯影光阻層以提供開口。隨後，操作210使用圖案化之光阻作為蝕刻遮罩來蝕刻硬遮罩層170以形成開口171。蝕刻製程可包括濕式蝕刻、乾式蝕刻、活性離子蝕刻或其他適當蝕刻方法。此後去除圖案化之光阻，例如藉由光阻剝除。
在操作212中，方法200(第2A圖)通過開口171蝕刻元件100。圖案化之硬遮罩層170在蝕刻製程中保護元件100之剩餘部分。在本實施方式中，操作212使用經調諧以選擇性地蝕刻層間介電層166及源極/汲極特徵162a而不(或微不足道地)蝕刻閘極結構(例如，HK MG)112的蝕刻製程。例如，操作212可使用氟化氫(HF)及氨水執行乾式蝕刻製程，並且可以使用氬氣作為載氣。此等蝕刻劑對氧化物(在層間介電層166中)及矽或矽鍺(在源極/汲極特徵162中)是有選擇性的，並且不在閘極結構112中很好地蝕刻導電層110。參見元件100沿第1A圖之B-B線截取之橫截面視圖的第10圖，操作212使開口171向下延伸並且穿 過層間介電層166及源極/汲極特徵162a，並且可以將開口171延伸進隔離結構106中。在元件100沿第1A圖之C-C線截取之橫截面視圖中，元件100仍然大約與第9B圖中圖示的相同，因為蝕刻製程經調諧成不蝕刻導電層110。
在操作214中，方法200(第2A圖)利用一或多種介電材料裝填溝槽171以形成包括介電特徵114a及介電特徵114b的介電層114，並且執行化學機械拋光(chemical mechanical polishing；CMP)製程以去除圖案化硬遮罩170，並且平坦化元件100之頂表面。所得到元件100在第11圖中圖示出。因為閘極結構112之側壁包含金屬材料，所以介電層114(與閘極結構112直接接觸)的至少外部部分不含有諸如氧之活性化學成分。例如，介電層114之外部部分可包括氮化矽並且不含有氧或氧化物。在一些實施方式中，介電層114可以在其內部部分中包括一些氧化物。或者，介電層114可以包括具有氮化矽且不含有氧化物之一個均勻層。介電層114可使用化學氣相沉積、物理氣相沉積、原子層沉積或其他適當方法沉積。在本實施方式中，介電層114使用原子層沉積沉積以確保其完全裝填溝槽171。
在操作216中，方法200(第2C圖)在元件100上方形成另一圖案化遮罩172。圖案化遮罩172提供開口173，如第12A圖及第12B圖中所示，第12A圖及第12B圖為元件100分別沿第1A圖之B-B線及C-C線截取的橫截面視圖。開口173對應於第1A圖之虛線框113c。具體而言， 開口173暴露待切割之閘極結構112的部分。開口173可藉由單個圖案化製程或多個圖案化製程形成。硬遮罩層172可包括氮化鈦、氮化矽、非晶矽、矽酸釔(YSiOx)或其他適宜硬遮罩材料；並且可使用化學氣相沉積、物理氣相沉積、原子層沉積或其他適宜方法沉積。在一實例中，操作216可藉由光阻劑塗敷、曝光、後曝光烘烤及顯影而在硬遮罩層172上方形成圖案化之光阻。隨後，操作216使用圖案化之光阻作為蝕刻遮罩來蝕刻硬遮罩層172以形成開口173。蝕刻製程可包括濕式蝕刻、乾式蝕刻、活性離子蝕刻或其他適當蝕刻方法。此後去除圖案化之光阻，例如藉由光阻剝除。
在操作218中，方法200(第2C圖)通過開口173蝕刻閘極結構112。參見第13圖，操作218向下延伸開口173並且穿過閘極結構112，並且在一實施方式中亦進入隔離結構106中。蝕刻製程可使用一或多種蝕刻劑或蝕刻閘極結構112中之各層蝕刻劑的混合物。在示例性實施方式中，導電層110包括TiSiN、TaN、TiN、W或者上述各者之組合。為蝕刻此種導電層及高介電常數介電層108，操作218可以應用一種乾式蝕刻製程，此乾式蝕刻製程之蝕刻劑具有氯、氟、溴、氧、氫、碳或其組合之原子。例如，蝕刻劑可具有Cl2、O2、含碳及氟氣體、含溴及氟氣體及含碳、氫及氟氣體之氣體混合物。在一個實例中，蝕刻劑包括Cl2、O2、CF4、BCl3及CHF3之氣體混合物。為確保在閘極結構112之剩餘部分之間的隔離，在一些實施方式中，操作218 執行一些過度蝕刻以將開口173延伸進隔離結構106中。仔細控制此種過度蝕刻以不暴露基板102。
在操作220中，方法200(第2C圖)利用一或多種介電材料裝填溝槽173以形成介電特徵114c，並且執行化學機械拋光(CMP)製程以去除圖案化硬遮罩172，並且平坦化元件100之頂表面。
獲得的結構在第14A圖及第14B圖中圖示，第14A圖及第14B圖為元件100沿第1A圖之B-B線及C-C線截取的橫截面視圖。具體而言，溝槽171中之一或多種介電材料形成介電特徵114a及介電特徵114b，並且溝槽173中之一或多種介電材料形成介電特徵114c。因為閘極結構112之側壁包含金屬材料，所以介電層114(與閘極結構112直接接觸)的至少外部部分不含有諸如氧之活性化學成分。例如，介電層114之外部部分可包括氮化矽並且不含有氧或氧化物。在一些實施方式中，介電層114可以在其內部部分中包括一些氧化物。或者，介電層114可以包括具有氮化矽且不含有氧化物之一個均勻層。介電層114可使用化學氣相沉積、物理氣相沉積、原子層沉積或其他適當方法沉積。在本實施方式中，介電層114使用原子層沉積沉積以確保它完全裝填溝槽171及溝槽173。
在操作222中，方法200(第2C圖)在元件100上方沉積介電層180，如元件100沿第1A圖之B-B線截取的橫截面視圖的第15圖中圖示。在一實施方式中，介電層180為另一層間介電層並且可包含四乙氧基矽烷(TEOS)氧化 物、無摻雜矽酸鹽玻璃或摻雜氧化矽，諸如硼磷矽玻璃(BPSG)、熔矽石玻璃(FSG)、磷矽酸鹽玻璃(PSG)、摻雜硼矽玻璃(BSG)及/或其他適當介電材料。介電層180可藉由電漿增強化學氣相沉積、可流動化學氣相沉積或其他適當方法形成。
在操作224中，方法200(第2C圖)將接觸孔182蝕刻到元件100中，包括暴露源極/汲極特徵162a之接觸孔182a及暴露源極/汲極特徵162b之接觸孔182b，如元件100沿第1A圖之B-B線截取的橫截面視圖的第16圖中圖示。在一實施方式中，操作224包括在元件100上方塗敷光阻劑層、曝光及顯影光阻劑層以形成開口，以及通過開口蝕刻各層180、層166及層164以形成接觸孔182。具體而言，調諧蝕刻製程以選擇性地蝕刻層180、層166及層164而不蝕刻源極/汲極特徵162及介電層114。在一實施方式中，蝕刻製程為乾式蝕刻。
在操作226中，方法200(第2C圖)沉積一或多種導電材料184在接觸孔182中，如元件100沿第1A圖之B-B線截取的橫截面視圖的第17圖中圖示。在一實施方式中，方法200可在沉積導電材料184之前在源極/汲極特徵162之暴露表面上方形成矽化物特徵。在一實施方式中，導電材料184包括諸如TaN或TiN之阻障層，及諸如Al、Cu或W之金屬裝填層。導電材料184可使用化學氣相沉積、物理氣相沉積、電鍍及/或其他適當方法沉積。
在操作228中，方法200(第2C圖)執行化學機械平坦化製程以去除多餘材料184並且暴露介電層114，如元件100沿第1A圖之B-B線截取的橫截面視圖的第18圖中圖示。參見第18圖，在本實施方式中，操作228之化學機械平坦化製程分隔兩個源極/汲極特徵162a上方的導電材料184，以由此形成藉由介電特徵114a隔離的兩個源極/汲極接觸。由於源極/汲極特徵162a的大表面區域，兩個源極/汲極接觸中的每一個與下層的源極/汲極特徵162a具有足夠大的介面以減少源極/汲極接觸電阻。
在操作230中，方法200(第2C圖)執行另外步驟以完成元件100之製造。例如，方法200可形成金屬互連電連接各電晶體之源極、汲極、閘極端子以形成完整的積體電路。
儘管未意欲限制，但本揭露之一或多個實施方式對半導體元件及其形成提供許多益處。例如，本揭露之實施方式提供兩步切割金屬閘極製程，其中第一步蝕刻介電層而不是金屬閘極，以及第二步蝕刻金屬閘極。接著本揭露之實施方式利用第一蝕刻步驟以分隔先前設計用於個別電晶體的合併的源極/汲極特徵。這允許在本揭露之實施方式中用於個別電晶體之半導體鰭片佈置地比傳統元件中更近，並且源極/汲極特徵生長地比傳統元件更大。這不僅增加元件整合，也減小源極/汲極接觸電阻。
在一個示例性態樣中，本揭露關於一種方法。此方法包括：提供一種結構，此結構具有基板及在基板上方 且通常沿第一方向縱向取向的第一鰭片及第二鰭片；在第一鰭片及第二鰭片上方磊晶生長半導體源極/汲極(S/D)特徵，其中在第一鰭片上方的第一半導體源極/汲極特徵與第二鰭片上方的第二半導體源極/汲極特徵合併；以及對第一鰭片與第二鰭片之間的區域執行第一蝕刻製程，其中此第一蝕刻製程將第一半導體源極/汲極特徵與第二半導體源極/汲極特徵分隔。
在一實施方式中，此方法還包括，在執行第一蝕刻製程之前，在基板、第一鰭片及第二鰭片上方形成閘極結構，其中此閘極結構大體沿垂直於第一方向之第二方向縱向取向，其中此第一蝕刻製程經調諧以選擇性地蝕刻第一半導體源極/汲極特徵及第二半導體源極/汲極特徵而不蝕刻閘極結構。在另一實施方式中，其中閘極結構之形成包括在基板、第一鰭片及第二鰭片上方形成臨時閘極結構；在臨時閘極結構及半導體源極/汲極特徵上方沉積介電層；去除臨時閘極結構，以在介電層中產生閘極溝槽；以及在閘極溝槽中沉積閘極結構。在另一實施方式中，調諧第一蝕刻製程亦蝕刻介電層。在另一實施方式中，其中執行第一蝕刻製程在第一鰭片與第二鰭片之間的區域中的介電層中產生溝槽，此方法還包括在溝槽中沉積一或多種介電材料。在另一實施方式中，此方法還包括蝕刻接觸孔，此接觸孔暴露第一半導體源極/汲極特徵及第二半導體源極/汲極特徵兩者；在接觸孔中沉積導電材料；以及執行化學機械平坦化(CMP)製程以將導電材料分成第一部分及第二部分，其中第一部分及第二 部分分別電連接至第一半導體源極/汲極特徵及第二半導體源極/汲極特徵，並且藉由一或多種介電材料彼此隔離。
在另一實施方式中，結構還包括在基板上方並且大體沿第一方向縱向取向的第三鰭片；閘極結構亦形成於第三鰭片上方；以及亦對第二鰭片與第三鰭片之間的區域執行第一蝕刻製程。在另一實施方式中，方法還包括對第二鰭片與第三鰭片之間的區域執行第二蝕刻製程，其中此第二蝕刻製程經調諧以蝕刻閘極結構。
在方法之一實施方式中，第一半導體源極/汲極特徵及第二半導體源極/汲極特徵包括p型摻雜矽鍺。在另一實施方式中，其中執行第一蝕刻製程以在第一半導體源極/汲極特徵與第二半導體源極/汲極特徵之間產生溝槽，此方法還包括在溝槽中沉積一或多種介電材料。
在另一示例性態樣中，本揭露關於一種方法。此方法包括：提供一種結構，此結構具有基板；在基板上方且大體沿第一方向縱向取向的第一鰭片、第二鰭片及第三鰭片；在此第一鰭片、第二鰭片及第三鰭片上方且大體沿垂直於第一方向之第二方向縱向取向的閘極結構；分別在此第一鰭片及第二鰭片上方的第一磊晶半導體源極/汲極(S/D)特徵及第二磊晶半導體源極/汲極(S/D)特徵，其中此第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵沿第二方向合併；以及在基板、第一鰭片、第二鰭片及第三鰭片及第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵上方的第一介電層，並且裝填閘極結構之間的間 隙。方法還包括對第一鰭片與第二鰭片之間的第一區域及第二鰭片與第三鰭片之間的第二區域執行第一蝕刻製程，其中此第一蝕刻製程經調諧以選擇性地蝕刻第一磊晶半導體源極/汲極特徵、第二磊晶半導體源極/汲極特徵及第一介電層，而不蝕刻閘極結構。方法還包括對第二區域執行第二蝕刻製程，其中此第二蝕刻製程經調諧以選擇性地蝕刻閘極結構。
在此方法之一實施方式中，第一蝕刻製程將第一磊晶半導體源極/汲極特徵與第二磊晶半導體源極/汲極特徵分隔。在另一實施方式中，其中執行第一蝕刻製程在第一磊晶半導體源極/汲極特徵與第二磊晶半導體源極/汲極特徵之間產生第一溝槽，此方法還包括在第一溝槽中沉積一或多種介電材料。在另一實施方式中，第一蝕刻製程及第二蝕刻製程共同在第二鰭片與第三鰭片之間形成第二溝槽，並且一或多種介電材料亦沉積在第二溝槽中。
在此方法之一實施方式中，第一蝕刻製程包括使用具有氟化氫及氨水之蝕刻劑的乾式蝕刻。在此方法之另一實施方式中，第二蝕刻製程使用含氯蝕刻劑。
在又一示例性態樣中，本揭露關於一種半導體結構。半導體結構包括基板；在基板上方且大體沿第一方向縱向取向的第一鰭片及第二鰭片；分別在第一鰭片及第二鰭片上方之第一磊晶半導體源極/汲極(S/D)特徵及第二磊晶半導體源極/汲極(S/D)特徵；及設置在第一磊晶半導體源極/汲極特徵與第二磊晶半導體源極/汲極特徵之間並且與第 一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵直接接觸的第一介電層，在第一介電層與第一磊晶半導體源極/汲極特徵之間具有第一介面，以及在第一介電層與第二磊晶半導體源極/汲極特徵之間具有第二介面，其中此第一介面與第二介面自上而下彼此傾斜。
在一實施方式中，半導體結構還包括在第一鰭片及第二鰭片上方並且大體沿第二方向縱向取向的閘極結構；及在基板、第一鰭片及第二鰭片及第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵上方的第二介電層，以及裝填閘極結構之間的間隙，其中第一介電層及第二介電層包括不同的介電材料。在另一實施方式中，半導體結構還包括在第二介電層與第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵之間的接觸蝕刻終止層。
在另一實施方式中，半導體結構還包括在第一磊晶半導體源極/汲極特徵上方之第一導電特徵；及在第二磊晶半導體源極/汲極特徵上方之第二導電特徵，其中第一介電層設置在第一導電特徵與第二導電特徵之間。
在半導體結構之一實施方式中，第一介面及第二介面在沿垂直於第一方向之第二方向切割的橫截面視圖中為兩條大致直線。在另一實施方式中，兩條大致直線中之每條直線與基板之頂表面之法線形成0至5度的角度。
在半導體結構之另一實施方式中，第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵中之每個包括p型摻雜矽鍺。
在又一實施方式中，半導體結構還包括在基板上方並且大體沿第一方向縱向取向的第三鰭片；及在第三鰭片上方之第三磊晶半導體源極/汲極特徵，其中第一介電層亦設置在第二磊晶半導體源極/汲極特徵與第三磊晶半導體源極/汲極特徵之間。在另一實施方式中，第一介電層與第三磊晶半導體源極/汲極特徵不直接接觸。在又一實施方式中，第一磊晶半導體源極/汲極特徵及第二磊晶半導體源極/汲極特徵中之每個包括p型摻雜矽鍺；以及第三磊晶半導體源極/汲極特徵包括n型摻雜矽。
上文概述若干實施方式之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施方式的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變動、替代及更改。
100:半導體元件
103a:第一元件區域
103b:第二元件區域
104a、104b:鰭片
112:閘極結構
113a、113b、113c:虛線框
114a、114b、114c:介電特徵
162a、162b:源極/汲極特徵
166:層間介電(ILD)層
P1、P2、P3:間距
W1:寬度
A-A、B-B、C-C、D-D:線
X、Y:方向

Claims (10)

  1. 一種半導體結構的製造方法，包括：提供一結構，該結構具有一基板及一第一鰭片及一第二鰭片在該基板上方且大體沿一第一方向縱向取向；磊晶生長多個半導體源極/汲極(S/D)特徵在該第一鰭片及該第二鰭片上方，其中在該第一鰭片上方之一第一半導體源極/汲極特徵與在該第二鰭片上方之一第二半導體源極/汲極特徵合併；以及對該第一鰭片與該第二鰭片之間的一區域執行一第一蝕刻製程，其中該第一蝕刻製程將該第一半導體源極/汲極特徵與該第二半導體源極/汲極特徵分隔。
  2. 如請求項1所述之方法，在執行該第一蝕刻製程之前，還包括：形成多個閘極結構在該基板、該第一鰭片及該第二鰭片上方，其中該些閘極結構大體沿垂直於該第一方向之一第二方向縱向取向，其中該第一蝕刻製程經調諧以選擇性地蝕刻該第一半導體源極/汲極特徵及該第二半導體源極/汲極特徵，而不蝕刻該些閘極結構。
  3. 如請求項2所述之方法，其中該形成該些閘極結構包括：形成多個臨時閘極結構在該基板、該第一鰭片及該第二鰭片上方； 沉積一介電層在該些臨時閘極結構及該些半導體源極/汲極特徵上方；去除該些臨時閘極結構，以產生多個閘極溝槽在該介電層中；以及沉積該些閘極結構在該些閘極溝槽中。
  4. 如請求項2所述之方法，其中：該結構還包括一第三鰭片在該基板上方並且大體沿該第一方向縱向取向；該些閘極結構亦形成於該第三鰭片上方；以及亦對該第二鰭片與該第三鰭片之間的一區域執行該第一蝕刻製程。
  5. 如請求項4所述之方法，還包括：對該第二鰭片與該第三鰭片之間的該區域執行一第二蝕刻製程，其中該第二蝕刻製程經調諧以蝕刻該些閘極結構。
  6. 一種半導體結構的製造方法，包括：提供一種結構，該結構具有：一基板；一第一鰭片、一第二鰭片及一第三鰭片，在該基板上方並且大體沿一第一方向縱向取向； 多個閘極結構，在該第一鰭片、該第二鰭片及該第三鰭片上方並且大體沿垂直於該第一方向之一第二方向縱向取向；一第一磊晶半導體源極/汲極(S/D)特徵及一第二磊晶半導體源極/汲極(S/D)特徵，分別在該第一鰭片及該第二鰭片上方，其中該第一磊晶半導體源極/汲極特徵及該第二磊晶半導體源極/汲極特徵沿該第二方向合併；以及一第一介電層，在該基板、該第一鰭片、該第二鰭片及該第三鰭片、該第一磊晶半導體源極/汲極特徵及該第二磊晶半導體源極/汲極特徵上方，並且裝填該些閘極結構之間的一間隙；對該第一鰭片與該第二鰭片之間的一第一區域及該第二鰭片與該第三鰭片之間的一第二區域執行一第一蝕刻製程，其中該第一蝕刻製程經調諧以選擇性地蝕刻該第一磊晶半導體源極/汲極特徵、該第二磊晶半導體源極/汲極特徵及該第一介電層，而不蝕刻該些閘極結構；以及對該第二區域執行一第二蝕刻製程，其中該第二蝕刻製程經調諧以選擇性地蝕刻該些閘極結構。
  7. 如請求項6所述之方法，其中該第一蝕刻製程分隔該第一磊晶半導體源極/汲極特徵與該第二磊晶半導體源極/汲極特徵。
  8. 如請求項6所述之方法，其中該第一蝕刻製程在該第一磊晶半導體源極/汲極特徵與該第二磊晶半導體源極/汲極特徵之間產生一第一溝槽，還包括：沉積一或多種介電材料在該第一該溝槽中。
  9. 一種半導體結構，包括：一基板；一第一鰭片及一第二鰭片，在該基板上方並且大體沿一第一方向縱向取向，其中該第一鰭片具有一第一底部部分，該第二鰭片具有一第二底部部分，且該第一底部部分及該第二底部部分藉由一隔離結構分離；一第一磊晶半導體源極/汲極(S/D)特徵及一第二磊晶半導體源極/汲極(S/D)特徵，分別在該第一鰭片及該第二鰭片上方；以及一第一介電層，設置在該第一磊晶半導體源極/汲極特徵與該第二磊晶半導體源極/汲極特徵之間，與該第一磊晶半導體源極/汲極特徵及該第二磊晶半導體源極/汲極特徵直接接觸，其中該第一介電層是由一第一介面及一第二介面界定，該第一介面在該第一介電層與該第一磊晶半導體源極/汲極特徵之間，該第二介面在該第一介電層與該第二磊晶半導體源極/汲極特徵之間，且該第一介電層具有一下表面低於該隔離結構的一上表面，其中該第一介電層在垂直該第一方向之一第二方向上具有一最大寬度，位於該第一鰭片與該第二鰭片之間之該隔離結構在該第二方向上具有一寬度，且該最大寬度小於該寬度。
  10. 如請求項9所述之半導體結構，還包括：多個閘極結構，在該第一鰭片及該第二鰭片上方並且大體沿該第二方向縱向取向；以及一第二介電層，在該基板、該第一鰭片及該第二鰭片、該第一磊晶半導體源極/汲極特徵及該第二磊晶半導體源極/汲極特徵上方，以及填充該些閘極結構之間的一間隙，其中該第一介電層及該第二介電層包括不同的介電材料。
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