TWI651769B - 半導體結構與其製作方法 - Google Patents

半導體結構與其製作方法 Download PDF

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Abstract

一種半導體結構，包括基板、從基板向上延伸的第一半導體鰭片、位於基板以及第一半導體鰭片之側壁上的隔離結構、在第一半導體鰭片上的第一磊晶特徵、部分嵌入隔離結構中並且自隔離結構往上突出的介電質鰭片，以及位於隔離結構上的第一間隔物特徵和第二間隔物特徵。第一間隔物特徵橫向地位於第一磊晶特徵和介電質鰭片之間。第一磊晶特徵橫向地位於第一間隔物特徵和第二間隔物特徵之間。本揭露還公開了形成此半導體結構的方法。

Description

半導體結構與其製作方法
本揭露是關於半導體結構與其製作的方法。
半導體積體電路(integrated circuit,IC)產業經歷了指數增長。積體電路在材料和設計方面的技術進步已經產生了幾代的積體電路，每一代積體電路都比上一代具有更小、更複雜的電路。在積體電路演進的過程中，功能密度(即，每晶片面積之互連裝置的數量)一般已經增加，而幾何尺寸(即，可以使用製造製程生產的最小元件(或線寬))已經減小。這種縮小製程通常透過提高生產效率和降低相關成本來提供益處。這種縮小也增加了積體電路的加工和製造的複雜性，並且為了實現這些進步，積體電路加工和製造中需要類似的發展。
例如，在鰭式場效電晶體(fin field-effect transistor,FINFET)製造過程中，通常在半導體鰭片上磊晶生長一些半導體材料作為源極/汲極特徵，稱為磊晶源極/汲極特徵。許多技術上的努力都是針對這些磊晶源極/汲極特徵的尺寸、形狀和材料的工程。然而，問題依然存在。 一個問題是與磊晶源極/汲極特徵之間的間隔有關。當間隔較大時，可能會在橫跨多個磊晶源極/汲極特徵的源極/汲極接觸的底部產生空洞。這是由於在接觸形成過程中，過度蝕刻至磊晶源極/汲極特徵周圍的介電材料而造成的。另一個問題是與磊晶源極/汲極特徵的大小有關。大尺寸的磊晶源極/汲極特徵通常會增加與源極和汲極端子相關的電路寄生電容。而且，大尺寸的磊晶源極/汲極特徵在源極/汲極接觸形成過程中更容易形成圖案損傷。另一方面，具有小尺寸的磊晶源極/汲極特徵通常會增加它們之間的間距，這可能會遭受到上面討論的空洞問題。
因此，需要改進鰭式場效電晶體之磊晶源極/汲極的工程。
本揭露內容之一態樣提供一種半導體結構，包含：基板、第一半導體鰭片、隔離結構、第一磊晶特徵、介電質鰭片、第一間隔物特徵和第二間隔物特徵。第一半導體鰭片從基板向上延伸。隔離結構位於基板以及第一半導體鰭片的側壁上。第一磊晶特徵位於第一半導體鰭片上。介電質鰭片部分嵌入隔離結構中，並且自隔離結構往上突出。第一間隔物特徵和第二間隔物特徵位於隔離結構上，其中第一間隔物特徵橫向地位於第一磊晶特徵和介電質鰭片之間，並且第一磊晶特徵橫向地位於第一間隔物特徵和第二間隔物特徵之間。
本揭露內容之另一個態樣提供一種半導體結構，包含：基板、第一半導體鰭片、第二半導體鰭片、隔離結構、第一磊晶特徵、第二磊晶特徵、介電質鰭片、第一間隔物特徵和第二間隔物特徵。第一半導體鰭片和第二半導體鰭片，從基板向上延伸。隔離結構位於基板以及第一半導體鰭片和第二半導體鰭的側壁上。第一磊晶特徵和第二磊晶特徵分別位於第一半導體鰭片和第二半導體鰭片上。介電質鰭片部分地嵌入隔離結構中並且自隔離結構往上突出，其中介電質鰭片位於第一半導體鰭片和第二半導體鰭片之間，其中介電質鰭片和第一半導體鰭片以及第二半導體鰭片從俯視圖沿著相同方向縱向排列。第一間隔物特徵和第二間隔物特徵位於隔離結構上，其中第一間隔物特徵橫向地位於第一磊晶特徵和介電質鰭片之間，並且第二間隔物特徵橫向地位於介電質鰭片和第二磊晶特徵之間，其中大部分第一磊晶特徵和第二磊晶特徵在第一間隔物特徵和第二間隔物特徵的頂面下方。
本揭露內容之另一態樣，提供一種製造半導體結構的方法，包含下列步驟：提供結構，此結構具有基板以及位於基板上方的第一半導體鰭片和第二半導體鰭片。沉積隔離結構於基板以及第一半導體鰭片和第二半導體鰭片的側壁上，從而在隔離結構位於第一半導體鰭片和第二半導體鰭片的兩個相對側壁上的兩個部分之間形成溝槽。沉積介電質鰭片於溝槽中。凹陷隔離結構，使隔離結構位於第一半導體鰭片、第二半導體鰭片和介電質鰭片的頂表面之下。沉積 氧化物層於至少第一半導體鰭片和第二半導體鰭片的頂部和側壁表面上。沉積間隔物特徵於氧化物層上並填充第一半導體鰭片和第二半導體鰭片與介電質鰭片之間的空間。凹陷第一半導體鰭片和第二半導體鰭片，以形成兩個溝槽於部分的間隔物特徵之間；以及磊晶生長一個或多個半導體材料於兩個溝槽中。
100‧‧‧半導體裝置
102‧‧‧基板
103‧‧‧硬掩模
104、104A、104B、104C、104D‧‧‧半導體鰭片
105‧‧‧溝槽
106‧‧‧隔離結構
107‧‧‧圖案化掩模
108、108A、108B‧‧‧介電質鰭片
108'‧‧‧介電塊
109‧‧‧溝槽
110‧‧‧氧化物層
111‧‧‧溝槽
112、112A、112B、112C、112D、112E、112F、112G‧‧‧間隔物特徵
114、114A、114B、114C、114D‧‧‧磊晶源極/汲極特徵
115‧‧‧接觸蝕刻停止層
116‧‧‧層間介電層
118‧‧‧閘極堆疊
119‧‧‧介電質材料
120‧‧‧源極/汲極接觸特徵
128‧‧‧虛設閘極
130‧‧‧閘極電極層
132、134‧‧‧硬掩模層
200‧‧‧方法
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230‧‧‧操作
D1、D2‧‧‧深度
H1、H2、H3‧‧‧高度
W0、W1、W2、W3、W4、W5、W6‧‧‧寬度
x、y、z‧‧‧軸
請結合附圖閱讀以下詳細描述，以最好地理解本揭露的各個方面。需要強調的是，按照產業的標準做法，各種特徵不是依照比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可以任意增加或減小。
第1A圖、第1B圖、第1C圖、第1D圖和第1E圖是根據本揭露之部分實施例中，處於中間製造階段之部分的半導體裝置的透視圖。
第2A圖和第2B圖繪示根據本揭露的各個方面，形成半導體裝置的方法的流程圖。
第3A圖、第4A圖、第5A圖、第6A圖、第7圖、第8圖、第9A圖、第10A圖、第11圖、第12A圖、第13A圖、第14A圖、第15A圖和第16圖是根據如第2A圖和第2B圖所示之方法的實施例中，處於中間製造階段之部分的半導體裝置的透視圖。
第3B圖、第4B圖、第5B圖、第6B圖、第9B圖、第10B圖、第12B圖、第13B圖、第14B圖和第15B圖是根據如第2A圖和第2B圖所示之方法的實施例中，處於中間製造階段之部分的半導體裝置的俯視圖。
第9C圖、第10C圖、第14C圖和第15C圖是根據如第2A圖和第2B圖所示之方法的實施例中，處於中間製造階段之部分的半導體裝置的側視圖。
以下公開內容提供了用於實現所提供之主題的不同特徵的許多不同實施例或示例。下面描述組件和佈置的具體示例以簡化本揭露。當然，這些僅僅是示例，並不意在限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括其中形成額外特徵在第一特徵和第二特徵之間，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可以在各個示例中重複附圖標記和/或字母。這種重複是為了簡單和清楚的目的，並且本身並不指定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，在此可以使用諸如「在...之下」、「低於」、「在...下面」、「在...之上」、「在...上面」等的空間相對術語以便描述一個元件或特徵與如圖中所示之另一個元件或特徵的關係。除了圖中所示的方向之外，空間相對術語意在包含使用或操作中 的裝置的不同方向。裝置可以以其他方式定向(旋轉90度或在其他方位)，並且同樣可以相應地解釋這裡使用的空間相關描述。另外，當用「約」、「近似」等描述數字或數字範圍時，除非另有說明，否則該術語旨在涵蓋在所述數目之+/- 10%內的數字。例如，術語「約5奈米(nm)」涵蓋4.5nm至5.5nm的尺寸範圍。
本揭露總體涉及半導體結構及其形成方法。更具體地，本揭露涉及鰭狀場效電晶體的源極/汲極(source/drain,S/D)製程。本揭露的目的是限制磊晶生長源極/汲極特徵的空間，例如透過在半導體鰭片之間產生介電質鰭片並且在介電質鰭片和半導體鰭片周圍產生介電質間隔物特徵來限制磊晶生長源極/汲極特徵的空間。因此，磊晶源極/汲極特徵被限制在介電質鰭片和介電質間隔物特徵之間。這可以用來產生任何期望尺寸的磊晶源極/汲極特徵，特別是用於減小寄生電容的小型源極/汲極特徵。此外，介電質鰭片和介電質間隔物特徵可以包括與典型的層間介電層(interlayer dielectric,ILD)不同的一種或多種介電質材料，其防止在源極/汲極接觸形成過程期間在相鄰的磊晶源極/汲極特徵之間過度蝕刻介電質材料，從而避免源極/汲極接觸下的空洞。參考附圖將更解釋本揭露的這些和其他益處。
第1A圖繪示根據本揭露之各方面的實施例中，部分的半導體裝置100的透視圖。裝置(或結構)100被提供用於說明目的，並且不一定將本揭露的實施例限制到 任何數量的電晶體、任何數量的區域、或者任何結構或區域的配置。此外，半導體裝置100可以是積體電路或其一部分，其可以包括靜態隨機存取記憶體(static random access memory,SRAM)和/或邏輯電路，例如電阻器、電容器和電感器之類的被動元件，以及例如p型場效電晶體(p-type field effect transistors,PFETs)、n型場效電晶體(n-type field effect transistors,NFETs)之類的主動元件、例如鰭狀場效電晶體和閘極全環繞(gate all-around,GAA)場效電晶體的多閘極電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistors,MOSFETs)、互補金屬氧化物半導體(complementary metal-oxide semiconductor,CMOS)電晶體、雙極型電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
參考第1A圖所示，半導體裝置100包括基板102和置於其內或其上的各種結構(或特徵)。特別地，半導體裝置100包括從基板102突出的半導體鰭片104、位於基板102上方並位於半導體鰭片104之間的隔離結構106，以及部分嵌入隔離結構106並且自隔離結構106往上突出的介電質鰭片108。在本實施例中，半導體裝置100還包括與介電質鰭片108相同的材料和相同的製程而形成的介電塊108'。
半導體裝置100更包括在氧化物層110上的薄氧化物層110和間隔物特徵112。在本實施例中，氧化物層 110設置在隔離結構106的頂表面和介電質鰭片108的側壁。半導體裝置100還包括在半導體鰭片104上的磊晶源極/汲極特徵114。
如第1A圖所示，在本實施例中，半導體裝置100包括沿著y軸方向從左到右的四個半導體鰭片104，即104A、104B、104C和104D。半導體鰭片104A和半導體鰭片104B之間的間距小於半導體鰭片104B、半導體鰭片104C和半導體鰭片104D之間的間距。半導體裝置100包括沿y軸方向從左到右的四個磊晶源極/汲極特徵114，即114A、114B、114C和114D，每個皆在半導體鰭片104A至半導體鰭片104D之一的頂部。半導體裝置100包括兩個介電質鰭片108，即沿著y軸方向從左到右的介電質鰭片108A和介電質鰭片108B。介電質鰭片108A位於半導體鰭片104B與半導體鰭片104C之間。介電質鰭片108B位於半導體鰭片104C與半導體鰭片104D之間。半導體裝置100包括沿著y軸方向從左到右的七個間隔物特徵112，即112A、112B、112C、112D、112E、112F和112G。每個磊晶源極/汲極特徵114被限制在相鄰的間隔物特徵112之間並與之物理接觸。相鄰的磊晶源極/汲極特徵114之間的間隔完全被介電質鰭片108、氧化物層110和間隔物特徵112填滿。
半導體裝置100還包括接觸蝕刻停止層(contact etch stop layer,CESL)115、位於接觸蝕刻停止層115上的層間介電層(interlayer dielectric,ILD)116、一個或多個閘極堆疊118以及一個或多個源極/汲極接 觸特徵120。特別地，一些源極/汲極接觸特徵120可以跨越多個磊晶源極/汲極特徵114，而在其下面沒有任何空洞。這比由層間介電層116(而不是介電質鰭片108和間隔物特徵112)填充相鄰磊晶源極/汲極特徵114之間的空間的一些現有裝置更有利。在那些裝置中，接觸孔的蝕刻可能會在層間介電層中形成深溝槽。由於金屬填充的限制，在源極/汲極接觸特徵下可能會出現一些空洞。這些空洞可能會導致電路長期可靠性的問題。根據本揭露的半導體裝置100，克服了上述問題。下面將更描述半導體裝置100的各種組件。
在本實施例中，基板102是矽基板。或者，基板102可以包括另一種元素半導體，例如鍺；化合物半導體，例如包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，例如包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)和/或磷砷化鎵銦(GaInAsP)；或其組合。在另一實施例中，基板102是諸如具有埋式介電層的絕緣體上半導體(semiconductor-on-insulator,SOI)。
半導體鰭片104可以包括一種或多種半導體材料，例如矽、鍺或矽鍺。在一個實施例中，每個半導體鰭片104可以包括彼此堆疊的多個不同的半導體層。可以使用包括雙重圖案化或多重圖案化製程的合適製程來製造半導體鰭片104。通常，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，以允許製造之圖案的間距具有例如比使用單 一、直接光刻製程所獲得之圖案的間距更小。例如，在一個實施例中，犧牲層形成在基板上並使用光刻製程圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著去除犧牲層，然後透過蝕刻基板102的初始磊晶半導體層，可以使用其餘的間隔物或心軸來圖案化半導體鰭片104。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching,RIE)和/或其他合適的製程。在一些實施例中，半導體鰭片104的寬度W0的範圍從大約9奈米(nm)到大約14nm。
隔離結構106可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、低介電常數材料和/或其他合適的絕緣材料。隔離結構106可以是淺溝槽隔離(shallow trench isolation,STI)特徵。在一實施例中，隔離結構106透過在基板102中蝕刻溝槽而形成，例如作為半導體鰭片104形成過程的一部分。然後可以用隔離材料填充溝槽，接著進行化學機械平坦化(chemical mechanical planarization,CMP)製程和/或回蝕刻製程。其他隔離結構，可能是諸如場氧化物(field oxide)、局部矽氧化(local oxidation of silicon,LOCOS)和/或其它合適的結構。隔離結構106可以包括例如具有一個或多個熱氧化物襯墊層的多層結構。
介電質鰭片108和介電塊108'可以包括不同於隔離結構106的介電質材料。例如，介電質鰭片108可以包括碳化矽氮化物(SiCN)、碳氧化矽氮化物(SiOCN)或 矽碳氧化物(SiOC)。可選地或另外地，介電質鰭片108可以包括諸如氧化鉿(HfO2)或氧化鋯(ZrO2)的金屬氧化物。介電質鰭片108和介電塊108'可以使用化學氣相沉積(chemical vapor deposition,CVD)或其他合適的方法沉積。在一些實施例中，介電質鰭片108可具有範圍從約9nm到約14nm的寬度W1(沿著y軸方向測量)。介電質鰭片108有助於改善包括半導體鰭片104和介電質鰭片108的鰭片密度均勻性。有時，介電質鰭片108也被稱為虛設鰭片(dummy fins)。
氧化物層110可以包括氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁矽(AlSiO)或其他合適的氧化物材料；並且可以透過化學氧化、熱氧化、原子層沉積(atomic layer deposition,ALD)或其他合適的方法來沉積。
間隔物特徵112可以包括具有氮化矽(Si3N4)、氧化矽(SiO2)、碳化矽(SiC)、碳化矽氮化物(SiCN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氧化矽氮化物(SiOCN)、低介電常數材料，其他材料或其組合。間隔物特徵112可以透過包括化學氧化、熱氧化、原子層沉積、化學氣相沉積和/或其它合適方法的一種或多種方法形成。在一些實施例中，具有一個介電質鰭片108和在介電質鰭片108兩側上的氧化物層110和間隔物特徵112的組合層，可以具有在從大約19nm到大約24nm的範圍內的寬度W2(沿y軸方向測量)。在一些實施例中，寬度W2與寬度W1之間的比例在約1.5至約2.5的範圍內。
磊晶源極/汲極特徵114可以包括磊晶生長的半導體材料，例如用於n型場效電晶體(NFET)磊晶生長的矽，或用於p型場效電晶體(PFET)磊晶生長的矽鍺，並且可以另外包括例如硼或銦的一種或多種p型摻雜劑，或例如磷或砷的一種或多種n型摻雜劑。磊晶源極/汲極特徵114可以透過利用矽基前驅物的低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)製程、選擇性磊晶生長(selective epitaxial growth,SEG)製程、循環沉積和蝕刻(cyclic deposition and etching,CDE)製程或其他磊晶生長製程。在本實施例中，磊晶源極/汲極特徵114與間隔物特徵112物理性接觸，並且被限制在相鄰間隔物特徵112之間的空間中，由此具有實質上垂直的條型形狀。在一些實施例中，垂直的條狀物具有範圍從約10nm至約20nm的寬度W3(沿著y軸方向測量)。在一些實施方式中，寬度W3與寬度W0之間的比例在約1.0至約1.5的範圍內。磊晶源極/汲極特徵114的頂部部分可以是多面的，因為其不再受到間隔物特徵112的限制。然而，大部分磊晶源極/汲極特徵114被夾在間隔物特徵112之間，因此多面頂部僅僅是磊晶源極/汲極特徵114在高度上的一小部分(小於50%)。在一個實施例中，多面頂部部分小於磊晶源極/汲極特徵114的總高度(沿著z軸方向)的約25%。在另一個實施例中，多面頂部部分的寬度等於或小於寬度W3。
接觸蝕刻停止層115可以包括氮化矽、氮氧化 矽、具有氧(O)或碳(C)元素的氮化矽，和/或其它材料。在一個實施例中，接觸蝕刻停止層115包括具有1GPa或更高的量級的內應力的氮化矽(Si3N4)。此內應力對於p通道裝置是壓應力，而對於n通道裝置是拉應力。可以使用化學氣相沉積、原子層沉積或其他合適的方法來沉積接觸蝕刻停止層115。
層間介電層116可以包括四乙氧基矽烷(tetraethylorthosilicate,TEOS)氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、熔凝矽石玻璃(fused silica glass,FSG)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、摻硼矽玻璃(boron doped silicon glass,BSG)和/或其他合適的介電材料。層間介電層116設置在接觸蝕刻停止層115上方並且可以透過電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)或其他合適的方法形成。
每個閘極堆疊118可以包括閘極介電質層、功函數金屬層和金屬填充層。閘極介電質層可以包括例如氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)其他合適的金屬氧化物或其組合。閘極介電質層可以透過原子層沉積和/或其他合適的方法形成。功函數金屬層可以是p型或n 型功函數層。p型功函數層包括具有足夠大有效功函數的金屬，選自但不限於氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或其組合。n型功函數層包含具有足夠大有效功函數的金屬，選自但不限於鈦(Ti)、鋁(Al)、碳化鉭(TaC)、碳氮化鉭(TaCN)、鉭氮化矽(TaSiN)或其組合。功函數金屬層可以包括多個層，並且可以透過化學氣相沉積、物理氣相沉積(physical vapor deposition,PVD)和/或其他合適的製程來沉積。金屬填充層可以包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)和/或其他合適的材料。金屬填充層可以透過化學氣相沉積、物理氣相沉積、電鍍和/或其他合適的製程形成。
源極/汲極接觸特徵120可以包括鎢(W)、鈷(Co)、銅(Cu)、其他元素金屬、金屬氮化物例如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)或其組合，並且可以透過化學氣相沉積、物理氣相沉積、電鍍和/或其他合適的製程形成。在一個實施例中，半導體裝置100還可以包括在磊晶源極/汲極特徵114和源極/汲極接觸特徵120之間的矽化物特徵(未繪示)。
參考第1B圖，其繪示根據另一個實施例之部分的半導體裝置100的透視圖。在此實施例中，一個或一個以上介電質鰭片108延伸到源極/汲極接觸特徵120中，如第1B圖中的虛線圓所示。換言之，源極/汲極接觸特徵120設置在一些介電質鰭片108的頂部分的頂部和側壁上。這可能是由於介電質鰭片108對用於蝕刻源極/汲極接觸特徵120 的孔的蝕刻製程具有相對較高的抗蝕刻性。在一些實施例中，此延伸部具有範圍從約3nm至約15nm的深度D1(沿著z軸方向)。這個實施例的其他方面與第1A圖相同，因此為了簡單起見而省略。
參考第1C圖，其繪示根據另一實施例之一部分的半導體裝置100的透視圖。在此實施例中，磊晶源極/汲極特徵114不具有如第1A圖中的那些實質上垂直的條型形狀。相反，此實施例中，磊晶源極/汲極特徵114的頂部比其中部和底部更寬。頂部具有在橫跨間隔物特徵112的頂表面上測量的寬度W4，中間部分具有在磊晶源極/汲極特徵114的一半高度處測量的寬度W5，並且寬度W4大於寬度W5。頂部位於間隔物特徵112的頂表面上方，因此可以是多面的。磊晶源極/汲極特徵114的剩餘部分被限制在間隔物特徵112之間。在一些實施例中，寬度W4在約14nm至約30nm的範圍內，並且寬度W5在約10nm至約20nm的範圍內。在一些實施例中，寬度W4與寬度W5之間的比例在約1.2至約3.0的範圍內，而寬度W5與寬度W0之間的比例在約1.0至約1.5的範圍內。在一個實施例中，磊晶源極/汲極特徵114的頂部可以小於磊晶源極/汲極特徵114的總高度(沿著z軸方向)的50%，例如小於大約25%。這個實施例的其他方面與第1A圖相同，因此為了簡單起見而省略。
參考第1D圖，其繪示根據另一實施例之部分的半導體裝置100的透視圖。此實施例類似於第1C圖中所示的實施例，除了如第1D圖中虛線圓所示之部分的介電質鰭片 108延伸到源極/汲極接觸特徵120中之外。換句話說，源極/汲極接觸特徵120包覆在那些介電質鰭片108頂部的周圍。在一些實施例中，此延伸部具有範圍從約3nm至約15nm的深度D1(沿著z軸方向)。這可能是由於介電質鰭片108對用於刻蝕源極/汲極接觸特徵120的孔的刻蝕製程具有相對較高的抗刻蝕性的結果。為了簡單起見，省略了此實施例的其他方面。
參考第1E圖，其中顯示了根據另一個實施例之部分的半導體裝置100的透視圖。在此實施例中，介電質鰭片108以及在介電質鰭片108側壁上的氧化物層110和間隔物特徵112在形成磊晶源極/汲極特徵114之前被凹陷。在一些實施例中，介電質鰭片108和部分的介電塊108'凹陷入深度D2(沿z軸方向)，範圍從約15nm至約40nm。由於此凹陷，磊晶源極/汲極特徵114在介電質鰭片108、氧化物層110和間隔物特徵112上方經歷橫向生長。在一些實施例中，當從磊晶源極/汲極特徵114的中心到其邊緣測量時，此橫向生長(沿y軸方向)具有的寬度W6可以在從約8nm到約15nm。在一些實施例中，寬度W6與寬度W0之間的比例在約0.9至約1.1的範圍內。在一些實施例中，磊晶源極/汲極特徵114側壁上的間隔物特徵112具有範圍從大約5nm到大約20nm的高度H1(沿著z軸方向)，並且介電質鰭片108具有大於高度H1大約5nm至大約15nm的高度H2(沿著z軸方向)。在一些實施例中，高度H2與高度H1之間的比例在約1.5至約4.0的範圍內。
第2A圖和第2B圖繪示根據本揭露的各個方面用於一個或多個實施例中形成半導體裝置100的方法200的流程圖。方法200僅是一個實施例，並不意圖將本揭露限制在請求項中明確記載的範圍之外。可以在方法200之前、期間和之後提供額外的操作，並且可以替換、消除或移動所描述的一些操作，以用於此方法之另外的實施例。下面結合第3A圖至第16圖描述方法200。第3A圖、第4A圖、第5A圖、第6A圖、第7圖、第8圖、第9A圖、第10A圖、第11圖、第12A圖、第13A圖、第14A圖、第15A圖和第16圖是透視圖，第3B圖、第4B圖、第5B圖、第6B圖、第9B圖、第10B圖、第12B圖、第13B圖、第14B圖和第15B圖是俯視圖，第9C圖、第10C圖、第14C圖和第15C圖是處於中間製造階段之半導體裝置100的側視圖(沿著x軸方向進入紙張)。
參考第2A圖，在操作202，方法200提供(或提供)如第3A圖和第3B圖所示的裝置(或結構)100。半導體裝置100包括基板102和從基板102延伸的半導體鰭片104。半導體鰭片104沿著x軸方向縱向佈置，並且可以沿著鰭片寬度的方向(y軸方向)均勻或不均勻地隔開。第3A圖和第3B圖亦繪示用於圖案化半導體鰭片104的硬掩模103。在一個實施例中，操作202可以在基板102的整個表面上磊晶生長半導體材料，然後使用硬掩模103作為蝕刻掩模以蝕刻半導體材料以產生半導體鰭片104。用於基板102和半導體鰭片104的材料已經在上面第1A圖中描述。硬掩模103可以包括任何合適的介電質材料，例如氮化矽。硬掩模 103可以使用包括雙重圖案化製程、多重圖案化製程、光刻、自對準製程和心軸間隔物製程的合適製程形成。可以使用乾式蝕刻、濕式蝕刻、反應離子蝕刻和/或其他合適的製程來蝕刻半導體材料。例如，乾式蝕刻製程的執行可以使用含氧氣體、含氟氣體(例如四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、二氟甲烷(CHF3)和/或六氟乙烷(C2F6))、含氯氣體(例如氯(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)、和/或三氯化硼(BCl3)、含溴氣體(例如，溴化氫(HBr)和/或三溴甲烷(CHBR3)、含碘氣體、其他合適的氣體和/或等離子體，和/或其組合。例如，濕式蝕刻製程可以包括在稀釋的氫氟酸(diluted hydrofluoric acid,DHF)；氫氧化鉀(potassium hydroxide,KOH)溶液；氨；包含氫氟酸(hydrofluoric acid,HF)、硝酸(nitric acid,HNO3)和/或乙酸(acetic acid,CH3COOH)的溶液中蝕刻；或其他合適的濕式蝕刻劑。
在操作204處，方法200(第2A圖)在半導體裝置100的表面上形成隔離結構106。參照第4A圖和第4B圖，沉積隔離結構106於基板102的頂表面之上以及在半導體鰭片104的頂部和側壁表面之上。在本實施例中，透過原子層沉積方法沉積隔離結構106，並且控制其厚度(沿著y軸方向)，以在一些相鄰的半導體鰭片104之間提供介電質溝槽105。在一些實施例中，介電質溝槽105具有在約9nm至約14nm的範圍內的寬度W1。各種介電質溝槽105可以在 同一半導體裝置100中具有相同或不同的寬度。此外，在各種實施例中，寬度W1可以小於、等於或大於半導體鰭片104的寬度。介電質溝槽105將在稍後的製造步驟中用介電質鰭片108(例如，第1A圖)填充。一個設計考慮是，一旦填充，介電質鰭片108將有助於改善包括半導體鰭片104和介電質鰭片108之鰭片的均勻性。結合半導體鰭片104的寬度和間距的這種設計考慮，可以用於在沉積過程中控制隔離結構106的厚度。
在操作206，方法200(第2A圖)執行切割過程以將半導體鰭片104分成多個部分，每個部分用於形成單獨的電晶體。參考第5A圖和第5B圖，操作206形成圖案化掩模107，並使用圖案化掩模107作為蝕刻掩模以蝕刻隔離結構106和半導體鰭片104。在一個實施例中，圖案化掩模107是透過光刻膠塗佈、曝光、曝光後烘焙和顯影而形成的圖案化光刻膠(或抗蝕劑)。在本實施例中，蝕刻隔離結構106和半導體鰭片104直到暴露出基板102，由此在基板102上形成溝槽109。在另外的實施例中，半導體鰭片104的一些底部部分(也稱為作為鰭片殘段)可能仍然存在於溝槽109內。隨後，例如透過抗蝕劑剝離或灰化製程以將圖案化掩模107從半導體裝置100中移除。
在操作208中，方法200(第2A圖)將一種或多種介電質材料沉積在基板102和隔離結構106上，並填充溝槽105(第4A圖)和溝槽109(第5A圖)。隨後，操作208執行化學機械平坦化製程以平坦化半導體裝置100的頂 表面並暴露硬掩模103。所得到的結構如第6A圖和第6B圖所示。一種或多種介電質材料可以包括碳化矽氮化物(SiCN)、碳氧化矽氮化物(SiOCN)、碳氧化矽(SiOC)、金屬氧化物如氧化鉿(HfO2)或氧化鋯(ZrO2)或其組合；並且可以使用化學氣相沉積、物理氣相沉積或其他合適的方法沉積。溝槽105(第4A圖)中的一種或多種介電質材料變成介電質鰭片108。溝槽109(第5A圖)中的一種或多種介電質材料變成介電塊108'。如第6A圖和第6B圖所示，沿著y軸方向，半導體鰭片104和介電質鰭片108比單獨的半導體鰭片104更均勻地分佈。
在操作210中，方法200(第2A圖)例如透過使用磷酸(H3PO4)或其他合適的蝕刻劑的濕式蝕刻製程來移除硬掩模103(例如，氮化矽)。之後，方法200例如透過對隔離結構106的材料具有選擇性蝕刻並且不蝕刻半導體鰭片104的乾式蝕刻製程或濕式蝕刻製程來凹陷隔離結構106。在一個實施例中，操作210在攝氏105度應用Certas乾式化學蝕刻製程以使隔離結構106凹陷。在操作210期間介電質鰭片108被部分地磨耗。在特定實施例中，介電質鰭片108被縮短至與半導體鰭片104大致相等的高度。操作210導致半導體鰭片104、介電質鰭片108和介電塊108'延伸到隔離結構106的頂表面上方。
隨後，在操作212中，方法200(第2A圖)例如透過原子層沉積的方法，將氧化物層110沉積在隔離結構106、半導體鰭片104、介電質鰭片108和介質塊108'的不 同表面上。在操作210和212之後，所得到的半導體裝置100在第7圖中示出。氧化物層110可以包括氧化矽(SiO2)、氮氧化矽(SiON)、氧化鋁矽(AlSiO)或其他合適的氧化物材料；並且可以透過原子層沉積或其他合適的方法沉積。在替代實施例中，氧化物層110僅沉積在半導體鰭片104的表面上而不沉積在隔離結構106和介電質鰭片108的表面上，例如透過化學氧化。
在操作214，方法200(第2A圖)在隔離結構106和介電塊108'上方形成虛設閘極128，並且接合半導體鰭片104和介電質鰭片108於其頂表面和側壁表面上。參照第8圖，在本實施例中，虛設閘極128包括閘極電極層130和兩個硬掩模層132、134。虛設閘極128將在稍後的製程步驟中由閘極堆疊118(例如，第1A圖)替換。因此，它們也可以被稱為虛設閘極128。閘極電極層130可以包括多晶矽(poly-Si)，並且可以透過例如低壓化學氣相沉積和電漿增強化學氣相沉積的合適的沉積製程來形成。每個硬掩模層132、134可以包括一層或多層介電質材料，例如氧化矽和/或氮化矽，並且可以透過化學氣相沉積或其他合適的方法形成。可以透過光刻和蝕刻製程來圖案化閘極電極層130和硬掩模層132、134。
在操作216處，方法200(第2A圖)沉積間隔物特徵112於半導體裝置100上並於虛設閘極128的頂部和側壁上，並且填充相鄰半導體鰭片104和介電質鰭片108之間的空間。操作216可以隨後執行非等向性蝕刻製程以去除 位於半導體鰭片104和介電質鰭片108正上方的部分的間隔物特徵112。因此，半導體鰭片104、介電質鰭片108和介電塊108'的頂部被暴露。位於虛設閘極128正上方之部分的間隔物特徵112可以或可以不被這種非等向性蝕刻製程完全移除。隨後，在操作218中，方法200(第2B圖)將半導體鰭片104凹陷至隔離結構106的頂表面處或以下的高度。在操作216和218之後，所得到的半導體裝置100在第9A圖、第9B圖和第9C圖中示出。
間隔物特徵112可以包括一個或多個具有氮化矽(Si3N4)、氧化矽(SiO2)、碳化矽(SiC)、碳化矽氮化物(SiCN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氧化矽氮化物(SiOCN)、低介電常數材料的介電層、其他材料或其組合。間隔物特徵112可以透過包括原子層沉積、化學氣相沉積和/或其它合適方法的一種或多種方法來沉積。由於相鄰的虛設閘極128之間的空間(沿著x軸方向)相對較大，因此間隔物特徵112不能完全填充這些空間。然而，相鄰的半導體鰭片104、108之間的空間相對較小，因此可被間隔物特徵112完全填充。
在一個實施例中，操作218中的蝕刻製程可以被調整為對半導體鰭片104是選擇性的，並且不會蝕刻介電質鰭片108和間隔物特徵112，以導致溝槽111具有實質上垂直的側壁，例如如第9A圖所示。這導致形成之磊晶源極/汲極特徵114(例如，第1A圖、第1B圖和第10圖)具有實質上垂直的條型形狀。在本實施例中，半導體鰭片104側壁 上的氧化物層110也透過此蝕刻製程而被去除。因此，溝槽111具有作為其側壁的間隔物特徵112。
在另一個實施例中，操作218中的蝕刻過程還可以橫向地蝕刻間隔物特徵112，以導致溝槽111的頂部開口比其各自的底部開口更寬(在第9A圖中並未繪示，但是請參考第1C圖和第1D圖)。例如，在一些實施例中，溝槽111可以具有從約14nm至約30nm範圍的頂部開口以及從約10nm至約20nm範圍的底部開口。在一些實施例中，每個溝槽111的頂部開口與相應之溝槽111的底部開口之間的比例在約1.2至約3.0的範圍內。這導致形成的磊晶源極/汲極特徵114(例如第1C圖和第1D圖)具有頂部寬於其各自的底部。
在另一個實施例中，操作218中的蝕刻過程也可以使介電質鰭片108和間隔物特徵112凹陷，如第14A圖所示。如第14A圖所示，在此實施例中，部分的介電塊108'也透過操作218而被凹陷。虛設閘極128下方之部分的介電質鰭片108和介電塊108'不被操作218凹陷並且具有高度H3。介電質鰭片108和介電塊108'的其他部分透過操作218凹陷並具有剩餘高度H2。在一些實施例中，高度H3比高度H2高大約15nm至40nm，其表示在操作218期間介電質鰭片108的高度損失。在一些實施例中，高度H2與高度H3之間的比例為約0.3到約0.7。此外，間隔物特徵112也被凹陷以具有在約5nm至約20nm範圍內的剩餘高度H1。在一些實施例中，高度H2比高度H1高大約5nm至大約15nm。此實 施例導致磊晶源極/汲極特徵114(例如，第1E圖和第15A圖)的橫向生長，並且可調整高度H1和高度H2以控制磊晶源極/汲極特徵114的高度、寬度和橫向擴展。
在操作220，方法200(第2B圖)在凹陷的半導體鰭片104上磊晶生長一種或多種半導體材料。上述一種或多種半導體材料也被稱為磊晶源極/汲極特徵114。取決於操作218中的蝕刻製程，磊晶源極/汲極特徵114可以具有不同的輪廓，如第10A圖和第15A圖所示。參考第10A圖、第10B圖和第10C圖，在此實施例中，磊晶源極/汲極特徵114形成實質上垂直的條型，並且它們的生長基本上被介電質鰭片108和間隔物特徵112限制。這些磊晶源極/汲極特徵114的尺寸相對較小並且提供更低的寄生電容。參照第15A圖、第15B圖和第15C圖，在此實施例中，磊晶源極/汲極特徵114具有在間隔物特徵112之間實質上垂直的底部部分以及在介電質鰭片108和間隔物特徵112上方之擴展的頂部部分。介電質鰭片108和間隔物特徵112的高度可用於調整磊晶源極/汲極特徵114的橫向擴展，例如是否合併相鄰的磊晶源極/汲極特徵114。操作220可以使用低壓化學氣相沉積製程、選擇性磊晶生長製程、循環沉積和蝕刻製程或其他磊晶生長製程來生長磊晶源極/汲極特徵114；並且可以用p型場效電晶體的一種或多種p型摻雜劑(例如硼或銦)或者用於n型場效電晶體的一種或多種n型摻雜劑(例如磷或砷)摻雜磊晶源極/汲極特徵114(原位或非原位)。
在操作222處，方法200(第2B圖)在半導體 裝置100上方沉積接觸蝕刻停止層115，並在接觸蝕刻停止層115上方沉積層間介電層116。第11圖和第16圖繪示了半導體裝置100的兩個替代實施例，其遵循第10A圖和第15A圖所示的實施例。參考第11圖和第16圖所示，接觸蝕刻停止層115可以包括氮化矽、氮氧化矽、具有氧(O)或碳(C)元素的氮化矽，和/或其他材料；並且可以使用化學氣相沉積、原子層沉積或其他合適的方法沉積。層間介電層116可以包括四乙氧基矽烷氧化物、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽玻璃、熔凝矽石玻璃、磷矽酸鹽玻璃、摻硼矽玻璃和/或其他合適的介電材料。層間介電層116可以透過電漿增強化學氣相沉積、可流動化學氣相沉積或其他合適的方法來沉積。在層間介電層116被沉積之後，操作222可以執行一個或多個化學機械平坦化製程以平坦化半導體裝置100的頂表面並且暴露虛設閘極128(在第11圖和第16圖中並未繪示)。
在操作224，方法200(第2B圖)用最後的閘極堆疊118(第11圖和第16圖)替換虛設閘極128(例如，第10A圖和第15A圖)。在一個實施例中，操作224執行一個或多個蝕刻製程以去除虛設閘極128。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻或其他合適的方法。蝕刻製程在相鄰的間隔物特徵112之間產生了暴露半導體鰭片104、介電質鰭片108和介電塊108'的溝槽。隨後，操作224將最後的閘極堆疊118沉積到溝槽中。每個閘極堆疊118可以包括閘極介電質層、功函數金屬層和金屬填充層。 各層的材料已於上述第1圖中討論。操作224可以使用化學氣相沉積、原子層沉積、物理氣相沉積、電鍍和/或其他合適的方法來沉積閘極堆疊118。
在操作226，方法200(第2B圖)可以可選地切割一些閘極堆疊118以形成分離的閘極端子。第12A圖和第12B圖中繪示一實施例。參考第12A圖和第12B圖，將閘極堆疊118蝕刻成三部分，並且在三部分之間沉積介電質材料119，從而形成沿著y軸方向縱向排列的三個閘極端子。在本實施例中，切割位置通常與介電質鰭片108對齊。因此，介電質材料119和介電質鰭片108共同隔離閘極堆疊118的三個部分。操作226可以執行一個或多個蝕刻製程，例如濕式蝕刻、乾式蝕刻和/或反應離子蝕刻以蝕刻閘極堆疊118。此外，介電質材料119可以包括氮化矽或其他合適的介電質材料，並且可以使用原子層沉積、化學氣相沉積或其他合適的方法沉積。
在操作228處，方法200(第2B圖)形成源極/汲極接觸特徵120以導電連接到一些磊晶源極/汲極特徵114。第13A圖和第13B圖繪示其中一實施例，其係對應於第1B圖所示之半導體裝置100的實施例。繪示於第1A圖、第1C圖、第1D圖和第1E圖之半導體裝置100的其他實施例，可以透過執行操作202至操作228類似地形成。操作228可以包括各種處理，包括光刻、蝕刻和沈積。例如，操作228可以使用光刻在半導體裝置100上形成蝕刻掩模，並使用一個或多個蝕刻製程蝕刻層間介電層116和接觸蝕刻停 止層115以形成暴露磊晶源極/汲極特徵114的源極/汲極接觸孔，以及將源極/汲極接觸特徵120沉積到源極/汲極接觸孔中。在一個實施例中，操作228可以在源極/汲極特徵114與源極/汲極接觸特徵120之間形成矽化物特徵(未繪示)。在一些實施例中，當蝕刻層間介電層116和接觸蝕刻停止層115以形成接觸孔，蝕刻劑將被調整為不會蝕刻介電質鰭片108，以導致介電質鰭片108延伸到源極/汲極接觸特徵120中，例如第1B圖、第1D圖和第13A圖所示。在一些其他實施例中，蝕刻劑也被調整為略微蝕刻介電質鰭片108和間隔物特徵112，以形成源極/汲極接觸特徵120實質上平坦的底表面，如第1A圖、第1C圖和第1E圖所示。在各種實施例中，蝕刻製程被調整為對層間介電層116是選擇性的，並且不(或不顯著地)蝕刻介電質鰭片108和間隔物特徵112。因此，與一些傳統的裝置不同，源極/汲極接觸孔不會深入地延伸入磊晶源極/汲極特徵114之間。這種源極/汲極接觸孔可以容易地用金屬特徵填充以形成源極/汲極接觸特徵120，因此不會在源極/汲極接觸特徵120下面留下空洞。源極/汲極接觸特徵120可以包括阻擋層和位於阻擋層上方的金屬填充層。阻擋層可以包括諸如氮化鉭(TaN)或氮化鈦(TiN)的導電氮化物，並且金屬填充層可以包括鋁(Al)、鎢(W)、銅(Cu)、鈷(Co)，其組合或其他合適的材料。每個阻擋層和金屬填充層可以透過物理氣相沉積、化學氣相沉積、電鍍或其他合適的方法形成。
在操作230，方法200(第2B圖)執行更多的 製程以形成最後的裝置。例如，方法200可以在如第1A圖、第1B圖、第1C圖、第1D圖、第1E圖或第13A圖所示的結構頂上形成一個或多個介電質層；在源極/汲極接觸特徵120和閘極堆疊118上分別形成源極/汲極接觸插塞和閘極接觸插塞；並形成金屬互連以連接各種電晶體的端子以形成積體電路。
雖然不意旨在進行限制，但是本揭露的一個或多個實施例為半導體裝置及其形成過程提供了許多益處。例如，本揭露的實施例提供了在半導體鰭片之間形成介電質鰭片的方法，使得所有的鰭片更均勻地分佈。此方法更在相鄰鰭片之間形成間隔物特徵，並且使用介電質鰭片和間隔物特徵來限制源極/汲極特徵的磊晶生長。此方法可用於調整磊晶源極/汲極特徵的尺寸，例如用於減小其寄生電容。此方法也可用於防止源極/汲接觸下方的空洞。根據本揭露製造的裝置具有降低的寄生電容的益處，並且在源極/汲極接觸下沒有空洞。
在一個示例性方面，本揭露涉及一種半導體結構。此半導體結構包括基板、從基板向上延伸的第一半導體鰭片、在基板上以及在第一半導體鰭片側壁上的隔離結構、在第一半導體鰭片上的第一磊晶特徵、部分嵌入隔離結構中並且自隔離結構往上突出的介電質鰭片，以及位於隔離結構上的第一間隔物特徵和第二間隔物特徵。第一間隔物特徵橫向地位於第一磊晶特徵和介電質鰭片之間，並且第一磊晶特徵橫向地位於第一間隔物特徵和第二間隔物特徵之間。
在半導體結構的一個實施例中，第一磊晶特徵與第一間隔物特徵和第二間隔物特徵兩者直接接觸。在其他的實施例中，半導體結構包括在第一間隔物特徵和介電質鰭片之間的氧化物層。
在另一個實施例中，半導體結構還包括從基板向上延伸並穿過隔離結構的第二半導體鰭片，其中介電質鰭片橫向地位於第一半導體鰭片和第二半導體鰭片之間。在一實施例中，半導體結構還包括在第二半導體鰭片之上的第二磊晶特徵，以及在隔離結構上的第三間隔物特徵和第四間隔物特徵，其中第三間隔物特徵橫向地位於第二磊晶特徵和介電質鰭片之間，並且第二磊晶特徵橫向地位於第三間隔物特徵和第四間隔物特徵之間。
在另一個實施例中，半導體結構更包括在第一磊晶特徵之上並與第一磊晶特徵直接接觸的導電特徵，其中導電特徵也設置在介電質鰭片的頂面和側壁表面之上。
在半導體結構的實施例中，在橫跨第一間隔物特徵和第二間隔物特徵的頂表面上測量之第一磊晶特徵的第一寬度大於在第一磊晶特徵的一半高度處測量的第一磊晶特徵的第二寬度。
在另一個實施例中，半導體結構更包括在第一半導體鰭片和介電質鰭片之上並且接合第一半導體鰭片和介電質鰭片的閘極堆疊，其中位於閘極堆疊正下方的介電質鰭片的第一高度大於鄰近閘極堆疊但不直接位於閘極堆疊下方的介電質鰭片的第二高度。
在半導體結構的一個實施例中，介電質鰭片包括碳化矽氮化物、碳氧化矽和碳氧化矽氮化物中的一種；並且每一個第一間隔物特徵和第二間隔物特徵包括碳化矽氮化物、碳氧化矽和碳氧化矽氮化物中的一種。在另一個實施例中，介電質鰭片包括金屬氧化物。
在另一個示例性方面，本揭露涉及一種半導體結構。半導體結構包括基板、從基板向上延伸的第一半導體鰭片和第二半導體鰭片、在基板上並且在第一半導體鰭片和第二半導體鰭片的側壁上的隔離結構、分別位於第一半導體鰭片和第二半導體鰭片之上的第一磊晶特徵和第二磊晶特徵，以及部分嵌入在隔離結構中並且自隔離結構往上突出的介電質鰭片。介電質鰭片位於第一半導體鰭片和第二半導體鰭片之間。介電質鰭片、第一半導體鰭片和第二半導體鰭片從俯視圖沿相同方向縱向排列。半導體結構更包括在隔離結構上的第一間隔物特徵和第二間隔物特徵。第一間隔物特徵橫向地位於第一磊晶特徵和介電質鰭片之間，並且第二間隔物特徵橫向位於介電質鰭片和第二磊晶特徵之間。
在半導體結構的實施例中，介電質鰭片包括碳化矽氮化物、碳氧化矽、碳氧化矽氮化物、氧化鉿和氧化鋯中的一種，並且每一個第一間隔物特徵和第二間隔物特徵包括碳化矽氮化物、碳氧化矽和碳氧化矽氮化物中的一種。
在一個實施例中，半導體結構更包括在介電質鰭片、第一間隔物特徵、第二間隔物特徵、第一磊晶特徵和第二磊晶特徵之上並與之直接接觸的導電特徵，其中導電特 徵包裹介電質鰭片的頂部。
在另一實施例中，半導體結構還包括在隔離結構上方的第三間隔物特徵和第四間隔物特徵，其中第一磊晶特徵的兩側與第一間隔物特徵和第三間隔物特徵直接接觸，並且第二磊晶特徵的兩側與第二間隔物特徵和第四間隔物特徵直接接觸。在另一個實施例中，半導體結構更包括在介電質鰭片、每一個第一間隔物特徵和第二間隔物特徵之間的氧化物層。
在又一個示例性方面中，本揭露涉及一種方法。此方法包括提供具有基板以及在基板之上的第一半導體鰭片和第二半導體鰭片的結構，以及在基板上且在第一半導體鰭片和第二半導體鰭片的側壁上沉積隔離結構，從而在位於第一半導體鰭片和第二半導體鰭片的兩個相對側壁上的隔離結構的兩個部分之間形成溝槽。此方法更包括在溝槽中沉積介電質鰭片，使隔離結構凹陷以使其位於第一半導體鰭片、第二半導體鰭片和介電質鰭片的頂表面之下，在第一半導體鰭片和第二半導體鰭片的至少頂部和側壁表面上沉積氧化物層，在氧化物層上沉積間隔物特徵並填充第一半導體鰭片和第二半導體鰭片與介電質鰭片之間的空間，使第一半導體鰭片和第二半導體鰭片凹陷，以在部分的間隔物特徵之間形成兩個溝槽，並在兩個溝槽中磊晶生長一種或多種半導體材料。
在此方法的一個實施例中，使用原子層沉積法沉積隔離結構，並且使用原子層沉積法沉積氧化物層。在此 方法的另一個實施例中，第一半導體鰭片和第二半導體鰭片的凹陷也同時凹陷部分的間隔物特徵，以形成兩個溝槽的側壁。在另一個實施例中，第一半導體鰭片和第二半導體鰭片的凹陷也使介電質鰭片凹陷。在又一個實施例中，此方法還包括：在沉積間隔物特徵之前，在氧化物層上方形成閘極結構，其中間隔物特徵也沉積在閘極結構的側壁上。
以上概述了若干實施例的特徵，使得本領域普通技術人員可以更好地理解本揭露的各方面。本領域的普通技術人員應該理解，他們可以容易地使用本揭露作為用於設計或修改用於執行相同目的和/或實現本文實施例中介紹的相同優點的其他製程和結構的基礎。本領域的普通技術人員應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，可以進行各種改變、替換和變更。

Claims (10)

  1. 一種半導體結構，包含：一基板；一第一半導體鰭片，從該基板向上延伸；一隔離結構，位於該基板以及該第一半導體鰭片的複數個側壁上；一第一磊晶特徵，位於該第一半導體鰭片上；一介電質鰭片，部分嵌入該隔離結構中並且自該隔離結構往上突出；以及一第一間隔物特徵和一第二間隔物特徵，位於該隔離結構上，其中該第一間隔物特徵橫向地位於該第一磊晶特徵和該介電質鰭片之間，並且該第一磊晶特徵橫向地位於該第一間隔物特徵和該第二間隔物特徵之間。
  2. 如請求項1所述的半導體結構，其中該第一磊晶特徵與該第一間隔物特徵和該第二間隔物特徵皆直接接觸。
  3. 如請求項2所述的半導體結構，更包含一氧化物層位於該第一間隔物特徵和該介電質鰭片之間。
  4. 如請求項1所述的半導體結構，更包含一第二半導體鰭片從該基板向上延伸並穿過該隔離結構，其中該介電質鰭片橫向地位於該第一半導體鰭片和該第二半導體鰭片之間。
  5. 如請求項4所述的半導體結構，更包含：一第二磊晶特徵位於該第二半導體鰭上；以及一第三間隔物特徵和一第四間隔物特徵，其中該第三間隔物特徵橫向地位於該第二磊晶特徵和該介電質鰭片之間，並且該第二磊晶特徵橫向地位於該第三間隔物特徵和該第四間隔物特徵之間。
  6. 如請求項1所述的半導體結構，更包含一導電特徵，位於該第一磊晶特徵上並與該第一磊晶特徵直接接觸，其中該導電特徵設置在該介電質鰭片的一頂表面和複數個側壁表面上。
  7. 如請求項1所述的半導體結構，其中在橫跨該第一間隔物特徵和該第二間隔物特徵之頂表面上量測的該第一磊晶特徵的一第一寬度大於在該第一磊晶特徵之一半高度量測的該第一磊晶特徵的一第二寬度。
  8. 如請求項1所述的半導體結構，更包含一閘極堆疊，位於該第一半導體鰭片和該介電質鰭片上且接合該第一半導體鰭片和該介電質鰭片，其中位於該閘極堆疊正下方的該介電質鰭片的一第一高度大於鄰近但不是直接位於該閘極堆疊之下的該介電質鰭片的一第二高度。
  9. 一種半導體結構，包含：一基板；一第一半導體鰭片和一第二半導體鰭片，從該基板向上延伸；一隔離結構，於該基板以及該第一半導體鰭片和該第二半導體鰭的複數個側壁上；一第一磊晶特徵和一第二磊晶特徵，分別位於該第一半導體鰭片和該第二半導體鰭片上；一介電質鰭片，部分地嵌入該隔離結構中並且自該隔離結構往上突出，其中該介電質鰭片位於該第一半導體鰭片和該第二半導體鰭片之間，其中該介電質鰭片和該第一半導體鰭片以及該第二半導體鰭片從俯視方向沿著相同方向縱向排列；以及一第一間隔物特徵和一第二間隔物特徵，位於該隔離結構上，其中該第一間隔物特徵橫向地位於該第一磊晶特徵和該介電質鰭片之間，並且該第二間隔物特徵橫向地位於該介電質鰭片和該第二磊晶特徵之間，其中大部分該第一磊晶特徵和該第二磊晶特徵在該第一間隔物特徵和該第二間隔物特徵的一頂面下方。
  10. 一種製造半導體結構的方法，包含：提供一結構，該結構具有一基板，以及位於該基板上方的一第一半導體鰭片和一第二半導體鰭片；沉積一隔離結構於該基板以及該第一半導體鰭片和該第二半導體鰭片的複數個側壁上，從而在該隔離結構位於該第一半導體鰭片和該第二半導體鰭片的兩個相對側壁上的兩個部分之間形成一溝槽；沉積一介電質鰭片於該溝槽中；凹陷該隔離結構，使該隔離結構位於該第一半導體鰭片、該第二半導體鰭片和該介電質鰭片的複數個頂表面之下；沉積一氧化物層於該第一半導體鰭片和該第二半導體鰭片的至少一頂表面和複數個側壁表面上；沉積一間隔物特徵於該氧化物層上並填充該第一半導體鰭片和該第二半導體鰭片與該介電質鰭片之間的空間；凹陷該第一半導體鰭片和該第二半導體鰭片，以形成兩個溝槽於部分的該間隔物特徵之間；以及磊晶生長一個或多個半導體材料於該兩個溝槽中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780835B (zh) * 2020-07-31 2022-10-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10483378B2 (en) 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers
US10403545B2 (en) * 2017-09-28 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Power reduction in finFET structures
US10658362B2 (en) * 2017-11-27 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and fabricating method thereof
US10510852B2 (en) * 2017-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low-k feature formation processes and structures formed thereby
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10522546B2 (en) 2018-04-20 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd FinFET devices with dummy fins having multiple dielectric layers
US10930767B2 (en) * 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
US10410927B1 (en) * 2018-07-23 2019-09-10 International Business Machines Corporation Method and structure for forming transistors with high aspect ratio gate without patterning collapse
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20210020635A1 (en) * 2019-07-17 2021-01-21 Nanya Technology Corporation Semiconductor structure and method of formation
US11087831B2 (en) * 2019-08-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around memory devices
US11322493B2 (en) 2019-10-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method (and related apparatus) for forming a semiconductor device with reduced spacing between nanostructure field-effect transistors
KR102515293B1 (ko) * 2019-12-30 2023-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 제조 방법 및 반도체 디바이스
US11282944B2 (en) 2019-12-30 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11217586B2 (en) * 2020-01-31 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having dummy fin physically separating the first and second gate stacks
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11404570B2 (en) 2020-02-27 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with embedded ferroelectric field effect transistors
TW202139270A (zh) 2020-02-27 2021-10-16 台灣積體電路製造股份有限公司 半導體裝置的形成方法
CN113130484A (zh) * 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体装置
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US11217679B2 (en) * 2020-04-01 2022-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11410886B2 (en) * 2020-04-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin with reduced height and method forming same
CN113140461B (zh) * 2020-04-28 2024-08-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11837651B2 (en) * 2020-04-28 2023-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having isolation fins
DE102020133440B4 (de) * 2020-05-29 2024-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Dielektrische Finnen mit Luftspalt und selbstjustiertem Rückseitenkontakt und zugehörige Herstellungsverfahren
US11600695B2 (en) 2020-05-29 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric fins with air gap and backside self-aligned contact
US11316034B2 (en) * 2020-05-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Post-formation mends of dielectric features
US11527533B2 (en) * 2020-05-29 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET pitch scaling
US11676864B2 (en) * 2020-08-27 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and methods of forming the same
US20220301937A1 (en) * 2021-03-16 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Edge fin trim process
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11862519B2 (en) * 2021-08-30 2024-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with epitaxial features having adjusted profile and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049516A1 (en) * 2014-08-15 2016-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D Contact and Method of Making Same
US20160104793A1 (en) * 2014-10-10 2016-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for FinFET Device
CN106505104A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
US20170178960A1 (en) * 2014-07-08 2017-06-22 International Business Machines Corporation Selective removal of semiconductor fins
TW201725615A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8946792B2 (en) * 2012-11-26 2015-02-03 International Business Machines Corporation Dummy fin formation by gas cluster ion beam
US8815691B2 (en) * 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8889497B2 (en) * 2012-12-28 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
WO2015094305A1 (en) * 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
CN105280496B (zh) * 2014-06-05 2019-06-11 联华电子股份有限公司 具有鳍状结构的半导体元件及其制作方法
US9530869B2 (en) * 2015-03-10 2016-12-27 Globalfoundries Inc. Methods of forming embedded source/drain regions on finFET devices
US9577101B2 (en) * 2015-03-13 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for fin field effect transistors and methods of forming same
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
US9455331B1 (en) * 2015-07-10 2016-09-27 International Business Machines Corporation Method and structure of forming controllable unmerged epitaxial material
US9312383B1 (en) * 2015-08-12 2016-04-12 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
US10050030B2 (en) * 2015-09-04 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9620503B1 (en) * 2015-11-16 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10026843B2 (en) * 2015-11-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Fin structure of semiconductor device, manufacturing method thereof, and manufacturing method of active region of semiconductor device
US9935199B2 (en) * 2016-01-15 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure
US9755019B1 (en) * 2016-03-03 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9853131B1 (en) * 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch
US9799570B1 (en) * 2017-02-13 2017-10-24 International Business Machines Corporation Fabrication of vertical field effect transistors with uniform structural profiles
US10510873B2 (en) * 2017-06-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10483378B2 (en) * 2017-08-31 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial features confined by dielectric fins and spacers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170178960A1 (en) * 2014-07-08 2017-06-22 International Business Machines Corporation Selective removal of semiconductor fins
US20160049516A1 (en) * 2014-08-15 2016-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure of S/D Contact and Method of Making Same
US20160104793A1 (en) * 2014-10-10 2016-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and Method for FinFET Device
CN106505104A (zh) * 2015-09-04 2017-03-15 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
TW201725615A (zh) * 2016-01-14 2017-07-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780835B (zh) * 2020-07-31 2022-10-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
US20210210618A1 (en) 2021-07-08
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TW201913757A (zh) 2019-04-01
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US20200091312A1 (en) 2020-03-19
CN109427589A (zh) 2019-03-05
US20190097021A1 (en) 2019-03-28
US11164961B2 (en) 2021-11-02
US20190067445A1 (en) 2019-02-28
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US10937895B2 (en) 2021-03-02
KR20190024564A (ko) 2019-03-08
CN109427589B (zh) 2021-12-14
US11610983B2 (en) 2023-03-21

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