TWI780835B - 半導體裝置及其形成方法 - Google Patents

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林士堯
陳振平
李筱雯
林志翰
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台灣積體電路製造股份有限公司
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Abstract

在一實施例中，裝置包含:隔離區；奈米結構，突出於隔離區的頂表面之上；閘極結構，環繞奈米結構，閘極結構具有接觸隔離區的底表面，閘極結構的底表面延伸遠離奈米結構第一距離，閘極結構具有側壁與奈米結構相距第二距離，第一距離小於或等於第二距離；以及混合鰭，位於閘極結構的側壁上。

Description

半導體裝置及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置及其形成方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造一般透過依序在半導體基底上方沉積絕緣層或介電層、導電層和半導體材料層，並透過使用微影製程將各種材料層圖案化，以形成半導體基底上的電路組件和元件。
半導體工業透過持續降低最小部件(feature)的尺寸，持續改善各種電子組件(例如電晶體、二極體、電阻、電容等等)的集成密度，使得更多的組件集成於既定面積中。然而，隨著降低最小部件的尺寸，出現了應解決的附加問題。
在一些實施例中，提供半導體裝置，半導體裝置包含隔離區；奈米結構，突出於隔離區的頂表面之上；閘極結構，環繞奈米結構，閘極結構具有接觸隔離區的底表面，閘極結構的底表面延伸遠離奈米結構第一距離，閘極結構具有側壁與奈米結構相距第二距離，第一距離小於或等於第二距離；以及混合鰭，位於閘極結構的側壁上。
在一些其他實施例中，提供半導體裝置，半導體裝置包含隔離區；半導體鰭，突出於隔離區的頂表面之上；奈米結構，位於半導體鰭上方；閘極結構，環繞奈米結構；以及混合鰭，位於閘極結構的側壁上，混合鰭與半導體鰭相距第一距離，混合鰭與奈米結構相距第二距離，第二距離大於第一距離。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在隔離區及交錯的複數個第一奈米結構和複數個第二奈米結構上方沉積虛設閘極層，複數個第一奈米結構和複數個第二奈米結構突出於隔離區的頂表面之上；將虛設閘極層圖案化，以在複數個第一奈米結構的側壁、複數個第二奈米結構的側壁和隔離區的頂表面上形成虛設閘極；在虛設閘極的上部上形成保護層；修整虛設閘極的下部，而保護層覆蓋虛設閘極的上部；以及以金屬閘極取代虛設閘極和複數個第一奈米結構，金屬閘極環繞複數個第二奈米結構。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
依據各種實施例，具有小的基腳(footing)輪廓的虛設閘極形成於半導體鰭和奈米結構周圍，混合鰭圍繞奈米結構。在取代閘極製程中移除虛設閘極。形成有小的基腳輪廓的虛設閘極可增加後續操作的加工裕度，後續操作例如取代閘極製程及/或源極/汲極區的磊晶成長製程。
在特定情境下描述本發明實施例，包含奈米結構電晶體/場效電晶體的晶粒。然而，各種實施例可應用於包含代替或與奈米結構電晶體/場效電晶體組合的其他類型電晶體/場效電晶體(例如鰭式場效電晶體(fin field-effect transistors，finFETs)平面電晶體或類似物)的晶粒。
第1圖顯示依據一些實施例之奈米結構電晶體/場效電晶體(例如奈米線場效電晶體、奈米片場效電晶體或類似物)的範例。第1圖為三維視圖，其中為了顯示清楚，省略了奈米結構電晶體/場效電晶體的一些部件。奈米結構電晶體/場效電晶體可為奈米片場效電晶體(nanosheet field-effect transistors，NSFETs)、奈米線場效電晶體(nanowire field-effect transistors，NWFETs)、全繞式閘極場效電晶體(gate-all-around field-effect transistors，GAAFETs)或類似物。
奈米結構電晶體/場效電晶體包含在基底50(例如半導體基底)上的半導體鰭62上方的奈米結構66(例如奈米片、奈米線或類似物)，奈米結構66作為奈米結構電晶體/場效電晶體的通道區。奈米結構66可包含p型奈米結構、n型奈米結構或前述之組合。隔離區72(例如淺溝槽隔離(shallow trench isolation，STI)區)設置於相鄰半導體鰭62之間，半導體鰭62可從相鄰隔離區72之間突出。雖然描述/顯示隔離區72與基底50隔開，但是本文所用的術語“基底”可單指半導體基底或包含隔離區的半導體基底。此外，雖然顯示半導體鰭62的底部與基底50隔開，但是半導體鰭62的底部可與基底50為單一、連續的材料。在本文中，半導體鰭62可指在相鄰隔離區72之間延伸的部分。
閘極結構130在半導體鰭62的頂表面上方，且沿奈米結構66的頂表面、側壁和底表面延伸。磊晶源極/汲極區108設置於閘極結構130的兩側的半導體鰭62上。可在各個半導體鰭62之間共用磊晶源極/汲極區108。舉例來說，可例如透過以相同的源極/汲極接點耦接磊晶源極/汲極區108來電性耦接相鄰的磊晶源極/汲極區108。
混合鰭82設置於隔離區72上方，且在相鄰的磊晶源極/汲極區108之間。混合鰭82阻擋磊晶成長，已防止磊晶成長期間一些磊晶源極/汲極區108合併。舉例來說，混合鰭82可形成於單元邊界處，以分隔相鄰單元的磊晶源極/汲極區108。
第1圖更顯示用於之後圖式的參考剖面。剖面A-A’為沿半導體鰭62的縱軸且在例如奈米結構電晶體/場效電晶體的磊晶源極/汲極區108之間的電流的方向。剖面B-B’沿閘極結構130的縱軸，且在例如垂直於奈米結構電晶體/場效電晶體的磊晶源極/汲極區108之間的電流的方向。剖面C-C’平行剖面B-B’，且延伸通過奈米結構電晶體/場效電晶體的磊晶源極/汲極區108。為了清楚起見，後續圖式參考這些參考剖面。
第2-4、5A-5B、6A-6B、7A-7B、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C、18A-18C、19A-19C、20A-20C、21A-21C、22A-22C圖為依據一些實施例之製造奈米結構電晶體/場效電晶體的中間階段的示意圖。第2、3、4圖為三維視圖。第5A、6A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A和22A為沿與第1圖的參考剖面A-A’相似的剖面顯示的剖面示意圖。第5B、6B、7A-9C、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B和22B圖為沿與第1圖的參考剖面B-B’相似的剖面顯示的剖面示意圖。第10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C和22C圖為沿與第1圖的參考剖面C-C’相似的剖面顯示的剖面示意圖。
在第2圖中，提供用於形成奈米結構電晶體/場效電晶體的基底50。基底50可為半導體基底，例如塊狀(bulk)半導體、絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底或類似物，基底50可為摻雜(例如摻雜p型或n型摻雜物)或未摻雜。基底50可為晶圓，例如矽晶圓。一般來說，絕緣層上覆半導體基底為形成於絕緣層上的半導體材料層。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層或類似物。絕緣層提供於基底上，一般為矽基底或玻璃基底。也可使用其他基底，例如多層或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包含矽、鍺、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述之組合。
基底50具有n型區域50N和p型區域50P。n型區域50N可用於形成n型裝置，例如n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體(例如n型奈米結構電晶體/場效電晶體)。p型區域50P可用於形成p型裝置，例如p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體(例如p型奈米結構電晶體/場效電晶體)。n型區域50N可與p型區域50P物理隔開(未個別顯示)，且任何數量的裝置部件(例如其他主動裝置、摻雜區、隔離結構等)可設置於n型區域50N與p型區域50P之間。雖然顯示一個n型區域50N和一個p型區域50P，但是可提供任何數量的n型區域50N和p型區域50P。
基底50可輕摻雜p型或n型雜質。可對基底50的上部進行抗擊穿(anti-punch through，APT)佈植，以形成抗擊穿佈植區。在抗擊穿佈植期間，雜質可植入基底50中。雜質可具有與後續形成於n型區域50N和p型區域50P中的源極/汲極區的導電型相對的導電型。抗擊穿佈植區可延伸至成奈米結構電晶體/場效電晶體的源極/汲極區下方。抗擊穿佈植區可用於減少源極/汲極區到基底50的漏電。在一些實施例中，抗擊穿佈植區的摻雜濃度在1018 cm-3 至1019 cm-3 的範圍中。
多層堆疊物52形成於基底50上方。多層堆疊物52包含交替的第一半導體層54和第二半導體層56。第一半導體層54由第一半導體材料形成，且第二半導體層56由第二半導體材料形成。半導體材料可各選自基底50的候選半導體材料。在所示的實施例中，多層堆疊物52包含三個第一半導體層54和三個第二半導體層56。應當理解的是，多層堆疊物52可包含任何數量的第一半導體層54和第二半導體層56。舉例來說，多層堆疊物52可包含一個到十個第一半導體層54以及一個到十個第二半導體層56。
在所示的實施例中以及後續將描述更多細節，將移除第一半導體層54，且將第二半導體層56圖案化，以形成用於n型區域50N和p型區域50P中的奈米結構電晶體/場效電晶體的通道區。第一半導體層54為犧牲層(或虛設層)，將在後續加工中移除第一半導體層54，以暴露第二半導體層56的頂表面和底表面。第一半導體層54的第一半導體材料是相對於第二半導體層56的蝕刻具有高蝕刻選擇性的材料，例如矽鍺。第二半導體層56的第二半導體材料為適用於n型和p型裝置的材料，例如矽。
在另一實施例中(未個別顯示)，將第一半導體層54圖案化，以在一區域(例如p型區域50P)中形成用於奈米結構電晶體/場效電晶體的通道區，而將第二半導體層56圖案化，以在另一區域(例如n型區域50N)中形成用於奈米結構電晶體/場效電晶體的通道區。第一半導體層54的第一半導體材料可為適用於p型裝置的材料，例如矽鍺(Six Ge1-x ，其中x可在約0至1的範圍中)、純鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似物。第二半導體層56的第二半導體材料可為適用於n型裝置的材料，例如矽、碳化矽、第III-V族化合物半導體、第II-VI族化合物半導體或類似物。第一半導體材料和第二半導體材料可以具有相對於彼此蝕刻的高蝕刻選擇性，因此在n型區域50N中可移除第一半導體層54而不移除第二半導體層56，且在p型區域50P中可移除第二半導體層56而不移除第一半導體層54。
多層堆疊物52的各層可透過例如氣相磊晶(vapor-phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程成長或透過例如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)或類似方法沉積。每層可具有小的厚度，例如在5nm至30nm的範圍。在一些實施例中，形成一些層(例如第二半導體層56)比其他層更薄(例如第一半導體層54)。舉例來說，在第一半導體層54為犧牲層(或虛設層)且將第二半導體層56圖案化以形成用於n型區域50N和p型區域50P中的奈米結構電晶體/場效電晶體的通道區的實施例中，第一半導體層54可具有第一厚度，且第二半導體層56可具有第二厚度，第二厚度比第一厚度更小30%至60%。形成具有較小厚度的第二半導體層56允許形成較大密度的通道區。
在第3圖中，在基底50和多層堆疊物52中蝕刻溝槽，以形成半導體鰭62、奈米結構64和奈米結構66。半導體鰭62為圖案化於基底50中的半導體條帶。奈米結構64和奈米結構66分別包含第一半導體層54和第二半導體層56的剩下部分。溝槽可透過任何合適的蝕刻製程形成，例如反應性離子蝕刻(reactive ion etching，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似方法或前述之組合。此蝕刻可為非等向性。
可透過任何合適的方法將半導體鰭62以及奈米結構64和66圖案化。舉例來說，半導體鰭62以及奈米結構64和66可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方，並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物可用作遮罩58來將半導體鰭62以及奈米結構64和66圖案化。在一些實施例中，遮罩58(或其他層)可保留在奈米結構64和66上。
半導體鰭62以及奈米結構64和66可各具有寬度在8nm至40nm的範圍。在顯示的實施例中，在n型區域50N和p型區域50P中，半導體鰭62以及奈米結構64和66具有大致相同寬度。在另一實施例中，在一區域(例如n型區域50N)中的半導體鰭62以及奈米結構64和66比另一區域(例如p型區域50P)中的半導體鰭62以及奈米結構64和66更寬或更窄。
在第4圖中，隔離區72形成於基底50上方及相鄰半導體鰭62之間。隔離區72設置於半導體鰭62的至少一部分周圍，使得奈米結構64和66的至少一部分從相鄰隔離區72之間突出。在顯示的實施例中，隔離區72的頂表面在半導體鰭62的頂表面之下。在一些實施例中，隔離區72的頂表面在半導體鰭62的頂表面之上或共平面(在製程變異中)。
隔離區72可透過任何合適的方法形成。舉例來說，可在基底50及奈米結構64和66上方以及相鄰半導體鰭62之間形成絕緣材料。絕緣材料可為氧化物(例如氧化矽)、氮化物(例如氮化矽)、類似物或前述之組合，且可透過化學氣相沉積(CVD)製程形成，例如高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)、類似方法或前述之組合。可使用透過任何合適的製程形成的其他絕緣材料。在一些實施例中，絕緣材料為透過可流動化學氣相沉積製程形成的氧化矽。在形成絕緣材料之後，可進行退火製程。在一實施例中，形成絕緣材料，使得多餘的絕緣材料覆蓋奈米結構64和66。雖然每個隔離區72顯示為單一層，但是一些實施例可使用多層。舉例來說，在一些實施例中，可先沿基底50、半導體鰭62以及奈米結構64和66的表面形成襯墊(未個別顯示)。之後，可在襯墊上方形成例如前述的絕緣材料。接著，可對絕緣材料施加移除製程，以移除奈米結構64和66上方多餘的絕緣材料。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕刻製程、前述之組合或類似方法。在遮罩58保留在奈米結構64和66上的實施例中，平坦化製程可暴露遮罩58或移除遮罩58。在平坦化製程之後，絕緣材料和遮罩58(如果有)或奈米結構64和66的頂表面共平面(在製程變異中)。因此，遮罩58(如果有)或奈米結構64和66的頂表面暴露通過絕緣材料。在顯示的實施例中，遮罩58保留在奈米結構64和66上。接著，將絕緣材料凹陷，以形成隔離區72。將絕緣材料凹陷，使得奈米結構64和66的至少一部分從絕緣材料的相鄰部分之間突出。再者，隔離區72的頂表面可具有平坦表面(如圖示)、凸面、凹面(例如凹陷)或前述之組合。在顯示的實施例中，隔離區72的頂表面為凹面，使得隔離區72的一部分延伸至半導體鰭62的側壁上。隔離區72的頂表面可透過合適的蝕刻以形成平坦面、凸形及/或凹形。絕緣材料可透過使用合適的蝕刻製程凹陷，例如對絕緣材料的材料有選擇性的蝕刻製程(例如選擇性蝕刻隔離區72的絕緣材料的速率大於蝕刻半導體鰭62以及奈米結構64和66的材料的速率)。舉例來說，可使用稀釋氫氟酸(dilute hydrofluoric，dHF)進行氧化物移除。
前述製程僅為如何可形成半導體鰭62以及奈米結構64和66的一範例。在一些實施例中，半導體鰭62以及奈米結構64和66可透過使用遮罩和磊晶成長製程形成。舉例來說，可在基底50的頂表面上方形成介電層，且可蝕刻通過介電層的溝槽，以暴露下方的基底50。可在溝槽中磊晶成長磊晶結構，且可將介電層凹陷，使得磊晶結構從介電層突出，以形成半導體鰭62以及奈米結構64和66。磊晶結構可包含前述的交替半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成長磊晶結構的一些實施例中，可在成長期間原位摻雜磊晶成長材料，其可避免之前及/或之後的佈植，但是可一起使用原位摻雜和佈植摻雜。
再者，可在半導體鰭62以及奈米結構64和66及/或基底50中形成合適的井區(未個別顯示)。井區可具有與源極/汲極區相對的導電型，源極/汲極區將在之後形成於n型區域50N和p型區域50P中。在一些實施例中，在n型區域50N中形成p型井，且在p型區域50P中形成n型井。在一些實施例中，p型井或n型井皆形成於n型區域50N和p型區域50P中。
在有著不同井區類型的實施例中，可透過使用遮罩(未個別顯示)(例如光阻)來達成用於n型區域50N和p型區域50P的不同佈植步驟。舉例來說，光阻可形成於n型區域50N中的半導體鰭62、奈米結構64和66以及隔離區72上方。將光阻圖案化，以暴露p型區域50P。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行n型雜質佈植於p型區域50P中，且光阻可作為遮罩來大致防止n型雜質植入n型區域50N中。n型雜質可為被植入區域中的磷、砷、銻或類似物至濃度在約1013 cm-3 至約1014 cm-3 的範圍中。在佈植之後，可例如透過合適的灰化製程來移除光阻。
在p型區域50P的佈植之後或之前，遮罩(未個別顯示)(例如光阻)形成於p型區域50P中的半導體鰭62、奈米結構64和66以及隔離區72上方。將光阻圖案化，以暴露基底50的n型區域50N。光阻可透過使用旋塗技術形成，且可透過使用合適的光微影技術圖案化。在將光阻圖案化之後，進行p型雜質佈植於n型區域50N中，且光阻可作為遮罩來大致防止p型雜質植入p型區域50P中。p型雜質可為被植入區域中的硼、氟化硼、銦或類似物至濃度在約1013 cm-3 至約1014 cm-3 的範圍中。在佈植之後，可例如透過合適的灰化製程來移除光阻。
在n型區域50N和p型區域50P的佈植之後，可進行退火來修復佈植損壞，並活化被植入的p型及/或n型雜質。在磊晶成長用於半導體鰭62及/或奈米結構64和66的磊晶結構的一些實施例中，成長材料可在成長期間原位摻雜，其可免除佈植，但是可一起使用原位摻雜和佈植摻雜。
第5A-22C圖顯示製造實施例裝置的各種額外步驟。第5A-22C圖顯示n型區域50N和p型區域50P的任一者中的部件。舉例來說，顯示的結構皆可應用至n型區域50N和p型區域50P中。在每個圖式所附的文字中描述n型區域50N和p型區域50P中的結構的差異(如果有)。如後續將更詳細描述，將在半導體鰭62之間形成混合鰭82。第5A-22C圖各顯示在對應剖面中的兩個半導體鰭62以及混合鰭82和隔離區72設置於兩個半導體鰭62之間的部分。
在第5A-5B圖中，虛設閘極層74順應性形成於遮罩58(如果有)、半導體鰭62、奈米結構64和66以及隔離區72上方。虛設閘極層74可由半導體材料(例如選自基底50的候選半導體材料)形成，虛設閘極層74可透過例如氣相磊晶(VPE)或分子束磊晶(MBE)的製程成長，或透過例如化學氣相沉積(CVD)或原子層沉積(ALD)或類似方法沉積。舉例來說，虛設閘極層74可由矽或矽鍺形成。虛設閘極層74可在隔離區72上方形成厚度T1 在約1nm至約100nm的範圍中。虛設閘極層74的厚度決定用於奈米結構電晶體/場效電晶體的取代閘極結構的尺寸。
在第6A-6B圖中，將虛設閘極層74圖案化，以形成在遮罩58(如果有)、半導體鰭62以及奈米結構64和66周圍的虛設閘極76。虛設閘極76設置於隔離區72上方。當將虛設閘極層74圖案化時，虛設閘極層74具有一部分保留在遮罩58(如果有)、半導體鰭62以及奈米結構64和66的側壁上(進而形成虛設閘極76)。虛設閘極76覆蓋將在後續加工中暴露的奈米結構64和66的側壁，以形成通道區。虛設閘極76用作加工期間的暫時間隙壁，且將後續移除虛設閘極76，以暴露奈米結構66將作為奈米結構電晶體/場效電晶體的通道區的部分。特別來說，在顯示的實施例中，將後續移除虛設閘極76和奈米結構64，並以閘極結構取代，閘極結構環繞奈米結構66。虛設閘極76由相對於奈米結構66的材料的蝕刻具有高蝕刻選擇性的材料形成。虛設閘極76可由與奈米結構64相同的半導體材料形成，或可由不同材料形成。
如後續將更詳細描述，虛設閘極76可形成具有小的基腳輪廓。虛設閘極76的基腳輪廓代表虛設閘極76沿隔離區72的頂表面延伸的部分的形狀和尺寸。具有小的基腳輪廓的虛設閘極76代表形成虛設閘極76使得虛設閘極76在隔離區72的頂表面上的部分不會沿隔離區72的凹面外擴。如此一來，虛設閘極76的底表面延伸遠離奈米結構64和66第一距離D1 ，且虛設閘極76的外側壁與奈米結構64和66相距第二距離D2 ，第一距離D1 小於或等於(例如不大於)第二距離D2 。在半導體鰭62的頂表面之下測量第一距離D1 ，且在半導體鰭62的頂表面與底部奈米結構66的底表面之間測量第二距離D2 。後續將更詳細描述第一距離D1 和第二距離D2 的尺寸。形成具有小的基腳輪廓的虛設閘極76增加後續操作的加工裕度，後續操作例如取代閘極製程及/或源極/汲極區的磊晶成長製程。
第7A-9C圖為依據一些實施例，具有小的基腳輪廓的虛設閘極76的圖案化的中間階段的示意圖。具有小的基腳輪廓的虛設閘極76透過多個蝕刻製程將虛設閘極層74圖案化來形成。特別來說，進行第一蝕刻製程，以將虛設閘極層74初始圖案化為虛設閘極76(請參照第7A-7B圖)。沿虛設閘極76的上部76U形成保護層80(請參照第7A-7B圖)，保護層80暴露剩下的虛設閘極76的下部76L。接著，進行第二蝕刻製程，以修整虛設閘極76的下部76L，同時保護層80覆蓋虛設閘極76的上部76U(請參照第8A-8C圖)。修整虛設閘極76的下部76L透過減少虛設閘極76的下部76L的寬度縮小了虛設閘極76的基腳輪廓。可選擇性移除保護層80(請參照第9A-9C圖)。
在第7A-7B圖中，進行第一蝕刻製程，以將虛設閘極層74(請參照第5A-5B圖)初始圖案化為虛設閘極76。第一蝕刻製程可為乾蝕刻、濕蝕刻、類似方法或前述之組合。第一蝕刻製程可為非等向性。虛設閘極層74在遮罩層58(如果有)或奈米結構64和66上方的部分透過第一蝕刻製程移除。
奈米結構64和66的表面密度決定第一蝕刻製程的結果，例如透過影響第一蝕刻製程期間的附載。可將稀疏區域中沿奈米結構64和66的虛設閘極76圖案化，使得暴露奈米結構64和66之間的隔離區72，如第7A圖所示。可將密集區域中沿奈米結構64和66的虛設閘極76圖案化，使得虛設閘極76覆蓋奈米結構64和66之間的隔離區72，如第7B圖所示。在一些實施例中，奈米結構64和66之間的臨界尺寸(critical dimension，CD)在2nm至2000nm的範圍中，其中稀疏區域代表臨界尺寸接近此範圍的下限的區域，而密集區域代表臨界尺寸接近此範圍的上限的區域。同一基底50可具有稀疏區域和密集區域，使得第一蝕刻製程在同一基底50上形成第7A和7B圖的結構。
第一蝕刻製程形成具有大的基腳輪廓的虛設閘極76。形成具有大的基腳輪廓的虛設閘極76代表形成虛設閘極76使得虛設閘極76在隔離區72的頂表面上的部分沿隔離區72的凹面外擴。換句話說，虛設閘極76的側壁透過一距離間隔開，此距離沿虛設閘極76的頂部至虛設閘極76的底部的方向增加。請參照第7A圖，當將虛設閘極76圖案化使得暴露奈米結構64和66之間的隔離區72時，第一距離D1 大於第二距離D2 。在此實施例中，移除虛設閘極層74在隔離區72上方的部分。請參照第7B圖，當將虛設閘極76圖案化使得奈米結構64和66之間的隔離區72被覆蓋時，虛設閘極76延伸橫跨隔離區72的凹面。在此實施例中，虛設閘極層74在隔離區72上方的部分變薄。如此一來，在第一蝕刻製程之後，縮小了虛設閘極76在隔離區72上方的厚度T1 。在第一蝕刻製程之後，虛設閘極層74在隔離區72上方可具有厚度T2 在約0.3nm至約20nm的範圍中，厚度T2 小於厚度T1 。
再者，保護層80沿虛設閘極76的上部76U以及遮罩58(如果有)或奈米結構64和66上方形成。在此實施例中，保護層80不沿虛設閘極76的下部76L形成，使得暴露虛設閘極76的下部76L，且可後續修整虛設閘極76的下部76L。保護層80也不沿虛設閘極76覆蓋隔離區72的頂表面的部分形成(請參照第7B圖)，使得暴露虛設閘極76的這些部分，且可後續在修整期間移除暴露虛設閘極76的這些部分。在本文中，虛設閘極76的上部76U代表具有間隔開固定距離的筆直側壁以及圓形頂表面的部分，而虛設閘極76的下部76L代表沿隔離區72外擴的部分。在一些實施例中，每個虛設閘極76的下部76L設置於與虛設閘極76相鄰的奈米結構64/66的底表面64B下方，且設置最靠近隔離區72(且在隔離區72上方)。在一些實施例中，虛設閘極76的上部76U設置於奈米結構64/66的底表面64B之上。
在此實施例中，保護層80為透過將虛設閘極層74圖案化的第一蝕刻製程產生的副產物層80B。副產物層80B透過包含鈍化氣體及第一蝕刻製程期間使用的蝕刻劑形成。鈍化氣體控制了第一蝕刻製程的選擇性並促進蝕刻副產物產生，進而在第一蝕刻製程之後留下副產物層80B。副產物層80B可具有厚度在2 Å至150 Å的範圍中。副產物層80B可具有沿虛設閘極76的側壁的上方厚度大於下方厚度，使得副產物層80B具有倒梯形輪廓形狀。當後續修整虛設閘極76的下部76L時，形成具有此厚度和形狀的副產物層80B保護虛設閘極76的上部76U。當後續修整虛設閘極76的下部76L時，形成沒有此厚度和形狀的副產物層80B可能不保護虛設閘極76的上部76U。
在一些實施例中，第一蝕刻製程為以包含主要蝕刻氣體和鈍化氣體的氣體源進行的乾蝕刻。主要蝕刻氣體可為Cl2 、HBr、CF4 、CHF3 、CH2 F2 、CH3 F、C4 F6 、BCl3 、SF6 、H2 或類似物。鈍化氣體可為N2 、O2 、CO2 、SO2 、CO、CH4 、SiCl4 或類似物。在一些實施例中，氣體源也包含稀釋氣體，例如Ar、He、Ne或類似物。在第一蝕刻製程期間產生電漿。在一些實施例中，循環進行第一蝕刻製程。舉例來說，第一蝕刻製程可包含分配主要蝕刻氣體以及分配鈍化氣體之間的循環。蝕刻循環可重複上至50次。在一些實施例中，第一蝕刻製程的製程條件包含:壓力在1mTorr至800mTorr的範圍中；電漿源功率(配置以控制離子與自由基的比例)在10W至3000W；電漿偏壓功率(配置以控制蝕刻方向(例如等向性蝕刻或非等向性蝕刻))在0W至3000W；以及氣體源流量在1sccm至5000sccm的範圍中。在這些參數範圍中進行第一蝕刻製程使得副產物層80B形成具有所期望的厚度和形狀(如前所述)。
副產物層80B的組成取決於用於第一蝕刻製程中的鈍化氣體。繼續虛設閘極層74由矽或矽鍺形成的範例，當使用氧基鈍化氣體(例如O2 、CO2 、SO2 、CO)時，副產物層80B可形成為SiO或SiGeO副產物；當使用氮基鈍化氣體(例如N2 或類似物)時，副產物層80B可形成為SiN或SiGeN副產物；當使用硫基鈍化氣體(例如SO2 或類似物)時，副產物層80B可為SiS或SiGeS副產物。在一些實施例中，可在第一蝕刻製程中使用複數個鈍化氣體。舉例來說，可在第一蝕刻製程中使用氧基鈍化氣體、氮基鈍化氣體和硫基鈍化氣體的混合物(例如SO2 和N2 )，而副產物層80B可為SiGeSx Oy Nz 副產物。
在第8A-8C圖中，進行第二蝕刻製程，以修整虛設閘極76的下部76L，而保護層80覆蓋虛設閘極76的上部76U。第二蝕刻製程可為溼清潔，並透過縮小虛設閘極76的下部76L的寬度來縮小虛設閘極76的基腳輪廓。特別來說，第二蝕刻製程橫向蝕刻虛設閘極76的下部76L，直到虛設閘極76具有小的基腳輪廓。第二蝕刻製程可比第一蝕刻製程具有更大的橫向蝕刻速率，且可比第一蝕刻製程具有更小的垂直蝕刻速率，以允許第二蝕刻製程為修整製程。在虛設閘極76覆蓋奈米結構64和66之間的隔離區72的實施例(請參照第7B圖)中，第二蝕刻製程也暴露隔離區72的頂表面。保護層80作為第二蝕刻製程期間的蝕刻停止層，以保護虛設閘極76的上部76U，使得在第二蝕刻製程期間不修整虛設閘極76的上部76U。換句話說，在第二蝕刻製程期間蝕刻虛設閘極76的下部76L，且在第二蝕刻製程期間不蝕刻虛設閘極76的上部76U(或至少比蝕刻虛設閘極76的下部76L更少)。在一些實施例中，在第二蝕刻製程之後，第一距離D1 等於第二距離D2 ，如第8A圖所示。在一些實施例中，在第二蝕刻製程之後，第一距離D1 小於第二距離D2 ，如第8B和8C圖所示。
在一些實施例中，第二蝕刻製程為以具有溶劑中的主要蝕刻化學物和輔助蝕刻化學物進行的溼蝕刻。主要蝕刻化學物可為HF、F2 或類似物。輔助蝕刻化學物可為O3 、H2 SO4 、HCl、HBr或類似物。溶劑可為去離子(deionized，DI)水、酒精、丙酮或類似物。
透過對第7A圖的結構進行第二蝕刻製程得到第8A圖的結構，例如透過將虛設閘極76圖案化，使得暴露奈米結構64和66之間的隔離區72，並接著透過修整虛設閘極76的下部76L。舉例來說，可控制第二蝕刻製程(例如透過調整電漿偏壓功率)，使得第二蝕刻製程以大致平行於基底50的主要表面的橫向方向蝕刻。在此實施例中，虛設閘極76的下部76L的側壁透過沿虛設閘極76的頂部延伸至虛設閘極76的底部的方向的固定距離間隔開。因此，虛設閘極76的下部76L的側壁垂直於基底50的主要表面。
透過對第7A圖的結構進行第二蝕刻製程得到第8B圖的結構，例如透過將虛設閘極76圖案化，使得暴露奈米結構64和66之間的隔離區72，並接著透過修整虛設閘極76的下部76L。舉例來說，可控制第二蝕刻製程(例如透過調整電漿偏壓功率)，使得第二蝕刻製程以大致平行於基底50的主要表面的橫向方向蝕刻。可蝕刻第8B圖的實施例中的虛設閘極76比蝕刻第8A圖的實施例中的虛設閘極76更多，進而導致虛設閘極76沿隔離區72內縮。在此實施例中，虛設閘極76的下部76L的側壁透過沿虛設閘極76的頂部延伸至虛設閘極76的底部的方向線性減少的距離間隔開。因此，虛設閘極76的下部76L的側壁與平行於基底50的主要表面的平面形成銳角。
透過對第7B圖的結構進行第二蝕刻製程得到第8C圖的結構，例如透過將虛設閘極76圖案化，使得奈米結構64和66之間的隔離區72被覆蓋，並接著透過修整虛設閘極76的下部76L，使得暴露隔離區72。舉例來說，可控制第二蝕刻製程(例如透過調整電漿偏壓功率)，使得第二蝕刻製程在與平行於基底50的主要表面的平面形成銳角的斜線方向蝕刻。在此實施例中，虛設閘極76的下部76L的側壁透過沿虛設閘極76的頂部延伸至虛設閘極76的底部的方向非線性減少的距離間隔開，且接著間隔距離也在此方向中非線性增加。當虛設閘極76具有覆蓋隔離區72的部分(請參照第7B圖)，蝕刻這些部分可減少第二蝕刻製程的橫向蝕刻。因此，虛設閘極76的下部76L可包含側壁凹口。側壁凹口的底部設置於從奈米結構64和66算起的第三距離D3 處，第三距離D3 小於第二距離D2 和第一距離D1 。第三距離D3 測量處在第二距離D2 的測量處與第一距離D1 的測量處之間。
在第9A-9C圖，選擇性移除保護層80。在一些實施例中，在修整虛設閘極76的下部76L之後，保護層透過進行溼清潔移除。在一些實施例中，保護層80透過用於修整虛設閘極76的下部76L的第二蝕刻製程移除。在其他實施例中(之後描述)，不移除保護層80，且保護層80保留在最終的裝置中。
第10A-22C圖顯示第9A的實施例。再者，在顯示的實施例中，移除保護層80。應當理解的是，可使用第8A-8C圖或第9B-9C圖的實施例進行相似的製程。
在第10A-10C圖中，在遮罩層58(如果有)、半導體鰭62、奈米結構64和66以及虛設閘極76上方順應性形成混合鰭層78。混合鰭層78由相對於半導體鰭62、奈米結構64和66以及虛設閘極76的蝕刻具有高蝕刻選擇性的一個或多個介電材料形成。合適的介電材料可包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽、氮碳化矽、金屬基介電材料、前述之組合或類似物，且可透過順應性沉積製程形成，例如低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)、可流動化學氣相沉積(FCVD)或類似方法。可使用透過任何合適的製程形成的其他絕緣材料。在一些實施例中，混合鰭層78由低介電常數介電材料(例如具有介電常數值小於約3.5的介電材料)形成，例如氟矽酸鹽玻璃(fluorosilicate glass，FSG)。混合鰭層78填充半導體鰭62、奈米結構64和66之間未被虛設閘極76填充的剩下區域，且可形成於遮罩58(如果有)或奈米結構64和66的頂表面上方。在一些實施例中，混合鰭層78包含多個子層，例如襯墊層78A和填充層78B，襯墊層78A和填充層78B可由不同材料形成。
在第11A-11C圖中，進行移除製程，以移除混合鰭層78的材料的多餘部分，多餘部分在遮罩58(如果有)或奈米結構64和66的頂表面上方，進而形成混合鰭82。在一些實施例中，可使用化學機械研磨(CMP)、回蝕刻製程、前述之組合或類似方法。當平坦化時，混合鰭層78具有一部分留在半導體鰭62以及奈米結構64和66之間(進而形成混合鰭82)。在平坦化製程之後，混合鰭82、虛設閘極76以及遮罩58(如果有)或奈米結構64和66的頂表面共平面(在製程變異中)。
在遮罩58保留在奈米結構64和66上的實施例中，移除製程可暴露遮罩58或移除遮罩58。再者，在一些實施例中，遮罩58透過在移除製程之後進行的個別製程移除。可進行任何合適的蝕刻製程(例如乾蝕刻、濕蝕刻、類似方法或前述之組合)來移除遮罩58。蝕刻可為非等向性。在移除遮罩58的一些實施例中，移除製程可能(或可能不)也將虛設閘極76凹陷。
在第12A-12C圖中，在混合鰭82、虛設閘極76以及遮罩58(如果有)或奈米結構64和66上形成虛設閘極層84。可沉積虛設閘極層84，並接著例如透過化學機械研磨將虛設閘極層84平坦化。虛設閘極層84可由導電或非導電材料形成，例如非晶矽、多晶矽(polycrystalline-silicon，polysilicon)、多晶矽鍺(poly-crystalline silicon-germanium，poly-SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物或類似物，且可透過物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積或類似方法沉積。虛設閘極層84也可由半導體材料(例如選自基底50的候選半導體材料)形成，此半導體材料可透過例如氣相磊晶(VPE)或分子束磊晶(MBE)的製程成長，或透過例如化學氣相沉積(CVD)或原子層沉積(ALD)或類似方法沉積。虛設閘極層84可由相對於絕緣材料(例如混合鰭82)的蝕刻具有高蝕刻選擇性的材料形成。遮罩層86可沉積於虛設閘極層84上方。遮罩層86可由介電材料形成，例如氮化矽、氮氧化矽或類似物。在此範例中，形成虛設閘極層84和遮罩層86橫跨n型區域50N和p型區域50P。
在第13A-13C圖中，使用合適的光微影和蝕刻技術將遮罩層86圖案化，以形成遮罩96。接著，透過任何合適蝕刻技術將遮罩96的圖案轉移至虛設閘極層84，以形成虛設閘極94。虛設閘極94覆蓋奈米結構64和66將暴露於後續加工以形成通道區的頂表面。遮罩96的圖案可用以物理隔開相鄰的虛設閘極94。虛設閘極94也可具有縱向方向大致垂直於(在製程變異中)半導體鰭62的縱向方向。在圖案化之後，例如透過任何合適的蝕刻技術可選擇性移除遮罩96。
虛設閘極76和虛設閘極94共同沿奈米結構66將被圖案化以形成通道區68的部分延伸。後續形成的閘極結構將取代虛設閘極76和虛設閘極94。形成虛設閘極94和虛設閘極76允許後續形成的閘極結構具有較大的高度。
如上所述，虛設閘極94可由半導體材料形成。在這些實施例中，奈米結構64、虛設閘極76和虛設閘極94各由半導體材料形成。在一些實施例中，奈米結構64和虛設閘極76由第一半導體材料(例如矽鍺)形成，且虛設閘極94由第二半導體材料(例如矽)形成，使得在取代閘極製程期間，可在第一蝕刻步驟中移除虛設閘極94，而可在第二蝕刻步驟中共同移除奈米結構64和虛設閘極76。當奈米結構64和虛設閘極76由矽鍺形成時，奈米結構64和虛設閘極76可具有相似的鍺濃度，奈米結構64可具有比虛設閘極76更大的鍺濃度，或虛設閘極76可具有比奈米結構64更大的鍺濃度。在一些實施例中，奈米結構64由第一半導體材料(例如矽鍺)形成，且虛設閘極76和虛設閘極94由第二半導體材料(例如矽)形成，使得在取代閘極製程期間，可在第一蝕刻步驟中共同移除虛設閘極76和虛設閘極94，而可在第二蝕刻步驟中移除奈米結構64。
再者，閘極間隙壁98形成於遮罩58(如果有)或奈米結構64和66上方及遮罩58(如果有)和虛設閘極94的暴露側壁上。可透過順應性沉積一個或多個介電材料，之後蝕刻介電材料，以形成閘極間隙壁98。合適的介電材料可包含氧化矽、氮化矽、氮氧化矽、氮碳氧化矽或類似物，且可透過順應性沉積製程形成，例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積(PECVD)、原子層沉積(ALD)、電漿輔助原子層沉積(plasma-enhanced ALD，PEALD)或類似方法。可使用透過任何合適製程形成的其他絕緣材料。可進行任何合適的蝕刻製程(例如乾蝕刻、濕蝕刻、類似方法或前述之組合)來將介電材料圖案化。蝕刻可為非等向性。當蝕刻時，介電材料具有一部分保留在虛設閘極94的側壁上(進而形成閘極間隙壁98)。在蝕刻之後，閘極間隙壁98可具有筆直側壁(如圖所示)或可具有彎曲側壁(未個別顯示)。
再者，可進行佈植，以形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未個別顯示)。在有著不同裝置類型的實施例中，相似於前述用於井區的佈植，遮罩(未個別顯示)(例如光阻)可形成於n型區域50N上方，同時暴露p型區域50P，且可將合適類型(例如p型)的雜質植入p型區域50P中暴露的半導體鰭62及/或奈米結構64和66中。接著，可移除遮罩。之後，遮罩(未個別顯示)(例如光阻)可形成於p型區域50P上方，同時暴露n型區域50N，且可將合適類型(例如n型)的雜質植入n型區域50N中暴露的半導體鰭62及/或奈米結構64和66中。接著，可移除遮罩。n型雜質可為任何前述的n型雜質，且p型雜質可為任何前述的p型雜質。在佈植期間，虛設閘極94保持覆蓋通道區68，使得通道區68保持大致不含用以形成輕摻雜源極/汲極區的雜質。輕摻雜源極/汲極區可具有雜質濃度在1015 cm-3 至1019 cm-3 的範圍中。可使用退火來修復佈植損壞並活化植入的雜質。
應當注意的是，前述揭露一般描述形成間隙壁和輕摻雜源極/汲極區的製程。可使用其他製程和順序。舉例來說，可使用較少或額外的間隙壁，可使用不同的步驟順序，可形成並移除額外的間隙壁及/或類似步驟。再者，可使用不同的結構和步驟形成n型裝置和p型裝置。
在第14A-14C圖中，在遮罩58(如果有)、奈米結構64和66以及虛設閘極76中形成源極/汲極凹口104。在顯示的實施例中，源極/汲極凹口104延伸通過奈米結構64和66並進入半導體鰭62中。源極/汲極凹口104也延伸至基底50中。在各種實施例中，源極/汲極凹口104可延伸至基底50的頂表面而不蝕刻基底50；可蝕刻半導體鰭62，使得源極/汲極凹口104的底表面設置於隔離區72的頂表面下方，或類似情況。可透過使用非等向性蝕刻製程(例如反應性離子蝕刻、中子束蝕刻或類似方法)蝕刻奈米結構64和66以及虛設閘極76來形成源極/汲極凹口104。閘極間隙壁98和虛設閘極94共同在用以形成源極/汲極凹口104的蝕刻製程期間遮蔽半導體鰭62及/或奈米結構64和66的一部分。可使用單一蝕刻製程來蝕刻奈米結構64和66，或可使用多個蝕刻製程來蝕刻奈米結構64和66。可使用定時蝕刻製程，以在源極/汲極凹口104達到所期望的深度之後停止蝕刻源極/汲極凹口104。在一些實施例中，在形成源極/汲極凹口104期間，也可蝕刻與混合鰭82相鄰的隔離區72的一部分。
由於虛設閘極76具有小的基腳輪廓，因此可更容易移除虛設閘極76，而沒有虛設閘極76的殘留物留在隔離區72的頂表面上。更多區域可用於源極/汲極區，且可形成源極/汲極區，使得沒有虛設閘極76的殘留物留在源極/汲極區下方。因此，可避免在取代閘極製程期間蝕刻後續形成的源極/汲極區，進而增加製造產率。
選擇性地，內部間隙壁106形成於遮罩58(如果有)和奈米結構64的剩下部分的側壁(例如透過源極/汲極凹口104暴露的側壁)上。如後續將更詳細描述，源極/汲極區將後續形成於源極/汲極凹口104中，且對應的閘極結構將後續取代奈米結構64。內部間隙壁106作為後續形成的源極/汲極區與後續形成的閘極結構之間的隔離部件。再者，內部間隙壁106可用於大致防止後續蝕刻製程對後續形成的源極/汲極區造成損壞，後續蝕刻製程例如用以後續移除奈米結構64的蝕刻製程。
作為形成內部間隙壁106的範例，可橫向擴展源極/汲極凹口104。特別來說，可將奈米結構64的側壁透過源極/汲極凹口104暴露的部分凹陷。雖然顯示的奈米結構64的側壁為筆直的，但是此側壁可為凹面或凸面。可透過任何合適的蝕刻製程將側壁凹陷，例如對奈米結構64有選擇性的蝕刻製程(例如選擇性蝕刻奈米結構64的材料的速率大於蝕刻奈米結構66的材料的速率)。蝕刻可為等向性。舉例來說，當奈米結構66由矽形成且奈米結構64由矽鍺形成時，蝕刻製程可為使用氫氧化四甲基銨(tetramethylammonium hydroxide，TMAH)、氫氧化銨(NH4 OH)或類似物的濕蝕刻。在另一實施例中，蝕刻製程可為使用可為使用氟基氣體(例如氟化氫(HF)氣體)的乾蝕刻。在一些實施例中，可繼續進行相同的蝕刻製程來形成源極/汲極凹口104並將奈米結構64的側壁凹陷。接著，內部間隙壁106形成於奈米結構64的凹線側壁上。可透過順應性形成絕緣材料，之後蝕刻絕緣材料來形成內部間隙壁106。絕緣材料可為氮化矽或氮氧化矽，但是可使用任何合適的材料，例如低介電常數介電材料。絕緣材料可透過順應性沉積製程沉積，例如原子層沉積、化學氣相沉積或類似方法。絕緣材料的蝕刻可為非等向性。舉例來說，蝕刻製程可為乾蝕刻，例如反應性離子蝕刻、中子束蝕刻或類似方法。雖然內部間隙壁106的外側側壁顯示為與閘極間隙壁98的側壁齊平，但是內部間隙壁106的外側側壁可從閘極間隙壁98的側壁延伸超出或凹陷。換句話說，內部間隙壁106可部分填充、完全填充或過填充側壁凹口。再者，雖然內部間隙壁106的側壁顯示為筆直的，但是內部間隙壁106的側壁可為凹面或凸面。也可將遮罩58(如果有)的側壁的一部分凹陷，且內部間隙壁106也可形成於遮罩58的凹陷側壁上。
在第15A-15C圖中，在源極/汲極凹口104中形成磊晶源極/汲極區108。磊晶源極/汲極區108形成於源極/汲極凹口104中，使得每個虛設閘極94(及對應的通道區68)設置於對應相鄰對的磊晶源極/汲極區108之間。在一些實施例中，閘極間隙壁98和內部間隙壁106用於將磊晶源極/汲極區108分別與虛設閘極94和奈米結構64隔開合適的橫向距離，使得磊晶源極/汲極區108不會與最終的奈米結構電晶體/場效電晶體後續形成的閘極短路。可選擇磊晶源極/汲極區108的材料，以施加應力於對應的通道區68中，進而改善效能。
n型區域50N中的磊晶源極/汲極區108可透過遮蔽p型區域50P形成。接著，在n型區域50N中的源極/汲極凹口104中磊晶成長n型區域50N中的磊晶源極/汲極區108。磊晶源極/汲極區108可包含適用於n型裝置的任何合適材料。舉例來說，如果奈米結構66為矽，n型區域50N中的磊晶源極/汲極區108可包含對通道區68施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽或類似物。n型區域50N中的磊晶源極/汲極區108可被稱為“n型源極/汲極區”。n型區域50N中的磊晶源極/汲極區108可具有從半導體鰭62以及奈米結構64和66的各自表面凸起的表面，且可具有刻面。
p型區域50P中的磊晶源極/汲極區108可透過遮蔽n型區域50N形成。接著，在p型區域50P中的源極/汲極凹口104中磊晶成長p型區域50P中的磊晶源極/汲極區108。磊晶源極/汲極區108可包含適用於p型裝置的任何合適材料。舉例來說，如果奈米結構66為矽，p型區域50P中的磊晶源極/汲極區108可包含對通道區68施加壓縮應變的材料，例如矽鍺、硼摻雜矽鍺、鍺、鍺錫或類似物。p型區域50P中的磊晶源極/汲極區108可被稱為“p型源極/汲極區”。p型區域50P中的磊晶源極/汲極區108可具有從半導體鰭62以及奈米結構64和66的各自表面凸起的表面，且可具有刻面。
可將磊晶源極/汲極區108、奈米結構64和66及/或半導體鰭62植入摻雜物，以形成源極/汲極區，此製程相似於上述用於形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有雜質濃度在1019 cm-3 至1021 cm-3 的範圍中。用於源極/汲極區的n型雜質及/或p型雜質可為前述的任何雜質。在一些實施例中，磊晶源極/汲極區108可在成長期間原位摻雜。
磊晶源極/汲極區108可包含一個或多個半導體層。舉例來說，磊晶源極/汲極區108可各包含襯墊層108A、主要層108B、終止層108C(或更ㄧ般來說，第一半導體材料層、第二半導體材料層以及第三半導體材料層)。任何數量的半導體材料層可用於磊晶源極/汲極區108。襯墊層108A、主要層108B和終止層108C可各由不同的半導體材料形成，且可摻雜不同的雜質濃度。在一些實施例中，襯墊層108A可具有比主要層108B更小的雜質濃度，且終止層108C可具有比襯墊層108A更大的雜質濃度且比主要層108B更小的雜質濃度。在磊晶源極/汲極區108包含三個半導體材料層的實施例中，襯墊層108A可成長於源極/汲極凹口104中，主要層108B可成長於襯墊層108A上，且終止層108C可成長於主要層108B上。
由於用以形成磊晶源極/汲極區108的磊晶製程的緣故，磊晶源極/汲極區108的頂表面具有刻面，這些刻面橫向向外擴展超出半導體鰭62以及奈米結構64和66的側壁。然而，混合鰭82阻擋了橫向磊晶成長。因此，在完成磊晶製程之後，相鄰的磊晶源極/汲極區108保持隔開，如第15C圖所示。磊晶源極/汲極區108接觸混合鰭82的側壁。在顯示的實施例中，成長磊晶源極/汲極區108，使得磊晶源極/汲極區108的頂表面設置於混合鰭82的頂表面之下。在各種實施例中，磊晶源極/汲極區108的頂表面設置於混合鰭82的頂表面之上；磊晶源極/汲極區108的頂表面具有一部分設置於混合鰭82的頂表面之上或之下；或類似情況。再者，在顯示的實施例中，成長磊晶源極/汲極區108，使得磊晶源極/汲極區108的頂表面與奈米結構64和66的頂表面共平面。在另一實施例中，成長磊晶源極/汲極區108，使得磊晶源極/汲極區108的頂表面設置於奈米結構64和66的頂表面之上。
在第16A-16C圖中，在磊晶源極/汲極區108、閘極間隙壁98、遮罩96(如果有)或虛設閘極94上方沉積第一層間介電質(inter-layer dielectric，ILD)114。第一層間介電質114可由介電材料形成，此介電材料可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積(PECVD)、可流動化學氣相沉積或類似方法。合適的介電材料可包含磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)或類似物。可使用透過任何合適製程形成的其他絕緣材料。
在一些實施例中，在第一層間介電質114與磊晶源極/汲極區108、閘極間隙壁98和遮罩96(如果有)或虛設閘極94之間形成接觸蝕刻停止層(contact etch stop layer，CESL)112。接觸蝕刻停止層112可由介電材料形成，例如氮化矽、氧化矽、氮氧化矽或類似物，這些介電材料相對於第一層間介電質114的蝕刻具有高蝕刻選擇性。接觸蝕刻停止層112可透過任何合適方法形成，例如化學氣相沉積、原子層沉積或類似方法。
在第17A-17C圖中，進行移除製程，使第一層間介電質114的頂表面與遮罩96(如果有)或虛設閘極94的頂表面齊平。在一些實施例中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、前述之組合或類似方法。平坦化製程也可移除虛設閘極94上的遮罩96以及閘極間隙壁98沿遮罩96的側壁的部分。在平坦化製程之後，閘極間隙壁98、第一層間介電質114、接觸蝕刻停止層112和遮罩96(如果有)或虛設閘極94的頂表面共平面(在製程變異中)。因此，遮罩96(如果有)或虛設閘極94的頂表面暴露通過第一層間介電質114。在顯示的實施例中，保留遮罩96，且平坦化製程使第一層間介電質114的頂表面與遮罩96的頂表面齊平。
在第18A-18C圖中，在蝕刻製程中移除遮罩96(如果有)和虛設閘極94，因此形成凹口116。在一些實施例中，虛設閘極94透過非等向性乾蝕刻製程移除。舉例來說，蝕刻製程可包含使用選擇性蝕刻虛設閘極94的速率大於蝕刻第一層間介電質114或閘極間隙壁98的反應性氣體的乾蝕刻製程。每個凹口116暴露通道區68及/或在通道區68的一部分上方。奈米結構66作為通道區68的部分設置於相鄰對的磊晶源極/汲極區108之間。
接著，移除奈米結構64的剩下部分，以擴展凹口116，使得在奈米結構66之間的區域中形成開口118。也移除虛設閘極76的剩下部分，以擴展凹口116，使得在半導體鰭62和混合鰭82之間的區域中形成開口120。可透過任何合適的蝕刻製程移除奈米結構64和虛設閘極76的剩下部分，此蝕刻製程選擇性蝕刻奈米結構64和虛設閘極76的材料的速率大於蝕刻奈米結構66的材料的速率。此蝕刻可為等向性。舉例來說，當奈米結構64和虛設閘極76由矽鍺形成且奈米結構66由矽形成時，蝕刻製程可為使用氫氧化四甲基銨(TMAH)、氫氧化銨(NH4 OH)或類似物的濕蝕刻。也可移除遮罩58(如果有)。在一些實施例中，進行修整製程(未個別顯示)，以減少奈米結構66的暴露部分的厚度。
由於虛設閘極76具有小的基腳輪廓，因此可更容易移除虛設閘極76，而沒有虛設閘極76的殘留物留在隔離區72的頂表面上。因此，更多區域可用於取代閘極，且可避免取代閘極中的空隙形成，進而增加裝置效能。再者，如上所述，形成磊晶源極/汲極區108，使得沒有虛設閘極76的殘留物留在磊晶源極/汲極區108下方。因此，可避免在形成凹口116期間蝕刻至磊晶源極/汲極區108下方，降低了損壞磊晶源極/汲極區108的風險。
在第19A-19C圖中，在凹口116中形成閘極介電層124。在閘極介電層124上形成閘極電極層126。閘極介電層124和閘極電極層126為取代閘極的層，且閘極介電層124和閘極電極層126各環繞奈米結構66的所有面(例如四面)。因此，閘極介電層124和閘極電極層126形成於開口118和開口120(請參照第18B圖)中。
閘極介電層124設置於半導體鰭62的側壁及/或頂表面上、奈米結構66的頂表面、側壁和底表面上、閘極間隙壁98和內部間隙壁106的側壁上以及混合鰭82的頂表面和側壁上。閘極介電層124也可形成於第一層間介電質114和閘極間隙壁98的頂表面上。閘極介電層124可包含氧化物(例如氧化矽)或金屬氧化物、矽酸鹽(例如金屬矽酸鹽)、前述之組合、前述之多層或類似物。閘極介電層124可包含高介電常數介電材料(例如具有介電常數值大於約7.0)，例如Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或金屬矽酸鹽和前述之組合。雖然第19A-19C圖顯示單一層的閘極介電層124，但是閘極介電層124可包含任何數量的界面層及任何數量的主要層。
閘極電極層126可包含含金屬材料，例如TiN、TiO、W、Co、Ru、Al、前述之組合、前述之多層或類似物。雖然第19A-19C圖顯示單一層的閘極電極層126，但是閘極電極層126可包含任何數量的功函數調整層、任何數量的阻障層、任何數量的黏著層和填充材料。
在n型區域50N和p型區域50P中的閘極介電層124的形成可同時發生，使得每個區域中的閘極介電層124由相同材料形成，且閘極電極層126的形成可同時發生，使得每個區域中的閘極電極層126由相同材料形成。在一些實施例中，每個區域中的閘極介電層124可透過不同的製程形成，使得閘極介電層124可為不同材料及/或具有不同數量層，且/或每個區域中的閘極電極層126可透過不同的製程形成，使得閘極電極層126可為不同材料及/或具有不同數量層。當使用不同的製程時，可使用各種遮罩步驟來遮蔽並暴露合適的區域。
在第20A-20C圖中，進行移除製程，以移除閘極介電層124和閘極電極層126的材料的多餘部分，這些多餘部分在第一層間介電質114和閘極間隙壁98的頂表面上方。在一些實施例中，可使用平坦化製程，例如化學機械研磨(CMP)、回蝕刻製程、前述之組合或類似方法。當將閘極介電層124平坦化時，閘極介電層124具有一部分留在凹口116中(進而形成閘極結構130的閘極介電質)。當將閘極電極層126平坦化時，閘極電極層126具有一部分留在凹口116中(進而形成閘極結構130的閘極電極)。閘極間隙壁98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130的頂表面共平面(在製程變異中)。閘極結構130為最終奈米結構電晶體/場效電晶體的取代閘極，且可被稱為“金屬閘極”。閘極結構130各沿奈米結構66的通道區68的頂表面、側壁和底表面延伸。
一些閘極結構130為頂蓋閘極(capping gate)結構130C。頂蓋閘極結構130C為設置於半導體鰭62的末端上且在半導體鰭62之間隔離區72上方的非功能結構。頂蓋閘極結構130C設置於混合鰭82與半導體鰭62之間，如第20A圖的剖面所示。
閘極結構130填充之前奈米結構64、虛設閘極76和虛設閘極94佔據的區域。在形成閘極結構130之後，閘極結構130具有相似於虛設閘極76的輪廓形狀。後續將更詳細描述閘極結構130的輪廓形狀。
在一些實施例中，形成隔離區132延伸通過一些閘極結構130。形成隔離區132，以將閘極結構130 分割(或“切割”)為多個閘極結構130。隔離區132可由介電材料形成，例如氮化矽、氧化矽、氮氧化矽或類似物，這些介電材料可由沉積製程形成，例如化學氣相沉積、原子層沉積或類似方法。作為形成隔離區132的範例，可在所期望的閘極結構130中圖案化開口。可進行任何合適的蝕刻製程，例如乾蝕刻、濕蝕刻、類似方法或前述之組合，以圖案化開口。蝕刻可為非等向性。可在開口中沉積一層或多層介電材料。可進行移除製程，以移除介電材料的多餘部分，這些多餘部分在閘極結構130的頂表面上方，進而形成隔離區132。
在第21A-21C圖中，在閘極間隙壁98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130上方沉積第二層間介電質136。在一些實施例中，第二層間介電質136為透過可流動化學氣相沉積形成的可流動膜。在一些實施例中，第二層間介電質136由介電材料形成，磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼摻雜磷矽酸鹽玻璃、未摻雜矽酸鹽玻璃或類似物，且可透過任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積或類似方法。
在一些實施例中，在第二層間介電質136與閘極間隙壁98、接觸蝕刻停止層112、第一層間介電質114和閘極結構130之間形成蝕刻停止層(etch stop layer，ESL)134。蝕刻停止層134可包含介電材料，例如氮化矽、氧化矽、氮氧化矽或類似物，此介電材料相對於第二層間介電質136的蝕刻具有高蝕刻選擇性。
在第22A-22C圖中，形成閘極接點142和源極/汲極接點144，以分別接觸閘極結構130和磊晶源極/汲極區108。閘極接點142物理及電性耦接至閘極結構130。源極/汲極接點144物理及電性耦接至磊晶源極/汲極區108。
作為形成閘極接點142和源極/汲極接點144的範例，形成用於閘極接點142的開口通過第二層間介電質136和蝕刻停止層134，並形成用於源極/汲極接點144的開口通過第二層間介電質136、蝕刻停止層134、第一層間介電質114和接觸蝕刻停止層112。這些開口可透過使用合適的光微影和蝕刻技術形成。襯墊(未個別顯示)(例如擴散阻障層、黏著層或類似物)和導電材料形成於開口中。襯墊可包含鈦、氮化鈦、鉭、氮化鉭或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似物。可進行平坦化製程(例如化學機械研磨)，以從第二層間介電質136的表面移除多餘材料。剩下的襯墊和導電材料在開口中形成閘極接點142和源極/汲極接點144。閘極接點142和源極/汲極接點144可在不同製程中形成，或可在相同製程中形成。雖然顯示為在相同剖面中形成，但是應當理解的是，每個閘極接點142和源極/汲極接點144可在不同剖面中形成，其可避免接點的短路。
選擇性地，在磊晶源極/汲極區108與源極/汲極接點144之間的界面處形成金屬半導體合金區146。金屬半導體合金區146可為由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區、金屬矽化物和金屬鍺化物共同形成的矽鍺化物區或類似物。金屬半導體合金區146可在源極/汲極接點144的材料之前透過在用於源極/汲極接點144的開口中沉積金屬，接著進行熱退火製程形成。死金屬可為能夠與磊晶源極/汲極區108的半導體材料(例如矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或前述之合金。此金屬可透過沉積製程沉積，例如原子層沉積、化學氣相沉積、物理氣相沉積或類似方法。在熱退火製程之後，可進行清潔製程(例如濕清潔)，以從用於源極/汲極接點144的開口(例如從金屬半導體合金區146的表面)移除任何多餘的金屬。接著，可在金屬半導體合金區146上形成源極/汲極接點144的材料。
第23A-23C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。第23A、23B和23C圖顯示對第9A、9B和9C圖的實施例進行取代閘極製程之後的最終閘極結構130。如上所述，閘極結構130具有與虛設閘極76相同的輪廓形狀。特別來說，閘極結構130在隔離區72的頂表面上的部分不會沿隔離區72的凹面外擴。
在第23A圖的實施例中，在取代閘極製程之後，閘極結構130的底表面延伸遠離奈米結構66第一距離D1 ，且閘極結構130的外表面與奈米結構66相距第二距離D2 ，第一距離D1 等於第二距離D2 。再者，混合鰭82與半導體鰭62相距第一距離D1 ，且混合鰭82與奈米結構66相距第二距離D2 。在此實施例中，閘極結構130的下部的側壁以固定寬度間隔開。第一距離D1 和第二距離D2­ 可各在0.5nm至30nm的範圍中。
在第23B圖的實施例中，在取代閘極製程之後，閘極結構130的底表面延伸遠離奈米結構66第一距離D1 ，且閘極結構130的外表面與奈米結構66相距第二距離D2 ，第一距離D1 小於第二距離D2 。再者，混合鰭82與半導體鰭62相距第一距離D1 ，且混合鰭82與奈米結構66相距第二距離D2 。在此實施例中，閘極結構130的下部的側壁以從閘極結構130的頂部延伸至閘極結構130的底部的方向線性減少的寬度間隔開。第一距離D1 和第二距離D2­ 可各在0.5nm至30nm的範圍中。
在第23C圖的實施例中，在取代閘極製程之後，閘極結構130的底表面延伸遠離奈米結構66第一距離D1 ，且閘極結構130的外表面與奈米結構66相距第二距離D2 ，第一距離D1 小於第二距離D2 。再者，混合鰭82與半導體鰭62相距第一距離D1 ，且混合鰭82與奈米結構66相距第二距離D2 。在此實施例中，閘極結構130的下部的側壁以從閘極結構130的頂部延伸至閘極結構130的底部的方向非線性減少的寬度間隔開，且接著也在此方向非線性增加。閘極結構130的這些部分的側壁包含側壁凹口130R。混合鰭82延伸至閘極結構130的側壁凹口130R中。側壁凹口130R的底部與奈米結構相距第三距離D3 ，第三距離D3 小於第二距離D2 和第一距離D1 。第一距離D1 、第二距離D2 和­ 第三距離D3 可各在0.5nm至30nm的範圍中。
第24A-24C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。這些實施例分別相似於第23A-23C圖的實施例，除了第24A-24C圖的實施例未移除保護層80，且保護層80保留在最終裝置中。保護層80沿閘極結構130的側壁與奈米結構66相鄰的部分延伸。在這些實施例中，保護層80具有固定寬度。保護層80接觸閘極結構130的側壁的上部。保護層80可具有高度H0 在1nm至30nm的範圍中以及寬度W0 在0.3nm至15nm的範圍中。閘極結構130的側壁未被保護層80覆蓋的下部可具有高度H1 在0nm至300nm的範圍中。
第25A-25C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。這些實施例分別相似於第24A-24C圖的實施例，除了第25A-25C圖的實施例的保護層80具有在保護層80的頂部延伸至保護層80的底部的方向減少的寬度。
第26A-26C圖分別為第23A-23C圖中的區域50R的詳細視圖。請參照第26A圖，閘極結構130的下部的側壁大致垂直於與基底50的主要表面平行的平面。舉例來說，閘極結構130的側壁與隔離區72的頂表面之間的角度θ1 可在約80°至100°的範圍中。請參照第26B圖，閘極結構130的下部的側壁與平行於基底50的主要表面的平面形成銳角。舉例來說，閘極結構130的側壁與隔離區72的頂表面之間的角度θ2 可在約30°至85°的範圍中。請參照第26C圖，定義側壁凹口130R的閘極結構130的表面形成多個角度。特別來說，定義側壁凹口130R的閘極結構130的表面與隔離區72的頂表面形成角度θ3 ，且與平行於基底50的主要表面的平面形成角度θ3 。角度θ3 和角度θ4 可各在約95°至150°的範圍中。
第27A-27D圖為依據一些其他實施例，具有小的基腳輪廓的虛設閘極76的圖案化中的中間階段的示意圖。透過多個蝕刻製程將虛設閘極層74圖案化，以形成具有小的基腳輪廓的虛設閘極76，相似方式描述於第7A-9C圖中。在此實施例中，使用不同類型的保護層80。特別來說，保護層80為鈍化層80P。鈍化層80P可透過在將虛設閘極層74初始圖案化之前或之後的個別的製程形成。有利地，鈍化層80P可形成比副產物層80B更均勻的厚度。再者，可在用於初始圖案化虛設閘極76的第一蝕刻製程省略頓化氣體。
鈍化層80P可透過表面修改製程或沉積製程形成。一般來說，較容易控制表面修改製程，以減少對虛設閘極76的損壞，而沉積製程較容易控制最終的鈍化層80P的厚度。表面修改製程可為電漿修改製程、化學修改製程或類似方法。在一些實施例中，鈍化層80P的厚度在2 Å至150 Å的範圍中。
在使用電漿修改製程的實施例中，形成鈍化層80P的步驟可包含在產生電漿同時將結構暴露於鈍化氣體。鈍化氣體可為CH4 、SiCl4 、N2 、O2 、CO2 、SO2 、CO或類似物。在一些實施例中，可使用稀釋氣體，例如Ar、He、Ne或前述之組合。在一些實施例中，電漿修改製程的製程條件包含:壓力在1mTorr至10Torr的範圍中、電漿源功率(配置以控制離子與自由基的比例)在10W至3000W的範圍中、電漿偏壓功率(配置以控制電漿方向)在0W至3000W的範圍中、氣體源流量在1sccm至5000sccm的範圍中。透過電漿修改製程形成的鈍化層80P的組成取決於使用的鈍化氣體。繼續虛設閘極層74由矽或矽鍺形成的範例: 當使用氧基鈍化氣體(例如O2 、CO2 、SO2 、CO或類似物)時，鈍化層80P可由SiO或SiGeO形成；當使用氮基鈍化氣體(例如N2 或類似物)時，鈍化層80P可由SiN或SiGeN形成；且當使用硫基鈍化氣體(例如SO2 、CO或類似物)時，鈍化層80P可由SiS或SiGeS形成。在一些實施例中，在電漿修改製程中可使用複數個鈍化氣體。舉例來說，可在電漿修改製程中使用氧基鈍化氣體、氮基鈍化氣體和硫基鈍化氣體的混合物(例如SO2 和N2 )，且鈍化層80P可由SiGeSx Oy Nz 形成。
在使用化學修改製程的實施例中，形成鈍化層80P的步驟可包含在沒有產生電漿的情況下將結構暴露於鈍化溶液。鈍化溶液可包含溶劑中的主要鈍化化學物和輔助鈍化化學物。主要鈍化化學物可為O3 、CO2 或類似物。輔助鈍化化學物可為H2 SO4 、NH3 或類似物。溶劑可為去離子(DI)水、酒精、丙酮或類似物。
在使用沉積製程的實施例中，形成鈍化層80P的步驟可包含電漿輔助化學氣相沉積、化學氣相沉積、原子層沉積、物理氣相沉積或適用於沉積介電材料的成長製程。鈍化層80P可由介電材料形成，例如SiN、SiON、SiCON、SiC、SiOC、SiO2 或類似物。
在一些實施例中，在將虛設閘極層74圖案化之前，在虛設閘極層74上形成鈍化層80P，如第27A圖所示。在形成鈍化層80P之後，可將虛設閘極層74和鈍化層80P同時圖案化，以形成具有小的基腳輪廓的虛設閘極76。舉例來說，可進行蝕刻製程，以蝕刻虛設閘極層74和鈍化層80P。可控制蝕刻製程(例如透過調整電漿偏壓功率)，使得蝕刻製程在大致平行於基底50的主要表面的橫向方向蝕刻。可透過蝕刻製程移除鈍化層80P的一部分，以暴露虛設閘極層74的下部，且蝕刻製程的橫向方向導致虛設閘極層74的蝕刻形成具有小的基腳輪廓的虛設閘極76。在一些實施例中，虛設閘極76的一部分可延伸至遮罩58(如果有)以及奈米結構64和66上方。可在後續製程中移除虛設閘極76的這些部分，例如進行移除製程，以移除混合鰭層78在遮罩58(如果有)以及奈米結構64和66(請參照第11A-11C圖)上方的部分。
在一些實施例中，在將虛設閘極層74初始圖案化之後且在修整虛設閘極76之前形成鈍化層80P，使得隔離區72被覆蓋，如第27B圖所示。在形成鈍化層80P之後，可修整虛設閘極76，而鈍化層80P覆蓋虛設閘極76，以形成具有小的基腳輪廓的虛設閘極76，進而得到第8C圖的結構。舉例來說，可進行蝕刻製程，以蝕刻虛設閘極76和鈍化層80P。可控制蝕刻製程(例如透過調整電漿偏壓功率)，使得蝕刻製程在大致平行於基底50的主要表面的橫向方向蝕刻。可透過蝕刻製程移除鈍化層80P的一部分(進而形成第7B圖的結構)，且蝕刻製程的橫向方向導致虛設閘極76的下部的蝕刻形成具有小的基腳輪廓的虛設閘極76(進而形成第8C圖的結構)。
在一些實施例中，在將虛設閘極層74初始圖案化之後且在修整虛設閘極76之前形成鈍化層80P，使得暴露隔離區72，如第27C和27D圖所示。在鈍化層80P透過表面修改製程形成的一些實施例中，鈍化層80P可選擇性形成於遮罩58(如果有)和虛設閘極76上，而不形成於隔離區72上，如第27C圖所示。在鈍化層80P透過沉積製程形成的一些實施例中，鈍化層80P可順應性形成於遮罩58(如果有)、虛設閘極76和隔離區72上，如第27D圖所示。在形成鈍化層80P之後，可修整虛設閘極76，而鈍化層80P覆蓋虛設閘極76，以形成具有小的基腳輪廓的虛設閘極76，進而得到第8A或8B圖的結構。舉例來說，可進行蝕刻製程，以蝕刻虛設閘極76和鈍化層80P。可控制蝕刻製程(例如透過調整電漿偏壓功率)，使得蝕刻製程在大致平行於基底50的主要表面的斜線方向蝕刻。蝕刻製程的斜線方向導致在虛設閘極76的下部處蝕刻通過鈍化層80P(進而形成第7A圖的結構)，且接著蝕刻虛設閘極76的下部，以形成具有小的基腳輪廓的虛設閘極76(進而形成第8A或8B圖的結構)。
如上所述，同一基底50可具有稀疏區域和密集區域。在一些實施例中，鈍化層80P在不同區域可具有不同厚度。因此，具有不同基腳輪廓的虛設閘極76可從相同初始結構形成。舉例來說，第27A圖的結構可形成於密集區域和稀疏區域中。鈍化層80P可形成於這些結構上方，且接著將虛設閘極76圖案化，第8A或8B圖的結構產生密集區域，且第8C圖的結構產生稀疏區域。
本發明實施例可實現許多優點。形成具有小的基腳輪廓的虛設閘極76可增加後續操作的加工裕度，後續操作例如取代閘極製程及/或源極/汲極區的磊晶成長製程。特別來說，虛設閘極76沒有殘留物可留在磊晶源極/汲極區108下方，使得在取代閘極製程中移除虛設閘極76時避免對磊晶源極/汲極區108造成損壞。再者，可更容易在取代閘極製程中移除具有小的基腳輪廓的虛設閘極76，可避免取代閘極中的空隙形成，進而增加裝置效能。
在一實施例中，裝置包含:隔離區；奈米結構，突出於隔離區的頂表面之上；閘極結構，環繞奈米結構，閘極結構具有接觸隔離區的底表面，閘極結構的底表面延伸遠離奈米結構第一距離，閘極結構具有側壁與奈米結構相距第二距離，第一距離小於或等於第二距離；以及混合鰭，位於閘極結構的側壁上。在此裝置的一些實施例中，第一距離小於第二距離。在此裝置的一些實施例中，混合鰭延伸至閘極結構的側壁凹口中。在此裝置的一些實施例中，第一距離等於第二距離。在此裝置的一些實施例中，第一距離和第二距離各在0.5nm至30nm的範圍中。在一些實施例中，此裝置更包含:一保護層，設置於混合鰭與閘極結構之間，保護層覆蓋閘極結構的側壁的上部，保護層不覆蓋閘極結構的側壁的下部。
在一實施例中，裝置包含:隔離區；半導體鰭，突出於隔離區的頂表面之上；奈米結構，位於半導體鰭上方；閘極結構，環繞奈米結構；以及混合鰭，位於閘極結構的側壁上，混合鰭與半導體鰭相距第一距離，混合鰭與奈米結構相距第二距離，第二距離大於第一距離。在一些實施例中，此裝置更包含:保護層，位於混合鰭與閘極結構之間，保護層沿相鄰於奈米結構的閘極結構的側壁的一部分延伸。在此裝置的一些實施例中，保護層包含SiGeSx Oy Nz 。在此裝置的一些實施例中，保護層包含介電材料。在此裝置的一些實施例中，混合鰭的一部分延伸至閘極結構的側壁凹口中，混合鰭的此部分與半導體鰭相距第三距離，第三距離小於第一距離和第二距離。
在一實施例中，方法包含:在隔離區及交錯的第一奈米結構和第二奈米結構上方沉積虛設閘極層，第一奈米結構和第二奈米結構突出於隔離區的頂表面之上；將虛設閘極層圖案化，以在第一奈米結構的側壁、第二奈米結構的側壁和隔離區的頂表面上形成虛設閘極；在虛設閘極的上部上形成保護層；修整虛設閘極的下部，而保護層覆蓋虛設閘極的上部；以及以金屬閘極取代虛設閘極和第一奈米結構，金屬閘極環繞第二奈米結構。在此方法的一些實施例中，在將虛設閘極層圖案化期間，保護層為副產物層，且將虛設閘極層圖案化的步驟包含以包含主要蝕刻氣體和鈍化氣體的氣體源蝕刻虛設閘極層。在此方法的一些實施例中，虛設閘極層和第一奈米結構包含矽或矽鍺，且鈍化氣體為氧基鈍化氣體、氮基鈍化氣體和硫基鈍化氣體的混合物。在此方法的一些實施例中，保護層為在將虛設閘極層圖案化之後形成的鈍化層，且形成保護層的步驟包含在產生電漿同時，將虛設閘極暴露於鈍化氣體。在此方法的一些實施例中，保護層為在將虛設閘極層圖案化之後形成的鈍化層，且形成保護層的步驟包含在沒有產生電漿的情況下，將虛設閘極暴露於鈍化溶液。在此方法的一些實施例中，保護層為在將虛設閘極層圖案化之後形成的鈍化層，且形成保護層的步驟包含在虛設閘極上沉積介電材料。在此方法的一些實施例中，虛設閘極具有側壁和接觸隔離區的底表面，虛設閘極的側壁與第二奈米結構相距第一距離，且修整虛設閘極的下部的步驟包含:蝕刻虛設閘極的下部直到虛設閘極的底表面延伸遠離第二奈米結構第二距離，第二距離小於第一距離。在此方法的一些實施例中，虛設閘極具有側壁和接觸隔離區的底表面，虛設閘極的側壁與第二奈米結構相距第一距離，且修整虛設閘極的下部的步驟包含:蝕刻虛設閘極的下部直到虛設閘極的底表面延伸遠離第二奈米結構第二距離，第二距離等於第一距離。在此方法的一些實施例中，蝕刻虛設閘極的下部的步驟在虛設閘極的下部中形成側壁凹口。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
50:基底 50N:n型區域 50P:p型區域 50R:區域 52:多層堆疊物 54:第一半導體層 56:第二半導體層 58,96:遮罩 62:半導體鰭 64,66:奈米結構 64B:底表面 68:通道區 72,132:隔離區 74:虛設閘極層 76:虛設閘極 76L:下部 76U:上部 78:混合鰭層 78A,108A:襯墊層 78B:填充層 80:保護層 80B:副產物層 80P:鈍化層 82:混合鰭 84:虛設閘極層 86:遮罩層 94:虛設閘極 98:閘極間隙壁 104:源極/汲極凹口 106:內部間隙壁 108:磊晶源極/汲極區 108B:主要層 108C:終止層 112:接觸蝕刻停止層 114:第一層間介電質 116:凹口 118,120:開口 124:閘極介電層 126:閘極電極層 130:閘極結構 130C:頂蓋閘極結構 130R:側壁凹口 134:蝕刻停止層 136:第二層間介電質 142:閘極接點 144:源極/汲極接點 146:金屬半導體合金區 D1 :第一距離 D2 :第二距離 D3 :第三距離 H0 ,H1 :高度 T1 ,T2 :厚度 W0 :寬度 θ1 ,θ2 ,θ3 ,θ4 :角度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖顯示依據一些實施例之奈米結構電晶體/場效電晶體的範例。 第2-4、5A-5B、6A-6B、7A-7B、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C、18A-18C、19A-19C、20A-20C、21A-21C、22A-22C圖為依據一些實施例之製造奈米結構電晶體/場效電晶體的中間階段的示意圖。 第23A-23C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。 第24A-24C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。 第25A-25C圖為依據各種實施例之奈米結構電晶體/場效電晶體的示意圖。 第26A-26C圖分別為奈米結構電晶體/場效電晶體的詳細視圖。 第27A-27D圖為依據一些實施例之製造奈米結構電晶體/場效電晶體的中間階段的示意圖。
50:基底
50R:區域
62:半導體鰭
66:奈米結構
72,132:隔離區
82:混合鰭
130:閘極結構
134:蝕刻停止層
136:第二層間介電質
142:閘極接點
D1:第一距離
D2:第二距離

Claims (13)

  1. 一種半導體裝置，包括：一隔離區；一奈米結構，突出於該隔離區的一頂表面之上；一閘極結構，環繞該奈米結構，該閘極結構具有接觸該隔離區的一底表面，該閘極結構的該底表面延伸遠離該奈米結構一第一距離，該閘極結構具有一側壁與該奈米結構相距一第二距離，該第一距離小於該第二距離；以及一混合鰭，位於該閘極結構的該側壁上。
  2. 如請求項1之半導體裝置，更包括：一保護層，設置於該混合鰭與該閘極結構之間，該保護層覆蓋該閘極結構的該側壁的一上部，該保護層不覆蓋該閘極結構的該側壁的一下部。
  3. 一種半導體裝置，包括：一隔離區；一半導體鰭，突出於該隔離區的一頂表面之上；一奈米結構，位於該半導體鰭上方；一閘極結構，環繞該奈米結構；以及一混合鰭，位於該閘極結構的一側壁上，該混合鰭與該半導體鰭相距一第一距離，該混合鰭與該奈米結構相距一第二距離，該第二距離大於該第一距離。
  4. 如請求項3之半導體裝置，更包括：一保護層，位於該混合鰭與該閘極結構之間，該保護層沿相鄰於該奈米結構的該閘極結構的該側壁的一部分延伸。
  5. 如請求項3或4之半導體裝置，其中該混合鰭的一部分延伸至該 閘極結構的一側壁凹口中，該混合鰭的該部分與該半導體鰭相距一第三距離，該第三距離小於該第一距離和該第二距離。
  6. 一種半導體裝置的形成方法，包括：在一隔離區及交錯的複數個第一奈米結構和複數個第二奈米結構上方沉積一虛設閘極層，該複數個第一奈米結構和該複數個第二奈米結構突出於該隔離區的頂表面之上；將該虛設閘極層圖案化，以在該複數個第一奈米結構的側壁、該複數個第二奈米結構的側壁和該隔離區的頂表面上形成一虛設閘極；在該虛設閘極的一上部上形成一保護層；修整該虛設閘極的一下部，而該保護層覆蓋該虛設閘極的該上部；以及以一金屬閘極取代該虛設閘極和該複數個第一奈米結構，該金屬閘極環繞該複數個第二奈米結構。
  7. 如請求項6之半導體裝置的形成方法，其中在將該虛設閘極層圖案化期間，該保護層為一副產物層，且將該虛設閘極層圖案化的步驟包括以包括一主要蝕刻氣體和一鈍化氣體的一氣體源蝕刻該虛設閘極層。
  8. 如請求項7之半導體裝置的形成方法，其中該虛設閘極層和該複數個第一奈米結構包括矽或矽鍺，且該鈍化氣體為一氧基鈍化氣體、一氮基鈍化氣體和一硫基鈍化氣體的一混合物。
  9. 如請求項6之半導體裝置的形成方法，其中該保護層為在將該虛設閘極層圖案化之後形成的一鈍化層，且形成該保護層的步驟包括在產生一電漿同時，將該虛設閘極暴露於一鈍化氣體。
  10. 如請求項6之半導體裝置的形成方法，其中該保護層為在將該 虛設閘極層圖案化之後形成的一鈍化層，且形成該保護層的步驟包括在沒有產生電漿的情況下，將該虛設閘極暴露於一鈍化溶液。
  11. 如請求項6之半導體裝置的形成方法，其中該保護層為在將該虛設閘極層圖案化之後形成的一鈍化層，且形成該保護層的步驟包括在該虛設閘極上沉積一介電材料。
  12. 如請求項6至11中任一項之半導體裝置的形成方法，其中該虛設閘極具有一側壁和接觸該隔離區的一底表面，該虛設閘極的該側壁與該複數個第二奈米結構相距一第一距離，且修整該虛設閘極的該下部的步驟包括：蝕刻該虛設閘極的該下部直到該虛設閘極的該底表面延伸遠離該複數個第二奈米結構一第二距離，該第二距離小於該第一距離。
  13. 如請求項6至11中任一項之半導體裝置的形成方法，其中該虛設閘極具有一側壁和接觸該隔離區的一底表面，該虛設閘極的該側壁與該複數個第二奈米結構相距一第一距離，且修整該虛設閘極的該下部的步驟包括：蝕刻該虛設閘極的該下部直到該虛設閘極的該底表面延伸遠離該複數個第二奈米結構一第二距離，該第二距離等於該第一距離。
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