TW201917898A - 半導體裝置 - Google Patents

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宋昇珉
梁正吉
裵金鐘
裵東一
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Abstract

一種半導體裝置包括設置在基底的第一區上的電晶體以及設置在基底的第二區上的非主動組件，電晶體包括：源極/汲極區；多個通道層，在分別連接源極/汲極區的同時在與基底的上表面垂直的方向上彼此間隔開；閘極電極，環繞多個通道層中的每一者；以及閘極絕緣體，位於閘極電極與多個通道層之間。非主動組件包括：鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案；外延區，鄰近鰭結構；非主動電極，與鰭結構相交；以及阻擋絕緣膜，位於非主動電極與鰭結構之間。本揭露的半導體裝置可以高速度運行，同時可考慮在操作方面具有高度準確性以及對半導體裝置中所包括的電晶體的結構進行優化。

Description

半導體裝置
本發明是有關於一種半導體裝置。
[相關申請的交叉參考]
在2017年10月18日在韓國知識產權局提出申請且名稱為：“半導體裝置（Semiconductor Device）”的韓國專利申請第10-2017-0135333號全文併入本申請供參考。
近年來，半導體裝置的按比例縮小（downscaling）進展迅速。
本發明的實施例可通過提供一種半導體裝置來實現，所述半導體裝置包括設置在基底的第一區上的電晶體以及設置在所述基底的第二區上的非主動組件。所述電晶體包括：源極/汲極區；多個通道層，在分別連接所述源極/汲極區的同時在與所述基底的上表面垂直的方向上彼此間隔開；閘極電極，環繞所述多個通道層中的每一者；以及閘極絕緣體，位於所述閘極電極與所述多個通道層之間。所述非主動組件包括：鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案；外延區，鄰近所述鰭結構；非主動電極，與所述鰭結構相交；以及阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間。
本發明的實施例可通過提供一種半導體裝置來實現，所述半導體裝置包括位於基底的第一區上的電晶體以及位於所述基底的第二區上的非主動組件。所述電晶體包括：源極/汲極區，在第一方向上排列；多個通道層，在與所述基底的上表面垂直的方向上排列，且所述多個通道層在連接所述源極/汲極區的同時彼此間隔開；閘極電極，在環繞所述多個通道層的同時，所述閘極電極在與所述第一方向相交的第二方向上延伸；以及閘極絕緣體，位於所述閘極電極與所述多個通道層之間。所述非主動組件包括：鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案；外延區，設置在所述第一方向上且鄰近所述鰭結構；非主動電極，在與所述鰭結構相交的同時，所述非主動電極在所述第二方向上延伸；以及阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間，所述阻擋絕緣膜是由與所述第一半導體圖案的材料不同的材料形成；以及多個接觸塞，連接到所述源極/汲極區及所述外延區。
本發明的實施例可通過提供一種半導體裝置來實現，所述半導體裝置包括位於基底的第一導電井上的第一電晶體、位於所述基底的第二導電井上的第二電晶體以及位於所述基底的所述第二導電井上的非主動組件。所述第一電晶體包括：第一源極/汲極區，多個第一通道層，在分別連接所述第一源極/汲極區的同時，所述多個第一通道層在與所述基底的上表面垂直的方向上彼此間隔開；第一閘極電極，環繞所述多個第一通道層中的每一者；以及第一閘極絕緣體，位於所述第一閘極電極與所述多個第一通道層之間。所述第二電晶體包括：第二源極/汲極區；多個第二通道層，在分別連接所述第二源極/汲極區的同時，所述多個第二通道層在與所述基底的所述上表面垂直的所述方向上彼此間隔開；第二閘極電極，環繞所述多個第二通道層中的每一者；以及第二閘極絕緣體，位於所述第二閘極電極與所述多個第二通道層之間。所述非主動組件包括：鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案；外延區，鄰近所述鰭結構；非主動電極，設置為與所述鰭結構相交；以及阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間，所述阻擋絕緣膜是由與所述第一半導體圖案的材料不同的材料形成。
圖1示出根據示例性實施例的半導體裝置的平面圖。圖2A示出沿圖1所示線A1-A1'及線B1-B1'截取的剖視圖，圖2B示出沿圖1所示線A2-A2'及線B2-B2'截取的剖視圖，且圖2C示出沿圖1所示線A3-A3'及線B3-B3'截取的剖視圖。
參照圖1，根據示例性實施例的半導體裝置100可包括基底101、設置在基底101上的第一電晶體TR1及第二電晶體TR2以及非主動組件NT（不形成場效應電晶體）。
基底101可包括在第一方向（例如，x軸方向）上延伸的（例如，縱長的）投影部分104。可在基底101上設置分隔絕緣層105以覆蓋基底101的投影部分104的側表面。分隔絕緣層105的上表面可低於投影部分104的上表面（例如，比投影部分104的上表面更靠近基底101）。投影部分104的上部部分可從分隔絕緣層105的上表面突出或在分隔絕緣層105的上表面上方突出。投影部分104可被稱為主動區。舉例來說，基底101可為半導體基底（例如，矽基底或鍺基底）或絕緣體上矽（silicon-on-insulator，SOI）基底。
在實施方式中，第一電晶體TR1及第二電晶體TR2中的每一者可被作為具有多通道結構的場效應電晶體提供，同時非主動組件NT可形成非主動組件而非形成場效應電晶體。
舉例來說，第一電晶體TR1及第二電晶體TR2可提供至基底101的第一區I中或基底101的第一區I上，且基底101的第一區I可為其中形成有多個存儲單元的存儲單元區或者其中設置有邏輯電晶體的邏輯單元區。舉例來說，第一電晶體TR1及第二電晶體TR2可為用於形成多個靜態隨機存取存儲器（static random access memory，SRAM）單元的各存儲單元電晶體中的一部分。在實施方式中，第一電晶體TR1及第二電晶體TR2可為用於形成處理器核心的邏輯電晶體的一部分。
在實施方式中，非主動組件NT可提供至基底的第二區II或基底的第二區II上，且基底101的第二區可為外圍電路區。在本文中，使用"非主動組件"作為不形成場效應電晶體而是形成外圍電路的籠統用語。非主動組件NT可為包括接觸件或用於接觸件的外延層的組件，例如，非主動組件可為例如另一種類型的電晶體、雙極電晶體（bipolar transistor）或供電抽頭（power supply tap）等組件。
如圖1所示，第一電晶體TR1與第二電晶體TR2可為具有不同導電類型的電晶體，其形成在不同的導電井W1、W2中或不同的導電井W1、W2上。不同的導電井W1、W2可通過隔離區ISO分開。非主動組件NT可採用與第二電晶體TR2相同的方式形成在第二導電井W2中或形成在第二導電井W2上。
舉例來說，第一電晶體TR1可為形成在n型井W1中的P通道金屬氧化物半導體場效應電晶體（p-channel metal oxide semiconductor field effect transistor，P-MOSFET），且第二電晶體TR2可為形成在p型井W2中的N型金屬氧化物半導體場效應電晶體（n-channel metal oxide semiconductor field effect transistor，N-MOSFET）。非主動組件NT可形成在與其中形成有第二電晶體TR2的p型井W2相同的p型井W2中。
在基底101的第一區I上，第一電晶體TR1及第二電晶體TR2可分別包括在第一方向（例如，x方向）上延伸的第一主動區ACT1及第二主動區ACT2。第一電晶體TR1及第二電晶體TR2中的每一者可包括在與第一方向相交的第二方向（例如，y方向）上延伸的多個閘極結構。
類似於此，在基底101的第二區II上，非主動組件NT可包括在第一方向x上延伸的第二主動區ACT2以及在與第一方向相交的第二方向上延伸的閘極結構。
在第一區I上，在與第一電晶體TR1及第二電晶體TR2相關的第一主動區ACT1及第二主動區ACT2中，可分別形成第一源極/汲極區SD1及第二源極/汲極區SD2以及位於第一源極/汲極區SD1之間及位於第二源極/汲極區SD2之間的第一通道區CH1及第二通道區CH2。在實施方式中，在第二區II上，類似於第一源極/汲極區SD1及第二源極/汲極區SD2，與非主動組件NT相關或對應的第二主動區ACT2具有外延區EP，而第一通道區CH1及第二通道區CH2中的每一者具有鰭結構PS。其詳細說明將在以下參照圖2C進行闡述。
圖2A及圖2B分別示出第一電晶體TR1及第二電晶體TR2的剖視圖。
除參照圖1之外還參照圖2A及圖2B，閘極結構可包括：閘極電極GE；閘極絕緣體GI，其沿閘極電極GE的側壁及底表面延伸；一對閘極間隔件GS，其與閘極電極GE間隔開，閘極絕緣體GI夾置在所述一對閘極間隔件GS與閘極電極GE之間；以及閘極頂蓋圖案GP，其覆蓋閘極電極GE及閘極絕緣體GI。閘極絕緣體GI的上表面與閘極電極GE的上表面可與閘極頂蓋圖案GP的底表面接觸。
閘極電極GE可包括經摻雜半導體、導電金屬氮化物及/或金屬。舉例來說，閘極電極GE可包含金屬氮化物（例如，TiN、WN或TaN）及/或金屬（例如，Ti、W及Ta）。舉例來說，當將一組件闡述為包含金屬化合物或金屬時，所述組件可包含未化合的金屬性金屬。閘極絕緣體GI可包括例如氧化矽膜、氮化矽膜、氮氧化矽膜或高介電常數膜。高介電常數膜可包含介電常數比氧化矽膜的介電常數高的材料，例如氧化鉿膜（HfO）、氧化鋁膜（AlO）或氧化鉭膜（TaO）。閘極間隔件GS及閘極頂蓋圖案GP中的每一者可包括氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。
第一主動區ACT1可包括在第一方向（x方向）上彼此間隔開的第一源極/汲極區SD1以及連接第一源極/汲極區SD1的第一通道區CH1。與此類似，第二主動區ACT2可包括在第一方向上彼此間隔開的第二源極/汲極區SD2以及連接第二源極/汲極區SD2的第二通道區CH2。
參照圖2A，第一通道區CH1可包括垂直排列的多個第一通道層NS1。各個第一通道層NS1可在與基底101的上表面垂直的z方向上彼此間隔開。各個第一源極/汲極區SD1可分別與第一通道層NS1的側壁直接接觸。舉例來說，第一通道層NS1可使各個第一源極/汲極區SD1連接到彼此。在實施方式中，例如，如圖2A所示，可包括三個第一通道層NS1。
參照圖2B，第二通道區CH2可包括垂直排列或垂直堆疊的多個第二通道層NS2。各個第二通道層NS2可在例如與基底101的上表面垂直的z方向上彼此間隔開。各個第二源極/汲極區SD2可分別與第二通道層NS2的側壁直接接觸。舉例來說，第二通道層NS2可使各個第二源極/汲極區SD2連接到彼此。在實施方式中，例如，如圖2B所示，可包括三個第二通道層NS2。
第一通道層NS1及第二通道層NS2中的每一者可由半導體圖案或半導體材料形成。舉例來說，半導體圖案可包含Si、SiGe或Ge。第一通道層NS1與第二通道層NS2可由同一種物質形成的半導體層或者包含同一種物質的半導體層形成。因此，第一通道層NS1中的每一者可在具有與第二通道層NS2中的每一者的厚度實質上相同的厚度的同時位於與第二通道層NS2中的每一者的水平高度實質上相同的水平高度處。在實施方式中，各個第一通道層NS1可各自具有相同的厚度。在實施方式中，各個第二通道層NS2可各自具有相同的厚度。
如前面所闡述，閘極電極GE及閘極絕緣體GI可在覆蓋第一通道區CH1及第二通道區CH2的同時在第二方向y上延伸。
參照圖2A，閘極電極GE及閘極絕緣體GI可填充各個第一通道層NS1之間的空間。此處，閘極絕緣體GI可與第一通道層NS1直接接觸，且閘極電極GE可與第一通道層NS1間隔開，閘極絕緣體GI夾置在閘極電極GE與第一通道層NS1之間。
參照圖2B，閘極電極GE及閘極絕緣體GI可填充各個第二通道層NS2之間的空間。此處，閘極絕緣體GI可與第二通道層NS2直接接觸，且閘極電極GE可與第二通道層NS2間隔開，閘極絕緣體GI夾置在閘極電極GE與第二通道層NS2之間。
因此，閘極電極GE可環繞第一通道層NS1及第二通道層NS2中的每一者的外圓周表面。舉例來說，第一電晶體TR1及第二電晶體TR2中的每一者可形成閘極環繞場效應電晶體（gate-all-around field effect transistor）或具有多通道結構的場效應電晶體，閘極環繞場效應電晶體或具有多通道結構的場效應電晶體包括外圓周表面被閘極電極GE環繞的通道區。
參照圖2C，類似於第一電晶體TR1及第二電晶體TR2中的每一者的閘極結構，非主動組件NT可具有類似的閘極結構。非主動組件NT的類似的閘極結構可包括非主動電極NG、閘極絕緣體GI、一對閘極間隔件GS及閘極頂蓋圖案GP。在非主動電極NG與鰭結構PS之間可設置有阻擋絕緣膜130。阻擋絕緣膜130可包含絕緣材料，例如氮化矽或氮氧化矽。在實施方式中，阻擋絕緣膜130可包括包含氧化矽的第一膜及包含氮化矽的第二膜。在實施方式中，適用作阻擋絕緣膜130的材料可為與第一半導體圖案151不同的材料。舉例來說，在其中對第一半導體圖案151進行蝕刻的條件下，阻擋絕緣膜130可為蝕刻速率低的材料。非主動電極NG可由與第一電晶體TR1及第二電晶體TR2中的至少一者相同的電極材料形成。在實施方式中，非主動電極可位於阻擋絕緣膜130上且可不形成多通道結構。非主動電極可不像其他閘極電極一樣充當閘極電極。
在示例性實施例中採用的阻擋絕緣膜130是否存在可不僅通過成分（composition）來確認，而且也可通過形成區（formation region）或者通過將阻擋絕緣膜130的厚度與另一個閘極絕緣體GI的厚度進行比較來確認。舉例來說，第一電晶體TR1及第二電晶體TR2中的每一者的閘極絕緣體GI均可由閘極間隔件GS的側表面形成，而非主動組件NT的阻擋絕緣膜130可不形成在閘極間隔件GS的側表面中，而是形成在閘極間隔件GS之間的鰭結構PS的上表面的區中。因此，非主動組件NT的鰭結構PS的上表面中的絕緣材料的一部分可具有比第一電晶體TR1及第二電晶體TR2中的每一者的閘極絕緣體GI的厚度大的厚度，從而可確認是否存在示例性實施例採用的阻擋絕緣膜130。
如前面所闡述，非主動組件NT可包括位於類似的閘極結構下方的鰭結構PS（此處，為便於製程說明（參見圖3至圖15B）起見可將鰭結構PS稱為第二鰭結構AP2）。鰭結構PS可包括在與基底101的上表面垂直的z方向上交替地排列的第一半導體圖案151與第二半導體圖案152。舉例來說，第一半導體圖案151與第二半導體圖案152可交替地排列。第一半導體圖案151與第二半導體圖案152可由蝕刻選擇性不同的材料形成。在實施方式中，第一半導體圖案151可包含SiGe或Ge，且第二半導體圖案152可包含Si或III-V族化合物半導體。
第二半導體圖案152可分別設置在與第一通道層NS1及第二通道層NS2中的至少一者的水平高度對應的水平高度上或所述水平高度處。在實施方式中，第二半導體圖案152可包含與第一通道層NS1及第二通道層NS2中的至少一者相同的半導體材料。舉例來說，即使當雜質濃度因後續操作等而彼此不同時，第二半導體圖案152仍可由與第一通道層NS1及/或第二通道層NS2相同的半導體層形成。舉例來說，第二半導體圖案152以及第一通道層NS1及/或第二通道層NS2可包含矽半導體。
第一半導體圖案151可分別設置在與第一通道層NS1及第二通道層NS2中的至少一者的各個通道層之間的空間的水平高度對應的水平高度處。第一半導體圖案151可為在第一電晶體TR1及第二電晶體TR2中的第一通道層NS1之間與第二通道層NS2之間形成閘極電極GE時用作犧牲層的圖案。在示例性實施例所採用的非主動組件NT中，如圖2C所示，即使在犧牲層移除操作（參見圖14A及圖14B）中，第一半導體圖案151仍可受到阻擋絕緣膜130的保護，且因此可餘留下來而不會被移除。
在實施方式中，如圖中所示，可採用與第一通道層NS1及第二通道層NS2相同的方式來包括三個第二半導體圖案152，且可包括三個第一半導體圖案151。
第一源極/汲極區SD1及第二源極/汲極區SD2可為使用被作為晶種層（參見圖9及圖10）提供的與第一通道層NS1及第二通道層NS2相關或對應的半導體層形成的外延層。
當第一電晶體TR1是P-MOSFET時，第一源極/汲極區SD1可包含對第一通道區CH1提供壓縮應變（compressive strain）的材料。舉例來說，第一源極/汲極區SD1可包含晶格常數比Si的晶格常數大的SiGe層。第一源極/汲極區SD1可具有P型導電性。
當第二電晶體TR2是N-MOSFET時，第二源極/汲極區SD2可包含對第二通道區CH2提供拉伸應變（tensile strain）的半導體材料。舉例來說，第二源極/汲極區SD2可包含晶格常數比Si的晶格常數小的SiC層或者晶格常數實質上相同於基底101的晶格常數的Si層。第二源極/汲極區SD2可具有N型導電性。
參照圖2C，非主動組件NT可包括鄰近鰭結構PS的外延區EP。外延區EP可包括與第一源極/汲極區SD1或第二源極/汲極區SD2相同的半導體外延部分。在實施方式中，外延區EP可為通過與形成第一源極/汲極區SD1的操作相同的操作形成的半導體外延層。舉例來說，外延區EP可為SiGe外延部分。
在實施方式中，如圖2C所示，外延區EP可採用與第一源極/汲極區SD1類似的方式在第一方向（x方向）上設置在鰭結構的兩側上，使鰭結構PS夾置在外延區EP之間。在實施方式中，非主動組件NT不是用作場效應電晶體的組件，因此外延區EP可根據所期望的功能而僅形成在鰭結構PS的一側處。
在示例性實施例的非主動組件NT中，如前面所示，（由於存在阻擋絕緣膜130）第二半導體圖案152可不受到蝕刻，以使得可防止由過蝕刻造成對外延區EP的損壞。舉例來說，當外延區位於其中蝕刻速率相對高的特定導電性類型區（例如，p井區）中時，對外延區EP的損壞可成問題。舉例來說，與摻雜有例如磷（P）等雜質的N井區（圖1所示W1）相比，摻雜有例如硼（B）等雜質的p井區（圖1所示W2）中的蝕刻速率可較高，因此位於p井區中的非主動組件NT中的外延區EP可容易受到損壞。
可使用如前面所示的非主動組件NT作為雙極裝置的一部分（例如，集電極（collector））或者作為不需要進行閘極操作（gate operation）的非場效應電晶體組件（例如，供電抽頭），因此可不需要移除第一半導體圖案151以及形成閘極電極GE。
因此，如圖2C所示，由於在鰭結構PS的上表面中可採用阻擋絕緣膜130，因此可防止第一半導體圖案151在閘極電極GE的形成操作中被蝕刻。因此，可基本上保護外延區EP不受過蝕刻造成的損壞。
同時，在與非主動組件NT位於相同的導電井（例如，p型井）中的第二電晶體TR2中，在移除犧牲層以形成閘極電極的操作中可使用內部間隔件ISP來防止第二源極/汲極區SD2被損壞。
參照圖2B，在示例性實施例中以與第一電晶體TR1不同的方式採用的第二電晶體TR2可包括位於第二源極/汲極區SD2與閘極電極GE之間的內部間隔件ISP。第二電晶體TR2的內部間隔件ISP可彼此間隔開，使第二通道層NS2夾置在各個內部間隔件ISP之間。內部間隔件ISP可直接接觸閘極絕緣體GI。舉例來說，內部間隔件ISP可包括氧化矽膜、氮化矽膜及氮氧化矽膜中的至少一者。
在實施方式中，如圖中所示，第二電晶體TR2可包括內部間隔件ISP。在實施方式中，第一電晶體TR1可視需要包括內部間隔件ISP。
在第一源極/汲極區SD1及第二源極/汲極區SD2上可設置有層間絕緣膜123。閘極結構可位於層間絕緣膜123中。層間絕緣膜123的上表面可與閘極頂蓋圖案GP的上表面實質上共面。層間絕緣膜123可包括氧化矽膜或氮氧化矽膜。
可將第一接觸塞CT1及第二接觸塞CT2設置成穿過層間絕緣膜123並分別連接到第一源極/汲極區SD1及第二源極/汲極區SD2。第一接觸塞CT1可接觸第一源極/汲極區SD1，且第二接觸塞CT2可接觸第二源極/汲極區SD2。非主動組件NT可採用與此類似的方式包括連接到外延區EP的第三接觸塞CT3。如前面所示，也可使用非主動組件NT作為非場效應電晶體組件，且因此可僅在兩個外延區EP的一個區中形成非主動組件NT。
在示例性實施例中採用的非主動組件NT中，外延區EP可不被損壞，且可受到阻擋絕緣膜130的保護，因而可確保與第三接觸塞CT3之間的良好連接。
第一接觸塞CT1、第二接觸塞CT2及第三接觸塞CT3可包含導電金屬氮化物及/或金屬。舉例來說，第一接觸塞CT1、第二接觸塞CT2及第三接觸塞CT3可包含金屬氮化物（例如，TiN、WN及TaN）及/或金屬（例如，Ti、W及Ta）。
在下文中，將參照圖式闡述製造根據示例性實施例的半導體裝置的方法。
圖3至圖15B示出製造根據示例性實施例的半導體裝置的方法中的各個階段的透視圖及剖視圖，且為便於解釋起見，將闡述製造第一電晶體TR1及非主動組件NT的操作作為主要操作。
圖3及圖4示出製造根據示例性實施例的半導體裝置的方法中的鰭結構形成操作的透視圖。
參照圖3，可形成多層結構ST，在多層結構ST中，第一半導體層111與第二半導體層112交替地堆疊在基底101上。
基底101可包括第一區I及第二區II。舉例來說，第一區I可為存儲單元區，且第二區II可為包括非場效應電晶體組件的外圍電路區。可在與基底101接觸的第一半導體層111上交替地形成第二半導體層112與第一半導體層111。在實施方式中，多層結構ST的最上層可為第二半導體層112。在實施方式中，第一半導體層111及第二半導體層112可使用例如外延生長方法形成。
第一半導體層111與第二半導體層112可包含蝕刻選擇性不同的材料。舉例來說，第一半導體層111可在形成閘極電極時用作犧牲層，且第二半導體層112可用作通道層。在這種情形中，即使在對第一半導體層111進行蝕刻時，第二半導體層112仍可餘留下來而不會被蝕刻。在實施方式中，第一半導體層111可包含例如SiGe或Ge。在實施方式中，第二半導體層112可包含例如Si或III-V族化合物半導體。
接下來，可在多層結構ST上分別形成在第一方向x1及x2上延伸的第一罩幕圖案M1及第二罩幕圖案M2。第一罩幕圖案M1及第二罩幕圖案M2可由例如氧化矽膜、氮化矽膜或氮氧化矽膜形成。
參照圖4，可使用第一罩幕圖案M1及第二罩幕圖案M2中的每一者作為罩幕來對多層結構ST進行蝕刻，因此可形成第一鰭結構AP1及第二鰭結構AP2。
在實施方式中，可將基底101蝕刻到上表面的一部分，因此形成與第一鰭結構AP1及第二鰭結構AP2對應的投影部分104，且可在投影部分周圍形成分隔絕緣層105。投影部分104的側表面的一部分可被分隔絕緣層105覆蓋。分隔絕緣層105的上表面可低於位於基底101上的投影部分104的上表面。舉例來說，位於基底101上的投影部分104可在分隔絕緣層105上方突出。
第一鰭結構AP1可形成在第一區I上且可在第一方向x1上延伸，且第二鰭結構AP2可形成在第二區II上且可在第一方向x2上延伸。
第一鰭結構AP1及第二鰭結構AP2中的每一者可包括交替地堆疊在基底101的第一區及第二區中的每一者上的第一半導體圖案151及第二半導體圖案152。
接下來，可將位於第一鰭結構AP1及第二鰭結構AP2上的第一罩幕圖案M1及第二罩幕圖案M2移除。接下來，在閘極電極形成操作中，可執行形成用於對非主動組件的外延區進行保護的阻擋絕緣膜的操作。
圖5A至圖5D示出示例性實施例中採用的非主動組件NT的罩幕形成操作的實例的每一個主要操作的剖視圖，且可被理解為沿圖4所示y-y'截取的剖視圖。
參照圖5A，可在基底101的第一區I及第二區II上形成覆蓋第一鰭結構AP1及第二鰭結構AP2的多層絕緣膜130'。
多層絕緣膜130'可共形地形成在位於基底101上的第一鰭結構AP1及第二鰭結構AP2上。在實施方式中，多層絕緣膜130'可包含氮化物膜（例如，氮化矽）且可具有由蝕刻選擇性不同的材料形成的多層結構。在實施方式中，示例性實施例中採用的多層絕緣膜130'可包括第一膜131（氧化矽）、第二膜132（氮化矽）及第三膜133（氧化矽）。
多層絕緣膜130'可使用例如化學氣相沉積（chemical vapor deposition，CVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）等形成。
接下來，參照圖5B，可在第二區II中形成覆蓋第二鰭結構AP2的第一罩幕膜Ma，且可使用第一罩幕膜Ma執行對氧化矽的選擇性蝕刻製程。
在上述操作中，第三膜133（氧化矽）可被從位於第一區I上的多層絕緣膜130'選擇性地移除，且外表面可被作為第二膜132（氮化矽）提供。在實施方式中，第一罩幕膜Ma可包括例如光刻膠、旋塗玻璃（spin-on-glass，SOG）或旋塗硬罩幕（spin-on hard mask，SOH）。
接下來，參照圖5C，可從第二區II移除第一罩幕膜Ma，且可執行對氮化矽的選擇性蝕刻製程。
在上述操作中，可從第一區I移除為氮化矽且位於外表面上的第二膜132，而位於第二區II上的多層絕緣膜130'可（例如，因存在為氧化矽且位於外表面中的第三膜133）餘留下來而不會被移除。因此，在第一區I中可只有第一膜131（氧化矽）餘留下來，而在第二區II中多層絕緣膜130'可維持存在。
可使用覆蓋第二鰭結構AP2且餘留在第二區II中的多層絕緣膜作為阻擋絕緣膜130以防止外延區被損壞，外延區在後續閘極電極形成操作（例如，犧牲層移除操作）中與源極/汲極區一起形成。
在實施方式中，參照圖5A至圖5C，示出在基底101的第二區II中選擇性地形成阻擋絕緣膜的操作。在實施方式中，所述方法可包括在第二區II中選擇性地形成阻擋絕緣膜，所述阻擋絕緣膜能夠保護第二鰭結構AP2的犧牲層不會受到用於形成閘極電極的濕法蝕刻操作（犧牲層移除操作）的影響。
圖6至圖10示出製造根據示例性實施例的半導體裝置的方法中的虛設閘極結構及源極/汲極區的形成操作的透視圖。
首先，參照圖6及圖7，可分別在第一區I及第二區II上額外地形成覆蓋第一鰭結構AP1及第二鰭結構AP2的緩衝氧化物層135（參見圖6），且可使用第三罩幕圖案M3及第四罩幕圖案M4執行蝕刻操作以形成第一虛設閘極電極DG1及第二虛設閘極電極DG2。
第一虛設閘極電極DG1可與第一鰭結構AP1相交以形成在第二方向y1上延伸的第一虛設閘極電極DG1。在蝕刻操作中，可利用第一虛設閘極電極DG1來將第一膜131（氧化矽）及緩衝氧化物層135圖案化。
第二虛設閘極電極DG2可與第二鰭結構AP2相交以形成在第二方向y2上延伸的第二虛設閘極電極DG2。在蝕刻操作中，可利用第二虛設閘極電極DG2來將阻擋絕緣膜130及緩衝氧化物層135圖案化。舉例來說，第一虛設閘極電極DG1及第二虛設閘極電極DG2中的每一者可為多晶矽或非晶矽中的一者。
接下來，參照圖8，可在第一虛設閘極電極DG1及第二虛設閘極電極DG2的側壁上形成閘極間隔件GS。
舉例來說，可在基底101上形成覆蓋第一虛設閘極電極DG1、第二虛設閘極電極DG2、第一鰭結構AP1及第二鰭結構AP2的間隔件膜。接下來，可對間隔件膜進行回蝕以形成餘留在第一虛設閘極電極DG1的側壁以及第二虛設閘極電極DG2的側壁上的閘極間隔件GS。
閘極間隔件GS可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO2 ）、碳氮氧化矽（SiOCN）或其組合。在實施方式中，閘極間隔件GS可為單層膜。在實施方式中，閘極間隔件GS可具有多層膜結構。
接下來，參照圖9，可將第一鰭結構AP1的暴露到第一虛設閘極電極DG1的兩側及閘極間隔件GS的兩側或者在第一虛設閘極電極DG1的兩側及閘極間隔件GS的兩側處暴露出的部分移除，以在第一鰭結構AP1中形成第一凹槽R1。與此類似，可將第二鰭結構AP2的在第二虛設閘極電極DG2的兩側及閘極間隔件GS的兩側處暴露出的部分移除，以在第二鰭結構AP2中形成第二凹槽R2。
在實施方式中，可同時執行形成第一凹槽R1的操作及形成第二凹槽R2的操作。在實施方式中，儘管形成了第一凹槽R1及第二凹槽R2，然而第一半導體圖案151與基底101接觸的一部分可餘留下來，因此可使用所述部分作為外延晶種。在實施方式中，可將第一半導體圖案151的與基底101接觸的一部分移除，因此基底101的上表面可被暴露出。
通過第一凹槽R1的側表面及第二凹槽R2的側表面，可將交替地堆疊的第一半導體圖案151與第二半導體圖案152暴露出。在實施方式中，可額外地執行用於形成內部間隔件的操作。舉例來說，在第二電晶體TR2的情形中，在形成凹槽之後及形成第二源極/汲極區SD2之前，可執行在第一半導體圖案151的側表面上選擇性地形成內部間隔件ISP的操作。
接下來，參照圖10，可對第一鰭結構AP1及第二鰭結構AP2執行外延生長操作以填充第一凹槽R1及第二凹槽R2。可通過單個操作來同時執行用於填充第一凹槽R1及第二凹槽R2的外延生長操作。
可提供在第一虛設閘極電極DG1的兩側處生長的外延部分作為第一源極/汲極區SD1，且可提供在第二虛設閘極電極DG2的兩側處生長的外延部分作為用於接觸非主動組件的外延區EP。
可在提供暴露到第一凹槽R1及第二凹槽R2中的每一者的底表面的半導體表面以及暴露到第一凹槽R1及第二凹槽R2中的每一者的側表面的第一半導體圖案151及第二半導體圖案152作為晶種層的同時執行上述外延生長操作。
第一源極/汲極區SD1及外延區EP可包含摻雜有p型雜質的矽鍺（SiGe），且可因此提供p-MOSFET。第一源極/汲極區SD1可包含能夠通過後續操作來向用作P-MOSFET的通道區的第二半導體圖案152施加壓縮應力的材料。第一源極/汲極區SD1可包含晶格常數比第二半導體圖案152的晶格常數大的材料。當第二半導體圖案152包含SiGe時，第一源極/汲極區SD1可包含Ge含量比第二半導體圖案152的Ge含量大的SiGe。外延區EP可為與第一源極/汲極區SD1相同的半導體外延層。
第一源極/汲極區SD1及外延區EP可具有在生長製程中被定義為結晶學穩定表面（crystallographically stable surface）的各種形狀。舉例來說，第一源極/汲極區SD1及外延區EP可具有五邊形橫截面。
在實施方式中，可使用另一個外延生長操作形成第二源極/汲極區SD2，且可包含摻雜有n型雜質的矽（Si）及/或碳化矽（SiC）。第二源極/汲極區SD2的橫截面可具有六邊形形狀或角度平緩的多邊形形狀。
在下文中，將參照圖11A至圖15B闡述製造根據示例性實施例的半導體裝置的方法的閘極結構形成操作。圖11A、圖12A、圖13A、圖14A及圖15A示出針對每一個主要操作的沿線B1-B1'及線B3-B3'截取的剖視圖，而圖11B、圖12B、圖13B、圖14B及圖15B示出針對每一個主要操作的沿線A1-A1'及線A3-A3'截取的剖視圖。
圖11A及圖11B示出圖10所示部分的沿線B1-B1'及線B3-B3'截取的剖視圖以及沿線A1-A1'及線A3-A3'截取的剖視圖。
參照圖11A及圖11B，第一源極/汲極區SD1可與位於第一虛設閘極電極DG1及閘極間隔件GS下方的第一鰭結構AP1（例如，第一半導體圖案151及第二半導體圖案152）的側表面接觸。類似於此，外延區EP可與位於第二虛設閘極電極DG2及閘極間隔件GS下方的第二鰭結構AP2的側表面接觸。
接下來，參照圖12A及圖12B，可形成層間絕緣膜123來覆蓋第一源極/汲極區SD1、第一虛設閘極電極DG1、外延區EP、第二虛設閘極電極DG2及閘極間隔件GS。之後，可對層間絕緣膜123進行平坦化直到暴露出第一虛設閘極電極DG1及第二虛設閘極電極DG2。
在平坦化操作中，可移除第三罩幕圖案M3及第四罩幕圖案M4。層間絕緣膜123可包含例如低介電常數材料、氧化物膜、氮化物膜或氮氧化物膜。低介電常數材料可包括例如：可流動氧化物（flowable oxide，FOX）、Tonen矽氮烷（Tonen Silazane，TOSZ）、未經摻雜的矽石玻璃（undoped silica glass，USG）、硼矽石玻璃（borosilica glass，BSG）、磷矽石玻璃（phosphosilica glass，PSG）、硼磷矽石玻璃（borophosphosilica glass，BPSG）、電漿增強原矽酸四乙酯（plasma enhanced tetra ethyl ortho silicate，PETEOS）、氟化矽酸鹽玻璃（fluoride silicate glass，FSG）、高密度電漿（high density plasma，HDP）氧化物、電漿增強氧化物（plasma enhanced oxide，PEOX）、可流動化學氣相沉積（flowable CVD，FCVD）氧化物或其組合。
接下來，參照圖13A及圖13B，第一虛設閘極電極DG1及第二虛設閘極電極DG2可通過暴露出的區而被移除，且另外可將氧化物選擇性地移除。
在氧化物移除操作中，可從第一區I將第一膜131（氧化物）與緩衝氧化物層135一起移除。可從第二區II將緩衝氧化物層135移除。在實施方式中，因存在為氮化物且位於表面中的第二膜132，阻擋絕緣膜130可餘留下來而不會被移除。
因此，如圖13B所示，可在閘極間隔件GS之間形成第一開口區H1及第二開口區H2。通過第一開口區H1，可暴露出第一鰭結構AP1的第一半導體圖案151及第二半導體圖案152。在第二開口區H2中，第二鰭結構AP2可仍被阻擋絕緣膜130覆蓋，因此第二半導體圖案152可不被暴露出。
接下來，參照圖14A及圖14B，在第一區I上，可利用對第一半導體圖案151的蝕刻速率比對第二半導體圖案152的蝕刻速率高的蝕刻劑來將第一半導體圖案151移除。可提供分別與第一半導體圖案151對應的多個空隙h。在上述操作中，在第一區I上，第二半導體圖案152可使第一源極/汲極區SD1能夠在第一方向上彼此連接。第二半導體圖案152可被作為第一通道層NS1提供。
在實施方式中，即使在對第二區II應用相同的蝕刻操作時，第一半導體圖案151也可不被暴露出來（由於阻擋絕緣膜130），因此第二鰭結構AP2可原樣餘留下來。因此，通過第一半導體圖案151的過蝕刻（over-etching），可基本上防止外延區EP被損壞。
接下來，參照圖15A及圖15B，在第一區I上，可圍繞第一通道層NS1、在閘極間隔件GS的側壁上以及在已暴露出的第一源極/汲極區SD1上形成閘極絕緣體GI。在這種情形中，閘極絕緣體GI可共形地形成在第一通道層NS1周圍以及閘極間隔件GS的側壁上。
在第二區II上，可在閘極間隔件GS的側壁上以及阻擋絕緣膜130的上表面上形成與閘極絕緣體GI對應的絕緣膜140。
接下來，可在閘極絕緣體GI上將閘極電極GE形成為在第二方向y1上延伸。舉例來說，閘極電極可形成在閘極間隔件GS之間的區中，形成在第一通道層NS1之間的區中以及形成在第一通道層NS1與基底101之間的區中。
在第二區II上，可在閘極間隔件GS的側壁之間形成非主動電極NG，例如與閘極電極GE相同的電極材料。在實施方式中，非主動電極NG可位於阻擋絕緣膜130上且可不具有多通道結構，例如如前面所述。因此，非主動電極NG可不像其他閘極電極GE一樣充當場效應電晶體的閘極。阻擋絕緣膜130可包含氮化物膜，例如氮化矽或氮氧化矽。在實施方式中，阻擋絕緣膜130可包括包含氧化矽的第一膜131及包含氮化矽的第二膜132。
閘極絕緣體GI可包含介電常數比氧化矽膜的介電常數高的高介電常數材料。在實施方式中，閘極絕緣體GI可包含例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭（lead scandium tantalum oxide）或鈮酸鉛鋅。
閘極電極GE及非主動電極NG可包含導電材料。在實施方式中，閘極電極GE及非主動電極NG中的每一者可包含例如TiN、WN、TaN、Ru、TiC、TaC、Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaCN、TaSiN、Mn、Zr、W或Al。在實施方式中，閘極電極GE及非主動電極NG可具有單層結構。在實施方式中，閘極電極GE可包括用於調整逸出功（work function）的逸出功導電層以及用於對由用於調整逸出功的逸出功導電層形成的空間進行填充的填充導電層。
另外，可對閘極電極GE及非主動電極NG施加閘極間隔件GS及回蝕操作。在形成閘極頂蓋層之後，可執行平坦化操作以形成閘極頂蓋圖案GP。在實施方式中，可形成連接到第一源極/汲極區SD1的第一接觸塞CT1以及連接到外延區EP的第三接觸塞CT3。因此，可製造出圖2A所示第一電晶體TR1及圖2C所示非主動組件NT。
根據示例性實施例的非主動組件NT可形成非主動組件而非場效應電晶體。非主動組件NT可例如為不同的電晶體，例如雙極電晶體（BJT）等或者例如供電抽頭等組件。
在閘極電極及閘極絕緣膜形成操作中，接觸塞所連接到的外延區EP可因存在阻擋絕緣膜130而原樣餘留下來，而不會被損壞。此外，在閘極電極及閘極絕緣膜形成操作中，形成鰭結構的第一半導體圖案及第二半導體圖案可原樣餘留下來，而不會被移除。
作為將在示例性實施例中採用的非主動組件的詳細實例，在圖16中示出對雙極電晶體的集電極應用的實例。圖16所示雙極電晶體200可被理解為用於形成圖1所示半導體裝置中的第二區II的外圍電路的組件，而非用於形成圖1所示半導體裝置中的第一區I的存儲單元及邏輯電路的場效應電晶體。
參照圖16，雙極電晶體200可具有形成在具有n型雜質區202的p型半導體基底201中的垂直PNP結構。
在n型雜質區202上設置有基極區（base region）B及發射極區（emitter region）E，且在p型半導體部分中設置有集電極區（collector region）C。集電極區C、基極區B及發射極區E可包括其中分別交替地堆疊有第一半導體圖案251與第二半導體圖案252的第一鰭結構AP_C、第二鰭結構AP_B及第三鰭結構AP_E，且可通過分隔絕緣層ISO彼此隔開。
在集電極區C的第一鰭結構AP_C中可形成有p型外延區EP'。p型外延區EP'可形成在兩個閘極結構G之間。上述操作可參照圖7至圖10所示操作來闡述。在第一鰭結構AP_C中，在移除犧牲層以形成閘極絕緣體GI及閘極電極GE的操作中，阻擋絕緣膜230使第二半導體圖案252餘留下來而不會被移除，因此可防止p型外延區EP'被損壞。連接到p型外延區EP'的第一接觸塞CT_C被形成，因此可形成集電極區C。
同時，在第二鰭結構AP_B及第三鰭結構AP_E中未形成單獨的外延區，並應用向第二鰭結構AP_B及第三鰭結構AP_E注入雜質的操作，因此可提供對於基極區B及發射極區E而言具有特定導電類型的半導體區。舉例來說，向第二鰭結構AP_B注入n型雜質，同時向第三鰭結構AP_E注入p型雜質。因此，可為第二接觸塞CT_B及第三接觸塞CT_E提供接觸區。在基極區B及發射極區E中不需要閘極電極，因此位於對應區中的第一虛設閘極結構D1及第二虛設閘極結構D2可分別維持為虛設閘極電極DG及虛設閘極電極DE，而不應用置換操作。
如上所述，根據示例性實施例，儘管從場效應電晶體（FET）區移除了犧牲層（例如，SiGe），然而仍可防止被作為非主動組件（而非場效應電晶體）中的接觸區提供的外延層受到損壞，因此可穩定地提供具有期望功能的非主動組件（例如，雙極電晶體（BJT）的集電極或供電抽頭）。
綜上所述，半導體裝置可以高速度運行，同時可考慮在操作方面具有高度準確性以及對半導體裝置中所包括的電晶體的結構進行優化。舉例來說，一種用於增大集成電路裝置的密度的按比例縮放技術可包括多閘極電晶體，所述多閘極電晶體具有通過在基底上提供主動引腳以及在主動引腳上形成閘極而形成的三維通道。
本發明的實施例可提供一種半導體裝置，所述半導體裝置具有其中為實現非電晶體區中的接觸而提供的外延層不會被損壞的結構。
本文中已公開了示例性實施例，且儘管採用了特定用語，然而所述用語僅被用於且被解釋為一般性及說明性意義，而非用於限制目的。在一些情況下，如在本申請提交時對於所屬領域中的普通技術人員來說將顯而易見，除非另外具體地指明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用或者與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，所屬領域中的技術人員應理解，在不背離以下申請專利範圍所述的本發明的精神及範圍的條件下，可作出形式及細節上的各種改變。
100‧‧‧半導體裝置
101‧‧‧基底
104‧‧‧投影部分
105‧‧‧分隔絕緣層
111‧‧‧第一半導體層
112‧‧‧第二半導體層
123‧‧‧層間絕緣膜
130‧‧‧阻擋絕緣膜
130'‧‧‧多層絕緣膜
131‧‧‧第一膜
132‧‧‧第二膜
133‧‧‧第三膜
135‧‧‧緩衝氧化物層
140‧‧‧絕緣膜
151‧‧‧第一半導體圖案
152‧‧‧第二半導體圖案
200‧‧‧雙極電晶體
201‧‧‧p型半導體基底
202‧‧‧n型雜質區
230‧‧‧阻擋絕緣膜
251‧‧‧第一半導體圖案
252‧‧‧第二半導體圖案
ACT1‧‧‧第一主動區
ACT2‧‧‧第二主動區
AP1、AP_C‧‧‧第一鰭結構
AP2、AP_B‧‧‧第二鰭結構
AP_E‧‧‧第三鰭結構
B‧‧‧基極區
C‧‧‧集電極區
CH1‧‧‧第一通道區
CH2‧‧‧第二通道區
CT1、CT_C‧‧‧第一接觸塞
CT2、CT_B‧‧‧第二接觸塞
CT3‧‧‧第三接觸塞
D1‧‧‧第一虛設閘極結構
D2‧‧‧第二虛設閘極結構
DG‧‧‧虛設閘極電極
DG1‧‧‧第一虛設閘極電極
DG2‧‧‧第二虛設閘極電極
E‧‧‧發射極區
EP‧‧‧外延區
G‧‧‧閘極結構
GE‧‧‧閘極電極
GI‧‧‧閘極絕緣體
GP‧‧‧閘極頂蓋圖案
GS‧‧‧閘極間隔件
h‧‧‧空隙
H1‧‧‧第一開口區
H2‧‧‧第二開口區
I‧‧‧第一區
II‧‧‧第二區
ISO‧‧‧隔離區
ISO‧‧‧分隔絕緣層
ISP‧‧‧內部間隔件
Ma‧‧‧罩幕膜
M1‧‧‧第一罩幕圖案
M2‧‧‧第二罩幕圖案
M3‧‧‧第三罩幕圖案
M4‧‧‧第四罩幕圖案
NG‧‧‧非主動電極
NS1‧‧‧第一通道層
NS2‧‧‧第二通道層
NT‧‧‧非主動組件
PS‧‧‧鰭結構
R1‧‧‧第一凹槽
R2‧‧‧第二凹槽
SD1‧‧‧第一源極/汲極區
SD2‧‧‧第二源極/汲極區
ST‧‧‧多層結構
TR1‧‧‧第一電晶體
TR2‧‧‧第二電晶體
W1、W2‧‧‧導電井
W1‧‧‧n型井
W1‧‧‧N井區
W2‧‧‧p型井
W2‧‧‧p井區
x、x1、x2、y、y1、y2、z‧‧‧方向
A1-A1'、A2-A2'、A3-A3'、B1-B1'、B2-B2'、B3-B3'、y-y'‧‧‧線
通過參照所附圖式詳細闡述示例性實施例，對所屬領域中的技術人員來說本發明的特徵將顯而易見，在所附圖式中： 圖1示出根據示例性實施例的半導體裝置的平面圖。 圖2A示出沿圖1所示線A1-A1'及線B1-B1'截取的剖視圖。 圖2B示出沿圖1所示線A2-A2'及線B2-B2'截取的剖視圖。 圖2C示出沿圖1所示線A3-A3'及線B3-B3'截取的剖視圖。 圖3及圖4示出製造根據示例性實施例的半導體裝置的方法中的鰭結構形成操作的透視圖。 圖5A至圖5C示出製造根據示例性實施例的半導體裝置的方法中的罩幕層形成操作的剖視圖。 圖6至圖10示出製造根據示例性實施例的半導體裝置的方法中的虛設閘極結構及源極/汲極形成操作的透視圖。 圖11A、圖12A、圖13A、圖14A及圖15A示出製造根據示例性實施例的半導體裝置的方法中的閘極結構形成操作的剖視圖（B1-B1'及B3-B3'）。 圖11B、圖12B、圖13B、圖14B及圖15B示出製造根據示例性實施例的半導體裝置的方法中的閘極結構形成操作的剖視圖（A1-A1'及A3-A3'）。 圖16示出適用於根據示例性實施例的半導體裝置的PNP雙極裝置的剖視圖。

Claims (20)

  1. 一種半導體裝置，包括： 電晶體，設置在基底的第一區上，所述電晶體包括： 源極/汲極區； 多個通道層，在分別連接所述源極/汲極區的同時，所述多個通道層在與所述基底的上表面垂直的方向上彼此間隔開； 閘極電極，環繞所述多個通道層中的每一者；以及 閘極絕緣體，位於所述閘極電極與所述多個通道層之間；以及 非主動組件，設置在所述基底的第二區上，所述非主動組件包括： 鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案， 外延區，鄰近所述鰭結構； 非主動電極，與所述鰭結構相交；以及 阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述阻擋絕緣膜包含氮化矽或氮氧化矽。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述阻擋絕緣膜包括第一膜及第二膜，所述第一膜包含氧化矽，所述第二膜及包含氮化矽。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述多個第二半導體圖案分別與所述多個通道層中的相應通道層位於相同的水平高度處。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述多個第二半導體圖案與所述多個通道層包含相同的半導體材料。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述非主動電極與所述閘極電極包含相同的電極材料。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述多個第一半導體圖案與所述外延區包含相同的半導體材料。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述外延區包括與所述源極/汲極區相同的半導體外延部分。
  9. 如申請專利範圍第8項所述的半導體裝置，其中所述外延區包含矽鍺。
  10. 如申請專利範圍第1項所述的半導體裝置，其中： 所述基底的所述第一區包括N井， 所述基底的所述第二區包括P井，且 所述電晶體是P通道金屬氧化物半導體電晶體。
  11. 如申請專利範圍第1項所述的半導體裝置，更包括： 接觸塞，連接到所述外延區。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述非主動組件是雙極電晶體的一部分或供電抽頭。
  13. 一種半導體裝置，包括： 電晶體，位於基底的第一區上，所述電晶體包括： 源極/汲極區，在第一方向上排列； 多個通道層，在與所述基底的上表面垂直的方向上排列，且所述多個通道層在連接所述源極/汲極區的同時彼此間隔開； 閘極電極，在環繞所述多個通道層的同時，所述閘極電極在與所述第一方向相交的第二方向上延伸；以及 閘極絕緣體，位於所述閘極電極與所述多個通道層之間； 非主動組件，位於所述基底的第二區上，所述非主動組件包括： 鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案； 外延區，設置在所述第一方向上且鄰近所述鰭結構； 非主動電極，在與所述鰭結構相交的同時，所述非主動電極在所述第二方向上延伸；以及 阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間，所述阻擋絕緣膜是由與所述第一半導體圖案的材料不同的材料形成；以及 多個接觸塞，連接到所述源極/汲極區及所述外延區。
  14. 如申請專利範圍第13項所述的半導體裝置，其中 所述電晶體更包括： 第一閘極間隔件，位於所述閘極電極的在所述第二方向延伸的兩個側表面上，且 所述非主動組件更包括： 第二閘極間隔件，位於所述非主動電極的在所述第二方向延伸的兩個側表面上。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述阻擋絕緣膜位於所述第二閘極間隔件之間的所述鰭結構的區域上。
  16. 如申請專利範圍第14項所述的半導體裝置，其中： 所述鰭結構包括在所述第二方向上排列的多個鰭結構，且 所述外延區位於所述多個鰭結構中的鰭結構之間。
  17. 如申請專利範圍第13項所述的半導體裝置，其中所述外延區包括位於所述鰭結構的在所述第一方向延伸的兩側上的外延區，且所述鰭結構夾置在所述外延區之間。
  18. 一種半導體裝置，包括： 第一電晶體，位於基底的第一導電井上，所述第一電晶體包括： 第一源極/汲極區； 多個第一通道層，在分別連接所述第一源極/汲極區的同時，所述多個第一通道層在與所述基底的上表面垂直的方向上彼此間隔開； 第一閘極電極，環繞所述多個第一通道層中的每一者；以及 第一閘極絕緣體，位於所述第一閘極電極與所述多個第一通道層之間； 第二電晶體，位於所述基底的第二導電井上，所述第二電晶體包括： 第二源極/汲極區； 多個第二通道層，在分別連接所述第二源極/汲極區的同時，所述多個第二通道層在與所述基底的所述上表面垂直的所述方向上彼此間隔開； 第二閘極電極，環繞所述多個第二通道層中的每一者；以及 第二閘極絕緣體，位於所述第二閘極電極與所述多個第二通道層之間；以及 非主動組件，位於所述基底的所述第二導電井上，所述非主動組件包括： 鰭結構，包括交替地堆疊的多個第一半導體圖案與多個第二半導體圖案； 外延區，鄰近所述鰭結構； 非主動電極，設置為與所述鰭結構相交；以及 阻擋絕緣膜，位於所述非主動電極與所述鰭結構之間，所述阻擋絕緣膜是由與所述第一半導體圖案的材料不同的材料形成。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述第二電晶體更包括： 內部間隔件，位於所述第二閘極電極與所述第二源極/汲極區之間。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述非主動組件的所述外延區包括半導體外延部分，所述半導體外延部分與所述第一電晶體的所述第一源極/汲極區相同。
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