CN111863944B - 半导体器件及其形成方法 - Google Patents
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Abstract
本发明提供半导体器件及其形成方法，包括提供衬底，在衬底上依次形成第一衬层、第二衬层、第三衬层、第四衬层、第五衬层以及第六衬层；在第六衬层上形成至少一个分立排列的芯层；在芯层的侧壁上形成侧墙；以芯层和侧墙为掩膜，依次刻蚀侧墙两侧的第六衬层、第五衬层、第四衬层、第三衬层，直至暴露出第二衬层，形成开口；在刻蚀后的第三衬层、第四衬层、第五衬层以及第六衬层的两侧形成外延层；继续刻蚀第二衬层、第一衬层以及部分衬底；去除芯层、侧墙和芯层下的第六衬层、第五衬层、第四衬层、第三衬层、第二衬层、第一衬层以及部分衬底，形成若干鳍部；去除鳍部上的第一衬层、第三衬层以及第五衬层；形成的半导体器件使用性能得到提高。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离结构，所述隔离结构覆盖部分所述鳍部的侧壁，位于衬底上且横跨的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
随着对器件性能不断提出的更高要求，催生了四面控制的全包围栅结构(Gate-all-around)。具有全包围栅极(Gate-all-around)结构的半导体器件拥有有效地限制短沟道效应(Short channel effect)的特殊性能，正是业界在遵循摩尔定律不断缩小器件尺寸的革新中所极其渴望的。全包围栅极结构中的薄硅膜构成的器件沟道被器件的栅极包围环绕，而且仅被栅极控制。
如何形成全包围栅结构，从而提高半导体器件的使用性能，这是目前急需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，从而提高半导体器件的使用性能。
为解决上述问题，本发明提供半导体器件的形成方法，包括步骤：提供衬底，所述衬底上依次形成有第一衬层、第二衬层、第三衬层、第四衬层、第五衬层以及第六衬层；在所述第六衬层上形成至少一个分立排列的芯层；在所述芯层的侧壁上形成侧墙；以所述芯层和所述侧墙为掩膜，依次刻蚀所述侧墙两侧的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层，直至暴露出所述第二衬层，形成开口；在刻蚀后的所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层；继续以所述芯层和所述侧墙为掩膜，刻蚀所述第二衬层、所述第一衬层以及部分厚度的所述衬底；去除所述芯层、所述侧墙和所述芯层下的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层、所述第二衬层、所述第一衬层以及部分厚度的所述衬底，形成若干鳍部；去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层。
可选的，所述第一衬层、所述第三衬层和所述第五衬层的材料相同，所述第二衬层、所述第四衬层和所述第六衬层的材料相同，所述第一衬层、所述第三衬层、所述第五衬层与所述第二衬层、所述第四衬层、所述第六衬层的材料不同。
可选的，所述第一衬层、所述第三衬层和所述第五衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
可选的，所述第二衬层、所述第四衬层和所述第六衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
可选的，在刻蚀后的所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层之前，还包括：在刻蚀后的所述第三衬层和所述第五衬层的两侧形成凹槽。
可选的，采用湿法刻蚀形成所述凹槽。
可选的，采用外延生长方式形成所述外延层。
可选的，在所述第六衬层上形成至少一个分立排列的芯层之前，还包括：在所述第六衬层上形成粘附层，在所述粘附层上形成硬掩膜层。
可选的，所述芯层的材料包括无定形硅或无定形碳或氮化硅或氧化硅中的一种或多种。
利用上述方法形成的一种半导体器件，包括：衬底；若干E型鳍部，分立排列于所述衬底上，且各所述E型鳍部由第二衬层、第四衬层、第六衬层以及外延层组成；其中：第二衬层，位于所述衬底上；第四衬层，位于所述第二衬层上；第六衬层，位于所述第四衬层上；外延层，位于所述第二衬层、所述第四衬层以及所述第六衬层的一侧，连接所述第二衬层、所述第四衬层以及所述第六衬层。
本发明还提供另一种半导体器件的形成方法，包括步骤：提供衬底，所述衬底上依次形成有第一衬层、第二衬层、第三衬层、第四衬层、第五衬层以及第六衬层；在所述第六衬层上形成至少一个分立排列的芯层；在所述芯层的侧壁上形成侧墙；以所述芯层和所述侧墙为掩膜，依次刻蚀所述侧墙两侧的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层，所述第二衬层、所述第一衬层直至暴露出所述衬底，形成开口；在刻蚀后的所述第一衬层、所述第二衬层、所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层；继续以所述芯层和所述侧墙为掩膜，刻蚀部分厚度的所述衬底；去除所述芯层、所述侧墙及所述芯层下的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层、所述第二衬层、所述第一衬层以及部分厚度的所述衬底，形成若干鳍部；去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层。
可选的，在刻蚀后的所述第一衬层、所述第二衬层、所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层之前，还包括：在刻蚀后的所述第一衬层、所述第三衬层和所述第五衬层的两侧形成凹槽。
利用上述方法形成的一种半导体器件，包括：衬底；若干F型鳍部，分立排列于所述衬底上，且各所述F型鳍部由第二衬层、第四衬层、第六衬层以及外延层组成；其中：第二衬层，位于所述衬底上；第四衬层，位于所述第二衬层上；第六衬层，位于所述第四衬层上；外延层，位于所述衬底上以及所述第二衬层、所述第四衬层、所述第六衬层的一侧，连接所述衬底、所述第二衬层、所述第四衬层以及所述第六衬层。
与现有技术相比，本发明的技术方案具有以下优点：
首先在所述衬底上形成所述鳍部，再去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层，利用所述第二衬层、所述第四衬层、所述第六衬层以及所述外延层使所述鳍部形成E型结构或者F型结构，因为去除了所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层，能在所述鳍部内形成通道，从而在后续形成高介电常数的栅介质以及金属栅极时，形成的高介电常数的栅介质以及金属栅极能够填充到通道内，而形成包围所述鳍部的单堆栈全包围栅极结构，这样的栅极结构在相同的空间内，具有更大的栅极有效宽度，从而使得形成的半导体器件的使用性能增强，性能更加稳定。
附图说明
图1至图9是本发明第一实施例中半导体器件形成过程的结构示意图；
图10至图18是本发明第二实施例中半导体器件形成过程的结构示意图；
图19至图23是本发明第三实施例中半导体器件形成过程的结构示意图；
图24至图26本发明第四实施例中半导体器件形成过程的结构示意图。
具体实施方式
随着半导体技术的快速发展，全包围栅极结构的半导体器件是业界在不断缩小器件尺寸的过程中极渴望形成的，需要一种形成全包围栅结构的办法，来提高半导体器件的使用性能。
发明研究发现，在所述衬底上依次形成所述第一衬层、所述第二衬层、所述第三衬底、所述第四衬层、所述第五衬层以及所述第六衬层，依次刻蚀所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层、所述第二衬层、所述第一衬层以及部分厚度的所述衬底，从而在所述衬底上形成所述鳍部，再去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层，在所述鳍部内形成通道，在后续形成高介电常数的栅介质以及金属栅极时，形成的高介电常数的栅介质以及金属栅极能够包围通道，从而能够形成单堆栈全包围栅极结构的半导体器件，便于提高半导体器件的使用性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
第一实施例
图1至图9是本发明第一实施例中半导体器件形成过程的结构示意图。
首先参考图1，提供衬底200。
本实施例中，所述衬底200的材料为单晶硅；其他实施例中，所述衬底200可以是单晶硅，多晶硅或非晶硅；所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料。
参考图2，所述衬底200上依次形成有第一衬层201、第二衬层202、第三衬层203、第四衬层204、第五衬层205以及第六衬层206。
本实施例中，所述第一衬层201、所述第三衬层203和所述第五衬层205的材料相同；其他实施例中，所述第一衬层201、所述第三衬层203和所述第五衬层205的材料还可不相同。
本实施例中，所述第一衬层201、所述第三衬层203和所述第五衬层205的材料为硅锗(SiGe)；其他实施例中，所述第一衬层201、所述第三衬层203和所述第五衬层205的材料还可为硅或锗或砷化镓中的一种或者多种。
本实施例中，所述第二衬层202、所述第四衬层204和所述第六衬层206的材料相同；所述第二衬层202、所述第四衬层204和所述第六衬层206的材料还可不相同。
本实施例中，所述第一衬层201、所述第三衬层203、所述第五衬层205与所述第二衬层202、所述第四衬层204、所述第六衬层206的材料不同。
本实施例中，所述第二衬层202、所述第四衬层204和所述第六衬层206的材料为硅；其他实施例中，所述第二衬层202、所述第四衬层204和所述第六衬层206的材料还可为锗或硅锗或砷化镓中的一种或者多种。
本实施例中，采用外延生长方式在所述衬底200上形成所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206。
其他实施例中，还可采用离子掺杂的方式或者化学气相沉积方法在所述衬底200上形成所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206。
本实施例中，形成所述第一衬层201、所述第三衬层203、所述第五衬层205的工艺参数包括采用硅烷(SiH4)和锗烷(GeH4)作为环境气氛，其中硅烷(SiH4)和锗烷(GeH4)的气体百分数比控制在20～50％之间，压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
本实施例中，形成所述第二衬层202、所述第四衬层204和所述第六衬层206的工艺参数包括采用硅烷(SiH4)作为环境气氛，所述SiH4气体的气体流量为10～700sccm；压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～1h之间。
参考图3，在所述第六衬层206上形成至少一个分立排列的芯层207。
本实施例中，在所述第六衬层206上形成两个分立排列的所述芯层207；其他实施例中，在所述第六衬层206上还可形成一个、三个、四个等不同数量的分立排列的所述芯层207。
本实施例中，所述芯层207的材料采用无定形碳；其他实施例中，所述芯层207的材料还可为无定形硅或氮化硅或氧化硅中的一种或多种。
本实施例中，形成所述芯层207的步骤包括，先在所述第六衬层206上采用化学沉积的方式形成一定厚度的芯层材料，在所述芯层材料上形成光刻胶层，以所述光刻胶层为掩膜刻蚀所述芯层材料形成所述芯层207，去除所述光刻胶层。
本实施例中，采用化学气相沉积的方式形成芯层材料；其他实施例中，还可采用物理气相沉积或者原子层沉积的方式形成芯层材料。
参考图4，在所述芯层207的侧壁上形成侧墙208。
本实施例中，所述侧墙208采用单层结构；其他实施例中，所述侧墙208还可以采用叠层结构。
本实施例中，所述侧墙208的材料为氮化硅；其他实施例中，所述侧墙208的材料还可为氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅中的一种或者多种。
参考图5，以所述芯层207和所述侧墙208为掩膜，依次刻蚀所述侧墙208两侧的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，直至暴露出所述第二衬层202，形成开口210。
本实施例中，采用干法刻蚀的方法依次刻蚀所述侧墙208两侧的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，直至暴露出所述第二衬层202，形成开口210。
其他实施例中，还可采用湿法刻蚀的方法依次刻蚀所述侧墙208两侧的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，直至暴露出所述第二衬层202，形成开口210。
本实施例中，所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
参考图6，在刻蚀后的所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206的两侧形成外延层209。
本实施例中，采用外延生长方式形成所述外延层209；其他实施例中，还可采用原子层沉积方法形成所述外延层209。
本实施例中，形成所述外延层209的工艺参数包括采用硅烷(SiH4)作为环境气氛，所述SiH4气体的气体流量为10～700sccm；压强范围1～100托；温度为400℃～600℃之间，反应时间控制在10min～20min之间。
参考图7，继续以所述芯层207和所述侧墙208为掩膜，刻蚀所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200。
本实施例中，刻蚀所述第二衬层202、所述第一衬层201的方法采用干法刻蚀；其他实施例中，还可采用湿法刻蚀工艺。
本实施例中，刻蚀所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200的方法为干法刻蚀，刻蚀工艺与刻蚀所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203的工艺相同；其他实施例中，还可采用湿法刻蚀所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200。
参考图8，去除所述芯层207、所述侧墙208和所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200，形成若干鳍部300。
本实施例中，去除所述芯层207之前还包括在所述开口210内形成抗反射层，目的是保护所述衬底200的表面不受损伤，之后再去除。
本实施例中，采用灰化工艺去除所述芯层207；其他实施例中，还可采用化学试剂去除所述芯层207。
本实施例中，采用干法刻蚀去除所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200。
其他实施例中，还可采用湿法刻蚀去除所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200。
本实施例中，采用干法刻蚀去除所述侧墙208。所述干法刻蚀参数包括：采用的气体包括CF4气体、CH2F2气体和O2，CF4气体的流量为30sccm～200sccm，CH2F2气体的流量为8sccm～50sccm，O2的流量为2sccm～30sccm，腔室压强为10mtorr～2000mtorr，源射频功率为100W～1000W，偏置电压为30V～500V，时间为4秒～500秒。
参考图9，去除所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205。
本实施例中，采用湿法刻蚀去除所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205。
本实施例中，所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。
本实施例中，所述湿法刻蚀的参数包括：刻蚀液为HCl气体的溶液，温度为25摄氏度～300摄氏度，所述HCl气体的溶液的体积百分比为20％～90％。
其他实施例中，还可采用干法刻蚀去除所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205。
本实施例中，去除所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205，使所述鳍部300呈E型结构，这样可以在所述鳍部300内形成通道，在后续形成高介电常数的栅介质以及金属栅极时，高介电常数的栅介质以及金属栅极能够填充到通道内，从而能够形成包围所述鳍部300的单堆栈全包围栅极结构，这种全包围栅结构能够实现栅极有效宽度的最大化，便于提高半导体器件性能的稳定性。
利用上述方法形成的一种半导体器件，包括：衬底200；若干E型鳍部300，分立排列于所述衬底200上，且各所述E型鳍部300由第二衬层202、第四衬层204、第六衬层206以及外延层209组成；其中：第二衬层202，位于所述衬底200上；第四衬层204，位于所述第二衬层202上；第六衬层206，位于所述第四衬层204上；外延层209，位于所述第二衬层202、所述第四衬层204以及所述第六衬层206的一侧，连接所述第二衬层202、所述第四衬层204以及所述第六衬层206。
第二实施例
图10至图18是本发明第二实施例中半导体器件形成过程的结构示意图。
从提供衬底200到形成所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206过程与第一实施例相同，此处不再累赘说明。
参考图10，在所述第六衬层206上形成粘附层211，在所述粘附层211上形成硬掩膜层212。
本实施例中，在所述第六衬层206上形成所述粘附层211；其他实施例中，还可在所述第六衬层206上不形成所述粘附层211。
本实施例中，所述粘附层211的材料为氧化硅；其他实施例中，所述粘附层211的材料还可为碳化硅等其他材料。
本实施例中，采用等离子型化学气相沉积方法在所述第六衬层206上形成所述粘附层211，所述粘附层211有助于提高所述第六衬层206与后续步骤中形成的所述硬掩膜层212之间的粘合度，所述粘附层211还可以作为刻蚀所述硬掩膜层212步骤中的刻蚀停止层，保护所述第六衬层206。
本实施例中，在所述粘附层211上形成硬掩膜层212；其他实施例中，在所述粘附层211上还可不形成硬掩膜层212。
本实施例中，所述硬掩膜层212的材料为氮化硅；其他实施例中，所述硬掩膜层212的材料还可为碳化硅或者碳氧化硅等不同的材料。
本实施例中，采用热丝化学气相沉积方法在所述粘附层211上形成所述硬掩膜层212；其他实施例中，还可以采用等离子加强化学气相沉积方法或者低压化学气相沉积方法在所述粘附层211上形成所述硬掩膜层212。
参考图11，在所述硬掩膜层212上形成至少一个分立排列的芯层207。
本实施例中，所述芯层207的材料为无定形硅；其他实施例中，所述芯层207的材料还可为无定形碳或氮化硅或氧化硅中的一种或多种
参考图12，在所述芯层207的侧壁上形成侧墙208。
本实施例中，所述侧墙208的材料为氮氧化硅；其他实施例中，所述侧墙208的材料还可为氧化硅或者碳化硅等。
本实施例中，形成所述侧墙208的方法为在所述硬掩膜层212、所述芯层207上形成侧墙材料层；回刻蚀所述侧墙材料层，直至暴露出所述芯层207的顶部表面和部分所述硬掩膜层212的表面，在所述芯层207的侧壁上形成所述侧墙208。
本实施例中，所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
参考图13，以所述芯层207和所述侧墙208为掩膜，依次刻蚀所述侧墙208两侧的所述硬掩膜层212、所述粘附层211、所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，直至暴露出所述第二衬层202，形成开口210。
本实施例中，刻蚀所述硬掩膜层212、所述粘附层211、所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，直至暴露出所述第二衬层202，形成开口210的工艺与第一实施例中相同。
参考图14，在刻蚀后的所述第三衬层203和所述第五衬层205的两侧形成凹槽213。
本实施例中，在刻蚀后的所述第三衬层203和所述第五衬层205的两侧内形成凹槽213；其他实施例中，在刻蚀后的所述第三衬层203和所述第五衬层205的两侧内还可不形成凹槽213。
本实施例中，采用湿法刻蚀形成所述凹槽213，所述湿法刻蚀的刻蚀液对硅和硅锗有很好的选择比，能够保证在去除硅的同时，硅锗的形貌不受影响。
本实施例中，所述湿法刻蚀工艺的参数包括：刻蚀液为四甲基氢氧化铵溶液，温度为20摄氏度～80摄氏度，所述四甲基氢氧化铵溶液的体积百分比为10％～80％。
本实施例中，形成所述凹槽213的目的是为后续能够在所述第三衬层203和所述第五衬层205两侧内形成外延层提供空间。
参考图15，在刻蚀后的所述凹槽213内、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206的两侧形成外延层209。
本实施例中，形成所述外延层209的工艺与第一实施例中形成所述外延层209的工艺相同。
参考图16，继续以所述芯层207和所述侧墙208为掩膜，刻蚀所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200。
本实施例中，由于所述凹槽213的存在，此时所述第六衬层206、所述第四衬层204两侧的所述外延层209也被刻蚀掉，保证后续形成所述鳍部300之间的距离不变，从而不会因为形成的所述鳍部300之间距离发生变化，而影响形成的半导体器件的性能；同时仅仅在所述凹槽213内形成所述外延层209，利用在所述第三衬层203和所述第五衬层205的两侧内形成所述外延层209将所述第三衬层203和所述第五衬层205分别与两侧的衬层连接在一起，保证形成的所述外延层209不占据空间，还使得后续能够形成E形成结构的鳍部。
参考图17，去除所述芯层207、所述侧墙208、所述硬掩膜层212、所述粘附层211和所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200，形成若干鳍部300。
本实施例中，在去除所述芯层207之前，还在所述开口210内形成抗反射层，形成所述抗反射层的目的是在去除所述芯层207的时候，保护所述侧墙208两侧的所述衬底200的表面不受损伤。
本实施例中，去除所述芯层207之后；继续去除所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200；接着去除所述侧墙和所述开口内的抗反射层。
本实施例中，去除所述芯层207、所述侧墙208、所述硬掩膜层212、所述粘附层211和所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200的工艺顺序根据实际需要进行选择即可。
参考图18，去除所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205。
本实施例中，因为去除了所述鳍部300上的所述第一衬层201、所述第三衬层203以及所述第五衬层205在所述鳍部300内形成通道，所以在后续形成高介电常数的栅介质层与金属栅结构时，栅介质层和金属栅极结构能够填充到通道内，从而能形成包围所述鳍部300的全包栅结构，这种全包栅结构利于提高栅极结构的有效长度，从而提高半导体器件的使用性能。
利用上述方法形成的一种半导体器件，包括：衬底200；若干E型鳍部300，分立排列于所述衬底200上，且各所述E型鳍部300由第二衬层202、第四衬层204、第六衬层206以及外延层209组成；凹槽213；其中：第二衬层202，位于所述衬底200上；第四衬层204，位于所述第二衬层202上；第六衬层206，位于所述第四衬层204上；外延层209，位于所述凹槽213内，连接所述第二衬层202、所述第四衬层204以及所述第六衬层206。
第三实施例
图19至图23是本发明第三实施例中半导体器件形成过程的结构示意图。
从提供衬底200到在所述芯层207的侧壁上形成侧墙208的过程与第一实施例相同，此处不再累赘说明。
参考图19，以所述芯层207和所述侧墙208为掩膜，依次刻蚀所述侧墙208两侧的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，所述第二衬层202、所述第一衬层201，直至暴露出所述衬底200，形成开口210。
本实施例中，在形成所述第六衬层206上形成所述芯层207之前，没有在所述第六衬层206上形成所述粘附层211；其他实施例中，还可在所述第六衬层206上形成所述粘附层211。
本实施例中，在形成所述第六衬层206上形成所述芯层207之前，没有在所述粘附层211上形成硬掩膜层212；其他实施例中，在所述粘附层211上还可形成硬掩膜层212。
参考图20，在刻蚀后的所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206的两侧形成外延层209。
参考图21，继续刻蚀部分厚度的所述衬底200。
参考图22，去除所述芯层207、所述侧墙208及所述芯层207下的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203、所述第二衬层202、所述第一衬层201以及部分厚度的所述衬底200，形成若干鳍部400。
参考图23，去除所述鳍部400上的所述第一衬层201、所述第三衬层203以及所述第五衬层205。
本实施例中，去除所述鳍部400上的所述第一衬层201、所述第三衬层203以及所述第五衬层205后，使得所述鳍部400形成F型结构，同样由于去除了所述鳍部400上的所述第一衬层201、所述第三衬层203以及所述第五衬层205后，在所述鳍部400内形成通道，在后续形成栅极结构时，栅极结构能够填满通道，从而形成包围所述鳍部400的全包的栅结构，这种全包的栅结构具有较大的有效长度，便于提高形成的半导体器件的使用性能。
利用上述方法形成的一种半导体器件，包括衬底200；若干F型鳍部400，分立排列于所述衬底200上，且各所述F型鳍部由第二衬层202、第四衬层204、第六衬层206以及外延层209组成；其中：第二衬层202，位于所述衬底200上；第四衬层204，位于所述第二衬层202上；第六衬层206，位于所述第四衬层204上；外延层209，位于所述衬底200上以及所述第二衬层202、所述第四衬层204、所述第六衬层206的一侧，连接所述衬底200、所述第二衬层202、所述第四衬层204以及所述第六衬层206。
第四实施例
图24至图26是本发明第四实施例中半导体器件形成过程的结构示意图。
从提供衬底200到在所述芯层207的侧壁上形成侧墙208的过程与第一实施例相同，此处不再累赘说明。
以所述芯层207和所述侧墙208为掩膜，依次刻蚀所述侧墙208两侧的所述第六衬层206、所述第五衬层205、所述第四衬层204、所述第三衬层203，所述第二衬层202、所述第一衬层201直至暴露出所述衬底200，形成开口210的步骤与第三实施例相同，此处不再累赘说明。
参考图24，在刻蚀后的所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206的两侧形成外延层209之前，还包括：在刻蚀后的所述第一衬层201、所述第三衬层203和所述第五衬层205的两侧形成凹槽213。
参考图25，在刻蚀后的所述凹槽213内、所述第一衬层201、所述第二衬层202、所述第三衬层203、所述第四衬层204、所述第五衬层205以及所述第六衬层206的两侧形成外延层209。
参考图26，继续以所述芯层207和所述侧墙208为掩膜，刻蚀部分厚度的所述衬底200。
从刻蚀部分厚度的所述衬底200之后到去除所述鳍部400上的所述第一衬层201、所述第三衬层203以及所述第五衬层205之间的过程与第三实施例相同，此处不再累赘说明。
利用上述方法形成的一种半导体器件，包括衬底200；若干F型鳍部400，分立排列于所述衬底200上，且各所述F型鳍部由第二衬层202、第四衬层204、第六衬层206以及外延层209组成；凹槽213；其中：第二衬层202，位于所述衬底200上；第四衬层204，位于所述第二衬层202上；第六衬层206，位于所述第四衬层204上；外延层209，位于所述凹槽213内，连接所述衬底200、所述第二衬层202、所述第四衬层204以及所述第六衬层206。
本实施例中，在所述第六衬层206上形成至少一个分立排列的芯层207之前没有在所述第六衬层206上形成粘附层，在所述粘附层上形成硬掩膜层。
其他实施例中，在所述第六衬层206上形成至少一个分立排列的芯层207之前，还可在所述第六衬层上形成粘附层，在所述粘附层上形成硬掩膜层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种半导体器件的形成方法，其特征在于，包括步骤：
提供衬底，所述衬底上依次形成有第一衬层、第二衬层、第三衬层、第四衬层、第五衬层以及第六衬层；
在所述第六衬层上形成至少一个分立排列的芯层；
在所述芯层的侧壁上形成侧墙；
以所述芯层和所述侧墙为掩膜，依次刻蚀所述侧墙两侧的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层，直至暴露出所述第二衬层，形成开口；
在刻蚀后的所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层；
继续以所述芯层和所述侧墙为掩膜，刻蚀所述第二衬层、所述第一衬层以及部分厚度的所述衬底；
去除所述芯层、所述侧墙和所述芯层下的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层、所述第二衬层、所述第一衬层以及部分厚度所述衬底，形成若干鳍部；
去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一衬层、所述第三衬层和所述第五衬层的材料相同，所述第二衬层、所述第四衬层和所述第六衬层的材料相同，所述第一衬层、所述第三衬层、所述第五衬层与所述第二衬层、所述第四衬层、所述第六衬层的材料不同。
3.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一衬层、所述第三衬层和所述第五衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
4.如权利要求1所述半导体器件的形成方法，其特征在于，所述第二衬层、所述第四衬层和所述第六衬层的材料包括硅或锗或硅锗或砷化镓中的一种或者多种。
5.如权利要求1所述半导体器件的形成方法，其特征在于，在刻蚀后的所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层之前，还包括：
在刻蚀后的所述第三衬层和所述第五衬层的两侧形成凹槽。
6.如权利要求5所述半导体器件的形成方法，其特征在于，采用湿法刻蚀形成所述凹槽。
7.如权利要求1所述半导体器件的形成方法，其特征在于，采用外延生长方式形成所述外延层。
8.如权利要求1所述半导体器件的形成方法，其特征在于，在所述第六衬层上形成至少一个分立排列的芯层之前，还包括：
在所述第六衬层上形成粘附层；
在所述粘附层上形成硬掩膜层。
9.如权利要求1所述半导体器件的形成方法，其特征在于，所述芯层的材料包括无定形硅或无定形碳或氮化硅或氧化硅中的一种或多种。
10.一种采用权利要求1至9任一项方法所形成的半导体器件，其特征在于，包括：
衬底；
若干E型鳍部，分立排列于所述衬底上，且各所述E型鳍部由第二衬层、第四衬层、第六衬层以及外延层组成；
其中：
第二衬层，位于所述衬底上；
第四衬层，位于所述第二衬层上；
第六衬层，位于所述第四衬层上；
外延层，位于所述第二衬层、所述第四衬层以及所述第六衬层的一侧，连接所述第二衬层、所述第四衬层以及所述第六衬层。
11.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上依次形成有第一衬层、第二衬层、第三衬层、第四衬层、第五衬层以及第六衬层；
在所述第六衬层上形成至少一个分立排列的芯层；
在所述芯层的侧壁上形成侧墙；
以所述芯层和所述侧墙为掩膜，依次刻蚀所述侧墙两侧的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层，所述第二衬层、所述第一衬层直至暴露出所述衬底，形成开口；
在刻蚀后的所述第一衬层、所述第二衬层、所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层；
继续以所述芯层和所述侧墙为掩膜，刻蚀部分厚度的所述衬底；
去除所述芯层、所述侧墙及所述芯层下的所述第六衬层、所述第五衬层、所述第四衬层、所述第三衬层、所述第二衬层、所述第一衬层以及部分厚度的所述衬底，形成若干鳍部；
去除所述鳍部上的所述第一衬层、所述第三衬层以及所述第五衬层。
12.如权利要求11所述半导体器件的形成方法，其特征在于，在刻蚀后的所述第一衬层、所述第二衬层、所述第三衬层、所述第四衬层、所述第五衬层以及所述第六衬层的两侧形成外延层之前，还包括：
在刻蚀后的所述第一衬层、所述第三衬层和所述第五衬层的两侧形成凹槽。
13.一种采用权利要求11至12任一项方法所形成的半导体器件，其特征在于，包括：
衬底；
若干F型鳍部，分立排列于所述衬底上，且各所述F型鳍部由第二衬层、第四衬层、第六衬层以及外延层组成；
其中：
第二衬层，位于所述衬底上；
第四衬层，位于所述第二衬层上；
第六衬层，位于所述第四衬层上；
外延层，位于所述衬底上以及所述第二衬层、所述第四衬层、所述第六衬层的一侧，连接所述衬底、所述第二衬层、所述第四衬层以及所述第六衬层。
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