CN110648915B - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，方法包括：提供基底，基底上具有鳍部结构和隔离结构，鳍部结构包括底部区和位于底部区上的顶部区，底部区内具有牺牲层，牺牲层位于底部区内的顶部，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区侧壁；形成横跨鳍部结构的伪栅极结构和位于伪栅极结构两侧的鳍部结构内的第一凹槽；去除第一凹槽底部和鳍部结构底部区的牺牲层，形成第二凹槽；在鳍部结构顶部区底部的第二凹槽内形成第一隔离层；形成源漏掺杂层和介质层；在介质层内及相邻的第一鳍部层之间形成栅开口；在栅开口内形成栅极结构。所述方法提高了半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。器件作为最基本的半导体器件，目前正被广泛应用，传统的平面器件对沟道电流的控制能力变弱，产生短沟道效应而导致漏电流，最终影响半导体器件的电学性能。
为了克服器件的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面，以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。
然而，现有技术形成的半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述底部区内具有牺牲层，所述牺牲层位于底部区内的顶部，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区鳍部结构侧壁表面；形成横跨鳍部结构的伪栅极结构，伪栅极结构覆盖鳍部结构的部分顶部表面和部分侧壁表面；在伪栅极结构两侧的鳍部结构内形成第一凹槽，第一凹槽暴露出牺牲层；去除第一凹槽底部和鳍部结构底部区的牺牲层，在第一凹槽底部以及鳍部结构顶部区底部形成第二凹槽；在所述鳍部结构顶部区底部的第二凹槽内形成第一隔离层；形成所述第一隔离层后，在第一凹槽内形成源漏掺杂层；形成所述源漏掺杂层后，在基底和鳍部结构上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开口；在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。
可选的，所述牺牲层的材料与鳍部结构的顶部区和底部区相接触的材料不同，所述牺牲层的材料相对于鳍部结构的顶部区和底部区相接触的材料具有选择比。
可选的，所述牺牲层的材料包括：碳化硅。
可选的，所述牺牲层厚度为5nm～40nm。
可选的，形成所述鳍部结构的方法包括：提供半导体衬底，在所述半导体衬底上形成底部区第一鳍部膜；在底部区第一鳍部膜表面形成初始牺牲层；形成初始牺牲层后，在所述初始牺牲层上形成复合鳍部材料膜，所述复合鳍部材料膜包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述复合鳍部材料膜、初始牺牲层以及底部区的第一鳍部膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，使初始牺牲层形成牺牲层。
可选的，所述初始牺牲层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
可选的，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
可选的，所述隔离结构顶部表面与牺牲层顶部表面齐平。
可选的，所述鳍部结构顶部具有鳍部保护层，所述鳍部保护层的材料包括：氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
可选的，形成第一凹槽后，形成第二凹槽前，还包括：去除第一凹槽侧壁的部分第二鳍部层以形成第二修正鳍部层，第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷，并且在相邻第一鳍部层之间形成鳍部凹槽；所述隔离层还位于鳍部凹槽内，在所述鳍部凹槽内形成第二隔离层。
可选的，所述第一隔离层和第二隔离层的形成方法包括：形成第二凹槽后，在所述第二凹槽、鳍部凹槽和第一凹槽内形成初始隔离层，所述初始隔离层覆盖伪栅极结构顶部和侧壁表面、鳍部结构侧壁表面、第一凹槽侧壁表面和第一凹槽底部表面；回刻蚀所述初始隔离层，直至暴露出第二凹槽底部的鳍部结构表面和第一鳍部层侧壁，在鳍部结构顶部区底部的第二凹槽内形成第一隔离层，在相邻两层第一鳍部层之间形成第二隔离层。
可选的，所述初始隔离层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的，所述初始隔离层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
可选的，去除部分所述初始隔离层的工艺包括各向异性的干法刻蚀工艺或者各向异性的湿法刻蚀工艺。
可选的，形成介质层的方法包括：形成源漏掺杂层后；在鳍部结构、源漏掺杂层和伪栅极结构上形成初始介质层，所述初始介质层覆盖伪栅极结构顶部表面和侧壁表面；平坦化所述初始介质层，暴露出伪栅极结构顶部表面，形成所述介质层。
可选的，所述伪栅极结构还包括伪栅介质层和位于伪栅介质层表面的伪栅极层，所述伪栅介质层覆盖鳍部结构部分顶部表面和部分侧壁表面。
可选的，去除伪栅极层和伪栅极结构覆盖的第二鳍部层的方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。
可选的，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
本发明还提供一种半导体器件，包括：基底；位于基底上的鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，底部区包括第一隔离层，所述第一隔离层位于底部区鳍部结构顶部，顶部区包括若干层沿基底表面法线方向层叠的若干层第一鳍部层；位于基底上的隔离结构，隔离结构覆盖底部区鳍部结构侧壁表面；位于所述鳍部结构上的栅极结构，所述栅极结构还位于相邻两层第一鳍部层之间；位于栅极结构两侧的鳍部内源漏掺杂层；位于鳍部结构、源漏掺杂层和栅极结构上的介质层，介质层覆盖栅极结构侧壁以及源漏掺杂层侧壁和顶部表面，暴露出栅极结构顶部表面。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的形成方法中，在底部区鳍部结构顶部形成牺牲层，去除第一凹槽底部和鳍部结构底部区的牺牲层，在第一凹槽底部以及鳍部结构顶部区底部形成第二凹槽，在所述鳍部结构顶部区底部的第二凹槽内形成第一隔离层，所述第一隔离层将底部区鳍部结构和顶部区鳍部结构隔离，后续在顶部区最底部的第二鳍部层的位置形成栅极结构，所述第一隔离层将所述栅极结构和底部区的鳍部结构隔离，难以在底部区鳍部结构内形成寄生器件，从而减少漏电流，提高了半导体器件的性能。
进一步，所述第二隔离层还位于鳍部凹槽内，隔离了栅极结构和源漏掺杂层，使得源漏掺杂层和栅极结构之间距离增大，减小了二者之间的寄生电容，从而优化了半导体器件的性能。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术的半导体器件的性能较差。
图1至图3是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100，半导体衬底100上具有鳍部110和隔离结构101，鳍部110包括若干层沿半导体衬底100表面法线方向重叠的第一鳍部层111、以及位于相邻两层第一鳍部层中的第二鳍部层112，鳍部110上具有保护层102，隔离结构101覆盖鳍部110部分侧壁。
参考图2，形成横跨鳍部110的伪栅极结构120；位于伪栅极结构120顶部的伪栅保护层103；在伪栅极结构120两侧形成侧墙131，以所述侧墙131为掩膜，刻蚀去除伪栅极结构120两侧的鳍部110，形成凹槽。
参考图3，在伪栅极结构120两侧的凹槽中外延形成源漏掺杂层140；形成源漏掺杂层140之后，去除伪栅结构120和第二鳍部层112，形成栅开口；在所述栅开口内形成栅极结构150，所述栅极结构150还位于相邻第一鳍部层111之间。
所述栅开口用于形成栅极结构。所述栅开口由去除伪栅极结构120和伪栅极结构120覆盖的第二鳍部层112而形成，因此栅极结构能够环绕第一鳍部层111，栅极结构对沟道的控制能力增强。同时，由于位于最底部的第二鳍部层中的栅极结构150与半导体衬底连接，最底部第二鳍部层的栅极结构150与半导体衬底之间形成寄生晶体管，栅极结构的栅极层与半导体衬底之间通过栅介质层隔离，由于栅介质层较薄，最底部第二鳍部层的栅极结构150与半导体衬底形成的寄生晶体管阈值电压较低，在栅极结构和鳍部之间加电压时，寄生晶体管容易开启造成源区与漏区之间漏电，从而导致半导体器件性能较差。
本发明中，在鳍部结构中形成牺牲层，后续去除第一凹槽底部和鳍部结构底部区的牺牲层，在第一凹槽底部以及鳍部结构顶部区底部形成第二凹槽，在鳍部结构顶部区底部的第二凹槽内形成第一隔离层，在顶部区最底部的第二鳍部层的位置形成栅极结构，所述第一隔离层将所述栅极结构和底部区的鳍部结构隔离，难以在底部区鳍部结构内形成寄生器件，从而减少漏电流，提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图15是本发明一实施例中半导体器件形成过程的结构示意图。
参考图4，提供基底，所述基底包括半导体衬底200和位于半导体衬底200上的鳍部结构210，所述鳍部结构210包括底部区和位于底部区上的顶部区，底部区包括牺牲层202，所述牺牲层202位于底部区鳍部结构顶部，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层212以及位于第二鳍部层212表面的第一鳍部层211。
所述半导体衬底200可以是单晶硅，多晶硅或非晶硅；所述半导体衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料；本实施例中，所述半导体衬底200的材料为单晶硅。
形成所述鳍部结构210的方法包括：在所述半导体衬底200上形成底部区第一鳍部膜；在底部区第一鳍部膜表面形成初始牺牲层；形成初始牺牲层后，在所述初始牺牲层上形成复合鳍部材料膜，所述复合鳍部材料膜包括在半导体衬底200表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述复合鳍部材料膜、初始牺牲层以及底部区的第一鳍部膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层211，使第二鳍部膜形成第二鳍部层212，使初始牺牲层形成牺牲层202。
第一鳍部层211和第二鳍部层212的材料不同。具体的，所述第一鳍部层211的材料为单晶硅或单晶锗硅；所述第二鳍部层212的材料为单晶硅或单晶锗硅。
所述初始牺牲层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
所述牺牲层202的材料与鳍部结构210的顶部区和底部区相接触的材料不同，所述牺牲层202的材料相对于鳍部结构210的顶部区和底部区相接触的材料具有选择比。
所述牺牲层202的材料包括：碳化硅。
所述牺牲层202的厚度为5nm～40nm。
所述牺牲层202的厚度决定了后续底部区与顶部区鳍部结构210之间的距离，即第一隔离层的厚度，决定了后续形成的栅极结构和底部区第一鳍部层之间的距离，所述牺牲层厚度过小，第一隔离层厚度较小，栅极结构和底部区第一鳍部层之间容易发生漏电，所述牺牲层厚度过厚，栅极结构和底部区第一鳍部层之间距离较远，容易造成工艺和材料浪费。
本实施例中，所述牺牲层202的材料为碳化硅，所述初始牺牲层的形成工艺为化学气相沉积工艺。所述初始牺牲层的工艺参数包括:采用的气体包括氢气、HCl气体、SiH2Cl2和PH3，氢气的流量为2000sccm～20000sccm，HCl气体的流量为30sccm～150sccm，SiH2Cl2的流量为50sccm～1000sccm，PH3的流量为10sccm～2000sccm，腔室压强为10torr～600torr，温度为650摄氏度～850摄氏度。
所述鳍部结构210顶部具有鳍部保护层203。
所述鳍部保护层203保护第二鳍部层212。
所述鳍部保护层203的材料包括：氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
参考图5，在所述半导体衬底200上形成隔离结构201，隔离结构201覆盖底部区鳍部结构210的部分侧壁。
所述隔离结构201顶部表面与底部区鳍部结构210的牺牲层202顶部表面齐平。
所述隔离结构201的材料包括氧化硅。
形成所述隔离结构201的方法包括：在所述半导体衬底200上形成覆盖鳍部结构210的隔离结构膜(未图示)；回刻蚀隔离结构膜，形成所述隔离结构201。
形成所述隔离结构膜的工艺为沉积工艺，如流体化学气相沉积工艺。采用流体化学气相沉积工艺形成隔离结构膜，使隔离结构膜的填充性能较好。
形成隔离结构膜所采用的流体化学气相沉积工艺的步骤包括：在半导体衬底200上形成隔离流体层；进行水汽退火，使所述隔离流体层形成隔离结构膜。
所述水汽退火的参数包括：采用的气体包括氧气、臭氧和气态水，退火温度为350摄氏度～750摄氏度。
参考图6，图6为沿图5中M-M1的剖面图，形成隔离结构201后，去除鳍部结构210顶部的鳍部保护层203，在鳍部结构210表面形成伪栅介质层221。
所述伪栅介质层221为后续形成伪栅极结构提供材料层。
所述伪栅介质层221的材料为氧化硅。
在本实施例中，所述伪栅介质层221的形成工艺为原位蒸汽生成工艺(In-SituSteam Generation，简称ISSG)。所述原位蒸汽生成工艺形成的伪栅介质层221具有良好的阶梯覆盖能力，能够使所形成的伪栅介质层221紧密地覆盖于所述鳍部结构210的侧壁表面，且所形成的伪栅介质层层221的厚度均匀。
在另一实施例中，所述伪栅介质层221的形成工艺为化学氧化工艺；所述化学氧化工艺的方法包括：采用通入臭氧的水溶液对所述鳍部结构210暴露出的侧壁和顶部表面进行氧化，形成伪栅介质层221。
请参考图7，形成伪栅介质层221后，在所述伪栅介质层221表面形成伪栅极层222，所述伪栅极层222覆盖鳍部结构210的部分顶部表面和部分侧壁表面。
形成所述伪栅极层的方法包括：在半导体衬底200和鳍部结构210上形成覆盖鳍部结构210的伪栅极膜(未图示)；刻蚀所述伪栅极膜暴露出鳍部结构210上的伪栅介质层221，在鳍部结构210上形成伪栅极层222。
所述伪栅极结构包括横跨鳍部结构210的伪栅介质层202和位于伪栅介质层221上的伪栅极层222。具体的，伪栅介质层221位于隔离结构201的部分表面、且覆盖鳍部结构210的部分顶部表面和部分侧壁表面。
本实施例中，所述伪栅极层222的材料为多晶硅。
所述伪栅极结构还包括位于伪栅极层222表面的伪栅保护层223，所述伪栅保护层223在后续形成源漏掺杂层时保护伪栅极层222，同时作为后续平坦化介质层的停止层。
所述伪栅保护层223的材料包括氧化硅或氮化硅。
本实施例中，形成伪栅极结构之后，还包括在伪栅极结构侧壁形成侧墙231，所述侧墙231覆盖伪栅极层222和伪栅保护层223侧壁。
所述侧墙231用于定义后续形成的源漏掺杂层的位置，且所述侧墙231用作保护所述伪栅电极层222侧壁，避免后续形成的栅极层出现形貌缺陷，影响半导体结构的电学性能。
所述侧墙231的形成步骤包括：在所述伪栅介质层221和伪栅极结构上形成侧墙材料层(图未示)，所述侧墙材料层覆盖所述鳍部结构210的部分侧壁表面和部分顶部表面、所述伪栅极层222的侧壁以及伪栅保护层223的侧壁和顶部表面；回刻蚀所述侧墙材料层，直至暴露出所述伪栅介质层221和所述伪栅保护层223的顶部表面，在伪栅介质层221上形成覆盖于所述伪栅极层222侧壁和伪栅保护层223侧壁的2侧墙231。
所述侧墙材料层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。所述侧墙231的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述侧墙231的材料为氮化硅。
回刻蚀所述侧墙材料层的工艺为各向异性的干法刻蚀，所述干法刻蚀的工艺参数为：采用含氟的气体(例如CH3F、CH2F2或CHF3)、氩气和氧气，在刻蚀功率为200W～400W，刻蚀腔体的压强为30mtorr～200mtorr，刻蚀温度为40℃～60℃。
其他实施例中，所述侧墙231包括第一侧墙和第二侧墙，第一侧墙231位于伪栅电极层222和伪栅保护层223侧壁，第二侧墙位于第一侧墙侧壁，第一侧墙用于定义轻掺杂区的位置，第一侧墙和第二侧墙用于定义源漏掺杂层的位置。
所述伪栅介质层221能够在回刻蚀所述侧墙材料层时保护侧墙两侧的鳍部结构210。
参考图8，形成侧墙231之后，以所述伪栅极结构和侧墙231为掩膜刻蚀去除伪栅极结构两侧的鳍部结构210，形成第一凹槽204，第一凹槽204暴露出牺牲层202。
第一凹槽204为后续形成源漏掺杂层提供空间。
所述第一凹槽204底部暴露出牺牲层202的部分顶部表面。
刻蚀去除伪栅极结构两侧的鳍部结构210的工艺为各项异性的干法刻蚀。所述干法刻蚀的参数包括：采用的刻蚀气体包括HBr和Ar，其中，HBr的流速为10sccm～1000sccm，Ar的流速为10sccm～1000sccm。
所述伪栅保护层223在刻蚀伪栅极结构两侧的鳍部结构210的过程中保护伪栅极层222。
参考图9，形成第一凹槽204之后，去除第一凹槽204侧壁的部分第二鳍部层212以形成第二修正鳍部层213，第二修正鳍部层213侧壁相对于第一鳍部层211侧壁凹陷，并且在相邻第一鳍部层211之间形成鳍部凹槽205。
所述鳍部凹槽205位于相邻第一鳍部层211之间，为后续形成隔离层提供空间。
所述第二修正鳍部213的侧壁相对于所述伪栅极层222的侧壁凸出或者平齐。所述第二修正鳍部213具有垂直于所述伪栅极结构延伸方向且沿鳍部结构212延伸方向的第一宽度D1，所述伪栅极层222具有垂直于所述伪栅极结构延伸方向且沿鳍部结构210延伸方向的第二宽度D2；所述第一宽度D1大于或者等于所述第二宽度D2，所述第一宽度D1小于所述第二宽度D2和侧墙231厚度的总和。所述第一宽度D1为20nm～40nm，所述第二宽度D2为15nm～28nm。
所述第一宽度D1小于所述第二宽度D2，所述第二修正鳍部213的宽度小于伪栅极层的宽度，后续形成的半导体器件的沟道距离变短，载流子通道变小，器件性能变差；所述第一宽度D1过大时，后续形成的隔离层距离较短，离沟道区较远，退火处理后进入沟道区的第一离子较少，抑制短沟道效应的效果较差。
去除部分所述第二鳍部层212的工艺为各向同性的湿法刻蚀工艺。所述湿法刻蚀溶液对硅和硅锗有很好的选择比，能够保证在去除硅锗的同时，硅的形貌不受影响。本实施例中采用的湿法刻蚀溶液为：温度为25摄氏度～300摄氏度，体积百分比为20％～90％的HCl气体。
参考图10，形成鳍部凹槽205后，去除第一凹槽204底部和鳍部结构210底部区的牺牲层202，在第一凹槽204底部以及鳍部结构210顶部区底部形成第二凹槽206。
具体的，所述第二凹槽位于第一凹槽204底部，所述第二凹槽206暴露出顶部区鳍部结构210底部的第二修正鳍部213的底部表面。所述第二凹槽206还暴露出底部区鳍部结构210的第一鳍部层211的顶部表面。
所述第二凹槽206为后续形成第一隔离层提供空间。
去除第一凹槽204底部和鳍部结构210底部区的牺牲层的工艺包括：各向同性的湿法刻蚀工艺或各向同性的干法刻蚀工艺。
本实施例中，去除鳍部结构210底部区牺牲层202的工艺为各向同性的湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：HNO3和HF的水溶液，其中HNO3、HF和H2O的体积比为1:3：(10～～800)，温度为40摄氏度～90摄氏度，
所述牺牲层的材料为碳化硅，所述第一鳍部层的材料为硅，第二鳍部层的材料为硅锗，所述湿法刻蚀的溶液为HNO3和HF的水溶液，HNO3和HF的水溶液，能够保证在去除牺牲层的同时，减少对第一鳍部层和第二修正鳍部层的影响。
参考图11，形成第二凹槽206后，在所述伪栅极结构顶部和侧壁表面、第二凹槽206和第一凹槽204内形成初始隔离层207。
所述初始隔离层207覆盖伪栅极结构顶部和侧壁表面、鳍部结构210侧壁表面、第一凹槽204侧壁表面和顶部表面。
所述初始隔离层207为后续形成隔离层提供材料。
所述初始隔离层207的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
本实施例中，所述初始隔离层207的材料为氧化硅。
在一实施例中，所述初始隔离层207的材料为氮化硅。
所述初始隔离层207的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
本实施例中，所述初始隔离层207的形成工艺为原子层沉积工艺，所述原子层沉积工艺的参数包括：采用含Si和O的有机气体，温度为80摄氏度～300摄氏度，压强为5mtorr～20torr，工艺次数为5次～100次。
原子层沉积工艺的阶梯覆盖性好，能够保证初始隔离层207能沉积至第二凹槽206内。
参考图12，形成初始隔离层207后，去除部分所述初始隔离层207暴露出第一鳍部层211侧壁，形成第一隔离层208和第二隔离层209。
所述第一隔离层208和第二隔离层209的形成方法包括：形成初始隔离层207后，回刻蚀所述初始隔离层207，直至暴露出第二凹槽206底部的鳍部结构210表面和第一鳍部层211侧壁，在鳍部结构210顶部区底部的第二凹槽206内形成第一隔离层208，在相邻两层第一鳍部层211之间形成第二隔离层209。
所述第一隔离层208位于鳍部结构210顶部区底部的第二凹槽206内，所述第一隔离层208侧壁和侧墙231侧壁齐平。
所述第二隔离层209填充鳍部凹槽205，位于相邻第一鳍部层211之间，所述第二隔离层208侧壁与第一鳍部层211侧壁在同一平面。
所述第二隔离层209隔离开后续形成的栅极结构和源漏掺杂层，增大了二者之间的距离，减小了二者之间的寄生电容，从而优化了半导体器件的性能。
所述第一隔离层208位于鳍部结构210顶部区底部的第二修正鳍部层213和底部区第一鳍部层211之间，后续第二修正鳍部层213的位置会形成栅极结构，增大了栅极结构和底部区第一鳍部层211之间的距离，减小了二者之间的寄生电容，优化了半导体器件的性能。
去除部分所述初始隔离层207的工艺包括：各向同性的干法刻蚀工艺或者各向同性的湿法刻蚀工艺。
本实施例中，去除部分所述初始隔离层207的工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺参数包括：采用的气体包括CF4气体、CH3F气体和O2，CF4气体的流量为5sccm～100sccm，CH3F气体的流量为8sccm～50sccm，O2的流量为10sccm～100sccm，腔室压强为10mtorr～2000mtorr，射频功率为50W～300W，偏置电压为30V～100V，时间为4秒～50秒。
其他实施例中，去除部分所述初始隔离层207的步骤包括：回刻蚀所述初始隔离层207，暴露出第二凹槽206底部部分表面；以所述伪栅极结构和侧墙231为掩膜，刻蚀去除鳍部结构210侧壁的初始隔离层207，形成隔离层208。所述刻蚀工艺为各向异性的干法刻蚀。
参考图13，形成第一隔离层208后，在所述第一凹槽204内形成源漏掺杂250；形成源漏掺杂层250后，在半导体衬底200、隔离结构201以及鳍部结构210上形成介质层240，所述介质层240覆盖所述伪栅极结构侧壁且暴露出伪栅极结构的顶部表面。
所述源漏掺杂层250具有源漏掺杂离子。
形成所述源漏掺杂层250的工艺包括外延生长工艺；在源漏掺杂层2500内掺杂源漏掺杂离子的工艺为原位掺杂工艺。
当所述半导体器件为P型器件时，所述源漏掺杂层250的材料包括：硅、锗或硅锗；所述源漏掺杂离子为P型离子，包括硼离子、BF2-离子或铟离子；当所述半导体器件为N型器件时，所述源漏掺杂层250的材料包括：硅、砷化镓或铟镓砷；所述源漏掺杂离子为N型离子，包括磷离子或砷离子。
本实施例中，所述半导体器件为P型器件，所述源漏掺杂层250的材料为硅，所述源漏掺杂离子为硼离子。其他实施例中，所述半导体器件为N型器件，所述源漏掺杂层250的材料为硅，所述源漏掺杂离子为磷离子。
所述介质层240的材料包括氧化硅。
形成所述介质层240的方法包括：在所述半导体衬底200、隔离结构201、以及鳍部210上形成介质材料膜(未图示)，介质材料膜覆盖伪栅极结构顶部表面；平坦化所述介质材料膜直至暴露出伪栅极结构的顶部表面，形成所述介质层240。
形成所述介质材料膜的工艺为沉积工艺，如等离子体化学气相沉积工艺或流体化学气相沉积工艺。平坦化所述介质材料膜的工艺为化学机械研磨工艺或回刻蚀工艺。
参考图14，形成介质层240之后，去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层213；在所述介质层240内形成栅开口260；所述栅开口260还位于相邻第一鳍部层211之间。
去除伪栅极结构和伪栅极结构覆盖的第二修正鳍部层213的步骤包括：去除伪栅极层222和去除伪栅极层222后暴露出的伪栅介质层221，在介质层240中形成初始栅开口(未图示)；去除初始栅开口暴露出的第二修正鳍部层213，使初始栅开口形成所述栅开口260。
去除初始栅开口暴露出的第二修正鳍部层213的工艺为干法刻蚀工艺。
本实施例中，所述第一鳍部层211的材料为单晶硅，所述第二修正鳍部层213的材料为单晶锗硅，去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺的参数包括：采用的总气体包括刻蚀气体和稀释气体，刻蚀气体包括HCl，稀释气体包括N2，刻蚀气体占据总气体的摩尔百分比为20％～90％，温度为100摄氏度～200摄氏度，如150摄氏度。
在去除初始栅开口暴露出的第二鳍部层213采用的干法刻蚀工艺中，刻蚀气体包括HCl，HCl气体的化学活性较好，和第二修正鳍部层213的反应速率较快，使干法刻蚀工艺对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比较大。
本实施例中，去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺，对第二修正鳍部层213相对于对第一鳍部层211的刻蚀选择比值为50～200。
在去除初始栅开口暴露出的第二修正鳍部层213采用的干法刻蚀工艺中，若温度过高，刻蚀反应速率过快，刻蚀速率在各个区域的均匀性降低，导致第一鳍部层211表面粗糙度较大，后续将增加修复第一鳍部层211表面的难度。而干法刻蚀工艺采用温度为100摄氏度～200摄氏度，能够使反应速率较快，同时降低后续修复第一鳍部层211表面的难度。
参考图15，形成栅开口260后，在所述栅开口260内形成栅极结构261，所述栅极结构261还位于相邻第一鳍部层211之间。
所述栅极结构261还位于相邻第一鳍部层211之间。这样使栅极结构261环绕第一鳍部层211，增加了栅极结构261对沟道的控制能力。
所述栅极结构261包括包围所述第一鳍部层211的栅介质层(未图示)和覆盖所述栅介质层的栅电极层(未图示)。具体的，栅介质层位于栅开口260的侧壁和底部，栅介质层环绕第一鳍部层211，栅极层覆盖栅介质层。
本实施例中，所述栅介质层材料为高k介质材料(介电系数大于3.9)；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述栅极层的材料为金属，所述金属材料包括铜、钨、镍、铬、钛、钽和铝中的一种或多种组合。
所述栅极结构261还包括：包围栅开口底部暴露出的第一正鳍部层211的界面层(未图示)，所述栅介质层覆盖界面层。
所述界面层的材料包括氧化硅。形成所述界面层的工艺包括氧化工艺。所述界面层的作用包括：修复栅开口260底部第一鳍部层211的表面。
本实施例中，还包括：在进行形成界面层的工艺和形成栅介质层材料的工艺后，且在进行形成栅电极层的材料之前，进行退火处理，以使界面层致密化。所述退火处理的温度在1000摄氏度以上，如1200摄氏度。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，包括：半导体衬底200；位于半导体衬底200上的鳍部结构210，所述鳍部结构210包括底部区和位于底部区上的顶部区，底部区包括第一隔离层208，所述第一隔离层208位于底部区鳍部结构210顶部，顶部区包括若干层沿基底表面法线方向层叠的若干层第一鳍部层211；位于半导体衬底上的隔离结构201，隔离结构201覆盖底部区鳍部结构210侧壁表面；位于所述鳍部结构210上的栅极结构261，所述栅极结构261还位于相邻两层第一鳍部层211之间；位于栅极结构261两侧的鳍部结构210内源漏掺杂层250；位于鳍部结构210、源漏掺杂层250和栅极结构261上的介质层240，所述介质层240覆盖栅极结构261侧壁以及源漏掺杂层250侧壁和顶部表面，暴露出栅极结构261顶部表面。
所述半导体衬底200参照前述实施例的内容，不再详述。
所述栅极结构261的结构和位置参考前述实施例的内容，不再详述。
所述源漏掺杂层250的材料和位置参考前述实施例的内容，不再详述。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，基底上具有鳍部结构和隔离结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述底部区内具有牺牲层，所述牺牲层位于底部区内的顶部，顶部区包括若干层沿基底表面法线方向重叠的复合鳍部，复合鳍部包括第二鳍部层以及位于第二鳍部层表面的第一鳍部层，隔离结构覆盖底部区鳍部结构侧壁表面；
形成横跨鳍部结构的伪栅极结构，伪栅极结构覆盖鳍部结构的部分顶部表面和部分侧壁表面；
在伪栅极结构两侧的鳍部结构内形成第一凹槽，第一凹槽暴露出牺牲层；去除第一凹槽底部和鳍部结构底部区的牺牲层，在第一凹槽底部以及鳍部结构顶部区底部形成第二凹槽；
在所述鳍部结构顶部区底部的第二凹槽内形成第一隔离层；
形成所述第一隔离层后，在第一凹槽内形成源漏掺杂层；
形成所述源漏掺杂层后，在基底和鳍部结构上形成介质层，所述介质层覆盖所述伪栅极结构侧壁；
去除伪栅极结构和伪栅极结构覆盖的第二鳍部层，在所述介质层内及相邻的第一鳍部层之间形成栅开口；
在所述栅开口内形成栅极结构，所述栅极结构包围第一鳍部层。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料与鳍部结构的顶部区和底部区相接触的材料不同。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述牺牲层的材料包括：碳化硅。
4.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述牺牲层厚度为5nm～40nm。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述鳍部结构的方法包括：提供半导体衬底，在所述半导体衬底上形成底部区第一鳍部膜；在底部区第一鳍部膜表面形成初始牺牲层；形成初始牺牲层后，在所述初始牺牲层上形成复合鳍部材料膜，所述复合鳍部材料膜包括在半导体衬底表面法线方向上交错层叠的若干第一鳍部膜和第二鳍部膜，第二鳍部膜位于相邻第一鳍部膜之间；图形化所述复合鳍部材料膜、初始牺牲层以及底部区的第一鳍部膜以形成鳍部结构，且使第一鳍部膜形成第一鳍部层，使第二鳍部膜形成第二鳍部层，使初始牺牲层形成牺牲层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述初始牺牲层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一鳍部层的材料和第二鳍部层的材料不同；所述第一鳍部层的材料为单晶硅或单晶锗硅；所述第二鳍部层的材料为单晶硅或单晶锗硅。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述隔离结构顶部表面与牺牲层顶部表面齐平。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述鳍部结构顶部具有鳍部保护层，所述鳍部保护层的材料包括：氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成第一凹槽后，形成第二凹槽前，还包括：去除第一凹槽侧壁的部分第二鳍部层以形成第二修正鳍部层，第二修正鳍部层侧壁相对于第一鳍部层侧壁凹陷，并且在相邻第一鳍部层之间形成鳍部凹槽；在所述鳍部凹槽内形成第二隔离层。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一隔离层和第二隔离层的形成方法包括：形成第二凹槽后，在所述第二凹槽、鳍部凹槽和第一凹槽内形成初始隔离层，所述初始隔离层覆盖伪栅极结构顶部和侧壁表面、鳍部结构侧壁表面、第一凹槽侧壁表面和第一凹槽底部表面；回刻蚀所述初始隔离层，直至暴露出第二开口底部的鳍部结构表面和第一鳍部层侧壁，在鳍部结构顶部区底部的第二凹槽内形成第一隔离层，在相邻两层第一鳍部层之间形成第二隔离层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述初始隔离层的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
13.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述初始隔离层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺中的一种或多种组合。
14.根据权利要求11所述的半导体器件的形成方法，其特征在于，去除部分所述初始隔离层的工艺包括各向异性的干法刻蚀工艺。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成介质层的方法包括：形成源漏掺杂层后；在鳍部结构、源漏掺杂层和伪栅极结构上形成初始介质层，所述初始介质层覆盖伪栅极结构顶部表面和侧壁表面；平坦化所述初始介质层，暴露出伪栅极结构顶部表面，形成所述介质层。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述伪栅极结构还包括伪栅介质层和位于伪栅介质层表面的伪栅极层，所述伪栅介质层覆盖鳍部结构部分顶部表面和部分侧壁表面。
17.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除伪栅极层和伪栅极结构覆盖的第二鳍部层的方法包括：去除伪栅极结构，在介质层中形成初始栅开口；去除初始栅开口暴露出的第二鳍部层，使初始栅开口形成所述栅开口。
18.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述栅极结构包括栅介质层和位于所述栅介质层上的栅极层。
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