CN104054181A - 全包围栅晶体管的可变栅极宽度 - Google Patents

全包围栅晶体管的可变栅极宽度 Download PDF

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Abstract

本文中描述了具有一个或多个有效纳米线和一个或多个无效纳米线的基于纳米线的全包围栅晶体管器件。还描述了制造这种器件的方法。本发明的一个或多个实施例涉及改变包括具有不同数量的纳米线的纳米线堆叠体的晶体管结构的栅极宽度的方法。所述方法包括通过分离沟道区、掩埋源极和漏极区或二者来使一定数量的纳米线无效(即从而电流不流过纳米线)。总的来说，可以通过使一定数量的纳米线无效、而保持其它纳米线为有效来改变具有多个纳米线的基于纳米线的结构的栅极宽度。

Description

全包围栅晶体管的可变栅极宽度
技术领域
本发明的实施例涉及半导体器件的领域，并且更具体地涉及非平面全包围栅器件结构以及制造具有不同栅极宽度的这种结构的方法。
背景技术
随着集成器件制造商不断缩小晶体管器件的特征尺寸以获取更大的电路密度和更高的性能，需要在减小诸如寄生电容和截止状态泄漏的短沟道效应的同时对晶体管驱动电流进行管理，用于下一代器件。
非平面晶体管，例如基于鳍状物的双栅极和三栅极晶体管改善了对短沟道效应的控制。例如，对于三栅极晶体管，与沟道区的三个侧面相邻地形成栅极。由于栅极结构在三个表面上围绕鳍状物，因此晶体管本质上具有通过鳍状物的沟道区控制电流的三个栅极。这三个栅极允许鳍状物内的更完全的耗尽，并且由于较陡峭的亚阈值电流摆动(SS)和较小的漏极感应势垒下降(DIBL)而产生较小的短沟道效应。最近，已经开发了环绕栅结构，其中栅极电极和源极/漏极接触部环绕半导体纳米线的整个周界，所述环绕栅结构即使在漏极电流增大的时候，也能够较好地管理有源区中的泄漏和电容。
通常通过改变栅极宽度而针对器件规格来调整驱动电流。在双栅极和三栅极器件中，可以改变鳍状物的高度。然而，新型的环绕栅晶体管需要不同的策略来改变基于纳米线的器件的栅极宽度，并且还需要进一步开发可以集成到当前工艺中的新制造方法。
附图说明
图1A示出根据本发明的实施例的基于纳米线的半导体结构的二维截面视图。
图1B示出根据本发明的实施例的基于纳米线的半导体结构的二维截面视图。
图2A-2D示出根据本发明的实施例的形成基于纳米线的晶体管的过程中的操作的三维透视图。
图2E-2K示出根据本发明的实施例的形成基于纳米线的晶体管的过程中的操作的二维截面视图。
图3A-3C示出根据本发明的实施例的形成基于纳米线的晶体管的过程中的操作的二维截面视图。
图4A-4E示出根据本发明的实施例的形成基于纳米线的晶体管的过程中的操作的二维截面视图。
图5A-5C示出基于纳米线的半导体结构的实施例的二维截面视图。
图6示出根据本发明的一个实施例的计算设备。
具体实施方式
描述了具有可变栅极宽度的全包围栅晶体管以及形成这种晶体管的方法。为了提供对本发明的深入理解，已经针对具体细节描述了本发明的实施例。本领域内的普通技术人员将意识到，可以在没有这些具体细节的情况下实践本发明。在其它实例中，为了不非必要地使本发明难以理解，没有详细描述公知的半导体工艺和设备。此外，附图中所示的各种实施例是说明性的表示，并且未必是按比例绘制的。
本文中描述了基于纳米线的全包围栅晶体管器件，其具有一个或多个有效(active)纳米线以及一个或多个无效(inactive)纳米线。还描述了制造这种晶体管的方法。本发明的一个或多个实施例涉及改变晶体管结构的栅极宽度的方法，所述晶体管结构包括具有不同数量的纳米线的垂直纳米线堆叠体。所述方法包括通过分离纳米线的沟道部分、通过掩埋纳米线的源极和漏极部分、或二者，使一定数量的纳米线无效(即，从而电流不会流过纳米线的沟道部分)。总的来说，可以通过使一定数量的纳米线无效、而其它纳米线保持有效来改变具有多个纳米线的基于纳米线的结构的栅极宽度。
在一个实施例中，通过对纳米线的沟道部分进行蚀刻来使垂直纳米线堆叠体中的纳米线无效。垂直纳米线堆叠体具有纳米线材料和牺牲材料的交替层。牺牲栅极结构环绕垂直纳米线堆叠体，限定了晶体管的沟道区以及沟道区的相对的侧上的源极区和漏极区。去除牺牲栅极结构以暴露垂直纳米线堆叠体，并且去除牺牲材料以暴露沟道区内的每个纳米线的沟道部分的周界。然后在沟道区内形成电介质材料，从而覆盖下层纳米线的沟道部分，而在沟道区的顶部暴露上层纳米线的沟道部分。然后通过蚀刻将暴露的上层纳米线的沟道部分分离，形成无效的纳米线。去除电介质材料以暴露下层纳米线的每个未蚀刻的沟道部分。在沟道区内形成了功能性的栅极结构，其环绕下层有效纳米线的未蚀刻的沟道部分。
在另一个实施例中，通过对无效纳米线的沟道部分进行隔离来使垂直纳米线堆叠体中的纳米线无效。在实施例中，对接触部开口进行蚀刻以暴露晶体管的源极/漏极区中的垂直纳米线堆叠体。然后从纳米线的源极/漏极部分之间去除牺牲材料。在接触部开口内形成电介质材料，从而掩埋下层纳米线(即接近衬底的纳米线)的源极/漏极部分。然后在接触部开口内形成源极/漏极接触部，其环绕每个上层纳米线的暴露的源极/漏极部分。没有为掩埋的较低纳米线的源极/漏极部分制造接触部。像这样，沟道部分与源极/漏极区电隔离，并且纳米线是无效的。
晶体管中的每个有效纳米线的周界形成沟道的导电部分。像这样，晶体管的总栅极宽度是有效纳米线的周长的总和。无效纳米线对总栅极宽度没有贡献。因此，对于具有给定数量的纳米线的纳米线堆叠体来说，可以通过改变纳米线堆叠体内的有效和无效纳米线的数量来改变总栅极宽度。
图1A和1B示出根据本发明的实施例的基于纳米线的半导体器件的实施例。图1A是晶体管的二维截面视图，该晶体管具有两个对栅极宽度有贡献的有效纳米线和一个具有不连续沟道部分的无效纳米线。图1B是晶体管器件的二维截面视图，该晶体管器件具有两个对晶体管栅极宽度有贡献的有效纳米线和一个具有掩埋的源极和漏极部分的无效纳米线。尽管在图1A-1B中通过例示的方式示出了三个纳米线，但是应该理解的是，其它实施例可以包括更多或更少的纳米线。
在图1A中，根据本发明的实施例，多个垂直堆叠的纳米线110设置于衬底102之上。栅极结构环绕每个有效纳米线110A，限定了器件的沟道区140，并且沟道部分113A设置于每个有效纳米线110A中。源极和漏极区145位于每个沟道区140的相对的侧上。栅极结构包括栅极电介质层143和栅极电极144。通过完全地环绕每个有效纳米线110A的沟道部分113，栅极结构通过完全切断寄生泄漏路径而相对于平面和基于鳍状物的晶体管提高了栅极控制，因此改善了短沟道效应。在本发明的实施例中，无效纳米线110B具有不连续的沟道部分113B，从而电流不能在源极和漏极部分111B之间流动。在实施例中，由牺牲材料112分开每个纳米线110的源极和漏极部分111。最底部的纳米线110A的源极和漏极部分111A位于基底鳍状物106上。底部栅极隔离152将栅极结构与衬底102隔离。
衬底102可以由适合于半导体器件制造的材料构成。在一个实施例中，利用体半导体衬底来形成所述结构。衬底102可以包括但不限于硅、锗、硅锗、或Ⅲ-Ⅴ族化合物半导体材料。在另一个实施例中，利用绝缘体上硅(SOI)衬底来形成所述结构。SOI衬底包括较低层的体衬底、设置于较低层的体衬底上的中间的绝缘层、以及顶部的单晶层。中间的绝缘层可以包括二氧化硅、氮化硅、或氮氧化硅。顶部的单晶层可以是任何适合的半导体材料，例如以上列出的用于体衬底的那些材料。
在实施例中，纳米线110和牺牲材料112都是半导体材料。在一个这种实施例中，纳米线110和牺牲材料112是单晶并且具有晶格常数。在实施例中，牺牲材料112可以是能够针对纳米线110进行选择性蚀刻的任何材料。在实施例中，牺牲材料112是能够在纳米线110中产生应力的材料。纳米线110和牺牲材料112各自的材料可以是例如但不限于硅、锗、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、和InP。在特定实施例中，纳米线110是硅，并且牺牲材料112是SiGe。在另一个特定实施例中，纳米线110是锗，并且牺牲材料112是SiGe。在实施例中，纳米线110包括有应力的材料，尤其是在沟道部分113中。
在实施例中，如下所述，每个纳米线110的尺寸可以调整为线或带，并且可以具有方形的或圆形的拐角。每个纳米线110的厚度确定了晶体管器件的电学特性、集成和性能。在实施例中，每个纳米线110足够厚，从而避免能够产生高沟道电阻的过多的表面散射。每个纳米线110也足够薄，从而使晶体管能够以完全耗尽的方式操作。在实施例中，截面透视图中的纳米线110的尺寸是在纳米级上的。例如，在特定实施例中，纳米线110的最小尺寸小于大约20nm。
晶体管的栅极宽度确定了晶体管的驱动电流容量。对于基于纳米线的晶体管而言，有效纳米线的沟道区的周长的累积长度确定了该晶体管的栅极宽度。由于耗尽和表面散射两方面的考虑限制了纳米线的截面区域，因而可以通过增加或减少晶体管中给定尺寸的有效纳米线的数量来增大或减小栅极宽度。较大数量的有效纳米线110A使晶体管器件能够通过增加栅极宽度而获得较大的驱动电流容量。然而，有效纳米线的数量被包含有效和无效纳米线二者的纳米线堆叠体的总体高度上的限制所限。随着纳米线的高度增加，非集成的风险也增加了。纳米线晶体管可以具有1到10个纳米线。在实施例中，纳米线堆叠体包括三个纳米线，如图1A中所示。
在实施例中，栅极电介质层143由高k电介质材料构成。例如，在一个实施例中，构成栅极电介质层143的材料例如，但不限于氧化铪、氮氧化铪、硅化铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌、或它们的组合。
在实施例中，栅极电极144由金属层构成，金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、钴、镍、或导电金属氧化物。在特定实施例中，栅极电极由在金属功函数设定层之上形成的非功函数设定填充材料构成。在实施例中，栅极电极144包括p型功函数金属。在另一个实施例中，栅极电极144包括n型功函数金属。
在一方面，纳米线110的源极和漏极部分111以及源极和漏极部分111之间的牺牲材料112形成了异质源极和漏极区145，如图1A所示。在实施例中，异质源极和漏极区145可以是掺杂的或未掺杂的。
在另一方面，从源极和漏极111之间去除牺牲材料112，从而使得源极和漏极区145包括纳米线110的源极和漏极部分111。然后可以形成金属接触部，其环绕111A的源极和漏极部分以建立与有效纳米线110A的接触。
在另一方面，形成了同质的源极和漏极区145。在实施例中，从源极和漏极区145中去除纳米线110的源极和漏极部分111以及牺牲材料112二者。在特定实施例中，从衬底生长半导体材料，其形成与每个纳米线110的沟道部分113的接触。在实施例中，同质源极和漏极区145可以是掺杂的或未掺杂的。在另一个特定实施例中，在源极和漏极区145内形成金属物种(species)，其形成与纳米线110的沟道部分113的接触。
可以在栅极结构的垂直侧壁上形成侧壁间隔体134，从而抵消(offset)源极和漏极区的可选掺杂，和/或将栅极电极与随后在源极和漏极区上生长的任何外延材料隔离。侧壁间隔体134可以由绝缘电介质材料构成，该绝缘电介质材料例如但不限于二氧化硅、氮氧化硅、或氮化硅。
图1B示出本发明的另一个实施例，其中无效纳米线的沟道部分与晶体管的源极和漏极区电隔离。根据本发明的实施例，多个垂直堆叠的纳米线110设置于衬底102之上。栅极结构，包括栅极电极144和栅极电介质143，限定了器件的沟道区140和沟道区的相对的侧上的源极和漏极区145。有效纳米线110A具有沟道部分113A以及源极和漏极部分111A。无效纳米线110B具有沟道部分113B以及无效源极和漏极部分111B。
在实施例中，源极和漏极接触部148完全地围绕每个有效纳米线110A的源极和漏极部分111A。在实施例中，没有将无效纳米线110B与源极和漏极区145电耦合。在实施例中，每个无效纳米线110B的源极和漏极部分111B被电介质材料146掩埋，经由源极和漏极部分111B将沟道部分113B电隔离。在实施例中，所有纳米线110各自具有完整的沟道部分113，如图1B所示。
在实施例中，由金属物种制造源极和漏极接触部148。金属物种可以是纯金属，例如镍、钴、或钯，或可以是合金，例如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)。在实施例中，在形成接触金属之前，在沟槽内形成氮化钛底层。
在本发明的另一方面中，提供了制造基于纳米线的半导体器件的方法。图2A-2K示出表示在根据本发明的实施例的制造基于纳米线的晶体管的方法中的各种操作的三维透视图和二维截面视图。
制造半导体器件的方法可以包括在衬底之上形成多个纳米线。图2A示出显示了三个纳米线的形成的具体示例。提供了衬底202，其上设置有垂直纳米线堆叠体208。在实施例中，垂直纳米线堆叠体208包括纳米线210材料和牺牲材料212的交替层。在实施例中，纳米线堆叠体包括三个纳米线210和两层牺牲材料212。
在实施例中，可以通过在体半导体衬底的表面之上生长材料的交替层来形成纳米线210和牺牲材料212，并且然后对这些层进行构图，从而例如利用掩膜和等离子体蚀刻工艺来形成鳍式结构。在实施例中，在单晶硅衬底之上形成交替层。在另一个实施例中，在具有顶部SiGe层的体硅衬底之上形成交替层。在实施例中，鳍式结构包括垂直纳米线堆叠体208，其设置于基底鳍状物206上。在实施例中，从衬底202的顶部形成基底鳍状物206，其中衬底材料用作最底层纳米线之下的牺牲材料。在另一个实施例中，由与牺牲材料212相同的材料形成基底鳍状物206。在另一个实施例中，由衬底202与牺牲材料212二者的组合来形成基底鳍状物206。可以从衬底202的表面生长牺牲材料212或将牺牲材料212沉积在衬底202的表面上，从而形成体鳍状物206的一部分。体鳍状物206还可以包括缓冲层，其用于从衬底到生长垂直纳米线堆叠体208的表面使晶格常数渐变(grade)。
在实施例中，衬底202还可以包括浅沟槽隔离(STI)区204。STI区204用于减小相邻器件之间的电流泄漏。可以通过常规的半导体构图方法(例如，光刻和蚀刻)来形成STI区204。STI区204可以包括电介质材料，例如氧化硅、氮化硅、氮氧化硅和它们的组合。
在另一个实施例中，在SOI衬底上形成垂直纳米线堆叠体208，该SOI衬底包括底层衬底、中间绝缘层和顶部单晶半导体层。在实施例中，从顶部单晶半导体层生长包括垂直纳米线堆叠体208的层，然后将其构图成鳍式结构。在实施例中，中间绝缘层用作隔离层。
在实施例中，由具有晶格常数的单晶材料形成纳米线210和牺牲材料212中的每一者。在实施例中，由半导体材料形成纳米线210和牺牲材料212。在实施例中，由可以针对纳米线210进行选择性蚀刻的材料形成牺牲材料212。在实施例中，对牺牲材料212进行选择以在纳米线210中产生应力。理想地，由单晶半导体材料来形成垂直纳米线堆叠体208中的纳米线210和牺牲材料212中的每一者，该单晶半导体材料例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在实施例中，纳米线210是硅，并且牺牲材料212是SiGe，以形成n型晶体管。在实施例中，纳米线210是未掺杂的锗，并且牺牲材料212是SiGe，以形成p型晶体管。
垂直纳米线堆叠体208具有高度224、宽度222、以及长度220。所形成的垂直纳米线堆叠体208的宽度222小于30nm，并且理想地小于25nm。在实施例中，高度224小于开始发生集成问题(例如鳍状物倒塌、鳍状物外形变形、以及鳍状物关键尺寸的不均匀性)时的高度。纳米线210和牺牲材料212的厚度也影响高度224。在实施例中，纳米线210和牺牲材料212足够薄，以达到224高度小于开始发生集成问题时的高度。
接下来，将牺牲栅极电介质层228均厚沉积在垂直纳米线堆叠体208的顶部和侧壁之上。可以将牺牲栅极电介质层228沉积为大约的厚度。在特定实施例中，牺牲栅极电介质层228是诸如氧化硅、氮化硅和氮氧化硅的电介质材料。可以通过常规的化学气相沉积(CVD)方法来沉积牺牲栅极电介质层228。如图2B中所示，然后将牺牲栅极材料250均厚沉积在包括牺牲栅极电介质层228的结构之上。以超过垂直纳米线堆叠体208的高度的厚度沉积牺牲栅极材料250。在实施例中，由诸如多晶硅的半导体材料形成牺牲栅极材料250。
接下来，根据图2C中所示出的本发明的实施例，通过利用常规的光刻和蚀刻方法对牺牲栅极材料250进行构图来形成牺牲栅极电极230。为形成牺牲栅极电极230而对牺牲栅极材料250进行蚀刻，暴露了垂直纳米线堆叠体208的源极和漏极区上的牺牲栅极电介质层228。在构图和形成牺牲栅极230期间，牺牲栅极电介质层228用作蚀刻停止层，由此防止对垂直纳米线堆叠体208的源极和漏极区造成损坏。在实施例中，由具有足够不同的蚀刻选择性的材料形成牺牲栅极电介质层228和牺牲栅极电极230，从而使得牺牲栅极电介质层228在牺牲栅极电极230的蚀刻期间可以用作蚀刻停止层。
接下来，利用例如常规的湿法蚀刻工艺从垂直纳米线堆叠体208的顶部和侧壁去除牺牲栅极电介质层228。在实施例中，牺牲栅极电介质层228是利用稀HF湿法蚀刻去除的氧化硅层。在形成牺牲栅极结构以后，可以例如通过尖端注入或晕圈(halo)注入的方式，对纳米线210进行掺杂，如本领域内所公知的。
根据图2C中所示出的本发明的实施例，在牺牲栅极电极230的侧壁上形成一对侧壁间隔体234，以对源极和漏极区的可选掺杂进行抵消，和/或使栅极电极与随后在源极和漏极区上生长的任何外延材料绝缘。可以利用本领域公知的形成选择性间隔体的常规方法来形成侧壁间隔体对234。侧壁间隔体234可以是任何适合的电介质材料，例如但不限于二氧化硅、氮化硅、氮氧化硅和它们的组合。在实施例中，侧壁间隔体234的厚度为20到
在实施例中，源极和漏极区245是异质的，其包括源极和漏极部分211以及垂直纳米线堆叠体的牺牲材料212，如图2C中所示。在实施例中，在源极和漏极区245内的垂直纳米线堆叠体208的表面上生长外延材料。异质源极和漏极区245可以是掺杂的或未掺杂的。在实施例中，可以通过离子注入对异质源极和漏极区245进行掺杂。
在另一个实施例中，源极和漏极区245包括纳米线210的源极和漏极部分211。在实施例中，从源极和漏极区245内去除牺牲材料212和基底鳍状物206的至少一部分，以暴露纳米线210的源极和漏极部分211的周界。在实施例中，通过金属接触部将源极和漏极部分211耦合到一起。在实施例中，接触部环绕纳米线210的暴露的源极和漏极部分211。在实施例中，接触部包括导电性金属物种。
在另一个实施例中，源极和漏极区245是同质的。为了形成同质的源极和漏极区，去除了源极和漏极部分211、牺牲材料212、和至少一部分基底鳍状物206。然后，在源极和漏极区内沉积材料以形成与每个纳米线210的沟道部分213的接触。在实施例中，从衬底中生长单晶半导体材料以形成凸起的源极和漏极区。在实施例中，同质的源极和漏极区245向纳米线210的沟道部分213提供应力。如果需要，半导体材料可以是原位掺杂的。在另一个实施例中，通过沉积金属物种来形成同质的源极和漏极区245，以形成与纳米线210的沟道部分213的接触。
根据本发明的实施例，将层间电介质(ILD)层238均厚沉积到衬底之上，如图2D中所示。可以利用CVD来沉积覆盖的ILD层238。在实施例中，由任何公知的电介质材料来形成ILD层238，所述公知的电介质材料例如但不限于未掺杂的氧化硅、掺杂的氧化硅(例如，BPSG、PSG)、氮化硅和氮氧化硅。然后利用常规的化学机械平坦化方法对ILD层238往回抛光，以暴露牺牲栅极电极230的顶部和侧壁间隔体234的顶部。
接下来，去除牺牲栅极电极230以暴露沟道区240内的垂直纳米线堆叠体208上的牺牲栅极电介质228，如图2E所示出的实施例中所示。图2E是图2D中所示的实施例的沿着直线A-A’截取的二维截面视图。在去除牺牲栅极电极230期间，ILD层238保护了源极和漏极区245内的垂直纳米线堆叠体208。此外，沟道区240内的垂直纳米线堆叠体208上的牺牲栅极电介质层228用作蚀刻停止部，在去除牺牲栅极电极230期间保护了垂直纳米线堆叠体208。可以利用诸如等离子体干法蚀刻或湿法蚀刻的常规蚀刻方法来去除牺牲栅极电极230。在实施例中，可以利用诸如TMAH溶液的液体蚀刻剂来选择性地去除牺牲栅极电极。
在实施例中，然后去除牺牲栅极电介质层228以暴露沟道区240内的垂直纳米线堆叠体208。可以利用常规的蚀刻方法来去除牺牲栅极电介质层228。在实施例中，牺牲栅极电介质层228是氧化硅，通过稀HF湿法蚀刻将其去除。
接下来，从沟道区240内的纳米线210之间去除牺牲材料212，如图2F所示出的。在实施例中，从纳米线210之间完全蚀刻牺牲材料212。在实施例中，蚀刻工艺暴露了沟道区240内的纳米线210的所有表面。牺牲材料212的去除在相邻纳米线210之间留下了空隙，如图2F中所示。可以利用任何公知的对纳米线210有选择性的蚀刻剂来去除牺牲材料212。蚀刻剂对牺牲材料相对于纳米线材料的选择性大于50:1。在实施例中，该选择性大于100:1。在纳米线210是硅并且牺牲材料212是硅锗的实施例中，利用液体蚀刻剂来选择性地去除牺牲材料212，该液体蚀刻剂例如但不限于含水(aqueous)羧酸/硝酸/HF溶液和含水柠檬酸/硝酸/HF溶液。在纳米线210是锗并且牺牲材料212是硅锗的实施例中，利用液体蚀刻剂来选择性地去除牺牲材料212，该液体蚀刻剂例如但不限于氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EDP)、或氢氧化钾(KOH)溶液。
然后将电介质材料242均厚沉积到衬底之上，电介质材料242围绕纳米线210并完全填充沟道区240，如图2G中所示的实施例所例示的。电介质材料242完全填充纳米线210之间的空隙，并且还填充最底层纳米线与衬底202的顶表面之间的空间。还在ILD层238的顶表面上形成电介质材料242。在实施例中，电介质材料242由任何公知的电介质材料形成，所述公知的电介质材料例如但不限于氧化硅、氮化硅、和氮氧化硅。在特定实施例中，电介质材料242由二氧化硅形成。理想地，利用高度共形沉积方法来形成电介质材料242，以确保纳米线210之间的空隙被完全填充，所述高度共形沉积方法例如低压化学气相沉积(LPCVD)、原子层沉积(ALD)、旋涂电介质工艺、或这些工艺的组合。
接下来，根据本发明的实施例，从ILD层238的表面去除电介质材料242，并且然后使电介质材料242在沟道区240内部分凹进。沟道区240内电介质材料242凹进的深度足够完全暴露每个纳米线210的沟道部分213。所暴露的沟道部分213的数量由纳米线210的数量决定，所述纳米线必须是无效的，以获得所期望的晶体管栅极宽度。在图2H所示出的实施例中，暴露了上层纳米线210B的沟道部分213B的全部周界，而每个下层纳米线210A的沟道部分213A保持被电介质材料242完全掩埋。在实施例中，利用同步(timed)HF湿法蚀刻来对电介质材料242进行蚀刻。
然后根据本发明的实施例对上层纳米线210B的暴露的沟道部分213B进行分离。在实施例中，将上层纳米线210B的暴露的沟道部分213B蚀刻到使上层纳米线210B不能在源极和漏极区245之间传导电流的程度。在实施例中，完全去除沟道部分213B，如图2I中所示。可以通过任何对电介质材料242有选择性的蚀刻工艺来对沟道部分213B进行蚀刻。可以通过湿法或干法蚀刻工艺对沟道部分213B进行蚀刻。电介质材料242保护了每个下层纳米线210A的沟道部分213B，从而使它们没有被蚀刻。
然后使电介质材料242进一步凹进，以暴露每个下层纳米线210A的被保护的沟道部分213A，如图2J所例示的实施例中所示。电介质材料242保留在衬底上，从而形成底部栅极隔离层252。底部栅极隔离层252的厚度取决于对电介质材料242进行蚀刻的时间的长度。在实施例中，以足够长的时间来执行湿法蚀刻凹进，以获得足够厚的底部栅极隔离厚度，从而隔离了衬底202的顶表面与随后形成的栅极电极电容耦合。在实施例中，以足够长的时间来执行湿法蚀刻凹进，以获得足够薄的底部栅极隔离厚度，从而使后续形成的栅极电介质层和栅极电极能够形成为完全包围每个下层纳米线210A的沟道部分213A。
接下来，根据本发明的实施例，围绕每个下层纳米线210A的沟道部分213A形成栅极电介质层243。可以由如前所述的任何公知的栅极电介质材料形成栅极电介质层243。利用高度共形沉积工艺(例如原子层沉积(ALD))形成栅极电介质层243，从而确保形成的栅极电介质层围绕每个下层纳米线210A的沟道区213A具有均匀的厚度。栅极电介质层243可以是任何适合的材料，例如高k电介质。在特定实施例中，栅极电介质层243是氧化铪，其沉积的厚度在之间。
接下来，将栅极电极材料均厚沉积到栅极电介质层243之上，以形成栅极电极244。可以由如前所述的任何公知的栅极电极材料形成栅极电极244。可以利用诸如ALD的共形沉积工艺来沉积栅极电极材料，以确保栅极电极244形成在包围下层纳米线210A的沟道部分213A的栅极电介质层243上，以及形成在下层纳米线210A的沟道部分213A之间的栅极电介质层243上。然后对ILD层238的顶上的栅极电极材料和栅极电介质层243进行化学机械平坦化，直到ILD层238的顶表面如图2K中所示的那样被露出，从而形成了晶体管器件。根据本发明的实施例，每个沟道部分213A的周长的累积长度确定了晶体管的栅极宽度。
在本发明的另一个实施例中，通过对相应的沟道部分进行蚀刻，使多于一个纳米线是无效的，如图3A-3C中所示。在实施例中，提供了根据以上描述所形成的并且针对图2A-2G所示出的结构。在实施例中，从ILD层338的顶表面去除电介质层342，并且使电介质层342在沟道区340内凹进，以暴露每个上层纳米线310B的沟道部分313B。暴露了沟道部分313B的全部周界。下层纳米线310A的沟道部分313A保持被掩埋在电介质层342中。然后对每个上层纳米线312B的沟道部分313B进行充分的蚀刻，从而使上层纳米线310B不能在源极和漏极区345之间传导电流。在实施例中，沟道部分313B被完全蚀刻，如图3B中所示。可以通过以上针对图2J中的上层纳米线210B的沟道部分213B的蚀刻所描述的工艺来对每个上层纳米线310B的沟道部分313B进行蚀刻。
然后使电介质材料342在沟道区内进一步凹进，以暴露下层纳米线310A的沟道部分313A，如图3C中所例示的实施例中所示。在实施例中，将电介质材料342蚀刻到足够深，从而能够形成完全包围沟道部分313A的全部周界的栅极电介质和栅极电极层。在实施例中，电介质材料342的一部分保留在下层纳米线310A以下的衬底302的表面上，以形成底层栅极隔离区352。
然后根据本发明的实施例在沟道区340内形成栅极电介质343和栅极电极344。根据以上如图2K中所示的针对栅极电介质243和栅极电极244所描述的方式，形成栅极电介质343和栅极电极344。栅极电介质343和栅极电极344环绕下层纳米线310A的沟道部分313A，从而下层纳米线310A的周长确定了晶体管的所例示的实施例的栅极宽度。
在另一个实施例中，其中两个纳米线是无效的，例如图3A-3C中所示的，从ILD层338的顶表面去除电介质材料342，并且在沟槽内使电介质材料342凹进，以暴露仅最上层纳米线310B的沟道部分313B。然后对单个暴露的沟道部分313B进行蚀刻，例如通过以上针对上层纳米线210B所描述的工艺进行蚀刻。接下来，在实施例中，使电介质材料342进一步凹进，以暴露第二个上层纳米线310B的沟道部分313B。然后对单个暴露的沟道部分313B进行蚀刻，例如通过以上针对上层纳米线210B所描述的工艺进行蚀刻，以形成图3B中所示的结构。在实施例中，然后从下层纳米线310A的沟道部分313A的表面去除电介质材料342，从而可以形成功能性栅极结构，环绕完整的沟道部分313A，如以上针对下层纳米线210A所描述并在图3C中所示出的。因此，可以形成具有两个无效上层纳米线310B和一个有效下层纳米线310A的晶体管。
如以上图2A-2K和3A-3C中所示，可以改变具有相同数量的纳米线的晶体管的栅极宽度。在本发明的其它实施例中，纳米线堆叠体可以包含更多或更少的纳米线。通常，至少一个纳米线是有效的，但是可以利用所公开的工艺来形成具有零个有效纳米线的牺牲晶体管。
在本发明的另一方面，通过将一个或多个纳米线的沟道部分与器件的源极/漏极区隔离来改变基于纳米线的晶体管的栅极宽度。图4A-E示出表示在根据本发明的实施例的制造基于纳米线的晶体管的方法中的各种操作的二维截面视图。
提供了包括设置于衬底402之上的垂直堆叠体中的多个纳米线410的结构，如图4A中所示。包括栅极电介质443和栅极电极444的栅极结构环绕每个纳米线410的沟道区。在实施例中，栅极电介质443是牺牲栅极电介质，并且栅极电极444是牺牲栅极电极。底部栅极隔离区452将栅极结构与衬底402隔离。由基底鳍状物406和牺牲材料412来支撑每个纳米线410的源极和漏极部分411。ILD层438覆盖源极和漏极区445中的顶部纳米线。可以根据以上针对图2A-2K所描述的方式来形成所述结构，其中省略了将纳米线的沟道部分分离的操作。
为了形成源极和漏极接触部，从ILD层438的表面到衬底402的表面来蚀刻开口460，去除ILD层438、牺牲材料412和基底鳍状物406的一部分，以暴露每个纳米线410的源极和漏极部分411的全部周界，如图4B中所示。利用对纳米线410材料有选择性的蚀刻工艺来去除ILD层438、牺牲材料412和鳍状物406。在实施例中，利用光刻工艺来蚀刻开口460。
在去除牺牲材料412之后，由栅极结构来支撑纳米线410，如图4B中所示。在实施例中，另外由邻近于源极/漏极部分411的牺牲栅极结构来支撑纳米线410。在另一个实施例中，还由与相邻器件相关联的功能性栅极结构来支撑纳米线410。在另一个实施例中，可以在源极/漏极部分411的末端使纳米线410终止。
接下来，将电介质材料446均厚沉积到衬底之上，完全填充开口460，如图4C中所示。然后从ILD层438的表面对电介质材料446进行蚀刻，并使电介质材料446在开口460内凹进，以暴露与所期望数量的有效纳米线对应的多个源极和漏极部分411，如图4D中所示。在实施例中，每个上层纳米线410A的源极和漏极部分411A的周界被完全暴露。在实施例中，电介质材料446在开口460的底部完全覆盖下层纳米线410B的源极和漏极部分411B。
在实施例中，在开口460中形成源极和漏极接触部458，如图4E中所示。在实施例中，源极和漏极接触部458环绕每个有效纳米线410A的源极和漏极部分411A。可以利用任何适合的方法来形成源极和漏极接触部458，以确保共形接触部完全包围每个上层纳米线410A的源极和漏极部分411A。在实施例中，通过CVD来沉积源极和漏极接触部458。在实施例中，由金属物种根据图1B中所示的以上针对源极和漏极接触部158所描述的方式来形成源极和漏极接触部458。在另一个实施例中，在形成接触部之前，从开口460内去除源极和漏极部分411A。在实施例中，在开口460内沉积金属以形成与沟道部分411A的接触。在开口460的底部的电介质材料446防止了源极和漏极接触部458与无效纳米线410B的源极和漏极部分411B发生电接触。
在栅极电介质443是牺牲栅极电介质并且栅极电极444是牺牲栅极电极的实施例中，在接触部458形成之后，通过置换栅极工艺来形成功能性栅极。
因此，形成了包括两个有效纳米线410A和一个无效纳米线410B的晶体管。晶体管的栅极宽度等于有效纳米线410A的沟道部分411A的周长的总体长度。尽管图4A-4E示出了沟道部分与源极区和漏极区二者的隔离，应该理解的是，仅与源极区或漏极区隔离就足以使纳米线无效。
可以改变纳米线堆叠体中的有效和无效纳米线的数量，以获得具有不同栅极宽度的晶体管。在图5A所示出的实施例中，晶体管包括设置于衬底502之上的纳米线510的垂直堆叠体。包括栅极电介质层543和栅极电极544的栅极结构环绕纳米线510的沟道部分513。栅极结构具有侧壁间隔体534，在纳米线顶上示出。纳米线堆叠体具有一个有效纳米线510A和两个无效纳米线510B，其中将每个无效纳米线510B的源极和漏极部分511B掩埋在电介质材料546中，从而使沟道部分513B与源极和漏极区545电隔离。形成源极/漏极接触部558以环绕有效纳米线510A的源极和漏极部分511A。有效纳米线510A的沟道部分513A的周长确定了晶体管的栅极宽度。
在另一个实施例中，对电介质材料546进行蚀刻，使其一部分保持与栅极结构相邻，如图5B中所示。电介质材料减小了栅极与源极和漏极接触部之间的Miller电容。在实施例中，在将电介质材料546均厚沉积到所述结构之上之后，如以上针对图4C所论述的，对电介质材料进行抛光，以使其与栅极结构的顶表面成一平面。然后，在与栅极结构相邻的电介质材料之上形成掩膜。然后蚀刻接触部沟槽以暴露有效纳米线510A的源极和漏极部分，而在与栅极结构相邻的源极/漏极区中保留电介质材料546的一部分。在实施例中，沟槽蚀刻暴露了源极和漏极部分的一部分，而源极和漏极部分的另一部分在与栅极结构相邻的电介质材料546之间延伸。然后在覆盖无效纳米线510B的源极和漏极部分的电介质材料546之上的沟槽内形成接触部。可以沿着沟槽的深度从0到(宽)改变与栅极结构相邻的电介质材料的宽度。
在另一个实施例中，在与栅极结构相邻处保留ILD层538、牺牲材料512和基底鳍状物506的一部分，如图5C中所示。可以通过在蚀刻接触部沟槽期间掩蔽ILD层538的一部分来保留ILD层538、牺牲材料512和基底鳍状物506的一部分。在这个实施例中，牺牲材料512是绝缘的或半绝缘的，从而牺牲材料512不会或基本上不会产生泄漏路径，并且从而使无效纳米线的沟道部分与器件的源极和漏极区保持电隔离。
图6示出根据本发明的一种实施方式的计算设备600。计算设备600容纳板602。主板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604与板602物理和电耦合。在一些实施方式中，至少一个通信芯片606也与板602物理和电耦合。在其它实施方式中，通信芯片606是处理器604的一部分。
取决于应用，计算设备600可以包括其它部件，其可以或可以不与板602物理和电耦合。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)，等等)。
通信芯片606能够进行用于到和来自计算设备600的数据传输的无线通信。术语“无线”和其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片606可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及它们的衍生物，以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于诸如Wi-Fi和蓝牙的较短范围的无线通信，并且第二通信芯片606可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等的较长范围的无线通信。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个全包围栅晶体管，根据本发明的实施方式，所述全包围栅晶体管具有包含至少一个无效纳米线的纳米线垂直堆叠体。术语“处理器”可以指代任何设备或设备的一部分，其处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成其它可以存储在寄存器和/或存储器中的电子数据。
通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一种实施方式，通信芯片的集成电路管芯包括一个或多个全包围栅晶体管，根据本发明的实施方式，所述全包围栅晶体管具有包含至少一个无效纳米线的纳米线垂直堆叠体。
在其它实施方式中，容纳在计算设备600内的另一个部件可以包含集成电路管芯，其包括一个或多个全包围栅晶体管，根据本发明的实施方式，所述全包围栅晶体管具有包含至少一个无效纳米线的纳米线垂直堆叠体。
在各种实施方式中，计算设备600可以是膝上型电脑、上网本、笔记本电脑、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、或数字录像机。在其它实施方式中，计算设备600可以是任何其它处理数据的电子设备。

Claims (20)

1.一种半导体器件，包括：
设置于衬底之上的多个垂直堆叠的纳米线，其中所述纳米线中的一个纳米线是有效纳米线，并且所述纳米线中的一个纳米线是无效纳米线；
环绕所述有效纳米线的栅极结构，其限定了所述器件的沟道区；以及
在所述沟道区的相对的侧上的源极区和漏极区。
2.根据权利要求1所述的器件，其中所述无效纳米线在所述沟道区内具有无效沟道部分，并且其中所述无效沟道部分是不连续的。
3.根据权利要求2所述的器件，其中由同质材料形成所述源极区和所述漏极区。
4.根据权利要求3所述的器件，其中所述同质材料是单晶半导体。
5.根据权利要求3所述的器件，其中所述同质材料是金属。
6.根据权利要求2所述的器件，其中由半导体膜的异质堆叠体形成所述源极区和所述漏极区。
7.根据权利要求2所述的器件，其中所述有效纳米线具有在所述器件的所述源极区内的有效源极部分以及在所述器件的所述漏极区内的有效漏极部分，并且其中金属源极接触部环绕所述有效源极部分，并且金属漏极接触部环绕所述有效漏极部分。
8.根据权利要求1所述的器件，其中所述无效纳米线具有在所述沟道区内的无效沟道部分，所述无效沟道部分与所述源极区和所述漏极区的至少其中之一电隔离。
9.根据权利要求8所述的器件，其中所述无效纳米线具有在所述源极区内的源极部分以及在所述漏极区内的漏极部分，并且所述源极部分和所述漏极部分中的至少一个由电介质材料包封，从而使得所述无效纳米线的所述沟道部分与所述源极区和所述漏极区的至少其中之一电隔离。
10.根据权利要求1所述的器件，其中所述有效纳米线和所述无效纳米线是硅。
11.根据权利要求1所述的器件，其中所述有效纳米线和所述无效纳米线是锗。
12.一种方法，包括：
提供衬底，其具有：
纳米线和牺牲材料的交替层的垂直堆叠体，其中一个纳米线是下层纳米线，而一个纳米线是上层纳米线，
环绕所述垂直堆叠体的牺牲栅极，其中所述牺牲栅极限定了所述器件的沟道区，以及
在所述沟道区的相对的侧上的源极区和漏极区；
蚀刻所述牺牲栅极以暴露所述垂直堆叠体；
蚀刻所述沟道区内的所述牺牲材料以暴露所述上层纳米线的第一沟道部分，暴露所述下层纳米线的第二沟道部分，并且在所述第一沟道部分与所述第二沟道部分之间形成空隙；
利用电介质材料填充所述沟道区，其中所述电介质材料填充所述空隙；
蚀刻所述电介质材料以暴露所述第一沟道部分，而所述第二沟道部分保持被所述电介质材料覆盖；
蚀刻所述第一沟道部分以形成无效纳米线；
蚀刻所述电介质材料以暴露所述第二沟道部分；以及
围绕所述第二沟道部分形成栅极结构，以形成有效纳米线。
13.根据权利要求12所述的方法，其中对所述第一沟道部分进行蚀刻基本上去除了所述沟道区内的所有上层纳米线。
14.根据权利要求12所述的方法，还包括：
形成所述源极区和所述漏极区内的所述垂直堆叠体的源极/漏极接触部。
15.根据权利要求12所述的方法，还包括：
蚀刻掉所述源极区和所述漏极区中的所述垂直堆叠体，以暴露所述下层纳米线以下的半导体表面；以及
从所述半导体表面生长单晶半导体材料，以形成同质的源极区/漏极区，其中所述同质的源极区/漏极区形成了与所述第一沟道部分的接触。
16.根据权利要求12所述的方法，还包括：
蚀刻掉在所述源极区和所述漏极区的至少其中之一中的所述牺牲材料，以暴露所述有效纳米线的有效源极/漏极部分；以及
形成环绕所述有效源极/漏极部分的金属接触部。
17.一种方法，包括：
提供衬底，其具有：
纳米线和牺牲材料的交替层的垂直堆叠体，其中一个纳米线是下层纳米线，而一个纳米线是上层纳米线，
环绕所述垂直堆叠体的栅极结构，其中所述栅极结构限定了所述器件的沟道区，以及
在所述沟道区的相对的侧上的源极区/漏极区；
在所述源极区/漏极区的至少其中之一内蚀刻接触部开口，以暴露所述上层纳米线的第一源极/漏极部分和所述下层纳米线的第二源极/漏极部分，其中从所述第一源极/漏极部分与所述第二源极/漏极部分之间去除所述牺牲材料；
在所述接触部开口中形成电介质材料，其中所述电介质材料覆盖所述第二源极/漏极部分，而所述第一源极/漏极部分保持暴露在所述接触部开口内；以及
在所述接触部开口内形成接触部，其中所述接触部环绕所述第一源极/漏极部分。
18.根据权利要求17所述的方法，其中在所述接触部开口中形成电介质材料还包括：
均厚沉积所述电介质材料以填充所述接触部开口；以及
蚀刻所述接触部开口内的所述电介质材料以暴露所述第一源极/漏极部分。
19.根据权利要求17所述的方法，其中所述栅极结构包括栅极电介质和栅极电极。
20.根据权利要求17所述的方法，还包括：
在形成所述接触部之后去除所述栅极结构；以及
形成功能性栅极。
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