CN105489654A - 纳米线晶体管及其制造方法 - Google Patents

纳米线晶体管及其制造方法 Download PDF

Info

Publication number
CN105489654A
CN105489654A CN201510866178.9A CN201510866178A CN105489654A CN 105489654 A CN105489654 A CN 105489654A CN 201510866178 A CN201510866178 A CN 201510866178A CN 105489654 A CN105489654 A CN 105489654A
Authority
CN
China
Prior art keywords
nano
mid portion
agent structure
wire transistor
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510866178.9A
Other languages
English (en)
Inventor
赵世华
李飙
王峥
胡宏伟
吕广申
任真真
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shangqiu Normal University
Original Assignee
Shangqiu Normal University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shangqiu Normal University filed Critical Shangqiu Normal University
Priority to CN201510866178.9A priority Critical patent/CN105489654A/zh
Publication of CN105489654A publication Critical patent/CN105489654A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种纳米线晶体管,其包括用于包覆硅层的应变SiGe材质的圆柱状的主体结构,主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;其中,主体结构的材料包括硅锗,中间部分锗的浓度大于两个端部的锗的浓度;源极和漏极之间形成有沟道区;圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。本发明公开的纳米线晶体管,压应力SiGe应用到纳米线晶体管中,压应力导致空穴能带分裂为重空穴能带,本发明可满足在十几纳米以下工艺节点对晶体管开启性能的要求,还可以有效的降低栅极的漏电。

Description

纳米线晶体管及其制造方法
技术领域
本发明涉及一种纳米线晶体管及其制造方法。
背景技术
纳米线可以被定义为一种具有在横向上被限制在100纳米以下(纵向没有限制)的一维结构。悬置纳米线指纳米线在真空条件下末端被固定。典型的纳米线的纵横比在1000以上,因此它们通常被称为一维材料。
根据组成材料的不同,纳米线可分为不同的类型,包括金属纳米线,半导体纳米线和绝缘体纳米线。纳米线均在实验室中生产,截至2014年尚未在自然界中发现。纳米线可以由悬置法、沉积法或者元素合成法制得。悬置纳米线可以通过对粗线的化学刻蚀得来,也可以用高能粒子(原子或分子)轰击粗线产生。实验室中生长的纳米线分为两种,分别为垂直于基底平面的纳米线和平行于基底平面的纳米线。
生产纳米线的硅和氧在地壳层是最常见的可持续和廉价利用的元素。实验表明纳米线可以被用于下一代计算设备,例如:通过对纳米线掺杂,并对纳米线交叉可以制作逻辑门。这些在小尺度下才具备的性质使得纳米线被广泛应用于新兴的领域,例如晶体管。
截至2014年,纳米线仍然处于试验阶段。不过,一些早期的实验显示它们可以被用于下一代的计算设备。为了制造有效电子元素,第一个重要的步骤是用化学的方法对纳米线掺杂。这已经被实现在纳米线上来制作P型和N型半导体。下一步是找出制作PN结这种最简单的电子器械的方法。这可用两种方法来实现。第一种是物理方法:把一条P型线放到一条N型线之上。第二种方法是化学的:沿一条线掺不同的杂质。再下一步是建逻辑门。依靠简单的把几个PN节连到一起,研究者创造出了所有基础逻辑电路:与、或、非门都已经可以由纳米线交叉来实现。纳米线交叉可能对数字计算的将来很重要。
在摩尔定律的指导下,集成电路半导体器件的尺寸越来越小,但是不能无限缩小,在缩小到一定程度将达到它的物理极限,严重的短沟道效应和栅极泄漏电流将会出现。这对摩尔定律的有效性将是一个挑战。但是人们积极寻找着替代用缩短器件尺寸来提高性能的方法,人们把技术上探索的焦点放到了使用高K材料和探索新型器件结构上,特别是后者,新型的器件结构将是未来半导体器件研究和发展的方向和趋势。硅纳米线晶体管是一种新型器件结构,它是集成电路发展路线下最优希望的竞争者之一。目前国内外初步报道的硅纳米线结构晶体管拥有有益的亚阈值特性、载流子迁移率以及关态特性,能够很好的抑制短沟道效应。较之传统的体硅平面器件,一维准弹道输运的纳米线MOSFET表现出很强的缩小尺寸优势,纳米线晶体管对实现半导体路线图的既定目标将表现出极大的潜力。因为扩大栅包围沟道的面积,从而提高了控制沟道反型电子的能力,减小了MOS器件的短沟道效应,同时避免了缩小器件尺寸中所需要做的栅氧化层厚度的减小,从而也减小了栅极的泄漏电流。
发明内容
本发明要解决的技术问题是克服现有技术的缺陷,提供一种纳米线晶体管。
为了解决上述技术问题,本发明提供了如下的技术方案:
本发明一种纳米线晶体管,其包括用于包覆硅层的应变SiGe材质的圆柱状的主体结构,所述主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;所述主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;其中,所述主体结构的材料包括硅锗,所述中间部分锗的浓度大于所述两个端部的锗的浓度;所述源极和漏极之间形成有沟道区;圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
进一步地,所述栅极与所述主体结构之间设置有绝缘层。
进一步地,所述绝缘层为二氧化硅,厚度为10~20纳米。
进一步地,所述栅氧化层由三氧化二铝和氧化硅组成,其中三氧化二铝厚度为30~45纳米,氧化硅厚度为5~8纳米。
进一步地,所述栅极由金属镍构成,厚度为15~25纳米,源、漏极由单层金属钯Pd或双层金属钛/钯构成,单层金属钯Pd厚度为45~55纳米,双层金属钛/钯的金属厚度分别为1纳米和40纳米。
进一步地,所述主体结构的半径为10nm~50nm,中间部分的长度为100nm~1000nm。
进一步地,所述栅极的厚度为50nm~150nm。
进一步地,所述中间部分的硅锗中锗的浓度为60mol%,所述两个端部的硅锗中锗的浓度为40mol%。
一种纳米线晶体管的制备方法,其包括以下步骤:
S1、提供一种包覆硅层的应变SiGe材质的圆柱状的主体结构;
S2、所述主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;
S3、所述主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;
S4、所述源极和漏极之间形成有沟道区;
S5、使用圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
本发明所达到的有益效果是:
本发明公开的纳米线晶体管,压应力SiGe应用到纳米线晶体管中,压应力导致空穴能带分裂为重空穴能带,轻空穴能带以及自旋-轨道能带,大多数空穴聚集在能量最低的重空穴能带,这样就能提高纳米线晶体管的空穴迁移率以及降低寄生电阻;本发明采用了圆柱状的主体结构进行了改善,使得所述主体结构的材料包括硅锗,且所述中间部分锗的浓度大于所述两个端部的锗的浓度。相比现有技术,作为源漏极的两个端部的硅锗中锗的含量是低于中间作为沟道部分的硅锗中锗的含量。这样的源漏与沟道的异质结的结构带来了中间沟道部分价带的上移,价带的上移能使空穴的发射速度和迁移率得到提升,并且由于本发明这种硅锗的采用,产生横向压应力,进一步增强了空穴的迁移率;本发明可满足在十几纳米以下工艺节点对晶体管开启性能的要求,还可以有效的降低栅极的漏电。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,与本发明的实施例一起用于解释本发明,并不构成对本发明的限制。在附图中:
图1是本发明的结构示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
如图1所示,本发明一种纳米线晶体管,其包括用于包覆硅层的应变SiGe材质的圆柱状的主体结构1,所述主体结构1包括中间部分2及位于中间部分2两侧的两个端部3,围绕中间部分2包裹有栅极4,形成围栅;所述主体结构1位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;其中,所述主体结构1的材料包括硅锗,所述中间部分2锗的浓度大于所述两个端部的锗的浓度;所述源极和漏极之间形成有沟道区;圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
本实施例中,所述栅极与所述主体结构之间设置有绝缘层。
本实施例中,所述绝缘层为二氧化硅,厚度为10~20纳米。
本实施例中,所述栅氧化层由三氧化二铝和氧化硅组成,其中三氧化二铝厚度为30~45纳米,氧化硅厚度为5~8纳米。
本实施例中,所述栅极由金属镍构成,厚度为15~25纳米,源、漏极由单层金属钯Pd或双层金属钛/钯构成,单层金属钯Pd厚度为45~55纳米,双层金属钛/钯的金属厚度分别为1纳米和40纳米。
本实施例中,所述主体结构的半径为10nm~50nm,中间部分的长度为100nm~1000nm。
本实施例中,所述栅极的厚度为50nm~150nm。
本实施例中,所述中间部分的硅锗中锗的浓度为60mol%,所述两个端部的硅锗中锗的浓度为40mol%。
一种纳米线晶体管的制备方法,其包括以下步骤:
S1、提供一种包覆硅层的应变SiGe材质的圆柱状的主体结构;
S2、所述主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;
S3、所述主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;
S4、所述源极和漏极之间形成有沟道区;
S5、使用圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
本发明公开的纳米线晶体管,压应力SiGe应用到纳米线晶体管中,压应力导致空穴能带分裂为重空穴能带,轻空穴能带以及自旋-轨道能带,大多数空穴聚集在能量最低的重空穴能带,这样就能提高纳米线晶体管的空穴迁移率以及降低寄生电阻;本发明采用了圆柱状的主体结构进行了改善,使得所述主体结构的材料包括硅锗,且所述中间部分锗的浓度大于所述两个端部的锗的浓度。相比现有技术,作为源漏极的两个端部的硅锗中锗的含量是低于中间作为沟道部分的硅锗中锗的含量。这样的源漏与沟道的异质结的结构带来了中间沟道部分价带的上移,价带的上移能使空穴的发射速度和迁移率得到提升,并且由于本发明这种硅锗的采用,产生横向压应力,进一步增强了空穴的迁移率;本发明可满足在十几纳米以下工艺节点对晶体管开启性能的要求,还可以有效的降低栅极的漏电。
最后应说明的是:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (9)

1.一种纳米线晶体管,其特征在于,包括用于包覆硅层的应变SiGe材质的圆柱状的主体结构,所述主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;所述主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;其中,所述主体结构的材料包括硅锗,所述中间部分锗的浓度大于所述两个端部的锗的浓度;所述源极和漏极之间形成有沟道区;圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
2.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述栅极与所述主体结构之间设置有绝缘层。
3.根据权利要求2所述的一种纳米线晶体管,其特征在于,所述绝缘层为二氧化硅,厚度为10~20纳米。
4.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述栅氧化层由三氧化二铝和氧化硅组成,其中三氧化二铝厚度为30~45纳米,氧化硅厚度为5~8纳米。
5.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述栅极由金属镍构成,厚度为15~25纳米,源、漏极由单层金属钯Pd或双层金属钛/钯构成,单层金属钯Pd厚度为45~55纳米,双层金属钛/钯的金属厚度分别为1纳米和40纳米。
6.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述主体结构的半径为10nm~50nm,中间部分的长度为100nm~1000nm。
7.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述栅极的厚度为50nm~150nm。
8.根据权利要求1所述的一种纳米线晶体管,其特征在于,所述中间部分的硅锗中锗的浓度为60mol%,所述两个端部的硅锗中锗的浓度为40mol%。
9.一种权利要求1~9所述纳米线晶体管的制备方法,其特征在于,包括以下步骤:
S1、提供一种包覆硅层的应变SiGe材质的圆柱状的主体结构;
S2、所述主体结构包括中间部分及位于中间部分两侧的两个端部,围绕中间部分包裹有栅极,形成围栅;
S3、所述主体结构位于中心轴方向上的两端分别作为纳米线晶体管的源极和漏极;
S4、所述源极和漏极之间形成有沟道区;
S5、使用圆筒状的栅氧化层将源极和漏极之间的硅层表面进行包覆,且该栅氧化层的外侧被一多晶硅栅所包覆。
CN201510866178.9A 2015-12-01 2015-12-01 纳米线晶体管及其制造方法 Pending CN105489654A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510866178.9A CN105489654A (zh) 2015-12-01 2015-12-01 纳米线晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510866178.9A CN105489654A (zh) 2015-12-01 2015-12-01 纳米线晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN105489654A true CN105489654A (zh) 2016-04-13

Family

ID=55676520

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510866178.9A Pending CN105489654A (zh) 2015-12-01 2015-12-01 纳米线晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN105489654A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452799A (zh) * 2016-05-30 2017-12-08 三星电子株式会社 晶体管及半导体器件
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102428564A (zh) * 2009-05-21 2012-04-25 国际商业机器公司 具有多个阈值电压的纳米线网的场效应晶体管
CN103050538A (zh) * 2012-12-14 2013-04-17 上海集成电路研发中心有限公司 一种纳米线晶体管及其制备方法
US20130175503A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Compressive (PFET) and Tensile (NFET) Channel Strain in Nanowire FETs Fabricated with a Replacement Gate Process
US20130341704A1 (en) * 2011-12-30 2013-12-26 Willy Rachmady Variable gate width for gate all-around transistors
CN103985757A (zh) * 2014-04-08 2014-08-13 上海华力微电子有限公司 围栅型纳米线晶体管
CN104124154A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 双极晶体管、半导体器件及双极晶体管的形成方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102428564A (zh) * 2009-05-21 2012-04-25 国际商业机器公司 具有多个阈值电压的纳米线网的场效应晶体管
US20130341704A1 (en) * 2011-12-30 2013-12-26 Willy Rachmady Variable gate width for gate all-around transistors
US20130175503A1 (en) * 2012-01-05 2013-07-11 International Business Machines Corporation Compressive (PFET) and Tensile (NFET) Channel Strain in Nanowire FETs Fabricated with a Replacement Gate Process
CN103050538A (zh) * 2012-12-14 2013-04-17 上海集成电路研发中心有限公司 一种纳米线晶体管及其制备方法
CN104124154A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 双极晶体管、半导体器件及双极晶体管的形成方法
CN103985757A (zh) * 2014-04-08 2014-08-13 上海华力微电子有限公司 围栅型纳米线晶体管

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
史常忻编著: "《CMOS集成电路》", 30 June 1979, 江苏科学技术出版社 *
吴雪方编: "《MOS集成电路》", 30 June 1986, 上海科学技术出版社 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107452799A (zh) * 2016-05-30 2017-12-08 三星电子株式会社 晶体管及半导体器件
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构

Similar Documents

Publication Publication Date Title
Wang et al. Germanium nanowire field-effect transistors with SiO 2 and high-κ HfO 2 gate dielectrics
Goldberger et al. Silicon vertically integrated nanowire field effect transistors
CN103208425B (zh) 一种石墨烯调制的高K金属栅Ge基MOS器件的制作方法
Mehrotra et al. Engineering Nanowire n-MOSFETs at $ L_ {g}< 8~{\rm nm} $
EP3235002A1 (de) Tunnel-feldeffekttransistor sowie verfahren zu dessen herstellung
US9735362B2 (en) Tunneling nanotube field effect transistor and manufacturing method thereof
Tang et al. Formation and device application of Ge nanowire heterostructures via rapid thermal annealing
Singh et al. Performance analysis of silicon nanotube dielectric pocket Tunnel FET for reduced ambipolar conduction
Shaker et al. Source-all-around tunnel field-effect transistor (SAA-TFET): proposal and design
Shirak et al. High performance horizontal gate-all-around silicon nanowire field-effect transistors
CN104299905A (zh) 无结晶体管及其制造方法
Bayani et al. Investigation of sub-10nm cylindrical surrounding gate germanium nanowire field effect transistor with different cross-section areas
Trivedi et al. Analytical modeling simulation and characterization of short channel Junctionless Accumulation Mode Surrounding Gate (JLAMSG) MOSFET for improved analog/RF performance
CN105489654A (zh) 纳米线晶体管及其制造方法
Jain et al. Design and comparative analysis of heterogeneous gate dielectric nanosheet TFET with temperature variance
Goh et al. Gate-all-around In 0.53 Ga 0.47 As junctionless nanowire FET with tapered source/drain structure
CN108630746A (zh) 一种梯度掺杂异质材料栅结构的石墨烯隧穿型效应管
CN103985757B (zh) 围栅型纳米线晶体管
CN104241334A (zh) 无结晶体管
Chowdhury et al. Silvaco TCAD based analysis of cylindrical Gate-All-Around FET having Indium Arsenide as channel and Aluminium Oxide as gate dielectrics
Hussain et al. Performance enhancement of charge plasma-based junctionless TFET (JL-TFET) using stimulated n-pocket and heterogeneous gate dielectric
CN107424994B (zh) 环栅iii-v量子阱晶体管及锗无结晶体管及其制造方法
Singh et al. Digital and analog performance of gate inside p-type junctionless transistor (GI-JLT)
Kessi et al. Investigation on cylindrical gate-all-around (GAA) tunnel FETS scaling
Usha et al. An analytical modeling of conical gate-all-around tunnel field effect transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160413