FR3055469A1 - Transistor a effet de champ a grille entourante - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000012212 insulator Substances 0.000 claims abstract description 16
- 239000007787 solid Substances 0.000 claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 230000000284 resting effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 22
- 239000011347 resin Substances 0.000 claims description 17
- 229920005989 resin Polymers 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 11
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 description 19
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 238000005530 etching Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000000407 epitaxy Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 244000045947 parasite Species 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
L'invention concerne un transistor à effet de champ à grille entourante, disposé au-dessus d'un support semiconducteur massif, comprenant, entre deux zones de drain-source (42, 44) reposant sur le support, au moins une région de canal (40) entourée d'une grille isolée (50) par un isolant de grille (52), cette région de canal étant située au-dessus d'une couche isolante (60) reposant sur le support entre les zones de drain-source, la couche isolante ayant un rapport épaisseur/permittivité au moins 2 fois supérieur à celui de l'isolant de grille.
Description
Domaine
La présente demande concerne le domaine des transistors à effet de champ, en particulier des transistors à effet de champ à grille entourante, et un procédé de réalisation de tels transistors.
Exposé de l'art antérieur
L'article de L. Gaben et al, paru en 2016 dans ECS Transactions 72, page 43, décrit un procédé de réalisation de deux transistors à grille entourante par un procédé à grille sacrifi10 cielle où les canaux de silicium sont formés avant la fabrication de la grille. Les figures IA à IG et 2A illustrent des étapes du procédé décrit dans cet article. Les figures IA, IC, et 1E à IG sont des vues en coupe. Les figures IB et ID sont des vues en coupe et en perspective. La figure 2A est une vue de dessus de la structure de la figure IA.
A l'étape des figures IA et 2A, un support 1 est successivement recouvert d'une couche 3 de silicium-germanium, d'une couche 5 de silicium, d'une couche 7 de SiGe et d'une couche 9 de silicium. Les couches 3, 5, 7 et 9 sont ensuite gravées selon
0 une bande 11 illustrée en figure 2A. La bande 11 s'étend entre deux plots 13 et 15 et a une largeur inférieure à celle des plots et 15. Après cela, on procède à une gravure humide sélective
B15213 - 16-GR3-0213 du SiGe. La durée de gravure est prévue, d'une part, pour retirer l'intégralité du SiGe entre des barres 17 et 19 de silicium s'étendant entre les plots 13 et 15, et, d'autre part, pour conserver une portion 25 de la couche 3 de SiGe et une portion 27 de la couche 7 de SiGe dans chaque plot. Les barres 17 et 19 sont ainsi suspendues au-dessus du support 1 et maintenues par les plots 13 et 15.
A l'étape de la figure IB, on commence par déposer une couche de résine d'hydrogène-silsesquioxane (HSQ). Cette couche recouvre la structure et remplit l'espace entre les barres 17 et 19 et sous la barre inférieure 17. On effectue ensuite une lithographie de cette couche, de façon à obtenir deux grilles sacrificielles 30. Chaque grille sacrificielle 30 s'étend verticalement à partir du support en entourant une portion de chacune des barres 17 et 19. Pour obtenir ceci, les parties de la couche de résine HSQ correspondant aux grilles sacrificielles 30 ont été soumises à un rayonnement ultraviolet ou à un faisceau d'électrons passant à travers les barres 17 et 19, et sont transformées en oxyde de silicium.
A l'étape de la figure IC, on a déposé une couche isolante de manière conforme. Le matériau de cette couche remplit les espaces 32 entre les barres 17 et 19 et entre le support 1 et la barre 17. On procède alors à une gravure anisotrope sélective pour retirer les parties de cette couche qui sont horizontales et non recouvertes. On conserve ainsi des espaceurs 34 sur les flancs de chaque grille sacrificielle 30 et on conserve les portions du matériau remplissant les espaces 32.
A l'étape de la figure ID, on retire par gravure l'ensemble des éléments situés sur le support 1, à l'exception des grilles sacrificielles 30, des espaceurs 34, et des éléments recouverts par les grilles sacrificielles 30 et par les espaceurs 34. Les portions restantes des barres 17 et 19 sont les futures régions de canal, respectivement 40 et 41, des transistors. De part et d'autre de chacune des grilles sacrificielles 30, on a ainsi formé des portions isolantes 34' qui prolongent les
B15213 - 16-GR3-0213 espaceurs 34 entre les régions de canal 40 et 41 et entre les régions 40 et le support. Chaque grille sacrificielle 30 et les espaceurs 34, 34' sur ses flancs sont ainsi traversés par les régions de canal 40 et 41. Les régions de canal 40 et 41 affleurent les flancs des espaceurs 34, 34'.
A l'étape de la figure IE, on procède à une épitaxie sélective de silicium. Le silicium croit à partir des affleurements des régions de canal 40 et 41 ainsi que depuis le support 1. On forme ainsi deux zones de drain-source 42 de part et d'autre des deux grilles sacrificielles 30 et une zone de drain-source 44 entre les grilles sacrificielles. Les zones de drain-source 42 et 44 obtenues reposent sur le support 1.
A l'étape de la figure 1F, on retire l'intégralité des grilles sacrificielles 30 par gravure humide sélective. Les parties des grilles sacrificielles 30 situées entre les régions 40 et 41 et sous la région 40 sont éliminées. Les régions de canal 40 et 41 sont alors suspendues au-dessus du support 1.
A l'étape de la figure IG, on forme des grilles isolées 50 aux emplacements des grilles sacrificielles. Pour cela, on dépose d'abord une couche d'isolant de grille 52 à haute permittivité qui recouvre les parties du support 1 et des régions de canal 40 et 41 situées à ces emplacements. On remplit ensuite le reste des emplacements des grilles sacrificielles d'un matériau conducteur formant les grilles 50.
On a ainsi obtenu deux transistors comprenant chacun deux régions de canal 40 et 41 entourées d'une grille isolée 50 et deux zones de drain-source 42 et 44 de part et d'autre de la grille isolée 50. A une étape ultérieure, on réalise des contacts de drain ou de source 56 avec les zones 42, un contact de drain ou de source 57 avec la zone 44, et des contacts de grille 58.
Les transistors ainsi obtenus posent divers problèmes de fonctionnement lorsque le support 1 est un matériau semiconducteur massif, dit bulk et plus généralement lorsque le support 1 n'est pas recouvert d'une couche d'isolant telle que
B15213 - 16-GR3-0213 l'isolant d'une structure de type SOI (de l'anglais Silicon On Insulator).
Résumé
Ainsi, un mode de réalisation prévoit un transistor à effet de champ à grille entourante, disposé au-dessus d'un support semiconducteur massif, comprenant, entre deux zones de drainsource reposant sur le support, au moins une région de canal entourée d'une grille isolée par un isolant de grille, cette région de canal étant située au-dessus d'une couche isolante reposant sur le support entre les zones de drain-source, la couche isolante ayant un rapport épaisseur/permittivité au moins 2 fois supérieur à celui de l'isolant de grille.
Selon un mode de réalisation, la couche isolante est en oxyde de silicium issu de résine HSQ.
Selon un mode de réalisation, la couche isolante a une épaisseur supérieure à 1 nm.
Selon un mode de réalisation, la région de canal est en silicium ou en silicium-germanium.
Selon un mode de réalisation, la grille a une longueur comprise entre 7 et 20 nm, et la région de canal a une épaisseur comprise entre 3 et 7 nm et s'étend dans la direction de largeur de grille sur 7 à 100 nm.
Un mode de réalisation prévoit une puce électronique comprenant au moins un transistor tel que ci-dessus.
Un mode de réalisation prévoit un procédé de fabrication d'un transistor à effet de champ à grille entourante, comprenant :
a) réaliser deux zones de drain-source sur un support semiconducteur massif, ces deux zones étant reliées par au moins une région de canal suspendue au-dessus du support ;
b) former sur le support une grille sacrificielle en un matériau isolant entourant la région de canal ;
c) retirer la grille sacrificielle à l'exception d'une couche isolante situées en dessous de la région de canal ; et
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d) former une grille isolée à l'emplacement de la partie retirée à l'étape c), la couche isolante ayant un rapport épaisseur/permittivité au moins 2 fois supérieur à celui de l'isolant de grille.
Selon un mode de réalisation, la grille sacrificielle est en oxyde de silicium issu de résine HSQ.
Selon un mode de réalisation, l'étape b) a lieu avant 1'étape a).
Selon un mode de réalisation, la couche isolante a une épaisseur supérieure à 10 nm.
Selon un mode de réalisation, la région de canal est en silicium ou en silicium-germanium.
Selon un mode de réalisation, la grille sacrificielle a une longueur comprise entre 1 nm et 1 pm, et la région de canal a une épaisseur comprise entre 1 et 15 nm et s'étend dans la direction de largeur de grille sur 1 nm à 1 pm.
Un mode de réalisation prévoit un procédé de fabrication d'un transistor à effet de champ à grille entourante, comprenant :
a) former au moins une barre semiconductrice suspendue au-dessus d'un support semiconducteur ;
b) former sur le support, par lithogravure d'une couche d'HSQ, au moins deux grilles sacrificielles distantes de moins de 40 nm et traversées par la barre, de sorte qu'un fond isolant subsiste sur le support entre les grilles sacrificielles, la barre passant au-dessus du fond isolant ;
c) faire croître deux zones de drain-source de part et d'autre de l'une des grilles sacrificielles par épitaxie à partir de portions apparentes de la barre, l'une au moins des zones de drain-source reposant sur le fond isolant ;
d) retirer les grilles sacrificielles à l'exception de portions inférieures situées en dessous de la barre ; et
e) former des grilles isolées aux emplacements des parties retirées à l'étape d).
Selon un mode de réalisation, à l'étape b) les grilles sacrificielles ont une hauteur supérieure à 100 nm.
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Selon un mode de réalisation, le fond isolant comprend une zone d'une épaisseur minimale, cette épaisseur minimale étant comprise entre 10 et 20 nm.
Selon un mode de réalisation, les portions inférieures ont une épaisseur supérieure à 10 nm.
Selon un mode de réalisation, la barre semiconductrice) est en silicium ou en silicium-germanium.
Selon un mode de réalisation, la grille sacrificielle a une longueur comprise entre 7 et 20 nm, et la barre semiconductrice a une épaisseur comprise entre 3 et 7 nm et s'étend dans la direction de largeur de grille sur une largeur comprise entre 7 et 100 nm.
Un mode de réalisation prévoit un transistor à effet de champ disposé au-dessus d'un support semiconducteur massif, comprenant deux zones de drain-source reliées par au moins une région semiconductrice entourée d'une grille isolée, la grille isolée étant séparée de moins de 40 nm d'une autre grille isolée entourant une autre région semiconductrice, lesdites régions semiconductrices étant situées au-dessus d'une région isolante s'étendant sur le support, la région isolante étant en un oxyde de silicium résultant de la transformation d'HSQ, l'une au moins des zones de drain-source étant entièrement située sur la région isolante et entre les grilles isolées.
Selon un mode de réalisation, la région isolante comprend une zone d'épaisseur minimale sous ladite l'une au moins des zones de drain-source, cette épaisseur minimale étant comprise entre 10 et 20 nm.
Selon un mode de réalisation, la région isolante comprend une portion située entre les deux zones de drain-source.
Selon un mode de réalisation, la grille isolée (50) a une longueur comprise entre 7 et 20 nm, et la région semiconductrice a une épaisseur comprise entre 3 et 7 nm et s'étend dans la direction de largeur de grille sur une largeur comprise entre 7 et 100 nm.
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Un mode de réalisation prévoit une puce électronique comprenant au moins un transistor tel que ci-dessus.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
les figures ΙΑ, 2A, et IB à IG illustrent des étapes d'un procédé de fabrication de transistors à effet de champ à grille entourante ;
les figures 3A à 3C illustrent des étapes d'un mode de réalisation d'un procédé de fabrication de transistors à effet de champ à grille entourante ; et les figures 4A à 4D illustrent des étapes d'un autre mode de réalisation d'un procédé de fabrication de transistors à effet de champ à grille entourante.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, des couches de protection et de masquage utilisées lors d'étapes de dépôt ou de gravure ne sont pas représentées.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les termes dessus, dessous, supérieur, inférieur, etc., ou à des qualificatifs d'orientation, tels que les termes horizontal, vertical, etc., il est fait référence à l'orientation de l'élément concerné dans les figures concernées.
Dans les transistors obtenus par le procédé décrit précédemment en relation avec les figures IA à IG, les zones de drain-source reposent, au moins en partie, directement sur le support. Lorsque le support est un semiconducteur massif, une conduction peut se produire par le support entre les zones de
B15213 - 16-GR3-0213 drain-source. Pour limiter la conduction de ce canal parasite, on peut prévoir qu'une partie du support située sous les canaux suspendus soit dopée d'un type de conductivité différent de celui des zones de drain-source de manière à augmenter la tension de seuil du transistor parasite. Malgré cette précaution, lorsque l'on applique à l'un de ces transistors une tension de grille entre le contact 58 et le contact 56 ou 57 pour rendre le transistor passant, des courants de fuite peuvent circuler dans la partie du support située sous la grille isolée 50. On propose donc un procédé, décrit ci-après, permettant de supprimer ou au moins de réduire encore ces courants de fuite. Pour cela, on propose d'augmenter l'épaisseur de l'isolation entre les grilles isolées 50 et le support 1 en rajoutant une couche isolante entre la grille et le support. L'épaisseur d'oxyde équivalente du canal parasite prend donc en compte l'isolant 52 d'une épaisseur de l'ordre du nanomètre ainsi que l'épaisseur de l'isolant ajouté de manière à augmenter sa tension de seuil et réduire, voire annihiler, toute conduction parasite.
Les figures 3A à 3C sont des vues schématiques en coupe illustrant des étapes d'un mode de réalisation d'un procédé de fabrication de transistors à effet de champ à grille entourante. A titre d'exemple, on illustre la réalisation de deux transistors en série, munis de seulement deux canaux de conduction suspendus.
A l'étape de la figure 3A, on a réalisé une structure similaire à celle de la figure 1E, c'est-à-dire correspondant à une étape précédant l'élimination de grilles sacrificielles. Cette structure comprend, sur un support semiconducteur massif 1, par exemple en silicium, deux grilles sacrificielles 30 en un matériau isolant tel qu'un oxyde de silicium, par exemple issu de résine HSQ. Les flancs de chaque grille sacrificielle 30 sont recouverts d'espaceurs 34, 34', par exemple en nitrure de silicium. Chaque grille sacrificielle et les espaceurs sur ses flancs sont traversés par une région de canal 40, et sont par exemple traversés aussi par une région de canal 41 située au-dessus de la région de canal 40. Les régions de canal 40 et 41 sont en contact avec une
B15213 - 16-GR3-0213 zone de drain-source disposée entre les grilles sacrificielles 30 et avec deux zones de drain-source 42 situées de part et d'autre des grilles sacrificielles 30.
A titre d'exemple, la structure de la figure 3A peut être obtenue en mettant en oeuvre des étapes similaires à celles décrites précédemment en relation avec les figures 1D-1E. La structure de la figure 3A peut aussi être obtenue d'une autre manière, par exemple en mettant en oeuvre des étapes d'un procédé dans lequel des grilles sacrificielles sont formées en un matériau tel que du silicium polycristallin. Un tel procédé est décrit dans l'article susmentionné. On peut alors, avant l'étape de la figure 3A, retirer l'intégralité des grilles sacrificielles par gravure sélective isotrope. Les grilles sacrificielles 30 peuvent être formées en remplissant d'abord les emplacements des grilles sacrificielles d'un matériau isolant par exemple une résine HSQ ou tout autre oxyde déposé pouvant être gravé sélectivement par rapport aux espaceurs 34 et 34' et aux canaux 40 et 41. Dans le cas de l'utilisation d'un oxyde fluant tel la résine HSQ, un recuit de densification ou une exposition de cette résine à un rayonnement ultraviolet ou à un faisceau d'électrons peut s'avérer nécessaire. On obtient ainsi la structure de la figure 3A. Les grilles sacrificielles 30 peuvent être en d'autres matériaux isolants, satisfaisant à la propriété de gravure sélective par rapport au matériau constituant les espaceurs 34 et 34' par exemple en oxyde de silicium non issu de résine HSQ
A titre d'exemple, chaque grille sacrificielle 30 s'étend latéralement sur une longueur de grille comprise entre 2 et 50 nm, par exemple entre 7 et 20 nm, par exemple 10 nm. Les grilles sacrificielles 30 peuvent être séparées d'une distance inférieure à 100 nm. Les espaceurs 34, 34' peuvent avoir une épaisseur comprise entre 1 et 20 nm, par exemple entre 3 et 7 nm, par exemple 5 nm. Les régions de canal 40 et 41 peuvent être séparées d'une hauteur comprise entre 5 et 20 nm. Les régions de canal 40 et 41 peuvent avoir une épaisseur comprise entre 1 et 20 nm, par exemple entre 3 et 7 nm. Les régions de canal peuvent
B15213 - 16-GR3-0213 avoir, dans le sens de la largeur de grille (orthogonalement au plan de la figure), une largeur comprise entre 1 nm et 1 pm, par exemple entre 7 et 100 nm.
A l'étape de la figure 3B, on retire les grilles sacrificielles 30 à l'exception de portions d'une couche isolante inférieure 60 située au-dessous des régions de canal 40. A titre d'exemple, cette étape de retrait peut être réalisée par une gravure humide sélective de durée adaptée. Au cours de cette gravure, les régions de canal 41 puis 40 sont successivement dégagées sur toute leur largeur et se trouvent alors suspendues.
Les portions de couche isolante 60 couvrent entièrement les parties du support situées sous les régions de canal suspendues. La hauteur séparant les régions de canal 40 du support 1 a été choisie suffisamment élevée pour permettre de dégager entièrement les régions de canal 40 sur toute leur largeur tout en laissant en place une épaisseur suffisante des portions de couche isolante 60. Cette épaisseur est par exemple supérieure à 10 nm.
Dans l'exemple décrit ici, la résine HSQ a été transformée en un oxyde de silicium de faible densité, ce qui confère à la couche isolante 60 une permittivité diélectrique faible, par exemple une permittivité relative inférieure à 3.
A l'étape de la figure 3C, on forme des grilles isolées 50 aux emplacements des parties enlevées des grilles sacrificielles 30. Les grilles 50 peuvent être métalliques. Chaque grille 50 est isolée par une couche 52 d'isolant de grille par exemple à haute permittivité, par exemple une couche d'oxyde d'hafnium. La couche 52 d'isolant de grille peut avoir une épaisseur inférieure à 3 nm. On réalise ensuite des contacts de drain et de source 56 et 57 et des contacts de grille 58.
Chacun des deux transistors obtenus comprend des mêmes éléments que ceux des transistors décrits précédemment en relation avec la figure IG, c'est-à-dire deux régions de canal 40 et 41 entourées d'une grille isolée 50, et deux zones de drain-source et 44 de part et d'autre de la grille isolée 50. A la différence
B15213 - 16-GR3-0213 des transistors de la figure IG, chaque grille isolée 50 des transistors de la figure 3C est séparée du support 1 non seulement par la couche d'isolant de grille 52, mais aussi la couche isolante 60. Lorsque que l'un des transistors est rendu passant par application d'une tension de grille, la couche isolante 60 limite l'influence de cette tension sur la conduction dans le support, d'autant plus que cette couche isolante 60 est épaisse et est en un matériau à permittivité faible. Le rapport entre épaisseur et permittivité de la couche 60 est élevé, par exemple plus de 2 fois supérieur au rapport entre épaisseur et permittivité de la couche d'isolant de grille 52. De ce fait, les courants de fuite dans le support entre les zones de drain-source sont particulièrement réduits ou supprimés. Ceci permet aussi de limiter fortement le couplage capacitif entre la grille 50 et le support 1.
Dans les transistors obtenus par le procédé décrit cidessus en relation avec les figures 3A à 3C, les zones de drainsource sont directement en contact avec le support semiconducteur. De ce fait, lorsque les zones de drain-source d'un tel transistor sont rapprochées, par exemple de moins de 20 nm, une conduction parasite résiduelle peut persister dans le support entre les zones de drain-source, indépendamment de l'état, bloqué ou passant, du transistor.
Pour résoudre cet inconvénient, on propose un procédé, décrit ci-après, permettant de supprimer cette conduction parasite.
Les figures 4A à 4D sont des vues en coupe illustrant des étapes d'un exemple de procédé de fabrication de transistors isolés à effet de champ à grille entourante. A titre d'exemple, on a illustré la réalisation de deux transistors en série.
A l'étape de la figure 4A, à partir d'une structure comprenant deux barres 17 et 19 suspendues par des plots 13 et 15 au-dessus d'un support 1 en semiconducteur massif, on forme deux grilles sacrificielles 70. Chaque grille sacrificielle 70 entoure une portion de chacune des barres 17 et 19, cette portion ayant une longueur comprise par exemple entre 1 et 15 nm.
B15213 - 16-GR3-0213
Les grilles sacrificielles sont rapprochées d'une faible distance, par exemple d'une distance D inférieure à 50 nm, et s'élèvent à partir du support sur une hauteur élevée, par exemple une hauteur H supérieure à 100 nm. De plus, les grilles sacrificielles sont obtenues par lithographie d'une couche de résine HSQ à travers les canaux de silicium, par exemple par exposition à un rayonnement ultraviolet avec une énergie comprise entre 100 et 2000 pC/cm2. La distance D entre deux grilles sacrificielles voisines et la hauteur H de ces grilles sacrificielles sont choisies pour que les parties inférieures des grilles sacrificielles soient reliées par un fond isolant 72 qui subsiste sur le support. Le fond isolant est en oxyde de silicium issu de la résine HSQ transformée. Dans une partie centrale du fond isolant, l'épaisseur du fond isolant atteint une valeur comprise entre 1 et 20 nm, de préférence entre 10 et 20 nm. On peut également obtenir ce fond isolant entre des grilles sacrificielles de hauteur inférieure à 100 nm, ou pour des grilles sacrificielles plus éloignées que 40 nm, en jouant sur les paramètres d'exposition et de développement de la résine. On notera qu'il subsiste généralement également des pieds 73 en oxyde de silicium issu de la résine HSQ à l'extérieur des grilles sacrificielles.
La hauteur de la barre 17 au-dessus du support a été choisie suffisamment élevée pour que le fond isolant obtenu soit situé sous le niveau inférieur de la barre 17. Après réalisation des grilles sacrificielles 70 et du fond isolant 72, on forme des espaceurs 34 de la même manière qu'à l'étape de la figure IC décrite précédemment, c'est-à-dire par dépôt conforme d'une couche isolante, par exemple de nitrure de silicium, puis gravure anisotrope de cette couche. Le nitrure de silicium remplit alors les espaces 32 restés libres entre les barres 17 et 19 et sous les barres 17.
A l'étape de la figure 4B, on commence par retirer par gravure sélective 1) tous les éléments situés sur le support, à l'exception des grilles sacrificielles, des espaceurs 34, du fond isolant 72, et de toutes les parties recouvertes par les grilles
B15213 - 16-GR3-0213 sacrificielles ou par les espaceurs 34, 2) tous les éléments cités précédemment sauf une partie minimale du canal 17 de manière à pouvoir faire croître l'épitaxie des sources et drains de silicium ou de silicium germanium dopés sur cette partie horizontale, ou 3) la seule partie des espaceurs 34 reposant sur le sommet de l'empilement (canal 19), le dopage des sources et drains s'effectuant alors par seule implantation. On a ainsi prolongé verticalement les espaceurs 34 par des portions 34', tout en conservant le fond isolant 72. Des régions de canal 40 et 41 traversent les grilles sacrificielles 70 et les espaceurs 34 et affleurent les flancs des espaceurs. On fait alors croître par épitaxie, à partir des régions de canal 40 et 41, deux zones de drain-source 42 de part et d'autre des grilles sacrificielles 70, et une zone de drain-source 80 entre les grilles sacrificielles. La zone de drain-source 80 est séparée du support par le fond isolant 72.
A l'étape de la figure 4C, on retire les grilles sacrificielles à l'exception de portions inférieures isolantes 60 situées sur le support en dessous des régions de canal 40 et des grilles supposées rester inactives (dummy gates) .
A l'étape de la figure 4D, on forme des grilles isolées 50 aux emplacements des parties retirées des grilles sacrificielles 70. Chaque grille 50, par exemple métallique, est isolée par une couche d'isolant de grille 52. On réalise des contacts de drain-source 56 sur les zones 42, un contact de drain-source 57 sur la zone 80, et des contacts de grille 58.
On a obtenu deux transistors comprenant chacun deux régions de canal 40 et 41 entourées d'une grille isolée 50 et deux zones de drain-source 42 et 80 situées de part et d'autre des régions de canal. Pour les deux transistors obtenus, en raison de la présence du fond isolant 72 entre la zone de drain-source 80 et le support, aucun courant parasite ne peut circuler dans le support entre les zones de drain-source 80 et 42. De plus, la prévision sous la zone de drain-source 80 d'une couche isolante en un oxyde de silicium de faible permittivité issu par exemple
B15213 - 16-GR3-0213 de résine HSQ permet de limiter le couplage capacitif parasite entre la zone de drain-source 80 et le support 1.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que deux transistors soient réalisés dans les procédés décrits ci-dessus, on peut réaliser un seul transistor, ou réaliser trois transistors ou plus, par des procédés similaires.
Bien que, dans les modes de réalisation décrits cidessus, les transistors obtenus comprennent chacun deux régions de canal superposées 40 et 41, on peut obtenir d'une manière similaire des transistors comprenant chacun une seule région de canal, ou comprenant trois régions de canal ou plus. Pour cela, on peut réaliser le nombre correspondant de barres suspendues audessus du support avant de former des grilles sacrificielles.
Des exemples de procédés décrits ci-dessus comprennent, comme ceci a été mentionné, une étape d'épitaxie des zones de drain-source précédée d'une étape de gravure d'éléments non recouverts par les grilles sacrificielles ou par les espaceurs. A cette étape de gravure, dans les exemples décrits, les portions des barres semiconductrices situées en dehors des régions de canal sont éliminées. Cependant, on peut n'éliminer que les éléments se trouvant au-dessus d'un niveau situé dans la barre la plus proche du support. On dégage ainsi une partie de cette barre. Les régions de drain-source pourront croître à partir de cette barre au cours de l'étape ultérieure d'épitaxie.
Bien que, dans les modes de réalisation décrits cidessus, les régions de canal soient en silicium, on peut obtenir d'une manière similaire des régions de canal en d'autres semiconducteurs, par exemple en silicium-germanium.
Dans ce qui précède, on a indiqué que la zone de drainsource 80 était isolée dans sa partie inférieure par la région isolante 72. Par contre les zones de drain et de source 42 ne sont pas isolées du support 1, si ce n'est par les pieds isolants 73 qui ne s'étendent pas complètement sous ces régions de drain et
B15213 - 16-GR3-0213 de source. A titre de variante, on pourra réaliser de part et d'autre de la structure illustrée en figures 4A à 4D des grilles sacrificielles inactives (dummy gates). Ainsi, on trouvera entre l'extérieur de chacune des grilles sacrificielles 70 et ces grilles sacrificielles inactives une région isolante correspondant à la région isolante 72. Cette région isolante assurera l'isolement entre les drain et source 42 et le support 1 sous-j acent.
B15213 - 16-GR3-0213
Claims (12)
- REVENDICATIONS1. Transistor à effet de champ à grille entourante, disposé au-dessus d'un support (1) semiconducteur massif, comprenant, entre deux zones de drain-source (42, 44) reposant sur le support, au moins une région de canal (40) entourée d'une grille isolée (50) par un isolant de grille (52), cette région de canal étant située au-dessus d'une couche isolante (60) reposant sur le support entre les zones de drain-source, la couche isolante ayant un rapport épaisseur/permittivité au moins 2 fois supérieur à celui de l'isolant de grille.
- 2. Transistor selon la revendication 1, dans leguel la couche isolante (60) est en oxyde de silicium issu de résine HSQ.
- 3. Transistor selon la revendication 1 ou 2, dans leguel la couche isolante (60) a une épaisseur supérieure à 1 nm.
- 4. Transistor selon l'une guelcongue des revendications 1 à 3, dans leguel la région de canal (40) est en silicium ou en silicium-germanium.
- 5. Transistor selon l'une guelcongue des revendications 1 à 4, dans leguel la grille (50) a une longueur comprise entre 7 et 20 nm, et la région de canal (40, 41) a une épaisseur comprise entre 3 et 7 nm et s'étend dans la direction de largeur de grille sur 7 à 100 nm.
- 6. Puce électronigue comprenant au moins un transistor selon l'une guelcongue des revendications 1 à 5.
- 7. Procédé de fabrication d'un transistor à effet de champ à grille entourante, comprenant :a) réaliser deux zones de drain-source (42, 44) sur un support (1) semiconducteur massif, ces deux zones étant reliées par au moins une région de canal (40, 41) suspendue au-dessus du support ;b) former sur le support une grille sacrificielle (30) en un matériau isolant entourant la région de canal ;c) retirer la grille sacrificielle à l'exception d'une couche isolante (60) situées en dessous de la région de canal ; etB15213 - 16-GR3-0213d) former une grille isolée (50) à l'emplacement de la partie retirée à l'étape c), la couche isolante ayant un rapport épaisseur/permittivité au moins 2 fois supérieur à celui de l'isolant de grille (52).5
- 8. Procédé selon la revendication 7, dans leguel la grille sacrificielle (30) est en oxyde de silicium issu de résine HSQ.
- 9. Procédé selon la revendication 7, dans leguel l'étape b) a lieu avant l'étape a).
- 10 10. Procédé selon l'une guelcongue des revendications 7 à 9, dans leguel la couche isolante (60) a une épaisseur supérieure à 10 nm.
- 11. Procédé selon l'une guelcongue des revendications 7 à 10, dans leguel la région de canal (40) est en silicium ou en15 silicium-germanium.
- 12. Procédé selon l'une guelcongue des revendications 7 à 11, dans leguel la grille sacrificielle (70) a une longueur comprise entre 1 nm et 1 pm, et la région de canal (40, 41) a une épaisseur comprise entre 1 et 15 nm et s'étend dans la direction20 de largeur de grille sur 1 nm à 1 pm.B 152131/8
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1658042A FR3055469A1 (fr) | 2016-08-30 | 2016-08-30 | Transistor a effet de champ a grille entourante |
| US15/467,082 US10026821B2 (en) | 2016-08-30 | 2017-03-23 | All-around gate field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1658042A FR3055469A1 (fr) | 2016-08-30 | 2016-08-30 | Transistor a effet de champ a grille entourante |
Publications (1)
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|---|---|
| FR3055469A1 true FR3055469A1 (fr) | 2018-03-02 |
Family
ID=57045208
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| FR1658042A Pending FR3055469A1 (fr) | 2016-08-30 | 2016-08-30 | Transistor a effet de champ a grille entourante |
Country Status (1)
| Country | Link |
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| FR (1) | FR3055469A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111834226A (zh) * | 2019-04-23 | 2020-10-27 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
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| US20030042568A1 (en) * | 2001-09-06 | 2003-03-06 | Wen-Yueh Jang | Method of manufacturing MOSEFT and structure thereof |
| US20070181959A1 (en) * | 2006-02-07 | 2007-08-09 | Samsung Electronics Co., Ltd. | Semiconductor device having gate-all-around structure and method of fabricating the same |
| WO2013101230A1 (fr) * | 2011-12-30 | 2013-07-04 | Intel Corporation | Largeur de grille variable pour transistors pourvus d'une grille tout autour |
-
2016
- 2016-08-30 FR FR1658042A patent/FR3055469A1/fr active Pending
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