CN111834226A - 半导体器件及其制造方法 - Google Patents

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CN111834226A CN202010328233.XA CN202010328233A CN111834226A CN 111834226 A CN111834226 A CN 111834226A CN 202010328233 A CN202010328233 A CN 202010328233A CN 111834226 A CN111834226 A CN 111834226A
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柯志欣
万幸仁
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Abstract

一种包括FET的半导体器件，包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在衬底的沟道区域上方；栅电极，设置在栅极介电层上方；源极和漏极，设置为邻近沟道区域；以及嵌入式绝缘层，设置在源极、漏极和栅电极下方，并且嵌入式绝缘层的两端连接至隔离绝缘层。本发明的实施例还涉及制造半导体器件的方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
为了减小半导体器件的功耗，减小寄生电容是关键技术之一。现有的平面互补金属氧化物半导体场效应晶体管(CMOS FET)具有扩散的源极/漏极(S/D)，扩散的源极/漏极在S/D区域和衬底之间引起寄生电容。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，所述半导体器件包括场效应晶体管(FET)，所述方法包括：在衬底中形成牺牲区域；在所述衬底中形成沟槽，所述牺牲区域的部分暴露于所述沟槽中；通过至少部分地蚀刻所述牺牲区域形成空间；通过利用绝缘材料填充所述沟槽形成隔离绝缘层，并且利用绝缘材料填充空间形成嵌入式绝缘层；以及形成栅极结构和源极/漏极区域，其中，所述嵌入式绝缘层位于所述栅极结构的一部分下方。
本发明的另一些实施例提供了一种包括FET的半导体器件，包括：隔离绝缘层，设置在所述衬底的沟槽中；栅极介电层，设置在所述衬底的沟道区域上方；栅电极，设置在所述栅极介电层上方；源极和漏极，设置为邻近所述沟道区域；以及嵌入式绝缘层，设置在所述栅电极下方，并在沿所述栅电极中心切割的截面中在源极至漏极方向上与所述隔离绝缘层分隔开。
本发明的又一些实施例提供了一种包括FET的半导体器件，包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在所述衬底的沟道区域上方；栅电极，设置在所述栅极介电层上方；源极和漏极，设置为邻近所述沟道区域；以及嵌入式绝缘层，设置在所述源极、所述漏极和所述栅电极下方，并且所述嵌入式绝缘层在所述源极至所述漏极方向上的两端连接至所述隔离绝缘层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的半导体器件的平面图，并且图1B、图1C、图1D和图1E示出了根据本发明的实施例的半导体器件的截面图。
图2A、图2B和图2C示出了根据本发明的实施例的半导体器件的截面图。
图3示出了根据本发明的实施例的半导体器件的制造操作的各个阶段中的一个的截面图。
图4示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图5示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图6示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图7示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图8示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图9示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图10示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图11示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图12示出了根据本发明的实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图13示出了根据本发明的实施例的半导体器件的制造操作的各个阶段中的一个的截面图。
图14示出了根据本发明的实施例的半导体器件的制造操作的各个阶段中的一个的截面图。
图15示出了根据本发明的实施例的半导体器件的制造操作的各个阶段中的一个的截面图。
图16示出了根据本发明的实施例的半导体器件的截面图。
图17示出了根据本发明的实施例的半导体器件的平面图。
图18A、图18B、图18C和图18D示出了根据本发明的各个实施例的半导体器件的截面图。
图19、图20、图21、图22、图23和图24示出了根据本发明的实施例的半导体器件的制造操作的各个阶段的截面图。
图25A、图25B、图25C、图25D和图25E示出了根据本发明的实施例的半导体器件的制造操作的各个阶段的平面图。
图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A和图31B示出了根据本发明的实施例的半导体器件的制造操作的各个阶段的截面图。
图32A、图32B、图32C、图32D和图32E示出了根据本发明的实施例的半导体器件的制造操作的各个阶段的平面图。
图33A和图33B示出了根据本发明的实施例的半导体器件的各个配置之间的性能对比。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，可以以不同的比例任意绘制各个部件。在附图中，为了简化，可以省略一些层/部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。此外，术语“由...制成”可以表示“包括”或“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个附加操作，并且操作的顺序可以改变。在本发明中，除非另有说明，短语“A、B和C中的一个”是指“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不意指来自A的一个元件、来自B的一个元件和来自C的一个元件。可以在其他实施例中采用与在一个实施例中描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
公开的实施例涉及半导体器件及其制造方法，尤其涉及场效应晶体管(FET)的源极/漏极区域。诸如本文公开的那些的实施例通常不仅适用于平面FET，而且适用于其他FET。
图1A示出了根据本发明的实施例的半导体器件的平面图，图1B示出了对应于图1A的线X1-X1(沿X(即，源极到漏极)方向)的截面图，并且图1C、图1D和图1E示出了根据本发明的实施例的半导体器件的对应于图1A的线Y1-Y1(沿Y(即，栅极延伸)方向)的截面图。
如图所示，在衬底10上方形成FET。该FET包括设置在衬底10的沟道区域12上方的栅极介电层42和栅电极层44。栅极侧壁间隔件46设置在栅电极层44的相对侧面上。
衬底10是例如p型硅或锗衬底，其杂质浓度在约1×1015cm-3至约1×1016cm-3的范围内。在一些实施例中，使用p+硅衬底。在其他实施例中，衬底是杂质浓度在约1×1015cm-3至约1×1016cm-3的范围内的n型硅或锗衬底。
可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体，诸如SiC、SiGe和SiGeSn或它们的组合。在一个实施例中，衬底10是SOI(绝缘硅上硅)衬底的硅层。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
栅极介电层42包括介电材料(诸如氧化硅、氮化硅或高k介电材料)、其他合适的介电材料和/或它们的组合的一层或多层。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。栅极介电层通过例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其他合适的方法和/或它们的组合形成。在一些实施例中，栅极介电层的厚度在约1nm至约20nm的范围内，并且在其他实施例中，可以在约2nm至约10nm的范围内。
栅电极层44包括一个或多个导电层。在一些实施例中，栅电极层44由掺杂的多晶硅制成。在其他实施例中，栅电极层44包括金属材料，诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。在一些实施例中，栅极长度(沿X方向)在约20nm至约200nm的范围内，并且在其他实施例中在约40nm至约100nm的范围内。
在本发明的某些实施例中，在栅极介电层42和主体金属栅电极44之间插入一个或多个功函调整层。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料中的两种或多种的多层。对于n沟道FET，将TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，将TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。当金属材料用作栅电极层时，采用栅极替换技术来制造栅极结构。
栅极侧壁间隔件46包括通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的一层或多层绝缘材料，诸如SiO2、SiN、SiON、SiOCN或SiCN。低k介电材料可以用作侧壁间隔件。通过在栅电极层44上方形成绝缘材料的毯式层以及执行各向异性蚀刻来形成侧壁间隔件46。在一个实施例中，侧壁间隔件层由氮化硅基材料制成，诸如SiN、SiON、SiOCN或SiCN。
图1A至图1C中所示的FET还包括源极/漏极扩散区域50和源极/漏极延伸区域55。源极/漏极扩散区域50是通过例如一个或多个离子注入操作或热扩散操作形成的n+或p+区域。源极/漏极延伸区域55是通过例如一个或多个袋注入形成的n、n-、p或p-区域。如图1B所示，源极/漏极延伸区域55形成在栅极侧壁间隔件46下方。在一些实施例中，源极/漏极扩散区域50包括一个或多个外延半导体层，该一个或多个外延半导体层形成凸起的源极/漏极结构。
图1A至图1C中所示的FET还包括隔离绝缘区域30，隔离绝缘区域30也称为浅沟槽隔离(STI)区域，以将FET与形成在衬底10上的其他电子器件电隔离。在一些实施例中，隔离绝缘区域30包括一个或多个硅基绝缘层。
图1A至图1C中所示的FET包括位于空间100中的空气间隔件(气隙)110，空间100位于源极/漏极扩散区域50下方并且具有矩形横截面。在一些实施例中，空气间隔件110由形成隔离绝缘区域30的绝缘材料包围。空气间隔件110可以消除或抑制源极/漏极扩散区域50和衬底10之间的结电容。在一些实施例中，没有空气间隔件设置在沟道区域下方。
在一些实施例中，空间100在X方向上的宽度W11在约100nm至约500nm的范围内，并且在其他实施例中，在约200nm至约400nm的范围内。在一些实施例中，空气间隔件110在X方向上的宽度W12与宽度W11的比率(W12/W11)在0.5至0.95的范围内，并且在其他实施例中在约0.7至0.9的范围内。
在一些实施例中，空间100在Z方向上的深度D11在约10nm至约200nm的范围内，并且在其他实施例中在约30nm至约100nm的范围内。在一些实施例中，空气间隔件110在Z方向上的深度D12与空间100的深度D11的比率(D12/D11)在约0.5至约0.9的范围内，并且在其他实施例中在约0.6至约0.8的范围内。在一些实施例中，空间100的宽度W11与空间100的深度D11的宽高比(W11/D11)在约1至约10的范围内，并且在其他实施例中在约2至约5的范围内。
在一些实施例中，空间100的宽高比(W11/D11)在约2至约10的范围内，并且在其他实施例中，在约3至约8的范围内。在一些实施例中，空气间隔件110的宽高比(W12/D12)在约2至约10的范围内，并且在其他实施例中在约3至约8的范围内。
当高宽比W11/D11和高宽比W12/D12小于上述范围时，例如W11或W12较小时，空气间隔件110和/或嵌入式绝缘层不能充分穿透到源极/漏极扩散区域下方，并且因此可能无法充分抑制源极/漏极扩散区域下方的寄生电容。当高宽比W11/D11和高宽比W12/D12大于上述范围时，例如，D11或D12较小时，则嵌入式绝缘层的电容(寄生电容)变大，并且难以去除牺牲层20以形成空间100。
如图1C所示，空间100和/或空气间隔件110以基本恒定的深度D12在源极/漏极扩散区域50下方沿着Y方向连续地设置。在其他实施例中，空间100和/或空气间隔件110沿着Y方向不连续。在一些实施例中，如图1D所示，空间100的深度D11和/或空气间隔件110的深度D12随着从隔离绝缘区域30到中心部分的距离的增加而变小。在一些实施例中，如图1E所示，从左侧和从右侧形成的两个空间100不相交，并且由衬底10的部分分隔开。
图2A示出了对应于图1A的线X1-X1(沿X(即，源极到漏极)方向)的截面图，并且图2B和图2C示出了根据本发明的实施例的半导体器件的对应于图1A的线Y1-Y1(沿Y(即，栅极延伸)方向)的截面图。在以下实施例中可以采用与前述实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在图2A至图2C所示的实施例中，空间100和空气间隔件110具有三角形或梯形形状。
在一些实施例中，空间100在X方向上的宽度W21在约100nm至约500nm的范围内，并且在其他实施例中在约200nm至约400nm的范围内。在一些实施例中，空气间隔件110在X方向上的宽度W22与宽度W21的比率(W22/W21)在约0.5至约0.95的范围内，并且在其他实施例中在约0.7至约0.9的范围内。
在一些实施例中，在空间100的入口(隔离绝缘层30的边缘)处的空间100在Z方向上的深度D21在约10nm至约200nm的范围内，并且在其他实施例中在约30nm至约100nm的范围内。在一些实施例中，空气间隔件110在Z方向上的最大深度D22与空间100的深度D21的比率(D22/D21)在约0.5至约0.9的范围内，并且在其他实施例中在约0.6至0.8的范围内。当比率D22/D21小于这些范围时，空气间隔件110的体积太小而不能充分减小寄生电容。在一些实施例中，空气间隔件110在Z方向上的最小深度D23与空气间隔件110的最大深度D22的比率(D23/D22)在一些实施例中在约0.1至约0.9的范围内，并且在其他实施例中在约0.4至约0.8的范围内。当比率D23/D22不在这些范围内时，可能无法充分抑制源极/漏极扩散区域下方的寄生电容和/或难以去除牺牲层20以形成空间100。在一些实施例中，空间100的宽度W21与空间100的最大深度D21的比率(W21/D21)在约1至约10的范围内，并且在其他实施例中在约2至约5的范围内。当比率W21/D21小于上述范围时，例如，W21较小时，空气间隔件110和/或嵌入式绝缘层不能充分地穿透到源极/漏极扩散区域下方，并且因此可能无法充分抑制源极/漏极扩散区域下方的寄生电容。当W12/D12大于上述范围时，例如，D12较小时，嵌入式绝缘层的电容(寄生电容)变大，并且难以去除牺牲层20以形成空间100。在一些实施例中，空间100在Z方向上的最小深度D24与空间100的最大深度D21的比率(D24/D21)在一些实施例中在约0到约0.8的范围内，并且在其他实施例中在约0.4到约0.6的范围内。当比率D24/D21超出这些范围时，可能无法充分抑制源极/漏极扩散区域下方的寄生电容和/或难以去除牺牲层20以形成空间100。
在一些实施例中，空间100的底面与水平线(平行于衬底10的上表面)之间的角度θ大于0度至60度或更小。在其他实施例中，角度θ在约15度至45度的范围内。当角度θ太小时，空气间隔件110和/或嵌入式绝缘层不能充分地穿透到源极/漏极扩散区域下方，并且因此可能不能充分抑制源极/漏极扩散区域下方的寄生电容。
如图2B所示，空间100和/或空气间隔件110在源极/漏极扩散区域50下方沿着Y方向连续设置。在一些实施例中，如图2B所示，空间100的深度D11和/或空气间隔件110的深度随着从隔离绝缘区域30到源极/漏极区域50的中心部分的距离的增加而变小。在其他实施例中，如图2C所示，空间100和/或空气间隔件110沿着Y方向不连续。
图3至图12示出了根据本发明的实施例的用于制造FinFET器件的各个阶段的截面图。应当理解，可以在图3至图12所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用与前述实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
如图3所示，在衬底10上方形成覆盖层15。覆盖层15包括单个氧化硅层。在其他实施例中，覆盖层15包括氧化硅层和形成在氧化硅层上的氮化硅层。可以通过使用热氧化或CVD工艺来形成氧化硅层。CVD工艺包括等离子体增强化学气相沉积(PECVD)、大气压化学气相沉积(APCVD)、低压CVD(LPCVD)和高密度等离子体CVD(HDPCVD)。也可以使用原子层沉积(ALD)。在一些实施例中，覆盖层15的厚度在约5nm至约50nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。
在一些实施例中，在形成覆盖层15之前或之后，在衬底10上形成一个或多个对准键图案。
如图4所示，通过使用一个或多个光刻操作，在覆盖层15上方形成作为第一掩模图案18的光刻胶图案。第一掩模图案18的宽度和位置与随后形成的栅电极的宽度和位置基本相同。在一些实施例中，使用形成在衬底10上的对准键图案来执行光刻操作。在一些实施例中，光刻胶图案18的厚度在约100nm至1000nm的范围内。
如图5所示，在形成第一掩模图案18之后，执行一个或多个离子注入操作19以形成包含掺杂剂的牺牲区域20。在一些实施例中，将砷(As)离子注入(掺杂)到衬底10中。也可以使用其他掺杂剂元素(诸如P、As、Sb、Ge、N和/或C)的离子。在一些实施例中，离子注入19的加速电压在约0.5keV至约10keV的范围内，并且在其他实施例中在约2keV至约8keV的范围内。在一些实施例中，离子的剂量在约5×1013离子/cm2至约5×1015离子/cm2的范围内，并且在其他实施例中在约1×1014离子/cm2至约1×1015离子/cm2的范围内。在一些实施例中，牺牲区域20的深度在约5nm至约80nm的范围内，并且在其他实施例中，该深度在约20nm至约50nm的范围内。
在一些实施例中，如图6所示，在离子注入操作和掩模层18的去除之后，执行热工艺21(例如，退火工艺)。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He环境)中在约900℃至约1050℃的温度下使用快速热退火(RTA)21约1秒至约10秒来执行热工艺。
在一些实施例中，牺牲区域20的杂质浓度在约1×1019原子/cm3至约5×1021原子/cm3的范围内，并且在其他实施例中在约1×1020原子/cm3至约1×1021原子/cm3的范围内。
在退火操作21之后，通过使用湿和/或干蚀刻操作去除覆盖层15。
然后，如图7所示，在包括牺牲区域20的衬底10上方形成外延半导体层25。在一些实施例中，外延半导体层25包括Si、SiGe和Ge中的一种。在某些实施例中，Si外延地形成为外延半导体层25。可以通过使用诸如SiH4、Si2H6和/或SiCl2H2的含Si气体在约600至800℃的温度和约5至50托的压力下生长外延半导体层25。对于SiGe或Ge的情况，使用含Ge气体，诸如GeH4、Ge2H6和/或GeCl2H2。在一些实施例中，外延半导体层25掺杂有n型或p型杂质。在一些实施例中，外延半导体层25的厚度在约5nm至约100nm的范围内，并且在其他实施例中，在约10nm至约30nm的范围内。
然后，如图8所示，在外延半导体层25上方形成第二掩模图案27。在一些实施例中，第二掩模图案27是光刻胶图案。在其他实施例中，第二掩模图案27是由氧化硅、氮化硅和SiON的一层或多层制成的硬掩模图案。在一些实施例中，在第二掩模图案27和外延半导体层25之间形成一个或多个覆盖层。覆盖层由氧化硅、氮化硅和/或SiON制成。在某些实施例中，覆盖层包括形成在外延半导体层25上的氧化硅层和形成在氧化硅层上的氮化硅层。
随后，如图9所示，通过蚀刻外延半导体层25、牺牲区域20和衬底10形成沟槽35。在一些实施例中，使用等离子体干蚀刻。在一些实施例中，蚀刻气体包括含卤素的气体，诸如HBr。在一些实施例中，用惰性气体(诸如He和/或Ar)稀释HBr气体。在一些实施例中，HBr气体与稀释气体的比率在约0.3至约0.7的范围内，并且在其他实施例中，该比率在约0.4至约0.6的范围内。可以使用适合于蚀刻硅的其他气体。
接下来，如图10所示，横向蚀刻牺牲区域20以形成如图10所示的空间100。在一些实施例中，使用等离子体干蚀刻。在一些实施例中，蚀刻气体包括含氯气体，诸如HCl、Cl2、CF3Cl、CCl4或SiCl4。在一些实施例中，用惰性气体(诸如He和/或Ar)稀释含氯气体。在一些实施例中，含氯气体与稀释气体的比率在约0.3到约0.7的范围内，并且在其他实施例中，该比率在约0.4到约0.6的范围内。在一些实施例中，添加一种或多种附加气体，诸如O2。可以使用适合于蚀刻硅的其他气体。在一些实施例中，执行使用四甲基氢氧化铵(TMAH)水溶液的附加湿蚀刻操作。
包含诸如As的掺杂剂的牺牲区域20的蚀刻对于硅衬底10和外延半导体层25是选择性的。在一些实施例中，蚀刻选择性为约10至约100。在一些实施例中，如图10所示，牺牲区域20基本被完全蚀刻。在其他实施例中，牺牲区域20仅被部分蚀刻，因此包含掺杂剂的牺牲区域20的部分保留在空间100周围。在这种情况下，具有比衬底10和/或外延半导体层25更高的掺杂剂浓度的含杂质层设置在空间100周围。
在一些实施例中，在形成空间100之后，位于空间100上方的外延半导体层25的端部向上弯曲，形成如图10中的虚线所示的凹曲线形状。在其他实施例中，位于空间100之上的外延半导体层25的端部向下弯曲，形成凸形弯曲形状。
在一些实施例中，更少的蚀刻气体到达该空间中的长距离的末端，因此蚀刻速率随着距沟槽的距离增加而变小。在这样的情况下，如图1D所示，随着距沟槽的距离沿Y方向增加，Z方向上的深度和/或X方向上的宽度减小，并且在一些实施例中，如图1E所示，从左侧和从右侧形成的两个空间不相交，并且由衬底的部分分隔开。
如图11所示，在形成空间100之后，在沟槽35和空间100中形成隔离绝缘层30。用于隔离绝缘层30的绝缘材料包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、掺氟硅酸盐玻璃(FSG)或低k介电材料中的一层或多层。隔离绝缘层通过LPCVD(低压化学气相沉积)、等离子体CVD或可流动CVD形成。在可流动的CVD中，可以沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以高高宽比地填充间隙或空间。通常，将各种化学物质添加到含硅前体中以允许沉积的膜流动。在一些实施例中，添加氢氮键。可流动的介电前体(特别是可流动的氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动的氧化硅材料是在多个操作工艺中形成的。在沉积可流动的膜之后，将可流动的膜固化，然后退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动的膜致密化和收缩。在一些实施例中，进行多个退火工艺。将该可流动的膜固化和退火一次以上。可流动的膜可以掺杂有硼和/或磷。在其他实施例中，使用ALD方法。
首先，绝缘层30形成为厚层，使得覆盖外延半导体层25的整个上表面，并且平坦化该厚层以暴露外延半导体层25的上表面。在一些实施例中，执行化学机械抛光(CMP)工艺作为平坦化工艺。在使隔离绝缘层30凹进之后或之前，可以执行热工艺(例如退火工艺)，以改进隔离绝缘层30的质量。在某些实施例中，通过在惰性气体环境(诸如N2、Ar或He环境)中在约900℃至约1050℃的温度下使用快速热退火(RTA)21约1.5秒至约10秒来执行热工艺。
如图11所示，在一些实施例中，用于隔离绝缘层30的绝缘材料没有完全填充空间100，使得在空间100中形成空气间隔件110。在一些实施例中，空气间隔件110完全围绕隔离绝缘层30的绝缘材料。在一些实施例中，在空间100的顶部、底部和横向端部处的绝缘材料的厚度不均匀。在其他实施例中，空间100的内壁的部分(即半导体层)暴露在空气间隔件110中。在一些实施例中，空气间隔件110的与沟槽35相对的横向端部包括衬底10的部分。在其他实施例中，空气间隔件110的与沟槽35相对的横向端部包括含杂质层的部分。在一些实施例中，空气间隔件110的上边界的部分包括外延半导体层25的部分和/或包括含杂质层的部分。在其他实施例中，空气间隔件110的底部边界的部分包括衬底10的部分和/或包括含杂质层的部分。在一些实施例中，空间100由绝缘材料完全填充，并且不形成空气间隔件。
如图12所示，在形成绝缘层30和空气间隔件110之后，在外延半导体层25的沟道区域上方形成包括栅极介电层42、栅电极层44和栅极侧壁间隔件46的栅极结构。此外，如图12所示，形成源极/漏极扩散区域50和源极/漏极延伸区域55。在一些实施例中，源极/漏极扩散区域50的底部与在空间100中形成的绝缘材料30接触。在其他实施例中，源极/漏极扩散区域50的底部与在空间100中形成的绝缘材料30由外延半导体层25的部分分隔开。通过一个或多个离子注入操作或热或等离子体扩散操作形成源极/漏极扩散区域50。
图13至图15示出了根据本发明的实施例的用于制造FinFET器件的各个阶段的截面图。应当理解，可以在图13至图15所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中可以采用与前述实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在类似于图9形成沟槽35之后，形成具有三角形或梯形横截面的空间100，如图13所示。在一些实施例中，执行使用TMAH水溶液的湿蚀刻操作。在湿蚀刻期间，蚀刻副产物落在被蚀刻的空间的底面上，因此底面的蚀刻速率变得小于被蚀刻的空间的上表面的蚀刻速率。因此，截面形状具有这样的形状，该形状具有垂直深度，该垂直深度随着距空间的入口的距离增加而变小，诸如三角形或梯形形状。
如图13所示，在空间100下方或周围设置具有比衬底10和/或外延半导体层25更高的杂质浓度的含杂质层(牺牲区域20的部分)。
然后，类似于关于图11所解释的操作，沟槽35和空间100中填充有用于隔离绝缘层30的绝缘材料，并且如图14所示，形成空气间隔件110。
如图15所示，在形成绝缘层30和空气间隔件110之后，在外延半导体层25的沟道区域上方形成包括栅极介电层42、栅电极层44和栅极侧壁间隔件46的栅极结构。此外，如图15所示，形成源极/漏极扩散区域50和源极/漏极延伸区域55。在一些实施例中，源极/漏极扩散区域50的底部与在空间100中形成的绝缘材料接触。在其他实施例中，源极/漏极扩散区域50的底部与在空间100中形成的绝缘材料由外延半导体层25的部分分隔开。
在一些实施例中，如图16所示，限定空间100的至少一个表面具有锯齿形状。
在一些实施例中，更少的蚀刻剂到达或接触空间中的长距离的端部，因此蚀刻速率随着距沟槽的距离增加而变小。在这样的情况下，如图2B所示，在Z方向上的深度和/或在X方向上的宽度随着距沟槽沿着Y方向的距离的增加而减小，并且在一些实施例中，如图2C所示，从左侧和从右侧形成的两个空间不相交，并且由衬底的部分隔开。
图17示出了根据本发明的实施例的半导体器件的平面图。在以下实施例中可以采用与前述实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在一些实施例中，如图17所示，多个栅极结构设置在一个有源区域上方，该有源区域是由半导体形成并且由隔离绝缘层围绕的沟道区域和源极/漏极区域。在一些实施例中，多个栅电极44中的至少两个连接，并且在其他实施例中，多个栅电极44彼此不连接。为了说明的目的，在一个图中示出了空气间隔件的各个配置，但是应当理解，不是所有的配置都必须存在于一个器件中。在一些实施例中，空气间隔件的一个或多个配置存在于一个器件中。
在一些实施例中，空气间隔件设置在源极/漏极扩散区域50下方。在一些实施例中，设置在两个栅极结构之间的源极/漏极扩散区域50下方的空气间隔件100B与设置在沿着左和/或右栅极结构的源极/漏极扩散区域50下方的空气间隔件100A具有不同的尺寸。在一些实施例中，位于左端或右端处的源极/漏极扩散区域50下方的空气间隔件110A的宽度W31大于位于两个栅极结构之间的源极/漏极扩散区域50下方的空气间隔件110B的宽度W32。在一些实施例中，位于左端或右端处的源极/漏极扩散区域50下方的空气间隔件110A的长度L31等于或不同于位于两个栅极结构之间的源极/漏极扩散区域50下方的空气间隔件110B的长度L32。在一些实施例中,在平面图中，位于源极/漏极扩散区域下方的空气间隔件110C和110D从隔离绝缘层20处的源极/漏极扩散区域50的边缘朝向源极/漏极扩散区域50的中心具有两个锥形部分。锥形部分是由于沿Y方向位于两个栅极结构之间的源极/漏极扩散区域下方的牺牲层20的横向蚀刻不足引起的。在一些实施例中，位于两个栅极结构之间的源极/漏极扩散区域50下方的空气间隔件110D沿着Y方向不连续，而位于左端或右端处的源极/漏极扩散区域50下方的空气间隔件110C是连续的。
在一些实施例中，牺牲区域形成在衬底中的相对较深的位置处，使得衬底10的表面区域不包含掺杂剂(例如，As)。在这种情况下，没有形成外延半导体层25，并且该表面区域用作沟道区域和源极/漏极扩散区域。
图18A、图18B，图18C和图18D示出了根据本公开的各个实施例的半导体器件的截面图。在以下实施例中，可以采用与以上实施例描述的那些相同或类似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
空气间隔件110或嵌入式绝缘层的位置不限于在源极/漏极扩散区域下方。
如图18A所示，在一些实施例中，由隔离绝缘层30连续形成的嵌入式绝缘层150位于源极/漏极扩散区域50下方并且在侧壁间隔件46下方延伸。在一些实施例中，位于源极/漏极扩散区域50下方的嵌入式绝缘层150的厚度D21在约10nm至约200nm的范围内，并且在其他实施例中在约30nm至约100nm的范围内。在一些实施例中，从嵌入式绝缘层150的端部到栅电极44的边缘平面的接近量D22为侧壁间隔件的厚度的约一半或更多。在一些实施例中，嵌入式绝缘层150的端部位于栅电极下方，并且穿透量在约1nm至约5nm的范围内。在一些实施例中，嵌入式绝缘层150在X方向上的宽度W21在约100nm至约500nm的范围内，并且在其他实施例中在约200nm至约400nm的范围内。嵌入式绝缘层150的宽度W21与深度D21的高宽比(W21/D21)在一些实施例中在约1至10的范围内，并且在其他实施例中在约2至约5的范围内。在一些实施例中，高宽比(W21/D21)在约2至约10的范围内，而在其他实施例中在约3至约8的范围内。当高宽比W21/D21小于上述范围时，例如，W21较小时，嵌入式绝缘层150不能充分地穿透到栅电极下方，并且因此可能不能充分地抑制栅电极下方的寄生电容。当高宽比W21/D21大于上述范围时，例如，D21较小时，则嵌入式绝缘层的电容(寄生电容)变大，并且它难以去除牺牲层20以形成空间100。
在一些实施例中，嵌入式绝缘层150不包括空气间隔件，并且在其他实施方式中，与前述实施方式类似，以虚线示出的空气间隔件110形成在嵌入式绝缘层150内。在一些实施例中，空气间隔件110的端部位于侧壁间隔件下方或栅电极下方。在一些实施例中，在源极/漏极扩散区50上形成硅化物层52。硅化物层52包括WSi、NiSi、CoSi、TiSi、AlSi、TaSi、MoSi或任何其他合适的硅化物中的一种或多种。图18A所示的器件的制造操作与如上所述的图1A和图1B所示的器件基本相同，除了嵌入式绝缘层的尺寸(横向长度)之外。
在其他实施例中，如图18B所示，嵌入式绝缘层152位于栅电极44下方并且在一些实施例中位于侧壁间隔件46下方延伸。在一些实施例中，栅电极40下方的嵌入式绝缘层152的厚度D31在约10nm至约200nm的范围内，并且在其他实施例中在约30nm至约100nm的范围内。在一些实施例中，嵌入式绝缘层152的端部位于源极/漏极扩散区域50下方，并且穿透量在约1nm至约5nm的范围内。在一些实施例中，嵌入式绝缘层152的端部位于侧壁间隔件下方。
在一些实施例中，嵌入式绝缘层152在X方向上的宽度W31在约5nm至约200nm的范围内，并且在其他实施例中，在约10nm至约100nm的范围内，这取决于栅电极在X方向上的宽度。嵌入式绝缘层152的宽度W31与深度D31的高宽比(W31/D31)在一些实施例中在约2至约10的范围内，并且在其他实施例中，在约3至约8的范围内。当高宽比W31/D31小于上述范围时，例如，W31较小时，可能不能充分地抑制栅电极下方的寄生电容。当高宽比W31/D31大于上述范围时，例如，D31较小时，则嵌入式绝缘层的电容(寄生电容)变大，并且它难以去除牺牲层20以形成空间100。
在一些实施例中，嵌入式绝缘层152不包括空气间隔件，并且在其他实施例中，类似于前述实施例，以虚线示出的空气间隔件110形成在嵌入式绝缘层152内。在一些实施例中，嵌入式绝缘层152在源极/漏极扩散区域50下方延伸。在一些实施例中，空气间隔件110的端部位于侧壁间隔件下方或位于源极/漏极扩散区域下方。
在其他实施例中，如图18C所示，嵌入式绝缘层154从隔离绝缘层30连续形成并且位于栅电极44和源极/漏极扩散区域50下方。如图18C所示，嵌入式绝缘层154与源极/漏极扩散区域50接触。在一些实施例中，栅电极40下方的嵌入式绝缘层154的厚度D51在约10nm至约200nm的范围内，并且在其他实施例中，在约30nm至约100nm的范围内。在一些实施例中，嵌入式绝缘层154不包括空气间隔件，并且在其他实施例中，类似于前述实施例，以虚线示出的空气间隔件110形成在嵌入式绝缘层154内。
在一些实施例中，如图18D所示，嵌入式绝缘层156从隔离绝缘层30连续形成并且位于栅电极44和源极/漏极扩散区域50下方。如图18D所示，嵌入式绝缘层156通过增加外延半导体层25(沟道12)的厚度比图18C的情况形成的更深，并且因此与源极/漏极扩散区域50分隔开。在一些实施例中，栅电极40下方的嵌入式绝缘层156的厚度D51在约10nm至约200nm的范围内，并且在其他实施例中，在约30nm至约100nm的范围内。在一些实施例中，嵌入式绝缘层156与源极/漏极扩散区50的底部之间的间隔D52大于0nm且等于或小于50nm。在一些实施例中，嵌入式绝缘层156不包括空气间隔件，并且在其他实施例中，类似于前述实施例，以虚线示出的空气间隔件110形成在嵌入式绝缘层156内。
在图18A至图18D的实施例中，牺牲层的一部分保留在嵌入式绝缘层与衬底10和/或外延半导体层25之间。在一些实施例中，残留的牺牲层的厚度大于0nm至小于约5nm，并且在约0.5nm至约2nm的范围内。
图19至图24和图25A至图25E示出了根据本公开的实施例的用于制造半导体器件的各个阶段的视图。图19至图24是沿着X方向的截面图，并且图25A至图25E是平面图。应该理解，可以在图19至图25E所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除所描述的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与以上实施例描述的那些相同或类似的材料、配置、尺寸、工艺和/或操作。图19至图25E所示的半导体器件的制造操作对应于图18C或图18D的半导体器件。应该注意，图19至图24是对应于图25A和图25E的线X2-X2的x-z平面的截面图。
类似于图4，通过使用一个或多个光刻操作，在覆盖层15上方形成作为第一掩模图案18的光刻胶图案，如图19所示。不同于图4的情况，第一掩模图案18的开口对应于栅电极以及随后形成的源极/漏极扩散区域的位置。在一些实施例中，形成对准键202。
类似于图5和图6，执行一个或多个离子注入操作以形成包含掺杂剂的牺牲区域20，如图20所示。图25A对应于平面图(省略覆盖层15)。在一些实施例中，在离子注入操作和掩模层18的去除之后，类似于图6执行热工艺，例如退火工艺。
然后，类似于图7，在包括牺牲层20的衬底10上方形成外延半导体层25，如图21所示。图25B对应于平面图。此外，类似于图8，然后在外延半导体层25上方形成第二掩模图案27，如图22所示，并且通过蚀刻外延半导体层25、牺牲层20和衬底10形成沟槽35，如图22所示。
接下来，类似于图10，横向蚀刻牺牲层20以形成如图23所示的空间100’。图25C对应于平面图。如图23所示，空间100’连接沟槽35。
在形成空间100’之后，类似于图11，如图24所示，在沟槽35和空间100’中形成隔离绝缘层30，从而形成嵌入式绝缘层154。图25D对应于平面图。
在形成绝缘层30和嵌入式绝缘层154之后，在外延半导体层25的沟道区域上方形成包括栅极介电层42、栅电极层44和栅极侧壁间隔件46的栅极结构。如图18C或图18D所示。图25E对应于平面图。此外，如图18C和图18D所示，形成源极/漏极扩散区域50和源极/漏极延伸区域55。当外延半导体层25的厚度较大时，源极/漏极扩散区域50与嵌入式绝缘层154分隔开，如图18D所示。
图26A至图31B和图32A至图32E示出了根据本公开的实施例的用于制造半导体器件的各个阶段的视图。“A”图(图26A、…图31A)是沿X方向(图32A的X2-X2)的截面图，“B”图(图26B、…图31B)是沿Y方向(图32A的Y2-Y2)的截面图，并且图32A至图32E是平面图。应当理解，可以在图26A至图32E所示的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换或消除以下讨论的一些操作。操作/工艺的顺序可以互换。在以下实施例中，可以采用与以上实施例描述的那些相同或类似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。图26A至图32E所示的半导体器件的制造操作对应于图18B的半导体器件。
类似于图4，通过使用一个或多个光刻操作，在覆盖层15上方形成作为第一掩模图案18的光刻胶图案，如图26A和图26B所示。不同于图4的情况，第一掩模图案18的开口对应于栅电极以及随后形成的源极/漏极扩散区域的位置。
类似于图5和图6，执行一个或多个离子注入操作以形成包含掺杂剂的牺牲区域20”，如图27A和图27B所示。图32A对应于平面图(省略覆盖层15)。在一些实施例中，在离子注入操作和掩模层18的去除之后，类似于图6，执行热工艺，例如退火工艺。
然后，类似于图7，在包括牺牲层20”的衬底10上方形成外延半导体层25，如图28A和图28B所示。图32B对应于平面图。此外，类似于图8，然后在外延半导体层25上方形成第二掩模图案27”，如图29A和图29B所示，并且通过蚀刻外延半导体层25、牺牲层20”和衬底10形成沟槽35，如图29A和图29B所示。
接下来，类似于图10，横向蚀刻牺牲层20”以形成空间100”，如图30A和图30B所示。图32C对应于平面图。图32C中的箭头对应于牺牲层20”的蚀刻。如图30B所示，空间100”在Y方向(栅极延伸方向)上连接沟槽35。
在形成空间100”之后，类似于图11，在沟槽35和空间100”中形成隔离绝缘层30，如图31A和图31B所示，从而形成嵌入式绝缘层152。图32D对应于平面图。
在形成绝缘层30和嵌入式绝缘层152之后，在外延半导体层25的沟道区域上方形成包括栅极介电层42、栅电极层44和栅极侧壁间隔件46的栅极结构，如图18B所示。图32E对应于平面图。此外，如图18B所示，形成源极/漏极扩散区域50和源极/漏极延伸区域55。
与其中在整个衬底上方均匀地形成氧化物层的SOI衬底不同，嵌入式绝缘层在需要它们的地方不连续地形成。
图33A和图33B示出了根据本公开的实施例的半导体器件的各个配置之间的性能比较。在图33A中，深度D(nm)是沟道区域的上表面与嵌入式绝缘层的顶部之间的距离，厚度T(nm)是嵌入式绝缘层的厚度，并且接近度P(nm)是嵌入式绝缘层的侧边缘与栅电极和栅极侧壁间隔件之间的界面之间的距离。当D、T和/或P增加时，DC性能(例如，DIBL(漏致势垒降低)、Ion-off和SSsat)改进约40％-60％的DIBL、约25％-50％的ΔIon-off以及约10％-20％的ΔSSsat。图33B示出了对于具有嵌入式绝缘层(D＝5nm)(曲线1和2)而没有嵌入式绝缘层(曲线3和4)的情况的源极-漏极电流Id。实线表示饱和情况，而虚线表示线性情况。如图33B所示，通过采用嵌入式绝缘层改进了器件性能。
在本发明的实施例中，空气间隔件和/或嵌入式绝缘层设置在源极和/或漏极扩散区域和/或栅电极下方，并且因此可以抑制或消除源极/漏极扩散区域和/或栅电极与衬底之间的寄生电容，这进而可以降低功耗以及提高半导体器件的速度。由于不需要昂贵的绝缘体上硅(SOI)晶圆，因此本实施例可以提供半导体器件的低成本制造操作。此外，由于可以通过调整例如离子注入条件来调整嵌入式绝缘层的位置(深度)和/或厚度，因此可以更有效地调整或改进器件性能。
应该理解，不是所有的优势都有必要在此处讨论，没有特定的优势是所有实施例或实例都需要的，并且其他实施例或实例可以提供不同的优势。
根据本发明的一个方面，在制造包括场效应晶体管(FET)的半导体器件的方法中，在衬底中形成牺牲区域，并且在衬底中形成沟槽。牺牲区域的部分暴露于沟槽中。通过至少部分地蚀刻牺牲区域来形成空间，通过利用绝缘材料填充沟槽来形成隔离绝缘层并且通过利用绝缘材料填充空间来形成嵌入式绝缘层，并且形成栅极结构和源极/漏极区域。嵌入式绝缘层位于栅极结构的一部分下方。在前述和以下实施例中的一个或多个中，牺牲区域通过离子注入操作形成。在前述和以下实施例中的一个或多个中，通过离子注入操作注入砷离子。在前述和以下实施例中的一个或多个中，离子注入操作中的剂量在5×1013离子/cm2至5×1015离子/cm2的范围内。在前述和以下实施例中的一个或多个中，离子注入操作中的加速电压在0.5keV至10keV的范围内。在前述和以下实施例中的一个或多个中，空间具有矩形形状。在前述和以下实施例中的一个或多个中，至少部分地蚀刻牺牲区域包括使用含氯气体的干蚀刻操作。在前述和以下实施例中的一个或多个中，嵌入式绝缘层位于栅极结构下方。在前述和以下实施例中的一个或多个中，至少部分地蚀刻牺牲区域包括使用四甲基氢氧化铵(TMAH)水溶液的湿蚀刻操作。在前述和以下实施例中的一个或多个中，嵌入式绝缘层连接隔离绝缘层。在前述和以下实施例中的一个或多个中，空气间隔件形成在嵌入式绝缘层中。在前述和以下实施例中的一个或多个中，空气间隔件由嵌入式绝缘层的绝缘材料完全包围。在前述和以下实施例中的一个或多个中，在空间和衬底之间设置含杂质区域，该含杂质区域的杂质的量高于衬底。
根据本发明的另一方面，在制造包括FET的半导体器件的方法中，在衬底中形成牺牲区域，在衬底上方形成外延半导体层，并且通过蚀刻外延半导体层、牺牲区域和衬底的一部分形成沟槽。牺牲区域的一部分暴露于沟槽中。通过在第一方向上横向蚀刻牺牲区域来形成空间，通过利用绝缘材料填充沟槽来形成隔离绝缘层并且通过利用绝缘材料填充空间来形成嵌入式绝缘层，并且形成栅极结构和源极/漏极区域。栅极结构在第一方向上延伸，并且嵌入式绝缘层位于栅极结构下方。在前述和以下实施例中的一个或多个中，牺牲区域通过离子注入操作形成。在前述和以下实施例中的一个或多个中，牺牲区域的杂质量在1×1019原子/cm3至5×1021原子/cm3的范围内。在前述和以下实施例中的一个或多个中，外延半导体层的厚度在5nm至100nm的范围内。在前述和以下实施例中的一个或多个中，在平面图中，嵌入式绝缘层包括空气间隔件，并且空气间隔件的宽度沿着第一方向变化。在前述和以下实施例中的一个或多个中，在平面图中，嵌入式绝缘层包括空气间隔件，并且源极/漏极区域下方的空气间隔件沿着第一方向不连续。
根据本发明的另一方面，包括FET的半导体器件包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在衬底的沟道区域上方；栅电极，设置在栅极介电层上方；源极和漏极，设置为邻近沟道区域；以及嵌入式绝缘层，设置在栅电极下方，并在沿栅电极中心切割的截面中在源极至漏极方向上与隔离绝缘层分隔开。在前述和以下实施例中的一个或多个中，嵌入式绝缘层在栅极延伸方向上的两端连接至隔离绝缘层。在前述和以下实施例中的一个或多个中，在嵌入式绝缘层中形成空气间隔件。在前述和以下实施例中的一个或多个中，在嵌入式绝缘层和衬底之间设置含杂质区域，该含杂质区域的杂质的量高于衬底。根据本公开的另一方面，包括FET的半导体器件包括：隔离绝缘层，设置在衬底的沟槽中；栅极介电层，设置在所述衬底的沟道区域上方；栅电极，设置在栅极介电层上方；源极和漏极，设置为邻近沟道区域；以及嵌入式绝缘层，设置在源极、漏极和栅电极下方，并且嵌入式绝缘层的两端连接至隔离绝缘层。在前述和以下实施例中的一个或多个中，嵌入式绝缘层在栅极延伸方向上的两端连接至隔离绝缘层。在前述和以下实施例中的一个或多个中，隔离绝缘层的底部比嵌入式绝缘层的底部深。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述半导体器件包括场效应晶体管(FET)，所述方法包括：
在衬底中形成牺牲区域；
在所述衬底中形成沟槽，所述牺牲区域的一部分暴露于所述沟槽中；
通过至少部分地蚀刻所述牺牲区域形成空间；
通过利用绝缘材料填充所述沟槽形成隔离绝缘层，并且利用绝缘材料填充空间形成嵌入式绝缘层；以及
形成栅极结构和源极/漏极区域，
其中，所述嵌入式绝缘层位于所述栅极结构的一部分下方。
2.根据权利要求1所述的方法，其中，通过离子注入操作形成所述牺牲区域。
3.根据权利要求2所述的方法，其中，通过所述离子注入操作注入砷离子。
4.根据权利要求2所述的方法，其中，所述离子注入操作中的剂量在5×1013离子/cm2至5×1015离子/cm2的范围内。
5.根据权利要求2所述的方法，其中，所述离子注入操作中的加速电压在0.5keV至10keV的范围内。
6.根据权利要求1所述的方法，其中，所述空间具有矩形形状。
7.根据权利要求6所述的方法，其中，至少部分地蚀刻所述牺牲区域包括使用含氯气体的干蚀刻操作。
8.根据权利要求1所述的方法，其中，所述嵌入式绝缘层位于所述栅极结构下方。
9.一种包括场效应晶体管(FET)的半导体器件，包括：
隔离绝缘层，设置在所述衬底的沟槽中；
栅极介电层，设置在所述衬底的沟道区域上方；
栅电极，设置在所述栅极介电层上方；
源极和漏极，设置为邻近所述沟道区域；以及
嵌入式绝缘层，设置在所述栅电极下方，并在沿所述栅电极中心切割的截面中在源极至漏极方向上与所述隔离绝缘层分隔开。
10.一种包括场效应晶体管(FET)的半导体器件，包括：
隔离绝缘层，设置在衬底的沟槽中；
栅极介电层，设置在所述衬底的沟道区域上方；
栅电极，设置在所述栅极介电层上方；
源极和漏极，设置为邻近所述沟道区域；以及
嵌入式绝缘层，设置在所述源极、所述漏极和所述栅电极下方，并且所述嵌入式绝缘层在所述源极至所述漏极方向上的两端连接至所述隔离绝缘层。
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