CN112530869A - 制造半导体器件的方法和半导体器件 - Google Patents

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metal
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范妙璇
李京桦
陈明德
李荣伟
李培炜
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体器件包括设置在沟道区域上方的栅极结构、设置在源极/漏极区域处的源极/漏极外延层、设置在源极/漏极外延层上的含氮层、设置在含氮层上的硅化物层以及设置在硅化物层上的导电接触件。本发明的实施例还涉及制造半导体器件的方法。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体器件的方法和半导体器件。
背景技术
本发明涉及半导体集成电路，并且更具体地涉及具有外延源极/漏极(S/D)结构的半导体器件。随着半导体工业在追求更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维设计的发展和具有高k(介电常数)材料的金属栅极结构的使用。
发明内容
本发明的一些实施例提供了一种制造半导体器件的方法，所述方法包括：在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构；在所述外延源极/漏极结构的表面上或中形成含氮层；在所述含氮层上方形成金属层；以及在所述源极/漏极区域上方并且基于所述金属层的元素形成所述外延源极/漏极结构的元素的合金层。
本发明的另一些实施例提供了一种制造半导体器件的方法，所述方法包括：在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构；实施第一注入操作以将第一离子引入到所述外延源极/漏极结构中；实施第二注入操作以将与所述第一离子不同的第二离子引入到所述外延源极/漏极结构中；实施第一退火操作；在所述外延源极/漏极结构的表面上或中形成含氮层；在所述含氮层上方形成金属层；以及在所述源极/漏极区域上方并且基于所述金属层的元素形成所述外延源极/漏极结构的元素的合金层。
本发明的又一些实施例提供了一种半导体器件，包括：栅极结构，设置在沟道区域上方；源极/漏极外延层，位于源极/漏极区域处；含氮层，设置所述在源极/漏极外延层上；硅化物层，设置在所述含氮层上；以及导电接触件，设置在所述硅化物层上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图2示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图3示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图4示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图5A、图5B和图5C示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的视图。
图6示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图7示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图8示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图9示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图10示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图11示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图12示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图13示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图14示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图15示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图16示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图17示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段中的一个的截面图。
图18和图19示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段的截面图。
图20和图21示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段的截面图。
图22和图23示出了根据本发明实施例的用于半导体器件的制造操作的各个阶段的截面图。
图24A、图24B、图24C、图24D、图24E、图24F、图24G和图24H示出了根据本发明实施例的半导体器件的截面图。
图25示出了根据本发明实施例的傅立叶变换红外光谱仪(FTIR)对各个样品的测量结果。
图26示出了根据本发明实施例的深度方向元素分析结果。
图27示出了根据本发明实施例的元素分析结果的比较。
图28和图29示出了根据本发明实施例的半导体器件的截面图。
图30和图31示出了根据本发明实施例的半导体器件的截面图。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于工艺条件和/或器件的期望特性。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，各个部件可以以不同比例任意绘制。在附图中，为了简化，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等间隔相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，间隔相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的间隔相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以表示“包含”或“由…组成”。此外，在随后的制造工艺中，在所描述的操作期间/之间可能存在一个或多个附加操作，并且操作顺序可以改变。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。与在一个实施例中描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作可以在其它实施例中采用，并且可以省略详细说明。
公开的实施例涉及半导体器件及其制造方法，具体地，涉及其场效应晶体管(FET)的垂直接触电阻减小的源极/漏极接触区域结构。诸如本文公开的实施例通常不仅适用于FinFET，而且适用于其它FET。对于较小的三维结构，减小较小接触面积中的接触电阻是巨大的挑战。为了降低肖特基势垒高度(SBH)，在金属和半导体之间插入超薄中间层是减小接触电阻的有前景的方法。
图1至图17示出了根据本发明实施例的用于制造FinFET器件的各个阶段的截面图。应当理解，可以在图1至图17所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的其它实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
用于FinFET的鳍结构可以通过任何合适的方法图案化。例如，可以使用包括双重图案化工艺或多重图案化工艺的一种或多种光刻工艺来图案化鳍结构。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍结构。多重图案工艺结合光刻和自对准工艺通常形成鳍结构对。
在一些实施例中，在衬底10上方形成掩模层15以制造鳍结构。掩模层15例如通过热氧化工艺和/或化学汽相沉积(CVD)工艺形成。衬底10是例如，杂质浓度在从约1×1015cm-3至约1×1016cm-3范围内的p型硅或锗衬底。在其它实施例中，衬底是杂质浓度在从约1×1015cm-3至约1×1016cm-3范围内的n型硅或锗衬底。
可选地，衬底10可以包括另一种元素半导体，诸如锗；化合物半导体，包括IV-IV族化合物半导体(诸如SiC和SiGe)、III-V族化合物半导体(诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以从SOI衬底的硅层突出或者可以从SOI衬底的绝缘层突出。在后一种情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各个区域。
在一些实施例中，掩模层15包括例如垫氧化物(例如，氧化硅)层15A和氮化硅掩模层15B。可以通过使用热氧化或CVD工艺来形成垫氧化物层15A。可以通过物理汽相沉积(PVD)(诸如溅射方法)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其它工艺来形成氮化硅掩模层15B。
在一些实施例中，垫氧化物层15A的厚度在从约2nm至约15nm的范围内，并且氮化硅掩模层15B的厚度在从约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。掩模图案是例如通过光刻操作形成的抗蚀剂图案。
通过使用掩模图案作为蚀刻掩模，形成垫氧化物层和氮化硅掩模层的硬掩模图案15，如图1所示。
然后，如图2所示，通过使用硬掩模图案15作为蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻将衬底10图案化为鳍结构20。
在图2中，三个鳍结构20设置在衬底10上方。但是，鳍结构的数量不限于三个。该数量可以小至一个或多于三个。在一些实施例中，鳍结构的数量在从5至1000的范围内，其通过在后续操作中形成的源极/漏极外延层连接。在其它实施例中，鳍结构的数量在从5至100的范围内，其通过在后续操作中形成的源极/漏极外延层连接。在某些实施例中，鳍结构的数量在从5至20的范围内，其通过在后续操作中形成的源极/漏极外延层连接。另外，可以在鳍结构20的两侧附近设置一个或多个伪鳍结构，以提高图案化工艺中的图案保真度。
鳍结构20可以由与衬底10相同的材料制成，并且可以从衬底10连续地延伸。在该实施例中，鳍结构由Si制成。鳍结构20的硅层可以是本征的，或者可以适当地掺杂有n型杂质或p型杂质。
鳍结构20的宽度W1在一些实施例中在从约5nm至约40nm的范围内，并且在其它实施例中在从约7nm至约12nm的范围内。在一些实施例中，两个鳍结构之间的间隔S1在从约10nm至约50nm的范围内。鳍结构20的高度(沿Z方向)在一些实施例中在从约100nm至约300nm的范围内，并且在其它实施例中在从约50nm至100nm的范围内。
栅极结构40(见图5A)下方的鳍结构20的下部分可以称为阱区域，鳍结构20的上部分可以称为沟道区域。在栅极结构40下方，阱区域嵌入在隔离绝缘层30(见图5A)中，并且沟道区域从隔离绝缘层30突出。沟道区域的下部分也可以嵌入隔离绝缘层30中至约1nm至约5nm的深度。
在一些实施例中，阱区域的高度在从约60nm至100nm的范围内，并且沟道区域的高度在从约40nm至60nm的范围内，并且在其它实施例中在从约38nm至约55nm的范围内。
在形成鳍结构20之后，在一些实施例中，可以进一步蚀刻衬底10以形成台面形状10M，如图3所示。在其它实施例中，首先形成台面形状10M，并且然后形成鳍结构20。在某些实施例中，不形成台面形状。在以下实施例中，附图示出其中未形成台面结构的实施例。
在形成鳍结构20(并且可选地台面形状10M)之后，在鳍结构之间的间隔中和/或在衬底10上方形成的一个鳍结构和另一元件之间的间隔中形成隔离绝缘层30。隔离绝缘层30也可以称为“浅沟槽隔离(STI)”层。用于隔离绝缘层30的绝缘材料可以包括氧化硅、氮化硅、氧氮化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料的一层或多层。隔离绝缘层通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成。在可流动的CVD中，可以沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常，各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢-聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动氧化硅材料在多个操作工艺中形成。在沉积可流动膜之后，将可流动膜固化并且之后使可流动膜退火以去除不期望的元素以形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，实施多个退火工艺。使可流动膜固化和退火多于一次。可流动膜可以掺杂有硼和/或磷。
首先将绝缘层30形成为厚层，使得鳍结构嵌入在厚层中，并且使厚层凹进以暴露鳍结构20的上部，如图4所示。从隔离绝缘层30的上表面的鳍结构的高度H1在一些实施例中在从约20nm至约100nm的范围内，并且在其它实施例中在从约30nm至约50nm的范围内。在使隔离绝缘层30凹进之后或之前，可以实施热工艺，例如退火工艺，以改善隔离绝缘层30的质量。在某些实施例中，通过使用快速热退火(RTA)在惰性气体环境(诸如N2、Ar或He环境)中，在从约900℃至约1050℃范围内的温度下实施热工艺约1.5秒至约10秒。
在形成绝缘层30之后，在鳍结构20上方形成栅极结构40，如图5A至图5C所示。图5A是示例性立体图，图5B是沿图5A的线a-a的示例性截面图，并且图5C是沿图5A的线b-b的示例性截面图。图6至图11和图13至图17也是沿图5A的线b-b的截面图。
如图5A所示，栅极结构40在X方向上延伸，而鳍结构20在Y方向上延伸。为了制造栅极结构40，在隔离绝缘层30和暴露的鳍结构20上方形成介电层和多晶硅层，并且然后实施图案化操作以获得包括由多晶硅制成的栅极图案44和介电层42的栅极结构。在一些实施例中，通过使用硬掩模来图案化多晶硅层，并且该硬掩模保留在栅极图案44上作为覆盖绝缘层46。硬掩模(覆盖绝缘层46)包括一层或多层绝缘材料。在一些实施例中，覆盖绝缘层46包括形成在氧化硅层上方的氮化硅层。在其它实施例中，覆盖绝缘层46包括形成在氮化硅层上方的氧化硅层。用于覆盖绝缘层46的绝缘材料可以通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成。在一些实施例中，介电层42包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，介电层42的厚度在从约2nm至约20nm的范围内，并且在其它实施例中在从约2nm至约10nm的范围内。栅极结构的高度H2在一些实施例中在从约50nm至约400nm的范围内，并且在其它实施例中在从约100nm至200nm的范围内。
在一些实施例中，采用栅极替换技术。在这种情况下，栅极图案44和介电层42分别是随后被去除的伪栅电极和伪栅极介电层。如果采用先栅极技术，则栅极图案44和介电层42用作栅电极和栅极介电层。
此外，在栅极图案的两个侧壁上形成栅极侧壁间隔件48。侧壁间隔件48包括通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成的一层或多层绝缘材料，诸如SiO2、SiN、SiON、SiOCN或SiCN。低k介电材料可以用作侧壁间隔件。通过形成绝缘材料的毯式层并且实施各向异性蚀刻来形成侧壁间隔件48。在一个实施例中，侧壁间隔件层由基于氮化硅的材料制成，诸如SiN、SiON、SiOCN或SiCN。
然后，如图6所示，在鳍结构20上方形成鳍衬垫层50。鳍衬垫层50由包括基于氮化硅材料的介电材料制成，诸如SiN、SiON、SiOCN或SiCN。在一个实施例中，SiN用作鳍衬垫层50。鳍衬垫层50通过CVD、PVD、ALD、电子束蒸发或其它合适的工艺形成。在一些实施例中，鳍衬垫层50的厚度在从约30nm至约70nm的范围内。
在一些实施例中，单独形成用于栅极结构的鳍衬垫层50和侧壁间隔件48。在其它实施例中，相同的毯式层用于鳍衬垫层50和侧壁间隔件48。
在形成鳍衬垫层50之后，使鳍结构20的上部凹进。通过干蚀刻和/或湿蚀刻操作去除设置在从隔离绝缘层突出的鳍结构的侧面和顶面上的鳍衬垫层50的一部分。鳍结构20的上部向下凹进(蚀刻)至等于或低于隔离绝缘层30的上表面上的鳍衬垫层50的上表面的水平，如图7所示。
在一些实施例中，设置在鳍结构的侧壁上的鳍衬垫层50的一部分在鳍凹进蚀刻之后保留，如图7所示。在其它实施例中，设置在鳍结构的侧壁上的鳍衬垫层50被完全去除，并且在鳍凹进蚀刻之后，鳍衬垫层50仅保留在隔离绝缘层30的上表面上。
在一些实施例中，凹进的鳍结构20的顶部(凹槽25的底部)具有U形、半圆形或子弹头形状(可以统称为圆角形状)，如图7所示，其是沿栅极延伸方向(X)的截面图。
通过使用等离子体蚀刻设备的脉冲偏置蚀刻操作，使鳍结构20凹进以形成圆角形状。在一些实施例中，将衬底10放置在蚀刻室的晶圆台上，并且衬底10和/或晶圆台用例如DC电压偏置。在一些实施例中，将RF功率施加到设置在衬底之上的对电极。在其它实施例中，经由围绕蚀刻室的线圈施加RF功率。在一些实施例中，蚀刻气体包括含卤素的气体，诸如HBr。在一些实施例中，将HBr用诸如He和/或Ar的惰性气体稀释。在一些实施例中，HBr与稀释气体的比例在从约0.3至约0.7的范围内，并且在其它实施例中，该比例在从约0.4至约0.6的范围内。
在一些实施例中，在蚀刻操作期间，通过泵送系统将等离子体室的压力维持在从约1mTorr至约100mTorr的范围内。在其它实施例中，蚀刻操作期间的压力在从约3mTorr至约15mTorr的范围内。偏置电压在一些实施例中在从约300V至约800V的范围内，并且在其它实施例中在从约500V至600V的范围内。在一些实施例中，输入RF功率在从约300W至约800W的范围内。RF的频率为13.56MHz、2.56GHz或半导体工业中使用的任何其它合适的频率。
在一些实施例中，偏置电压是具有在从约10％至约90％范围内的占空比(开关比)的脉冲电压。在其它实施例中，占空比在从约30％至约70％的范围内。在一些实施例中，单位周期(一个“开”周期和一个“关”周期)在从约0.5sec至10sec的范围内，以及在从约1sec至5sec的范围内。在一些实施例中，脉冲偏置蚀刻是蚀刻和沉积操作的重复。在“开”期间，鳍结构被蚀刻，而在“关”期间，副产物的沉积速率大于蚀刻速率。因此，通过调节占空比、RF功率和/或偏置电压，可以形成如图7所示的圆角形状。
在一些实施例中，通过调节蚀刻条件，例如过蚀刻时间，保留设置在鳍结构的侧壁上的鳍衬垫层50的一部分，如图7所示，或者完全去除设置在鳍结构的侧壁上的鳍衬垫层50，并且在鳍凹进蚀刻之后，鳍衬垫层50仅保留在隔离绝缘层30的上表面上。
然后，如图8所示，在凹进的鳍结构20上方形成外延源极/漏极结构60。外延源极/漏极结构60由一层或多层半导体材料制成，该半导体材料具有与鳍结构20(沟道区域)不同的晶格常数。当鳍结构由Si制成时，外延源极/漏极结构60包括用于n沟道Fin FET的SiP、SiC或SiCP以及用于p沟道Fin FET的SiGe或Ge。在某些实施例中，源极/漏极外延层60是SiGe，其Ge含量在从约20％原子至约50％原子的范围内。外延源极/漏极结构60外延地形成在凹进的鳍结构的上部上方。由于形成为鳍结构20的衬底的晶体取向(例如，(100)平面)，外延源极/漏极结构60横向生长并且具有菱形形状。
可以在约600至800℃的温度下和约80至150Torr的压力下，通过使用含硅气体，诸如SiH4、Si2H6或SiCl2H2；含锗气体，诸如GeH4、Ge2H6或GeCl2H2；含碳气体，诸如CH4或C2H6；和/或掺杂气体，诸如PH3来生长源极/漏极外延层60。用于n沟道FET的源极/漏极结构和用于p沟道FET的源极/漏极结构可以通过单独的外延工艺形成。
由于鳍结构和鳍衬垫层50之间的相对较小间隔保留在鳍结构之间的隔离绝缘层的上表面上以及凹进的鳍结构20的圆角形状，在每个第一鳍结构20上方形成的相邻的外延源极/漏极结构合并，从而使得由合并的第二外延源极/漏极结构60和鳍衬垫层50在隔离绝缘层30的上表面上形成空隙或间隙(气隙)65，如图8所示。
在形成外延源极/漏极结构60之后，在一些实施例中，实施作为预非晶化注入(PAI)的第一离子注入操作65，如图9所示。PAI用于缩减随后注入的注入硼的通道。PAI可以改善源极/漏极结的结特性。在一些实施例中，将Ge注入至PMOS器件。在一些实施例中，通过沉积方法在外延源极/漏极结构60的表面处形成含Ge层。
此外，如图10所示，在第一PAI之后实施第二离子注入操作67。在一些实施例中，在第二离子注入中，对于PMOS，以约250eV至5keV的能量和约5×1014cm-2至约5×1015cm-2的剂量注入B。在一些实施例中，对于NMOS，不实施PAI，并且在第二离子注入中，以约250eV至5keV的能量和约5×1014cm-2至约5×1015cm-2的剂量注入P和/或As。
在第二离子注入之后，实施退火操作。在一些实施例中，退火操作的温度在从约500℃至约750℃的范围内。
在一些实施例中，如图11所示，在源极/漏极外延层60上方形成用作接触蚀刻停止层的绝缘层70，然后形成一个或多个层间介电(ILD)层80。绝缘层70是一层或多层绝缘材料。在一个实施例中，绝缘层70由通过CVD形成的氮化硅制成。用于ILD层80的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于层间介电层80。
在形成ILD层80之后，实施诸如CMP操作的平坦化操作以暴露栅极图案44(伪栅电极)。通过适当的蚀刻工艺分别去除伪栅电极44和伪栅极介电层42，以形成栅极开口。如图12所示，在栅极开口中形成包括栅极介电层102和金属栅电极104的金属栅极结构，该金属栅极结构是与图5A的线a-a相对应的截面图。
在一些实施例中，栅极介电层102形成在设置在鳍结构20的沟道层上方的界面层(未示出)上方。在一些实施例中，界面层可以包括具有0.2nm至1.5nm的厚度的氧化硅或氧化锗。在其它实施例中，界面层的厚度在约0.5nm至约1.0nm的范围内。
栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其它合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料和/或它们的组合。栅极介电层通过例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)或其它合适的方法和/或它们的组合形成。在一些实施例中，栅极介电层的厚度在从约1nm至约10nm的范围内，并且在其它实施例中，可以在从约2nm至约7nm的范围内。
金属栅电极104形成在栅极介电层上方。金属栅电极104包括一层或多层任何合适的金属材料，诸如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其它合适的材料和/或它们的组合。
在本发明的某些实施例中，在栅极介电层和金属栅电极之间插入一个或多个功函调整层(未示出)。功函调整层由导电材料制成，导电材料诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料的两种或多种的多层。对于n沟道FinFET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种作为功函调整层，并且对于p沟道Fin FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种作为功函调整层。
在沉积用于金属栅极结构的适当材料之后，实施诸如CMP的平坦化操作。
在形成金属栅电极之后，在ILD层80上方形成附加的一个或多个ILD层。在图13至图17中，将ILD层80和附加ILD层统称为ILD层81。
如图13所示，通过使用一个或多个光刻和蚀刻操作，在源极/漏极外延层60上方形成接触开口85，以暴露源极/漏极外延层60的上表面的至少一部分。
在一些实施例中，在形成接触开口85之后实施关于图9和图10说明的第一和第二离子注入操作和随后的退火操作。
在形成接触开口85之后，如图14所示，通过氮处理在暴露的源极/漏极外延层60的表面处形成含氮层90。
在一些实施例中，通过将外延源极/漏极层60的表面暴露于由含氮气体形成的等离子体来形成含氮层90。在一些实施例中，含氮气体是N2和/或NH3。在一些实施例中，诸如Ar、He和/或Ne的惰性气体也添加至含氮气体中。在某些实施例中，使用N2和Ar的混合气体来产生等离子体。在一些实施例中，在等离子体处理期间和/或等离子体处理之后，将衬底10加热到450℃或更高。在一些实施例中，将衬底10加热到在从约450℃至约600℃的范围内的温度。在其它实施例中，该温度在从约475℃至约550℃的范围内。
在其它实施例中，通过将外延源极/漏极层60的表面暴露于NH3气体同时将衬底10加热到450℃或更高来形成含氮层90。在一些实施例中，将衬底10加热到在从约450℃至约600℃的范围内的温度。在其它实施例中，该温度在从约475℃至约550℃的范围内。
在一些实施例中，在低于例如450℃的温度下形成含氮层90，并且在从约450℃至约600℃的范围内的温度下实施退火操作。在其它实施例中，该温度在从约475℃至约550℃的范围内。
图25示出了氮气处理之后的傅立叶变换红外光谱仪(FTIR)对各个样品的测量结果。当温度低于450℃时，基本上没有观察到对应于Si-N键的峰值。相反地，当温度高于450℃，更具体地，475℃时，观察到对应于Si-N键的峰值，这表明含氮层90和/或源极/漏极外延层60的膜质量较高。Si-N键的形成也有利于减小源极/漏极外延层60和随后形成的金属接触件100之间的肖特利势垒高度。
在形成含氮层90之后，如图15所示，形成金属层94。可以通过CVD、ALD、PVD或任何其它合适的膜形成方法来形成金属层94。在一些实施例中，金属层94是Ni、Ti、Ta和/或W的层。在某些实施例中，Ti用作金属层94。在形成金属层94之后，实施退火操作，以形成金属层94的金属元素和源极/漏极外延层60的元素(例如，Si或Si和Ge)的合金层95，如图16所示。
在一些实施例中，退火操作在约250℃至约850℃的温度下实施。在一些实施例中，合金层95的厚度在从约4nm至约10nm的范围内。在退火操作之前或之后，选择性地去除形成在绝缘绝缘层30上方的金属材料94。
在一些实施例中，合金层95是硅化物层。在一些实施例中，合金层95是TiSi层。在某些实施例中，合金层是含氮的TiSi层。在其它实施例中，合金层95是包含Ge的TiSi层。在某些实施例中，合金层是包含Ge和N的TiSi层。在一些实施例中，半导体器件是p型MOSFET。在其它实施例中，半导体器件是n型MOSFET。根据MOSFET的类型，选择适当的材料。
在一些实施例中，在形成合金层95之后，保留含氮层90的一部分。在其它实施例中，所有的含氮层90(含氮半导体(Si、SiGe层))被消耗以形成合金层95。
在一些实施例中，消耗形成在含氮层90上的所有金属(例如，Ti)层以形成合金层95，并且保留ILD层81上的金属层的一部分。在其它实施例中，在形成合金层95之后，保留在形成在含氮层90上的金属层94的一部分。在一些实施例中，剩余的金属层94被去除，而在其它实施例中，未被去除。
然后，用导电材料填充接触开口85，从而形成金属接触件100(接触插塞)，如图17所示。在剩余的金属层94上形成导电材料之后，实施CMP操作以去除导电材料，并且去除形成在ILD层81的上表面上方的金属层。金属接触件100可以包括任何合适的金属的单层或多层，任何合适的金属诸如Co、W、Ti、Ta、Cu、Al和/或Ni和/或它们的氮化物。
在形成金属接触件之后，实施进一步CMOS工艺以形成各个部件，诸如附加的层间介电层、接触件/通孔、互连金属层和钝化层等。
在一些实施例中，在形成ILD层80之前形成含氮层90，并且在ILD层81中形成接触开口85之后形成合金层95。在这种情况下，在源极/漏极外延层60的整个外表面上形成含氮层90。在其它实施例中，在形成ILD层80之前形成含氮层90和合金层95。在这种情况下，在一些实施例中，可以形成覆盖源极/漏极外延层60的整个外表面的包裹接触件。
在一些实施例中，在形成源极/漏极外延层60之后并且在形成硅化物层95之前形成金属栅极结构。在其它实施例中，在形成源极/漏极外延层之前形成金属栅极结构。
图18和图19示出了根据本发明另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。在以下实施例中可以采用与以上实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在如图13所示形成接触开口85之后，在接触开口85中形成金属氮化物层92，并且在金属氮化物层92上方形成金属层94，如图18所示。可以通过CVD、ALD、PVD或任何其它合适的膜形成方法来形成金属氮化物层92和金属层94。
在一些实施例中，金属氮化物层92是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，TiN用作金属氮化物层92。在一些实施例中，金属层94是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，Ti用作金属层94。在一些实施例中，金属氮化物层92的金属元素与金属层94相同，而在其它实施例中，与金属层94不同。在一些实施例中，金属氮化物层94的厚度在从约0.5nm至约50nm的范围内，并且在其它实施例中在从约1nm至约10nm的范围内。当金属氮化物层(例如，TiN层)92的厚度大于约50nm时，结电阻Rscd增加，并且当金属氮化物层92的厚度小于0.5nm时，不能充分获得氮的作用。
在形成金属层94之后，实施退火操作，以形成金属氮化物层92和/或金属层94的金属元素和源极/漏极外延层60的元素(例如，Si或Si和Ge)的合金层95，并且然后形成金属接触件100，如图19所示。
在一些实施例中，消耗形成在源极/漏极外延层60上的所有金属氮化物(例如，TiN)层92以形成合金层95，并且保留ILD层81上的金属氮化物层92的一部分。在其它实施例中，在形成合金层95之后，保留形成在源极/漏极外延层60上的金属氮化物层92的一部分。在一些实施例中，剩余的金属氮化物层92和/或剩余的金属层94被去除，而在其它实施例中，不被去除。
在一些实施例中，通过控制退火条件，在源极/漏极外延层60上形成合金层(例如，硅化钛)，并且在合金层上形成含氮层，该含氮层上的金属层保留。
图20和图21示出了根据本发明另一实施例的用于制造Fin FET器件的各个阶段的示例性截面图。在以下实施例中可以采用与以上实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在如图13所示形成接触开口85之后，在接触开口85中形成金属层94，并且在金属层94上方形成金属氮化物层92，如图20所示。可以通过CVD、ALD、PVD或任何其它合适的膜形成方法来形成金属氮化物层92和金属层94。
在一些实施例中，金属氮化物层92是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，TiN用作金属氮化物层92。在一些实施例中，金属层94是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，Ti用作金属层94。在一些实施例中，金属氮化物层92的金属元素与金属层94相同，而在其它实施例中，与金属层94不同。在一些实施例中，金属氮化物层94的厚度在从约0.5nm至约50nm的范围内，并且在其它实施例中在从约1nm至约10nm的范围内。当金属氮化物层(例如，TiN层)92的厚度大于约50nm时，结电阻Rscd增加，并且当金属氮化物层92的厚度小于0.5nm时，不能充分获得氮的作用。
在形成金属氮化物层94之后，实施退火操作，以形成金属层94和/或金属氮化物层92的金属元素和源极/漏极外延层60的元素(例如，Si或Si和Ge)的合金层95，并且然后形成金属接触件100，如图21所示。
在一些实施例中，消耗形成在源极/漏极外延层60上的所有金属(例如，Ti)层94以形成合金层95，并且保留ILD层81上的金属层94的一部分。在其它实施例中，在形成合金层95之后，保留在形成在源极/漏极外延层60上的金属层94的一部分。在一些实施例中，剩余的金属层94和/或金属氮化物层92被去除，而在其它实施例中，不被去除。
在一些实施例中，通过控制退火条件，金属氮化物层92中的氮向源极/漏极外延层60扩散，并且在合金层上形成含氮层，金属层形成在该含氮层上。
在一些实施例中，在源极/漏极外延层60上形成金属氮化物层92(例如，TiN)，并且在不形成金属层的情况下实施形成合金层95的退火操作。通过控制退火条件，金属氮化物层92中的氮向源极/漏极外延层60扩散，并且在合金层上形成含氮层，金属层形成在该含氮层上。
图22和图23示出了根据本发明另一实施例的用于制造FinFET器件的各个阶段的示例性截面图。在以下实施例中可以采用与以上实施例描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细说明。
在如图13所示形成接触开口85之后，与关于图14说明的操作类似，形成含氮层90。然后，在接触开口85中形成金属氮化物层92，并且在金属氮化物层92上方形成金属层94，如图22所示。在一些实施例中，金属氮化物层92是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，TiN用作金属氮化物层92。在一些实施例中，金属层94是Ni、Ti、Ta和/或W的氮化物层。在某些实施例中，Ti用作金属层94。在一些实施例中，金属氮化物层92的金属元素与金属层94相同，而在其它实施例中，与金属层94不同。在一些实施例中，金属氮化物层94的厚度在从约0.5nm至约50nm的范围内，并且在其它实施例中在从约1nm至约10nm的范围内。当金属氮化物层(例如，TiN层)92的厚度大于约50nm时，结电阻Rscd增加，并且当金属氮化物层92的厚度小于0.5nm时，不能充分获得氮的作用。
在形成金属层94之后，实施退火操作，以形成金属氮化物层92和/或金属层94的金属元素和含氮层90的元素(例如，Si或Si和Ge)的合金层95，并且然后形成金属接触件100，如图23所示。
在一些实施例中，消耗形成在含氮层90上的所有金属氮化物(例如，TiN)层92以形成合金层95。保留ILD层81上的金属氮化物层92的一部分。在其它实施例中，在形成合金层95之后，保留在形成在含氮层90上的金属氮化物层92的一部分。在一些实施例中，剩余的金属氮化物层92和/或剩余的金属层94被去除，而在其它实施例中，不被去除。
在一些实施例中，通过控制退火条件，在源极/漏极外延层60上形成合金层(例如，硅化钛)，并且在合金层上形成含氮层，保留该含氮层上的金属层。
图24A至图24H示出了根据本发明各个实施例的导电接触件100和源极/漏极外延层60之间的接触结构的截面图。
在图24A中，合金层95(为含氮硅化物层)设置在源极/漏极外延层60和导电接触件100之间。
在图24B中，合金层95(为含氮硅化物层)设置在源极/漏极外延层60上，并且金属层94保留在合金层95和导电接触件100之间。
在图24C中，剩余的含氮层90设置在合金层95(为含氮硅化物层)和源极/漏极外延层60之间，导电接触件100设置在合金层95上。
在图24D中，剩余的含氮层90设置在合金层95(为含氮硅化物层)和源极/漏极外延层60之间，并且剩余的金属层94设置在导电接触件100和合金层95之间。
在图24E中，合金层95(为含氮硅化物层)设置在源极/漏极外延层60上，并且剩余的金属氮化物层92设置在合金层95上。此外，剩余的金属层94设置在导电接触件100和金属氮化物层92之间。
在图24F中，剩余的含氮层90设置在合金层95(为含氮硅化物层)和源极/漏极外延层60之间。剩余的金属氮化物层92设置在合金层95上，并且剩余的金属层94设置在导电接触件100和金属氮化物层92之间。
在图24G中，合金层95(为含氮硅化物层)设置在源极/漏极外延层60上，并且在合金层95和导电接触件100之间形成含氮层90’。
在图24H中，合金层95(为含氮硅化物层)设置在源极/漏极外延层60上，并且在合金层95和剩余的金属层94之间形成含氮层90’，导电接触件100设置在剩余的金属层94上。
在图24A至图24H的实施例中，含氮层包括至少5％原子的氮。在其它实施例中，含氮层包括至少20％原子的氮。在一些实施例中，图24A至图24H的一个或多个中的合金层95包含小于约5％原子的氮。
图26示出了根据本发明实施例的深度方向元素分析结果。根据图18和图19所示的实施例制备测量样品。如图26所示，在Si层(例如，源极/漏极外延层60)和Ti层(例如，金属层94)之间形成有含氮层。在图26中，含氮量至少20％原子的含氮层的厚度为约7nm，并且可以在从约5nm至约10nm的范围内。在图26中，含氮层中的峰值氮量为约80％原子，并且其可以在从50％原子至95％原子的范围内。
图27示出了根据本发明实施例的元素分析结果的比较。样品是不具有含氮层的结构、通过TiN层沉积而包含含氮层的结构，以及通过氮处理而包含含氮层的结构。在硅化物层的中心处测量元素的量。通过形成含氮层，氧量减少到小于约13.5％原子。较小的氧量也可以改善接触电阻。
图28和图29示出了根据本发明实施例的半导体器件的截面图。在一些实施例中，含氮层90具有朝向衬底的凸形弯曲形状。图30示出了根据本发明实施例的半导体器件的环形振荡器的截面图，而图31示出了半导体器件的静态随机存取存储器的截面图。在一些实施例中，含氮层具有朝向衬底的凸形弯曲形状。
应该理解，不是所有的优势都已经在此处讨论，没有特定的优势对于所有实施例或实例都是需要的，并且其它实施例或实例可以提供不同的优势。
根据本发明的实施例，在源极/漏极外延层和导电金属接触件之间设置含氮至少例如5％原子的一个或多个含氮层。含氮层可以减小源极/漏极外延层和导电金属接触件之间的肖特基势垒高度，从而可以减小源极/漏极区域中的接触电阻Rscd。
根据本发明的一个方面，在制造半导体器件的方法中，在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构，在外延源极/漏极结构的表面上或中形成含氮层，在含氮层上方形成金属层，并且在源极/漏极区域上方并且基于金属层的元素形成外延源极/漏极结构的元素的合金层。在以上和以下的一个或多个实施例中，通过将外延源极/漏极结构的表面暴露于由含氮气体形成的等离子体来形成含氮层。在以上和以下的一个或多个实施例中，通过在加热衬底的同时将外延源极/漏极结构的表面暴露于NH3气体来形成含氮层。在以上和以下的一个或多个实施例中，将衬底加热到475℃或更高的温度。在以上和以下的一个或多个实施例中，含氮层是TiN层。在以上和以下的一个或多个实施例中，金属层包括Ti层。在以上和以下的一个或多个实施例中，含氮层包含至少20％原子的氮。在以上和以下的一个或多个实施例中，含氮量至少20％原子的含氮层的厚度在从5nm至10nm的范围内。在以上和以下的一个或多个实施例中，含氮层中的峰值氮量在从50％原子至95％原子的范围内。在以上和以下的一个或多个实施例中，在形成含氮层之后，在475℃或更高的温度下实施退火操作。
根据本发明的另一方面，在制造半导体器件的方法中，在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构，实施第一注入操作以将第一离子引入到外延源极/漏极结构中，实施第二注入操作以将与第一离子不同的第二离子引入到外延源极/漏极结构中，实施第一退火操作，在外延源极/漏极结构的表面上或中形成含氮层，在含氮层上方形成金属层，在源极/漏极区域上方并且基于金属层的元素形成外延源极/漏极结构的元素的合金层。在以上和以下的一个或多个实施例中，外延源极/漏极结构包括SiGe。在以上和以下的一个或多个实施例中，第一离子是Ge离子。在以上和以下的一个或多个实施例中，第二离子包括硼。在以上和以下的一个或多个实施例中，第一退火操作包括激光退火。在以上和以下的一个或多个实施例中，在形成含氮层之后，在475℃或更高的温度下实施第二退火操作。
根据本发明的另一方面，在制造半导体器件的方法中，在位于衬底上方的源极/漏极区域处形成外延源极/漏极结构，在外延源极/漏极结构上方形成层间介电(ILD)层，在ILD层中形成接触开口以暴露外延源极/漏极结构的上表面的一部分，在外延源极/漏极结构的上表面上或中形成含氮层，在含氮层上方形成金属层，在源极/漏极区域上方并且基于金属层的元素形成外延源极/漏极结构的元素的合金层，在接触开口的合金层上方形成导电层。在以上和以下的一个或多个实施例中，通过将外延源极/漏极结构的表面暴露于由含氮气体形成的等离子体来形成含氮层。在以上和以下的一个或多个实施例中，通过在加热衬底的同时将外延源极/漏极结构的表面暴露于NH3气体来形成含氮层。在以上和以下的一个或多个实施例中，在形成含氮层之后，在475℃或更高的温度下实施退火操作。
根据本发明的一方面，半导体器件包括设置在沟道区域上方的栅极结构、设置在源极/漏极区域处的源极/漏极外延层、设置在源极/漏极外延层上的含氮层、设置在含氮层上的硅化物层，以及设置在硅化物层上的导电接触件。在以上和以下的一个或多个实施例中，含氮层包含至少20％原子的氮。在以上和以下的一个或多个实施例中，含氮量至少20％原子的含氮层的厚度在从5nm至10nm的范围内。在以上和以下的一个或多个实施例中，含氮层中的峰值氮量在从50％原子至95％原子的范围内。在以上和以下的一个或多个实施例中，硅化物层包括TiSi。在以上和以下的一个或多个实施例中，源极/漏极外延层包括SiGe，并且硅化物层包括含Ge的TiSi。在以上和以下的一个或多个实施例中，含氮层包含Si-N键。在以上和以下的一个或多个实施例中，含氮层是TiN层。在以上和以下的一个或多个实施例中，含氮层不是TiN层。在以上和以下的一个或多个实施例中，半导体器件还包括在含氮层和硅化物层之间的TiN层。
根据本发明的另一方面，半导体器件包括设置在沟道区域上方的栅极结构、设置在源极/漏极区域处的源极/漏极外延层、设置在源极/漏极外延层上的硅化物层、设置在硅化物层上的含氮层，以及设置在含氮层上的导电接触件。在以上和以下的一个或多个实施例中，含氮层包含至少20％原子的量的氮。在以上和以下的一个或多个实施例中，含氮量至少20％原子的含氮层的厚度在从5nm至10nm的范围内。在以上和以下的一个或多个实施例中，含氮层中的峰值氮量在从50％原子至95％原子的范围内。在以上和以下的一个或多个实施例中，硅化物层包括TiSi。在以上和以下的一个或多个实施例中，源极/漏极外延层包括SiGe，并且硅化物层包括含Ge的TiSi。
根据本发明的另一方面，半导体器件包括设置在衬底上方的隔离绝缘层、设置在衬底上方并且在平面图中沿第一方向延伸的多个鳍结构、设置在多个鳍结构的一部分上方并且在与第一方向交叉的第二方向上延伸的栅极结构、源极/漏极外延层、设置在隔离绝缘层的上表面上的介电层、设置在源极/漏极外延层上的硅化物层，以及设置在硅化物层上的导电接触件。硅化物层包括金属元素、硅和氮。在以上和以下的一个或多个实施例中，金属元素是Ti。在以上和以下的一个或多个实施例中，硅化物层包含至少20％原子的量的氮。在以上和以下的一个或多个实施例中，硅化物层中的峰值氮量在从50％原子至95％原子的范围内。
上面概述了若干实施例或实例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构；
在所述外延源极/漏极结构的表面上或中形成含氮层；
在所述含氮层上方形成金属层；以及
在所述源极/漏极区域上方并且基于所述金属层的元素形成所述外延源极/漏极结构的元素的合金层。
2.根据权利要求1所述的方法，其中，通过将所述外延源极/漏极结构的表面暴露于由含氮气体形成的等离子体来形成所述含氮层。
3.根据权利要求1所述的方法，其中，通过在加热所述衬底的同时将所述外延源极/漏极结构的表面暴露于NH3气体来形成所述含氮层。
4.根据权利要求3所述的方法，其中，将所述衬底加热到475℃或更高的温度。
5.根据权利要求1所述的方法，其中，所述含氮层是TiN层。
6.根据权利要求1所述的方法，其中，所述金属层包括Ti层。
7.根据权利要求1所述的方法，其中，所述含氮层包含至少20％原子的氮。
8.根据权利要求7所述的方法，其中，含氮量至少20％原子的所述含氮层的厚度在从5nm至10nm的范围内。
9.一种制造半导体器件的方法，所述方法包括：
在设置在衬底上方的源极/漏极区域处形成外延源极/漏极结构；
实施第一注入操作以将第一离子引入到所述外延源极/漏极结构中；
实施第二注入操作以将与所述第一离子不同的第二离子引入到所述外延源极/漏极结构中；
实施第一退火操作；
在所述外延源极/漏极结构的表面上或中形成含氮层；
在所述含氮层上方形成金属层；以及
在所述源极/漏极区域上方并且基于所述金属层的元素形成所述外延源极/漏极结构的元素的合金层。
10.一种半导体器件，包括：
栅极结构，设置在沟道区域上方；
源极/漏极外延层，位于源极/漏极区域处；
含氮层，设置所述在源极/漏极外延层上；
硅化物层，设置在所述含氮层上；以及
导电接触件，设置在所述硅化物层上。
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