FR2884052A1 - Transistor imos - Google Patents
Transistor imos Download PDFInfo
- Publication number
- FR2884052A1 FR2884052A1 FR0550816A FR0550816A FR2884052A1 FR 2884052 A1 FR2884052 A1 FR 2884052A1 FR 0550816 A FR0550816 A FR 0550816A FR 0550816 A FR0550816 A FR 0550816A FR 2884052 A1 FR2884052 A1 FR 2884052A1
- Authority
- FR
- France
- Prior art keywords
- zone
- stack
- conductive
- semiconductor
- doped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 3
- 150000004706 metal oxides Chemical class 0.000 title abstract description 3
- 125000006850 spacer group Chemical group 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims abstract description 15
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000002513 implantation Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910003986 SicO Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
L'invention concerne un transistor de type IMOS vertical comprenant : un empilement d'une première portion semiconductrice dopée avec des éléments dopants d'un premier type, d'une deuxième portion semiconductrice intrinsèque sensiblement non dopée, et d'une troisième portion semiconductrice dopée avec des éléments dopants d'un second type formant une diode de type PIN ; et une grille conductrice placée contre ledit empilement avec interposition d'une couche isolante.
Description
TRANSISTOR IMOS
Domaine de l'invention La présente invention concerne un transistor IMOS de l'anglais Impact Ionization Metal Oxyde Semiconductor. Exposé de l'art antérieur La figure 1 est une vue en perspective d'un transistor de type IMOS réalisé dans une plaque de type SOI, de l'anglais Silicon On Insulator. La plaque SOI est constituée d'un support 1, d'une fine couche isolante 2 et d'une couche semiconductrice 3. Une zone isolante 5 formée dans des ouvertures traversantes de la couche semiconductrice 3 entoure une zone dite "active" 6 de la couche semiconductrice 3.
Une bande latérale 10 de la zone active 6, représentée sur la gauche de la figure, est dopée avec des éléments de type P. Une autre bande latérale 11, représentée sur la droite de la figure, est dopée avec des éléments de type N. Une bande centrale 12 de la zone active 6, non dopée ou intrinsèque I, est placée entre les bandes latérales 10 et 11. La partie droite de la bande centrale 12 est recouverte d'un empilement d'une fine couche isolante 15 et d'une couche conductrice 16.
La figure 2 est une vue en coupe de la structure représentée en figure 1. La bande latérale 10 de type P est reliée à une borne de source S. La bande latérale 11 de type N est reliée à une borne de drain D. La couche conductrice 16 est reliée à une borne de grille G. Le fonctionnement de ce transistor s'apparente à celui d'une diode en inverse dont on peut faire varier la tension de claquage. La diode en question est la diode PIN constituée par les bandes 10 à 12. Lorsque le potentiel de la grille G augmente par rapport à celui de la bande centrale intrinsèque 12, il se crée une zone 20 de type N sous la fine couche isolante 15. Ceci a pour effet de "rapprocher" la bande 10 de type P de la bande 11 de type N et donc de diminuer la tension de claquage en inverse de la diode PIN.
La figure 3 est un diagrauuue illustrant les variations du courant drainsource iDS traversant la diode en fonction de la tension Vg sur la borne de grille G. Le courant iDS est sensiblement nul pour les tensions Vg inférieures à une tension de seuil Vt et sensiblement égal à un courant imax lorsque la tension Vg est supérieure à la tension seuil Vt. Le courant drain-source d'un transistor MOS classique en fonction de sa tension de grille est représenté en pointillés. Comme cela est visible en figure 3, l'augmentation du courant iDS avec la tension de grille est beaucoup plus progressive pour un transistor MOS que pour un transistor de type IMOS. Les transistors de type IMOS présentent une consommation statique plus faible que les transistors MOS. De plus, les transistors de type IMOS sont capables de commuter, c'est-à-dire de passer de l'état non conducteur à l'état conducteur, en un temps très court inférieur ou égal à celui d'un transistor MOS classique.
Par ailleurs, un procédé classique de formation d'un transistor IMOS tel que celui représenté en figure 1 est de former la grille, c'est-à-dire les couches 15 et 16, puis de réaliser une première étape d'implantation pour former la bande latérale 11 de type N et une seconde étape d'implantation pour former la bande latérale 10 de type P. Lors de la formation de la bande latérale 11 de type N, il est nécessaire de masquer la partie découverte de la couche semiconductrice 3 placée à gauche de la grille. L'ouverture du masque formée au-dessus de la zone que l'on souhaite implanter, la partie droite de la couche semiconductrice, ne doit pas être décalée vers la gauche d'une distance supérieure à la largeur de la grille pour éviter d'implanter la partie de la couche semiconductrice 3 placée à gauche de la grille 15/16. Or les appareils de photolithographie actuels utilisés pour la fabrication de circuits intégrés ne permettent pas de positionner une telle ouverture avec une précision inférieure à 40/50 nm. La largeur de la grille des transistors IMOS ne peut donc être prévue inférieure à 50 nm. Or il est possible de fabriquer des transistors MOS classiques présentant des largeurs de grilles plus petites. En conséquence, pour une capacité en courant identique, un transistor de type IMOS tel que celui représenté en figure 1 peut être nettement plus encombrant qu'un transistor MOS classique.
Résumé de l'invention Un objet de la présente invention est de prévoir un transistor de type IMOS qui soit peu encombrant.
Pour atteindre cet objet, la présente invention prévoit un transistor de type IMOS vertical comprenant: un empilement d'une première portion semiconductrice dopée avec des éléments dopants d'un premier type, d-'une deuxième portion semiconductrice intrinsèque sensiblement non dopée, et d'une troisième portion semiconductrice dopée avec des éléments dopants d'un second type formant une diode de type PIN; et une grille conductrice placée contre ledit empilement avec interposition d'une couche isolante.
Selon une variante de réalisation du transistor précédemment décrit, la première portion semiconductrice dopée constitue le bas dudit empilement, la première portion étant posée sur une zone conductrice d'accès telle qu'une zone semiconductrice dopée avec des éléments dopants du premier type correspondant à une zone dopée d'un substrat tel qu'une plaque semiconductrice ou une couche semiconductrice supérieure d'une plaque de type SOI.
Selon une variante de réalisation du transistor précédemment décrit, ladite zone conductrice d'accès est entourée d'une zone isolante placée dans un creux dudit substrat.
Selon une variante de réalisation du transistor précédemment décrit, ladite troisième portion est placée sur le haut de l'empilement et s'étend pour partie au-dessus de ladite zone isolante, des contacts permettant d'accéder à la troisième portion étant placés sur l'extension de cette dernière.
Selon une variante de réalisation du transistor précédemment décrit, ladite grille est constituée d'au moins un espaceur de grille et le transistor comprend en outre un bloc conducteur de grille sur lequel sont placés des contacts permettant d'accéder à la grille, le bloc de grille étant éventuellement placé contre ledit au moins un espaceur de grille.
Selon une variante de réalisation du transistor précédemment décrit, le transistor comprend en outre au moins un contact placé au-dessus d'une partie de ladite zone d'accès.
Selon une variante de réalisation du transistor précédemment décrit, ladite zone d'accès a une forme sensiblement rectangulaire, ladite troisième portion est constituée de deux bandes formant un T, une première bande étant placée au-dessus de la zone d'accès, transversalement à cette dernière, de sorte qu'en vue de dessus deux portions de la zone d'accès sont placées de part et d'autre de cette première bande, une seconde bande étant placée au-dessus de ladite zone isolante contre l'extrémité de la première bande, et ledit bloc conducteur étant constitué d'une bande entourant ladite première bande et s'étendant latéralement au-dessus de la zone isolante.
Selon une variante de réalisation du transistor précédemment décrit, ladite grille conductrice a une épaisseur inférieure à celle dudit empilement, la grille étant accolée contre tout ou partie de la deuxième portion semiconductrice intrinsèque et s'étendant éventuellement contre tout ou partie d'une des première et troisième portions semiconductrices dopées.
La présente invention prévoit en outre un procédé de formation d'un transistor IMOS vertical comprenant les étapes suivantes: former, en surface d'un substrat semiconducteur, une zone isolante qui entoure une zone du substrat dite zone inférieure dopée avec des éléments dopants d'un premier type; former un bloc semiconducteur intrinsèque au-dessus de la zone inférieure; former une couche semiconductrice dopée avec des éléments dopants d'un second type qui recouvre le bloc intrinsèque et la zone isolante; effectuer une gravure anisotrope de la couche semiconductrice, du bloc intrinsèque et de la partie surfacique de ladite zone inférieure avec pour résultat la formation d'un empilement d'une portion "inférieure" dopée avec des éléments du premier type, d'une portion intrinsèque et d'une portion semiconductrice supérieure dopée avec des éléments dopants du second type; effectuer un dépôt conforme d'une fine couche isolante; effectuer un dépôt conforme d'une couche conductrice; et effectuer une gravure anisotrope de la couche conductrice et de la fine couche isolante, avec pour résultat la formation d'espaceurs conducteurs contre ledit empilement, contre les flancs des parties de la portion supérieure placées au-dessus de la zone isolante et éventuellement contre les parois de la zone isolante entourant la zone inférieure ainsi que d'un bloc conducteur en contact avec ces espaceurs conducteurs.
Selon un mode de mise en oeuvre du procédé précédemment décrit, une zone isolante entoure ladite zone inférieure dopée avec des éléments dopants d'un premier type.
Selon un mode de mise en oeuvre du procédé précédemment décrit, le procédé comprend en outre les étapes suivantes: déposer une couche isolante au-dessus de la structure précédemment obtenue; graver la couche isolante de façon à former des ouvertures au-dessus du bloc conducteur, de la portion semiconductrice supérieure et des parties de la zone, inférieure non recouvertes par ladite portion semiconductrice inférieure; et remplir les ouvertures d'un matériau conducteur afin de former des contacts.
Selon un mode de mise en oeuvre du procédé précé- demment décrit, le procédé comprend en outre les étapes suivantes: effectuer un dépôt conforme d'une seconde couche isolante; effectuer une gravure anisotrope de la seconde couche isolante, avec pour résultat la formation d'espaceurs isolants contre lesdits espaceurs conducteurs; déposer une seconde couche conductrice sur la structure précédemment obtenue; faire réagir la seconde couche conductrice avec la portion semiconductrice supérieure, le bloc conducteur et les zones découvertes de la zone inférieure, de façon à former des zones siliciurées en surface de ces éléments; et éliminer les parties restantes de la seconde couche conductrice.
Brève description des dessins
Cet objet, ces caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation parti- culiers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1 est une vue en perspective, précédemment décrite, d'un transistor de type IMOS connu; la figure 2 est une vue en coupe du transistor 25 représenté en figure 1; la figure 3 est un diagramme illustrant le courant d'un transistor IMOS en fonction de la tension appliquée sur sa grille; et les figures 4 à 14 sont des vues de dessus, des vues en coupe ou des vues en perspective de structures obtenues à l'issue d'étapes successives d'un procédé de fabrication d'un transistor IMOS selon la présente invention.
Description détaillée
Par souci de clarté, de mêmes éléments ont été désignés 35 par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les figures 1, 2, et 4 à 14 ne sont pas tracées à l'échelle.
La présente invention vise un transistor IMOS à conduction verticale contrairement au transistor à conduction horizontale précédeunient décrit. Des étapes successives de fabrication d'un exemple d'un tel transistor sont décrites ci-après en relation avec les figures 4 à 13.
Dans une étape initiale, illustrée en vue de dessus en figure 4A et en vue en coupe en figure 4B, on forme en surface d'un substrat 100, une zone isolante 101 qui entoure une zone dite active 102 du substrat 100. La zone active 102 a dans cet exemple une forme sensiblement rectangulaire et est placée sur la droite de la figure. Dans cet exemple, la zone isolante 101 est placée dans un creux formé en surface du substrat 100. La surface inférieure de la zone isolante 101 est plus basse que la surface supérieure de la zone active 102 et la surface supérieure de la zone isolante est plus haute que celle de la zone active 102.
On effectue ensuite une implantation ionique de façon à doper la zone active 102 avec des éléments de type N dans cet exemple.
Dans une étape suivante, illustrée par une vue en coupe en figure 5, on fait croître par un procédé sélectif un bloc semiconducteur "intrinsèque" I 110, c'est-à-dire non dopé, au-dessus de la zone active 102. Comme cela est visible en figure 5, une croissance épitaxiale du bloc semiconducteur peut conduire à la formation d'un bloc présentant des parois inclinées qui sont en contact avec la zone isolante 101 en surface de la zone active 102 et qui s'écartent de celle-ci en s'éloignant de la zone active 102.
On fait croître ensuite par un procédé non sélectif une couche semiconductrice dopée 111, par exemple de type P, au- dessus du bloc intrinsèque 110 et de la zone isolante 101. Le dopage de la couche semiconductrice 111 est de préférence effectué lors de sa formation et non par une implantation subséquente de façon à préserver le "non-dopage" de la portion intrinsèque 110. De façon générale, on considère dans la présente description qu'une zone semiconductrice est intrinsèque si elle est pas ou peu dopée comparativement aux zones dites dopées.
Dans une étape suivante, illustrée en vue de dessus en figure 6A et en coupe en figure 6B, on dépose une couche de résine sur la structure précédemment obtenue puis on l'insole et la développe de façon à conserver un masque de gravure 120. Comme cela est visible en figure 6A, le masque de gravure 120 est dans cet exemple constitué de deux bandes agencées en forme de T. Une bande 121 est placée au-dessus de la zone active 102 sensiblement transversalement à cette dernière, de sorte que deux parties sensiblement rectangulaires de la zone active 102 soient placées de part et d'autre de la bande 121 en vue de dessus. L'autre bande 122 est placée au-dessus de la zone isolante 101 accolée contre l'extrémité de la bande 121. Comme cela est visible en figure 6B, le masque de gravure 120 est placé au-dessus de la couche semiconductrice 111, et s'étend de gauche à droite, au-dessus de la portion de la zone isolante 101 visible sur la gauche de la figure, au-dessus de la zone active 102, et au-dessus de la portion de la zone isolante 101 visible sur la droite de la figure.
Dans une étape suivante, illustrée par une vue en coupe en figure 7A et une vue en perspective en figure 7B, on effectue une gravure anisotrope de la couche semiconductrice 111. On obtient alors une zone semiconductrice dite "supérieure" 130 ayant sensiblement la même forme que le masque de résine 120. On grave aussi le bloc intrinsèque 110 et une partie superficielle de la zone active 102. Seule la partie supérieure de la zone active 102 est gravée et on forme une bande 135 de type N sur le dessus de la zone active 102. Comme cela est visible sur la figure 7B, on obtient un empilement d'une bande 135 de type N, d'une bande "intrinsèque" 136 et d'une bande 137 de type P. Outre la bande 137, la zone semiconductrice supérieure 130 est constituée d'une bande 138 placée au-dessus de la zone isolante 101 contre l'extrémité de la bande 137. Dans cet exemple de réalisation, on obtient alors deux cavités 140 et 141 de part et d'autre de l'empilement des bandes 135 à 137, le fond de chacune des cavités 140 et 141 correspondant à une partie de la surface supérieure de la zone active 102. On élimine alors le masque de résine 120.
Dans une étape suivante, illustrée par deux vues en coupe orthogonales en figures 8A et 8B, on effectue un dépôt conforme d'une fine couche isolante 150, constituée par exemple d'oxyde de silicium. Comme cela est visible sur la figure 8A, la zone semiconductrice supérieure 130 est entièrement recouverte par la fine couche isolante 150. De même, comme cela est visible sur la figure 8B, la fine couche isolante 150 recouvre les parois et le fond des cavités 140 et 141 et entoure l'empilement des bandes 135 à 137.
Dans une étape suivante, illustrée par deux vues en coupe orthogonales en figures 9A et 9B, on effectue un dépôt conforme d'une couche conductrice 160, par exemple en silicium polycristallin, sur la structure précédemment obtenue. Comme cela est visible sur la figure 9A, la couche conductrice 160 recouvre la zone supérieure 130. De plus, comme cela est visible sur la figure 9B, la couche conductrice 160 "descend" le long de la paroi verticale de la cavité 141, remonte le long de la paroi verticale de l'empilement des bandes 135 à 137, recouvre cet empilement, "redescend" le long de l'autre paroi de cet empilement puis remonte le long de la paroi verticale de la cavité 140.
Dans une étape suivante, illustrée en vue de dessus en figure l0A et en coupe en figure 10B, on dépose une couche de résine que l'on insole et développe de façon à conserver un masque de gravure 170 au-dessus de la structure précédemment obtenue. Comme cela est visible sur la figure 10A, le masque de gravure 170 est dans cet exemple une bande placée au-dessus de la zone isolante 101 transversalement à la bande 137 de la zone supérieure 130. Comme cela est visible sur la figure 10B, le masque de gravure 170 est placé au-dessus de la bande 137. Le masque 170 s'étend légèrement sur la gauche de la bande 137 et plus longuement sur la droite de cette dernière.
Dans une étape suivante, illustrée en perspective en figure 11, on effectue une gravure anisotrope de la couche conductrice 160. On élimine ensuite les portions non recouvertes de la fine couche isolante 150 puis on élimine le masque de gravure 170. On obtient alors une bande conductrice 175 ayant la forme du masque de résine 170, qui entoure la bande 137 et s'étend transversalement à cette dernière au-dessus de la zone isolante 101. De plus, il se forme des espaceurs conducteurs 180, 181, 182 et 183 contre les flancs respectivement de la zone semiconductrice supérieure 130, de l'empilement des bandes 135 à 137, des parois verticales des cavités 140 et 141. La bande conductrice 175 et les espaceurs 181 sont isolés de la zone semiconductrice supérieure 130 et des bandes 135 à 137 par des portions restantes de la fine couche isolante 150. De plus, la bande conductrice 175 est en contact avec les espaceurs conducteurs 180 qui sont eux-mêmes en contact avec les espaceurs conducteurs 181.
Dans une étape suivante, illustrée par des vues en coupe en figures 12A et 12B, on effectue un dépôt conforme d'une couche isolante sur la structure précédemment obtenue puis on effectue une gravure anisotrope de cette couche isolante. Comme cela est visible sur la figure 12A, les espaceurs conducteurs 180 placés contre les parois verticales de la zone semiconductrice supérieure 130 sont alors recouverts d'espaceurs isolants 190. De plus, comme cela est visible sur la figure 12B, il se forme des espaceurs isolants 191, 192 contre les espaceurs conducteurs 181 placés contre les parois de l'empilement des bandes 135 à 137, ainsi que des espaceurs isolants 193 et 194 contre les espaceurs conducteurs 182 et 183 placés contre les parois des cavités 140 et 141.
Dans une étape suivante, illustrée par une vue en coupe en figure 13, on dépose une couche d'un matériau conducteur, tel que du cobalt, sur la structure précédemment obtenue et on fait réagir cette couche conductrice avec les parties découvertes des zones semiconductrices, c'est-à-dire les parties découvertes de la zone active 102 et de la zone semiconductrice supérieure 130. Il se forme alors des zones siliciurées 200, 201, 202 de SiCo en surface de ces zones semiconductrices.
Dans une étape suivante, illustrée par une vue de dessus en figure 14A, et deux vues en coupe en figures 14B et 14C, on effectue un dépôt, nonconforme, d'une couche isolante 210 sur la structure précédemment obtenue. On grave ensuite la couche isolante 210 de façon à former des ouvertures traver- santes puis on remplit ces ouvertures d'un matériau conducteur tel que de l'aluminium ou du cuivre. On a ainsi formé un ensemble de contacts. Sur la vue de dessus représentée en figure 14A, des contacts sont représentés chacun par un carré rempli d'une croix. Dans cet exemple, trois contacts 211, 212, 213 sont placés au-dessus de la bande 138 de la zone semiconductrice supérieure 130, un contact 214 est placé au-dessus de l'extrémité de la bande conductrice 175, et trois contacts 215, 216, 217 et 218, 219, 220 sont placés dans chacune des cavités 140 et 141 audessus des zones siliciurées 201 et 202.
Comme cela est visible en figure 14B, des contacts placés dans les cavités 140 et 141 sont positionnés entre les espaceurs isolants 193/191 et 192/194, au-dessus des zones siliciurées 201 et 202.
Par ailleurs, comme cela est visible sur la figure 14C, aucun contact n'est placé au-dessus de la bande 137 de la zone supérieure 130. Seuls 3 contacts sont placés au-dessus de la bande 138 de la zone supérieure 130. Ceci est dû au fait que la bande 138 peut être très étroite et qu'il est alors impossible de placer des contacts au-dessus de cette bande. La bande 137 est alors prévue suffisamment large pour pouvoir "accueillir" des contacts. La largeur de la bande 138 est prévue plus ou moins large en fonction des capacités en courant souhaitées pour le transistor IMOS.
Selon une variante de mise en oeuvre du procédé selon la présente invention, le substrat 100 est la couche semiconductrice supérieure d'une plaque de type SOI. Dans ce cas, la zone isolante 101 est formée dans des ouvertures débouchantes de la couche semiconductrice de façon à être en contact avec la fine couche isolante de la plaque SOI séparant la couche semiconductrice et la couche support de la plaque SOI.
Comme cela est visible en figure 14B, un transistor IMOS selon la présente invention comprend un empilement de trois portions semiconductrices 135, 136, 137 constituant une diode PIN verticale ainsi qu'une grille conductrice 181, constituée par exemple d'espaceurs conducteurs, placée contre les parois verticales de l'empilement, une fine couche isolante 150 étant placée entre l'empilement et la grille. La portion semi-conductrice inférieure 135 est dopée avec des éléments dopants d'un premier type, par exemple N. La portion semiconductrice intermédiaire 136 est non dopée, ou intrinsèque I. La portion semiconductrice supérieure 137 est dopée avec des éléments dopants d'un second type, par exemple P. Les espaceurs conducteurs de grille sont reliés à une borne de grille G et les portions inférieure et supérieure de l'empilement, dopées N ou P, sont reliées à des bornes de source S et de drain D. La portion semiconductrice inférieure 135 est par exemple en contact avec une zone semiconductrice plus large du même type de dopage, ou zone d'accès 102, car l'accès à la portion inférieure est alors effectué par l'intermédiaire de cette zone et d'un contact placé au- dessus des parties de la zone d'accès non recouvertes par la portion inférieure 135. La zone d'accès peut être une zone dopée d'une plaque semi-conductrice éventuellement dopée avec des éléments dopants d'un autre type, ou bien une portion de la couche semiconductrice supérieure d'une plaque de type SOI. On considère dans la présente description qu'une plaque semiconductrice ou une couche semiconductrice constitue de façon générale un substrat.
Quel que soit le type de substrat utilisé, il est souvent nécessaire d'isoler le transistor IMOS d'autres composants formés dans le substrat. Pour ce faire, une zone isolante 101 est placée dans une ouverture du substrat formée autour de la zone d'accès.
Par ailleurs, la présence d'une telle zone isolante permet de prévoir une extension de la portion supérieure de l'empilement au-dessus de cette zone isolante. Une telle extension est utile lorsque la portion supérieure est étroite et qu'il est difficile de placer des contacts suffisamment larges directement au-dessus de cette portion supérieure. Cette extension est alors prévue assez longue pour "accueillir" des contacts qui permettent d'accéder à la portion supérieure de la diode PIN.
En outre, pour permettre un accès à la grille du transistor, les espaceurs conducteurs de grille 181 sont en contact avec un bloc conducteur suffisamment large sur lequel il est possible de placer des contacts. Un tel bloc conducteur peut être réalisé de diverses manières. C'est par exemple un bloc 175 placé sur la zone isolante en contact avec des espaceurs conducteurs recouvrant les parois de l'extension de la partie supérieure, de tels espaceurs conducteurs constituant un prolongement des espaceurs conducteurs de grille. On peut aussi prévoir de placer un bloc conducteur immédiatement contre les espaceurs conducteurs de grille au-dessus de la zone d'accès, en plaçant une couche isolante entre le bloc et la zone d'accès. Un tel bloc peut aussi être placé pour partie au-dessus de la zone isolante et pour partie au-dessus de la zone d'accès.
Un avantage du transistor IMOS vertical selon la présente invention est qu'il occupe une surface moins importante qu'un transistor horizontal pour une capacité en courant identique.
A titre indicatif, et non limitatif, les dimensions d'un transistor IMOS obtenu selon la présente invention et tel que représenté en figures 14A à 14C sont les suivantes: Largeur minimale/maximale de la bande 137: 100 nm, Largeur de la bande 138: 200 nm, Largeur d'un contact: 120 nm, Epaisseur de la bande P 137: 25/50 nm, Epaisseur de la bande intrinsèque 136: 25/30 nm, Epaisseur de la bande N 135: 10/30 nm, Largeur des cavités 140, 141: 100 nm, Profondeur initiale de la zone active N 102: 30 nm, Largeur de la bande conductrice 175: 200 nm; Epaisseur de la fine couche isolante 150 15 angstroems.
Le transistor IMOS selon la présente invention peut être utilisé comme un transistor MOS à canal N (NMOS) ou P (PMOS). Lorsque l'on souhaite avoir l'équivalent d'un transistor NMOS, les portions de la diode PIN dopées P et N sont respectivement utilisées comme source et comme drain.
Inversement, lorsque l'on souhaite avoir l'équivalent d'un transistor PMOS, les portions de la diode PIN dopées P et N sont respectivement utilisées comme drain et comme source.
Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, l'homme de l'art pourra imaginer d'autres procédés de fabrication d'un transistor selon la présente invention.
De plus, on pourra prévoir diverses variantes de réalisation d'un transistor selon la présente invention. La grille conductrice placée contre l'empilement des portions dopées et intrinsèques peut être prévue moins épaisse que cet empilement et être placée contre tout ou partie de la portion intrinsèque en s'étendant éventuellement contre tout ou partie d'une des portions dopées.
En outre, on pourra par exemple former un transistor IMOS dans lequel l'empilement des portions dopées et intrinsèque de la diode PIN est accolé contre la zone isolante, seul un côté de l'empilement étant recouvert d'un espaceur conducteur de grille. On peut également prévoir un transistor IMOS vertical dans lequel la portion inférieure de la diode PIN est placée sur une zone conductrice autre qu'une zone semiconductrice.
Claims (12)
1. Transistor de type IMOS vertical comprenant: - un empilement d'une première portion semiconductrice dopée avec des éléments dopants (135) d'un premier type, d'une deuxième portion semiconductrice intrinsèque sensiblement non dopée (136), et d'une troisième portion semiconductrice dopée avec des éléments dopants d'un second type (130) formant une diode de type PIN; et - une grille conductrice placée contre ledit empilement avec interposition d'une couche isolante.
2. Transistor selon la revendication 1, dans lequel la première portion semiconductrice dopée (135) constitue le bas dudit empilement, la première portion étant posée sur une zone conductrice d'accès (102) telle qu'une zone semiconductrice dopée avec des éléments dopants du premier type correspondant à une zone dopée d'un substrat tel qu'une plaque semiconductrice (100) ou une couche semiconductrice supérieure d'une plaque de type SOI.
3. Transistor selon la revendication 2, dans lequel ladite zone conductrice d'accès (102) est entourée d'une zone isolante (101) placée dans un creux dudit substrat (100).
4. Transistor selon la revendication 3, dans lequel ladite troisième portion (130) est placée sur le haut de l'empilement et s'étend pour partie au-dessus de ladite zone isolante (101), des contacts (211, 212, 213) permettant d'accéder à la troisième portion étant placés sur l'extension de cette dernière.
5. Transistor selon la revendication 1, dans lequel ladite grille est constituée d'au moins un espaceur de grille (181) et comprenant en outre un bloc conducteur de grille (150) sur lequel sont placés des contacts (214) permettant d'accéder à la grille, le bloc de grille étant éventuellement placé contre ledit au moins un espaceur de grille.
6. Transistor selon la revendication 3, comprenant en outre au moins un contact (215 à 220) placé au-dessus d'une partie de ladite zone d'accès (102).
7. Transistor selon les revendications 1 à 5, dans
lequel ladite zone d'accès (102) a une forme sensiblement rectangulaire, ladite troisième portion (130) est constituée de deux bandes formant un T, une première bande (137) étant placée au-dessus de la zone d'accès, transversalement à cette dernière, de sorte qu'en vue de dessus deux portions de la zone d'accès sont placées de part et d'autre de cette première bande, une seconde bande étant placée au-dessus de ladite zone isolante (101) contre l'extrémité de la première bande, et ledit bloc conducteur étant constitué d'une bande (175) entourant ladite première bande et s'étendant latéralement au-dessus de la zone isolante.
8. Transistor selon la revendication 1, dans lequel ladite grille conductrice a une épaisseur inférieure à celle dudit empilement, la grille étant accolée contre tout ou partie de la deuxième portion semiconductrice intrinsèque et s'étendant éventuellement contre tout ou partie d'une des première et troisième portions semiconductrices dopées.
9. Procédé de formation d'un transistor IMOS vertical comprenant les étapes suivantes: former, en surface d'un substrat semiconducteur (100), une zone isolante (101) qui entoure une zone du substrat dite zone inférieure (102) dopée avec des éléments dopants d'un premier type; former un bloc semiconducteur intrinsèque (110) au-dessus de la zone inférieure; former une couche semiconductrice (111) dopée avec des éléments dopants d'un second type qui recouvre le bloc intrinsèque et la zone isolante; effectuer une gravure anisotrope de la couche semi- conductrice, du bloc intrinsèque et de la partie surfacique de ladite zone inférieure avec pour résultat la formation d'un empilement d'une portion "inférieure" dopée avec des éléments du premier type, d'une portion intrinsèque et d'une portion semiconductrice supérieure (130) dopée avec des éléments dopants du second type; effectuer un dépôt conforme d'une fine couche isolante (150) ; effectuer un dépôt conforme d'une couche conductrice (160) ; et effectuer une gravure anisotrope de la couche conductrice et de la fine couche isolante, avec pour résultat la formation d'espaceurs conducteurs (180, 181, 182) contre ledit empilement, contre les flancs des parties de la portion supérieure placées au-dessus de la zone isolante et éventuellement contre les parois de la zone isolante entourant la zone inférieure ainsi que d'un bloc conducteur (175) en contact avec ces espaceurs conducteurs.
10. Procédé selon la revendication 9, dans lequel une zone isolante (101) entoure ladite zone inférieure (102) dopée avec des éléments dopants d'un premier type.
11. Procédé selon la revendication 9, comprenant en outre les étapes suivantes: déposer une couche isolante (210) au-dessus de la structure précédemment obtenue; graver la couche isolante de façon à former des ouvertures au-dessus du bloc conducteur (175), de la portion semiconductrice supérieure (130) et des parties de la zone inférieure (102) non recouvertes par ladite portion semiconductrice inférieure; et remplir les ouvertures d'un matériau conducteur afin 30 de former des contacts (211 à 220).
12. Procédé selon la revendication 9, comprenant en outre les étapes suivantes: effectuer un dépôt conforme d'une seconde couche isolante; effectuer une gravure anisotrope de la seconde couche isolante, avec pour résultat la formation d'espaceurs isolants (191, 192, 193, 194) contre lesdits espaceurs conducteurs (180, 181, 182, 183) ; déposer une seconde couche conductrice sur la structure précédemment obtenue; faire réagir la seconde couche conductrice avec la portion semiconductrice supérieure (130), le bloc conducteur (175) et les zones découvertes de la zone inférieure (102), de façon à former des zones siliciurées (200, 201, 202) en surface de ces éléments; et éliminer les parties restantes de la seconde couche conductrice.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0550816A FR2884052B1 (fr) | 2005-03-30 | 2005-03-30 | Transistor imos |
| US11/393,616 US7608867B2 (en) | 2005-03-30 | 2006-03-30 | Vertical IMOS transistor having a PIN diode formed within |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0550816A FR2884052B1 (fr) | 2005-03-30 | 2005-03-30 | Transistor imos |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2884052A1 true FR2884052A1 (fr) | 2006-10-06 |
| FR2884052B1 FR2884052B1 (fr) | 2007-06-22 |
Family
ID=35229801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0550816A Expired - Fee Related FR2884052B1 (fr) | 2005-03-30 | 2005-03-30 | Transistor imos |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7608867B2 (fr) |
| FR (1) | FR2884052B1 (fr) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2894386B1 (fr) * | 2005-12-06 | 2008-02-29 | Commissariat Energie Atomique | Transistor de type i-mos comportant deux grilles independantes, et procede d'utilisation d'un tel transistor |
| US8138583B2 (en) * | 2007-02-16 | 2012-03-20 | Cree, Inc. | Diode having reduced on-resistance and associated method of manufacture |
| US8674434B2 (en) * | 2008-03-24 | 2014-03-18 | Micron Technology, Inc. | Impact ionization devices |
| US8232585B2 (en) * | 2008-07-24 | 2012-07-31 | Micron Technology, Inc. | JFET devices with PIN gate stacks |
| US8754401B2 (en) * | 2009-08-31 | 2014-06-17 | International Business Machines Corporation | Impact ionization field-effect transistor |
| US9087926B2 (en) * | 2009-12-23 | 2015-07-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Low capacitance semiconductor device |
| US8680619B2 (en) * | 2010-03-16 | 2014-03-25 | Taiwan Semiconductor Manufacturing Compnay, Ltd. | Method of fabricating hybrid impact-ionization semiconductor device |
| FR2980039B1 (fr) * | 2011-09-12 | 2013-09-27 | Commissariat Energie Atomique | Transistor a effet de champ z2fet a pente sous le seuil verticale et sans ionisation par impact |
| US9379257B2 (en) | 2012-06-22 | 2016-06-28 | Infineon Technologies Ag | Electrical device and method for manufacturing same |
| CN103208532B (zh) * | 2013-02-28 | 2015-06-10 | 溧阳市宏达电机有限公司 | 一种鳍型pin二极管 |
| EP3291307B1 (fr) | 2016-08-31 | 2021-11-03 | Stmicroelectronics Sa | Point memoire |
| US9653458B1 (en) | 2016-09-22 | 2017-05-16 | International Business Machines Corporation | Integrated device with P-I-N diodes and vertical field effect transistors |
| JP2019046864A (ja) * | 2017-08-30 | 2019-03-22 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び電子機器 |
| TWI646653B (zh) * | 2017-12-28 | 2019-01-01 | 新唐科技股份有限公司 | 橫向擴散金屬氧化物半導體場效電晶體 |
| US10355046B1 (en) * | 2017-12-29 | 2019-07-16 | Spin Memory, Inc. | Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ) |
| US11342469B2 (en) | 2018-07-09 | 2022-05-24 | Macom Technology Solutions Holdings, Inc. | Vertical etch heterolithic integrated circuit devices |
| US10651110B1 (en) * | 2018-12-31 | 2020-05-12 | Juniper Networks, Inc. | Efficient heat-sinking in PIN diode |
| CN112838129B (zh) * | 2021-01-08 | 2022-04-05 | 江苏东海半导体股份有限公司 | 基于碳化硅平面型mos结构的pin二极管 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19943390A1 (de) * | 1999-09-10 | 2001-05-03 | Walter Hansch | Halbleiterbauelement |
| FR2823010A1 (fr) * | 2001-04-02 | 2002-10-04 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| US6511884B1 (en) * | 2001-10-09 | 2003-01-28 | Chartered Semiconductor Manufacturing Ltd. | Method to form and/or isolate vertical transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920088A (en) * | 1995-06-16 | 1999-07-06 | Interuniversitair Micro-Electronica Centrum (Imec Vzw) | Vertical MISFET devices |
| US6239472B1 (en) * | 1998-09-01 | 2001-05-29 | Philips Electronics North America Corp. | MOSFET structure having improved source/drain junction performance |
| FR2806833B1 (fr) * | 2000-03-27 | 2002-06-14 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant |
| FR2826180B1 (fr) * | 2001-06-19 | 2003-09-19 | St Microelectronics Sa | Dispositif semiconducteur integre de memoire de type dram et procede de fabrication correspondant |
| FR2838238B1 (fr) * | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
| WO2004001801A2 (fr) * | 2002-06-19 | 2003-12-31 | The Board Of Trustees Of The Leland Stanford Junior University | Dispositif a semi-conducteur a grille isolee et procede associe impliquant l'utilisation d'une region intermediaire induite par jonctions |
| FR2853454B1 (fr) * | 2003-04-03 | 2005-07-15 | St Microelectronics Sa | Transistor mos haute densite |
-
2005
- 2005-03-30 FR FR0550816A patent/FR2884052B1/fr not_active Expired - Fee Related
-
2006
- 2006-03-30 US US11/393,616 patent/US7608867B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19943390A1 (de) * | 1999-09-10 | 2001-05-03 | Walter Hansch | Halbleiterbauelement |
| FR2823010A1 (fr) * | 2001-04-02 | 2002-10-04 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| US6511884B1 (en) * | 2001-10-09 | 2003-01-28 | Chartered Semiconductor Manufacturing Ltd. | Method to form and/or isolate vertical transistors |
Non-Patent Citations (2)
| Title |
|---|
| HANSCH W ET AL: "A vertical MOS-gated Esaki tunneling transistor in silicon", THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, vol. 369, no. 1-2, July 2000 (2000-07-01), pages 387 - 389, XP004200396, ISSN: 0040-6090 * |
| SCHULZE J ET AL: "Vertical MOS-gated pin-diodes: MOS-gated tunneling transistors in Si(100) and Si(111)", THIN SOLID FILMS, ELSEVIER-SEQUOIA S.A. LAUSANNE, CH, vol. 380, no. 1-2, 22 December 2000 (2000-12-22), pages 154 - 157, XP004226621, ISSN: 0040-6090 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US7608867B2 (en) | 2009-10-27 |
| US20060220086A1 (en) | 2006-10-05 |
| FR2884052B1 (fr) | 2007-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2884052A1 (fr) | Transistor imos | |
| EP2009682B1 (fr) | Transistor à effet de champ de type finfet isolé du substrat | |
| EP0420748B1 (fr) | Procédé de fabrication d'un circuit intégré MIS haute tension | |
| FR2821483A1 (fr) | Procede de fabrication d'un transistor a grille isolee et a architecture du type substrat sur isolant, et transistor correspondant | |
| EP1788635B1 (fr) | Procédé de réalisation de transistor à double grilles auto-alignées par réduction de motifs de grille | |
| FR2795554A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs | |
| EP2610915A1 (fr) | Transistor et procédé de fabrication d'un transistor | |
| EP3550622B1 (fr) | Circuit intégré à transistors bipolaires | |
| EP1507286A2 (fr) | Procédé de formation sous une couche mince d'un premier matériau de portions d'un autre matériau et/ou de zones de vide | |
| FR3106697A1 (fr) | Structure de transistor | |
| EP0209419B1 (fr) | Procédé de réalisation d'au moins deux métallisations d'un composant semi-conducteur, recouvertes d'une couche de diélectrique, et composant obtenu par ce diélectrique | |
| FR2718287A1 (fr) | Procédé de fabrication d'un transistor à effet de champ à grille isolée, en particulier de longueur de canal réduite, et transistor correspondant. | |
| WO2012010812A1 (fr) | Procede de realisation d'un circuit integre | |
| FR2976401A1 (fr) | Composant electronique comportant un ensemble de transistors mosfet et procede de fabrication | |
| FR3104320A1 (fr) | Structure d'interconnexion d'un circuit intégré | |
| FR3030881A1 (fr) | Procede de realisation d'un circuit integre en trois dimensions | |
| FR3035265A1 (fr) | Procede de fabrication de transistors soi pour une densite d'integration accrue | |
| FR2842944A1 (fr) | Procede de formation d'ouvertures de contact sur un circuit integre mos | |
| FR3055469A1 (fr) | Transistor a effet de champ a grille entourante | |
| EP3701567A1 (fr) | Procede de fabrication d'un composant electronique a doubles boites quantiques | |
| FR2703831A1 (fr) | Dispositif semiconducteur comprenant un transistor latéral. | |
| EP3136429A1 (fr) | Formation de contacts ohmiques pour un dispositif dote d'une region en materiau iii-v et d'une region en un autre materiau semi-conducteur | |
| FR2760130A1 (fr) | Transistor mos a faible resistance de drain | |
| FR2832854A1 (fr) | Fabrication de memoire dram et de transistor mos | |
| FR2912548A1 (fr) | Realisation de contacts compacts pour des transistors a double grilles auto-alignees. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20091130 |