CN112838129B - 基于碳化硅平面型mos结构的pin二极管 - Google Patents
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Abstract
本发明涉及一种基于碳化硅平面型MOS结构的PIN二极管。其包括半导体衬底，在所述半导体衬底上设置P型阱区、N型阱区以及低掺杂本征半导体区，P型阱区通过低掺杂本征半导体区与N型阱区间隔，低掺杂本征半导体区分别与P型阱区、N型阱区邻接；还包括正极区结构、负极区结构以及分裂栅区结构，正极区结构与与P型阱区适配连接，负极区结构与N型阱区适配，分裂栅区结构位于正极区结构与负极区结构之间；本发明能有效地降低PIN二极管的开关损耗，提高PIN二极管的开关速度，还可以实现碳化硅PIN二极管的自修复，进而提高PIN二极管的电学性能。
Description
技术领域
本发明涉及一种PIN二极管，尤其是一种基于碳化硅平面型MOS结构的PIN二极管。
背景技术
碳化硅（SiC）材料具有禁带宽度大、临界击穿场强高、热导率大、饱和电子漂移速度高和介电常数低等优点，被广泛应用于高频、大功率、耐高温、抗辐射等电子器件中。碳化硅PIN二极管在正向偏压下具有低导通电压，但在电流换向时会出现反向恢复电流，进而产生关断损耗功率。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种基于碳化硅平面型MOS结构的PIN二极管，其能有效地降低PIN二极管的开关损耗，提高PIN二极管的开关速度，还可以实现碳化硅PIN二极管的自修复，进而提高PIN二极管的电学性能。
按照本发明提供的技术方案，所述基于碳化硅平面型MOS结构的PIN二极管，在所述PIN二极管的截面上，包括半导体衬底，在所述半导体衬底上设置P型阱区、N型阱区以及低掺杂本征半导体区，P型阱区通过低掺杂本征半导体区与N型阱区间隔，低掺杂本征半导体区分别与P型阱区、N型阱区邻接；
还包括正极区结构、负极区结构以及分裂栅区结构，正极区结构与与P型阱区适配连接，负极区结构与N型阱区适配，分裂栅区结构位于正极区结构与负极区结构之间；
所述分裂栅区结构包括位于N型阱区上的第一绝缘介电层、设置于所述P型阱区上的第二绝缘介电层，所述第一绝缘介电层与N型阱区接触，第二绝缘介电层与P型阱区接触；在第一绝缘介电层上设置第一栅极多晶硅层，在第二绝缘介电层上设置第二栅极多晶硅层，在第一栅极多晶硅层上设置第一栅极金属层，在第二栅极多晶硅层上设置第二栅极金属层，第一栅极金属层与第二栅极金属层间电连接，且第一栅极金属层与第一栅极多晶硅层欧姆接触，第二栅极金属层与第二栅极多晶硅层欧姆接触。
所述正极区结构包括设置于P型阱区内的N型轻掺杂区以及P型重掺杂正极区，在所述N型轻掺杂区内设置N型重掺杂正极区，P型重掺杂正极区位于N型重掺杂正极区的外侧，所述N型重掺杂正极区、P型重掺杂正极区均与P型阱区上方的正极金属层欧姆接触。
所述负极区结构包括设置N型阱区内的P型轻掺杂区以及N型重掺杂负极区，在所述P型轻掺杂区内设置P型重掺杂负极区，N型重掺杂负极区位于P型重掺杂负极区的外侧，所述N型轻掺杂负极区、P型重掺杂负极区均与N型阱区上的负极金属层欧姆接触。
所述半导体衬底包括SiC衬底。
所述正极金属层、第一栅极金属层、第二栅极金属层为同一工艺步骤层，且正极金属层、第一栅极金属层、第二栅极金属层相对应的材料包括铜或铝。
所述负极金属层、第一栅极金属层、第二栅极金属层为同一工艺步骤层，且负极金属层、第一栅极金属层、第二栅极金属层相对应的材料包括铜或铝。
本发明的优点：通过采用N型轻掺杂区以及P型轻掺杂区可以有效地降低MOS晶体管的栅沟道比导通电阻，当形成PIN二极管的正极金属层接通正向电压时，会形成正向导通；当形成PIN二极管的负极金属层接通反向电压时，会形成反向截止，若对MOS晶体管的栅电极加电压，使得MOS晶体管的栅沟道导通，便会在栅沟道处形成PIN二极管的正向导通，即所形成的PIN二极管可以有效地降低开关损耗和提高开关速度，还可以实现自修复，进而提高该半导体器件的电学性能。
附图说明
图1为本发明的结构示意图。
附图标记说明：1-半导体衬底、2-P型阱区、3-N型轻掺杂区、4-P型重掺杂正极区、5-N型重掺杂正极区、6-N型阱区、7-P型轻掺杂区、8-N型重掺杂负极区、9-P型重掺杂负极区、10-低掺杂本征半导体区、11-第二栅极多晶硅层、12-第一栅极多晶硅层、13-第二绝缘介电层、14-第一绝缘介电层、15-正极金属层、16-负极金属层、17-第一栅极金属层以及18-第二栅极金属层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了能有效地降低PIN二极管的开关损耗，提高PIN二极管的开关速度，还可以实现碳化硅PIN二极管的自修复，进而提高PIN二极管的电学性能，在所述PIN二极管的截面上，本发明包括半导体衬底1，在所述半导体衬底1上设置P型阱区2、N型阱区6以及低掺杂本征半导体区10，P型阱区2通过低掺杂本征半导体区10与N型阱区6间隔，低掺杂本征半导体区10分别与P型阱区2、N型阱区6邻接；
还包括正极区结构、负极区结构以及分裂栅区结构，正极区结构与与P型阱区2适配连接，负极区结构与N型阱区6适配，分裂栅区结构位于正极区结构与负极区结构之间；
所述分裂栅区结构包括位于N型阱区6上的第一绝缘介电层14、设置于所述P型阱区2上的第二绝缘介电层13，所述第一绝缘介电层14与N型阱区6接触，第二绝缘介电层13与P型阱区2接触；在第一绝缘介电层14上设置第一栅极多晶硅层12，在第二绝缘介电层13上设置第二栅极多晶硅层11，在第一栅极多晶硅层12上设置第一栅极金属层17，在第二栅极多晶硅层11上设置第二栅极金属层18，第一栅极金属层17与第二栅极金属层18间电连接，且第一栅极金属层17与第一栅极多晶硅层12欧姆接触，第二栅极金属层18与第二栅极多晶硅层11欧姆接触。
具体地，半导体衬底1包括SiC衬底，当半导体衬底1采用SiC衬底后，所制备得到的肖特基二极管具有相应的优点；当然，半导体衬底1还可以采用其他的半导体材料，具体可以根据需要进行选择，此处不再赘述。通过本技术领域常用的技术手段能制备得到P型阱区2、N型阱区6以及低掺杂本征半导体区10，具体过程为本技术领域人员所熟知，此处不再赘述。低掺杂本征半导体区10与P型阱区2、N型阱区6连接。
为了能形成PIN二极管，还包括正极区结构、负极区结构以及分裂栅区结构，正极区结构与与P型阱区2适配连接，负极区结构与N型阱区6适配，分裂栅区结构位于正极区结构与负极区结构之间，即通过正极区结构能形成二极管的正极端，通过负极区结构能形成二极管的负极端，通过负极区结构与正极区结构能分别形成肖特基二极管的负极端、正极端，具体与本技术领域相一致，为本技术领域人员所熟知，此处不赘述。此外，通过分裂栅区结构能形成MOS结构的栅电极，从而通过正极区结构、负极区结构以及分裂栅区结构能形成平面型的MOSFET结构。
本发明实施例中，第一绝缘介电层14与第二绝缘介电层13为同一工艺步骤层，第一绝缘介电层14、第二绝缘介电层13可选用高介电常数的绝缘材料制成，具体实施时，第一绝缘介电层14、第二绝缘介电层13可以采用介电常数大于2.8的材料，具体工作时，在栅电极上加载电压时，通过高介电第一绝缘介电层14与第二绝缘介电层13吸收相反电荷的离子，在从而能形成栅极沟道。第一绝缘介电层14与N型阱区6接触，第二绝缘介电层13与P型阱区2接触。
在第一绝缘介电层14上设置第一栅极多晶硅层12，在第二绝缘介电层13上设置第二栅极多晶硅层11，在第一栅极多晶硅层12上设置第一栅极金属层17，在第二栅极多晶硅层11上设置第二栅极金属层18，第一栅极金属层17与第二栅极金属层18间电连接，且第一栅极金属层17与第一栅极多晶硅层12欧姆接触，第二栅极金属层18与第二栅极多晶硅层11欧姆接触，从而通过第一栅极金属层17与第二栅极金属层18配合能得到栅电极。
进一步地，所述正极区结构包括设置于P型阱区2内的N型轻掺杂区3以及P型重掺杂正极区4，在所述N型轻掺杂区3内设置N型重掺杂正极区5，P型重掺杂正极区4位于N型重掺杂正极区5的外侧，所述N型重掺杂正极区5、P型重掺杂正极区4均与P型阱区2上方的正极金属层15欧姆接触。
本发明实施例中，N型轻掺杂区3通过常规的技术工艺制备在P型阱区2内，N型轻掺杂区3的深度、宽度均小于P型阱区2内，P型重掺杂正极区4的掺杂浓度大于P型阱区2的掺杂浓度，P型重掺杂正极区4的深度小于N型轻掺杂区域3的深度。P型重掺杂正极区4位于N型轻掺杂区3的外侧，具体是指，N型轻掺杂区3位于P型重掺杂正极区4与低掺杂本征半导体区10之间，且N型轻掺杂区3邻近低掺杂本征半导体区10。在N型轻掺杂区3内设置N型重掺杂正极区5，N型重掺杂正极区5的掺杂浓度大于N型轻掺杂区3的掺杂浓度。
N型重掺杂正极区5可以与P型重掺杂正极区4具有相同的掺杂深度，且N型重掺杂正极区5与P型重掺杂正极区4相邻接。正极金属层15与N型重掺杂正极区5、P型重掺杂正极区4欧姆接触。具体实施时，正极金属层15不与N型轻掺杂区3接触，且第二绝缘介电层13也不与N型轻掺杂区3交叠。所述正极金属层15、第一栅极金属层17、第二栅极金属层18为同一工艺步骤层，且正极金属层15、第一栅极金属层17、第二栅极金属层18相对应的材料包括铜或铝。
进一步地，所述负极区结构包括设置N型阱区6内的P型轻掺杂区7以及N型重掺杂负极区8，在所述P型轻掺杂区7内设置P型重掺杂负极区9，N型重掺杂负极区8位于P型重掺杂负极区9的外侧，所述N型轻掺杂负极区8、P型重掺杂负极区9均与N型阱区6上的负极金属层16欧姆接触。
本发明实施例中，负极金属层16、第一栅极金属层17、第二栅极金属层18为同一工艺步骤层，且负极金属层16、第一栅极金属层17、第二栅极金属层18相对应的材料包括铜或铝。P型轻掺杂区7、N型重掺杂负极区8以及P型重掺杂负极区9的具体情况，可以参考上述N型轻掺杂区3、P型重掺杂正极区4、N型重掺杂正极区5相对应的说明，此处不再赘述。
本发明实施例中，通过采用N型轻掺杂区3以及P型轻掺杂区7可以有效地降低MOS晶体管的栅沟道比导通电阻，当形成PIN二极管的正极金属层15接通正向电压时，会形成正向导通；当形成PIN二极管的负极金属层16接通反向电压时，会形成反向截止，若对MOS晶体管的栅电极加电压，使得MOS晶体管的栅沟道导通，便会在栅沟道处形成PIN二极管的正向导通，即所形成的PIN二极管可以有效地降低开关损耗和提高开关速度，还可以实现自修复，进而提高该半导体器件的电学性能。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
Claims (4)
1.一种基于碳化硅平面型MOS结构的PIN二极管，其特征是：在所述PIN二极管的截面上，包括半导体衬底(1)，在所述半导体衬底(1)上设置P型阱区(2)、N型阱区(6)以及低掺杂本征半导体区(10)，P型阱区(2)通过低掺杂本征半导体区(10)与N型阱区(6)间隔，低掺杂本征半导体区(10)分别与P型阱区(2)、N型阱区(6)邻接；
还包括正极区结构、负极区结构以及分裂栅区结构，正极区结构与P型阱区(2)适配连接，负极区结构与N型阱区(6)适配，分裂栅区结构位于正极区结构与负极区结构之间；
所述分裂栅区结构包括位于N型阱区(6)上的第一绝缘介电层(14)、设置于所述P型阱区(2)上的第二绝缘介电层(13)，所述第一绝缘介电层(14)与N型阱区(6)接触，第二绝缘介电层(13)与P型阱区(2)接触；在第一绝缘介电层(14)上设置第一栅极多晶硅层(12)，在第二绝缘介电层(13)上设置第二栅极多晶硅层(11)，在第一栅极多晶硅层(12)上设置第一栅极金属层(17)，在第二栅极多晶硅层(11)上设置第二栅极金属层(18)，第一栅极金属层(17)与第二栅极金属层(18)间电连接，且第一栅极金属层(17)与第一栅极多晶硅层(12)欧姆接触，第二栅极金属层(18)与第二栅极多晶硅层(11)欧姆接触；
所述正极区结构包括设置于P型阱区(2)内的N型轻掺杂区(3)以及P型重掺杂正极区(4)，在所述N型轻掺杂区(3)内设置N型重掺杂正极区(5)，P型重掺杂正极区(4)位于N型重掺杂正极区(5)的外侧，所述N型重掺杂正极区(5)、P型重掺杂正极区(4)均与P型阱区(2)上方的正极金属层(15)欧姆接触；
所述负极区结构包括设置N型阱区(6)内的P型轻掺杂区(7)以及N型重掺杂负极区(8)，在所述P型轻掺杂区(7)内设置P型重掺杂负极区(9)，N型重掺杂负极区(8)位于P型重掺杂负极区(9)的外侧，所述N型重掺杂负极区(8)、P型重掺杂负极区(9)均与N型阱区(6)上的负极金属层(16)欧姆接触。
2.根据权利要求1所述的基于碳化硅平面型MOS结构的PIN二极管，其特征是：所述半导体衬底(1)包括SiC衬底。
3.根据权利要求1所述的基于碳化硅平面型MOS结构的PIN二极管，其特征是：所述正极金属层(15)、第一栅极金属层(17)、第二栅极金属层(18)为同一工艺步骤层，且正极金属层(15)、第一栅极金属层(17)、第二栅极金属层(18)相对应的材料包括铜或铝。
4.根据权利要求1所述的基于碳化硅平面型MOS结构的PIN二极管，其特征是：所述负极金属层(16)、第一栅极金属层(17)、第二栅极金属层(18)为同一工艺步骤层，且负极金属层(16)、第一栅极金属层(17)、第二栅极金属层(18)相对应的材料包括铜或铝。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: No. 88, Zhongtong East Road, Shuofang street, Xinwu District, Wuxi City, Jiangsu Province Applicant after: Jiangsu Donghai Semiconductor Co.,Ltd. Address before: No. 88, Zhongtong East Road, Shuofang street, Xinwu District, Wuxi City, Jiangsu Province Applicant before: WUXI ROUM SEMICONDUCTOR TECHNOLOGY Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |