FR2832854A1 - Fabrication de memoire dram et de transistor mos - Google Patents

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Abstract

L'invention concerne un procédé de fabrication de cellules mémoire DRAM dans une tranche de semiconducteur comportant des transistors MOS (15) de commande et des condensateurs, les régions de source/ drain et les grilles des transistors de commande (15) étant recouvertes d'une couche de protection (22) et d'une couche isolante (69, 72, 78), dans lequel les condensateurs sont formés au niveau d'ouvertures (79) réalisées dans la couche isolante (69, 72, 78) qui s'étendent jusqu'à la couche de protection (22) recouvrant les grilles, et en ce que des premières électrodes de condensateur sont connectées à des régions de source/ drain (16) des transistors de commande (15) par des vias conducteurs (71) traversant la couche isolante (69) et la couche de protection (22).

Description

Mandataire: Cabinet LAURENT ET CHARRAS
FABRICATION DE _MOIRE DRAM ET DE TR=SISTOR MOS
La présente invention concerne la fabrication sous
forme monolithique de cellules mémoire dynamique à accès aléa-
toire (DRAM). Plus particulièrement, la présente invention concerne la fabrication sur une méme tranche semiconductrice de cellules mémoire DRAM et de transistors MOS selon un procédé compatible
avec un procédé CMOS standard.
La figure 1 représente un exemple de structure de tranche sur laquelle on réalise des cellules mémoire DRAM et des transistors MOS selon un procédé CMOS classique. On forme, à droite de la figure 1, sur une première partie d'un substrat semiconducteur 11, des cellules mémoire DRAM (une seule cellule étant représentée) dont chacune est constituée d'un transistor MOS de commande et d'un condensateur, une première électrode du condensateur étant en contact avec la région de drain ou de source du transistor. Sur une deuxième partie du substrat 11, à gauche de la figure, on forme des circuits logiques, comportant des transistors MOS. Ci-après les première et deuxième parties seront appelées côté mémoire et côté logique. On notera que par "substrat" on désigne tant le substrat lui- même que des caissons et/ou régions dopées formés dans celui-ci. On notera également que, côté logique, on n'a pas représenté de grilles de
transistor MOS.
Le procédé de fabrication de cette structure classique est le suivant. On réalise d'abord l' ensemble des transistors MOS 15 côté mémoire et côté logique. Chaque transistor MOS 15 comporte des régions dopées de source et de drain 16 et une grille 17 associée. Chaque grille 17 se compose d'un empilement de plusieurs couches: un isolant de grille 18 en contact avec
le substrat semiconducteur 11, une couche de silicium poly-
cristallin 19, et une couche conductrice 20, par exemple en CoSi2 (reliée à un contact de grille, non représenté). Des espa ceurs 21, par exemple en Si3N4, sont disposés de part et d'autres
de la grille 17. La structure de la grille est optimisée princi-
palement en w e des propriétés recherchées pour les transistors
situés côté logique.
On dépose sur la structure ainsi obtenue, côté mémoire et côté logique, une couche de protection 22, par exemple de l'oxynitrure de silicium (SiON). On dépose ensuite, côté mémoire et côté logique, une première couche isolante 23. On forme, côté mémoire et côté logique, des premiers vias 25 par exemple en tungstène, qui traversent la première couche isolante 23 et la couche de protection 22 pour venir contacter les régions de
source ou de drain 16.
On dépose ensuite, côté mémoire et côté logique, une
deuxième couche isolante 26.
Côté mémoire, on grave des ouvertures 30 d'une largeur correspondant sensiblement au pas des grilles travereant la
deuxième couche isolante 26 pour exposer les extrémités supé-
rieures des premiers vias 25 non reliés aux deuxièmes vias 27.
On forme ensuite les condensateurs. Les parois des ouvertures 30 sont recouvertes d'un premier matériau conducteur
31 qui forme la première électrode du condensateur. Un diélec-
trique 32 recouvre le premier matériau conducteur 31. Un deuxième matériau conducteur 33 recouvre le diélectrique 32 et
forme la seconde électrode du condensateur.
On dépose, côté mémoire et côté logique, une troisième couche isolante 34. On forme, côté mémoire et côté logique, des seconds vias 35 par exemple en tungstène, qui traversent les deuxième et troisième couches isolantes 26, 35 pour rejoindre, côté logique, tous les premiers vias 25, et pour rejoindre, côté mémoire, certains premiers vias 25. On forme également des vias 36 qui traversent la troisième couche isolante 35 pour contacter
les deuxièmes matériaux conducteurs 33 des condensateurs.
On forme enfin, dans la troisième couche isolante 35, côté logique, des contacts 37 de vias 35, et côté mémoire, des
contacts de vias 35 et 36.
On forme, côté mémoire et côté logique, des seconds vias 27 par exemple en tungstène, qui traversent la deuxième couche isolante 26 pour rejoindre, côté logique, tous les premiers vias 25, et pour rejoindre, côté mémoire, certains
premiers vias 25.
Pour une telle structure, les espacements entre les transistors étant principalement imposés par le procédé CMOS utilisé, les dimensions des condensateurs et donc leur capacité, sont directement fonction de l'épaisseur de la deuxième couche isolante 26. Pour augmenter la capacité des condensateurs, on pourrait chercher à accroître l'épaisseur de la deuxième couche
isolante 26.
Toutefois, cette augmentation est forcément limitée.
En effet, de façon générale, on cherche à réaliser des vias ayant le plus petit diamètre possible, et il est connu de l'homme du métier que la réalisation de vias de faible diamètre dans une couche isolante d'épaisseur élevée est difficile. En effet, il est délicat de remplir une ouverture de faible diamètre d'un matériau conducteur pour assurer une connexion électrique satisfaisante. On appelle rapport d' aspect (aspect ratio) d'un via le rapport entre l'épaisseur de la couche isolante et le diamètre de l'ouverture dans laquelle le via doit être réalisé. Plus ce rapport est élevé, plus la réalisation du via est difficile. Pour des vias de 200 nm de diamètre, selon les technologies actuelles, on peut atteindre des rapports d' aspect maximaux de l'ordre de 9 ce qui limite l'épaisseur de
la seconde couche à des valeurs de l'ordre de 1800 nm.
Ainsi, ce procédé de fabrication de DRAM utilisant des structures de grille et des vias métalliques compatibles avec une technologie CMOS classique impose une limite à l'accrois-
sement de la capacité des condensateurs des cellules mémoire.
La figure 2 représente un exemple de structure de cellules DRAM réalisées dans une tranche semiconductrice par un procédé visant à optimiser la fabrication de ces cellules, éventuellement au détriment de circuits logiques CMOS fabriqués simultannément. Le procédé de fabrication d'une telle cellule mémoire est le suivant. On réalise dans un premier temps des transistors MOS 51 comportant des régions de source et de drain 52 formées dans un substrat semiconducteur 53. Les grilles associées aux transistors MOS 51 se composent d'un empilement d'un isolant de grille 54, d'une couche de silicium polycristallin 55, d'une couche conductrice, par exemple en siliciure de tungstène (WSix) 56, et d'une couche isolante, par exemple en Si3N4 57. Des espaceurs 58, par exemple en Si3N4, sont réalisés de part et
d'autres de la grille.
Puis, on dépose sur l' ensemble de la structure obtenue une couche de protection 59, par exemple en SiON, et une couche
isolante 60.
On grave la couche isolante 60 et la couche de protection 59 de façon à réaliser des ouvertures 61 exposant les régions de source et de drain 52, l'arrêt de gravure étant
obtenu par les espaceurs 58 et la couche isolante 57 en Si3N4.
On réalise alors le condensateur.
On forme finalement les condensateurs, de facon clas sique, dans les ouvertures 61. Les parois des ouvertures 61 sont recouvertes d'un premier matériau conducteur 62 qui forme la première électrode du condensateur. Un diélectrique 63 recouvre le premier matériau conducteur 62. Un deuxième matériau conducteur 64 recouvre le diélectrique 63 et forme la seconde
électrode du condensateur.
Une telle structure de condensateur, pour laquelle le condensateur s'étend sur toute l'épaisseur de la couche isolante 60, permet de rendre maximale la surface en regard entre les deux électrodes du condensateur. Il s'agit d'une structure
optimale pour obtenir un condensateur de capacité maximale.
Il n'est toutefois pas possible de reproduire cette structure lorsque l'on souhaite réaliser sur une même tranche des cellules mémoire et des transistors MOS selon un procédé
CMOS standard.
En effet, dans le cas d'une fabrication sur une méme tranche de cellules mémoire DRAM et de transistors MOS, on choisit de facon générale une structure optimale pour les tran
sistors MOS situés du côté logique, cette structure étant repro-
duite pour les transistors de commande des cellules mémoire. Il en résulte que la structure des transistors peut ne pas être optimale pour les cellules mémoire. Ainsi, il apparaît que l'empilement constituant la grille 17 d'un transistor MOS de la figure 1 a une structure différente de celle de la grille d'un transistor MOS de la figure 2. En effet, sur la figure 1, la couche de silicium polycristallin 20 est recouverte uniquement d'une couche conductrice 21, alors que sur la figure 2, la couche de silicium polycristallin 55 est recouverte d'une couche conductrice 56 et d'une couche isolante 57 en Si3N4. Les grilles sont par ailleurs, sur les deux figures, recouvertes d'une
couche de protection 22, 59 par exemple en SiON.
En conséquence, avec la structure de transistor de la figure 1, si l'on grave les ouvertures dans lesquelles seront réalisés les condensateurs jusqu' au niveau des grilles des transistors MOS, on gravera la couche de protection 22 recouvrant les grilles. En formant les condensateurs, on obtiendra des court-circuits entre le matériau conducteur des condensateurs et le s couches conduct rices supérieures de s
grilles.
La présente invention vise à proposer un nouveau procédé de fabrication de cellules DRAM et de transistors MOS dans une même tranche de circuit intogré permettant d'obtenir une capacité de condensateur optimale tout en restant compatible avec des structures de grilles de transistors de type standard. La présente invention vise également à proposer un procèdé
de réalisation de vias ayant un rapport d' aspect amélioré.
Pour atteindre ces objets, la présente invention pré-
voit un procédé de fabrication, dans une première région d'une tranche de semiconducteur, de cellules mémoire dynamique à accès aléatoire comportant chacune un transistor MOS de commande et un condensateur, et, dans une seconde région de la tranche, de
transistors MOS, les première et seconde régions étant recou-
verte d'une couche de protection et d'une première couche isolante, comprenant les étapes consistant à graver au niveau de la première région, des premières ouvertures de façon à exposer des régions de source ou de drain des transistors de commande;
remplir les premières ouvertures d'un premier matériau conduc-
teur; regraver le premier matériau conducteur sur une partie de la profondeur des premières ouvertures; déposer au niveau des première et seconde régions une deuxième couche isolante; graver au niveau de la première région des deuxièmes ouvertures et au niveau de la deuxième région des troisièmes ouvertures exposant des régions de source ou de drain des transistors; et remplir les deuxièmes et troisièmes ouvertures, un deuxième matériau conducteur; déposer au niveau des première et seconde régions une troisième couche isolante; graver au niveau de la première région des quatrièmes ouvertures venant exposer le premier matériau conducteur des premières ouvertures, et s'étendant sur des grilles de transistors de commande adjacents; former les condensateurs au niveau des quatrièmes ouvertures; et graver au niveau des première et deuxième régions des cinquièmes ouvertures rejoignant respectivement les deuxièmes ouvertures et les troisièmes ouvertures; et remplir les cinquièmes ouvertures
du deuxième matériau conducteur pour former des vias.
Selon un autre objet de la présente invention, la couche de protection recouvrant les grilles des transistors de commande forme un arrêt de gravure lors de la gravure des
quatrièmes ouvertures.
Selon un autre objet de la présente invention, les deuxièmes ouvertures exposent le premier matériau conducteur de
premières ouvertures.
Selon un autre objet de la présente invention, les deuxièmes ouvertures exposent des régions de source ou de drain
des transistors de commande.
Selon un autre objet de la présente invention, le condensateur est réalisé en recouvrant les parois et le fond des quatrièmes ouvertures par un troisième matériau conducteur formant la première électrode de condensateur, puis en déposant un maté riau diélectrique formant un isolant de condensateur, et en déposant un quatrième matériau conducteur formant une deuxième
électrode de condensateur.
Selon un autre objet de la présente invention, le
premier matériau conducteur est du silicium polycristallin.
Selon un autre objet de la présente invention, le deuxième matériau conducteur est un métal ou un nitrure métal lique. Selon un autre objet de la présente invention, la
couche de protection est un multicouches.
Selon un autre objet de la présente invention, la couche de protection comprend du Si3N4 Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans
la description suivante d'un mode de réalisation particulier
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: la figure 1, précédemment décrite, représente une vue en coupe d'une structure d'un circuit monolithique comprenant des cellules mémoire DRAM et des transistors MOS réalisés selon une technologie CMOS classique; la figure 2, précédemment décrite, représente un circuit monolithique comprenant des cellules DRAM réalisoes selon une technologie classique; et les figures 3 à 7 représentent des w es en coupe d'une méme tranche de circuit intégré à différentes étapes successives de sa fabrication selon un mode de mise en oeuvre de la présente invention. Par souci de clarté, de mémes éléments ont été déaignés par de mêmes références sur les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les différentes w es en coupe ne sont pas tracées à l'échelle. Un mode de mise en oeuvre de la présente invention
sera exposé ci-après en relation avec les figures 3 à 7.
Comme pour la figure 1, on veut former, à droite des figures, sur une première partie d'un substrat semiconducteur 11, typiquement en silicium, des cellules mémoire DRAM. Sur une deuxième partie du substrat 11, à gauche des figures, on désire
former des circuits logiques, comportant des transistors MOS.
Ci-après les première et deuxième parties seront appelées côté
mémoire et côté logique.
Comme il apparaît sur la figure 3, côté mémoire et côté logique, on a formé des régions 16 de source et de drain de transistors MOS 15 ainsi que les grilles 17 associces. Du côté
logique, on n'a pas représenté les grilles de transistor MOS.
Chaque grille 17 se compose, de facon classique, d'un empilement de plusieurs couches: un isolant de grille 18 en contact avec
le substrat semiconducteur 11, une couche de silicium polycris-
tallin 19, et une couche conductrice 20, par exemple en CoSi2.
Des espaceurs 21, par exemple en Si3N4, sont disposés de part et
d'autres de la grille 17. La structure de la grille est opti-
misée princ ipalement en w e de s propriétés recherchés s pour le s transistors situés côté logique. On notera particulièrement l' absence de zone spécifique isolante, par exemple en Si3N4, au
sommet de l'empilement de grille.
On dépose successivement, côté mémoire et côté logique, sur l' ensemble de la structure obtenue une couche de protection 22, et une première couche isolante 69, par exemple de l'oxyde de silicium. La couche de protection 22 peut éventuellement être un multicouches ou un oxynitrure de silicium. Comme cela est représenté sur la figure 4, on grave, côté mémoire, des premières ouvertures 70, dans la première couche isolante 69 et la couche de protection 22 pour exposer les régions de source et de drain 16. On dépose dans les premières ouvertures 70 un matériau semiconducteur 71, par exemple du silicium polycristallin. Le dépôt de silicium polycristallin est ensuite planarisé, par exemple par un procédé de planarisation mécano-chimique classique. On grave ensuite le dépôt de silicium polycristallin dans les premières ouvertures 70 pour former des premières portions de vias 71 en silicium polycristallin d'épaisseur inférieure à celle de la première
couche isolante 69.
Comme cela est représenté sur la figure 5, on dépose, côté mémoire et côté logique, une deuxième couche isolante 72 sur l' ensemble de la tranche de circuit intégré. Côté mémoire, on grave, dans la deuxième couche isolante 72, des deuxièmes ouvertures 74 qui rejoignent certaines des premières ouvertures 70. Côté logique, on grave, dans la deuxième couche isolante 72, des troisièmes ouvertures 76 qui traversent les première et deuxième couches isolantes 69, 72 et la couche de protection 22 pour venir exposer les régions de source et de drain 16. On dépose alors dans les ouvertures 76 un matériau conducteur, par exemple, du titane, du tungstène, ou du TiN, pour former des troisièmes portions de vias 77. Côté mémoire, on dépose simultanément dans les ouvertures 74 un matériau conducteur, par exemple du titane, du tungetène, ou du TiN, pour obtenir des deuxièmes portions de vias 75 prolongeant les premières portions de vias 71. A titre d'exemple, les première et deuxtéme couches isolantes 69, 72 ont des épaisseurs respectives de l'ordre de
650 nm et 550 nm.
Comme cela est représenté sur la figure 6, on dépose, côté mémoire et côté logique, une troisième couche isolante 78
sur la tranche de circuit intégré. A titre d'exemple, l'épais-
seur de la troisième couche isolante 78 est de l'ordre de 1200 nm. On grave dans la troisième couche isolante 78 des quatrièmes ouvertures 79 qui traversent les première, deuxième et troisième couches isolantes 69, 72, 78 et qui s'arrêtent sensiblement sur la couche de protection 22 pour exposer certaines des premières portions de vias de silicium polycristallin 71. Les ouvertures 79 sont de dimensions plus importantes que les dimensions des ouvertures 75 et 70. En particulier, chaque quatrième ouverture 79 s'étale latéralement sur deux grilles voisines. On notera que la quatrième ouverture 79 peut ne pas être gravée jusqu' au niveau du substrat 11 et qu'il peut demeurer une partie de la première couche isolante 69 entre le fond de la quatrième ouverture 79 et le substrat 11, du moment qu'une portion du via
de silicium polycristallin 71 est découverte.
On forme, de facon classique, des condensateurs dans les quatrièmes ouvertures 79 par le dépôt successif d'un premier matériau conducteur 80 formant la première électrode du condensateur, d'un diélectrique 81, et d'un deuxième matériau
conducteur 82 formant la seconde électrode du condensateur.
Comme cela est représenté sur la figure 7, on dépose, côté mémoire et côté logique, une quatrième couche isolante 83 sur la troisième couche isolante 78 dont l'épaisseur est. à titre d'exemple, de l'ordre de 200 nm. On grave des cinquièmes ouvertures 84 qui traversent les quatrième et troisième couches isolantes 89, 78 pour rejoindre, du côté logique, les troisièmes ouvertures 76, et du côté mémoire certaines des deuxièmes ouvertures 75. On dépose dans les cinquièmes ouvertures 84 un matériau conducteur, par exemple du titane, du tungetène ou du TiN, de facon à prolonger, du côté mémoire, les deuxièmes portions de via 75, et du côté logique, les troisièmes portions de via 77. Côté mémoire, on grave des ouvertures 85 venant exposer le sommet de la seconde électrode des condensateurs dans
lesquelles on dépose un matériau conducteur pour former un via.
Enfin, côté mémoire et coté logique, on réalise des lignes de contact 87, par exemple en cuivre, dans des tranchées qui
connactent les extrémités de chacun des vias.
Selon une variante de l' invention, aux étapes repré sentées sur la figure 4, on ne réalise les ouvertures 70, et donc les portions de vias 71, du côté mémoire, que sur les régions de source ou de drain 16 que l'on veut relier à une électrode du condensateur. Dans ce cas, aux étapes représentéss sur la figure 5, on réalise les ouvertures 76 qui, côté logique, exposent l' ensemble des régions de source ou de drain 16, et qui, côté mémoire, exposent les régions de source ou de drain 16 non reliées aux premières portions de vias 71. Les autres étapes
demeurent inchangées.
La présente invention comporte de nombreux avantages.
Premièrement, l'ouverture dans laquelle est formé le condensateur est gravée au travers des première, deuxième, et troisième couches isolantes sensiblement jusqu'à la couche de protection recouvrant le substrat du circuit monolithique. On augmente ainsi au maximum la surface en regard entre les élec
trodes du condensateur et en conséquence sa capacité.
Deuxièmement, le procédé de fabrication des grilles de transistors n'est pas modifié par rapport à un procédé CMOS classique. Troisièmement, le fait que la somme des épaisseurs des première et deuxième couches isolantes soit sensiblement égale à l'épaisseur de la troisième couche isolante facilite la réalisation des vias côté mémoire et côté logique. Dans un procédé classique selon une technologie CMOS, 1'épaisseur de l' unique couche isolante dans laquelle est réalisé le condensateur est de facon générale la plus épaisse possible pour obtenir des capacités de condensateur satisfaisantes tout en tenant compte de la faisabilité des vias à réaliser dans cette couche. Ces vias ont alors le rapport d' aspect maximal autorisé par la technologie utilisée. Au contraire, le procédé selon l' invention permet de réduire le rapport d' aspect pour chaque portion de vias tout en permettant l'obtention de condensateurs de capacité augmentée. En effet, selon le présent procédé, le condensateur est réalisé dans les première, deuxième et troi sième couches isolantes, permettant une répartition équilibrée des épaisseurs des couches isolantes, et donc une réduction des rapports d' aspect des portions de vias dans chaque couche isolante. Bien entendu, la présente invention est susceptible de diverses variantes et modifications qui apparaîtront à l'homme de l'art. En particulier, certaines étapes peuvent être adaptées par l'homme du métier. Par exemple, les ouvertures réalisées par une unique étape de gravure dans les troisième et quatrième couche isolante peuvent être obtenues en deux étapes de gravure distinctes. De plus, la couche de protection, ainsi que les couches isolantes peuvent consister en un empilement de plusieurs couches.

Claims (9)

REVENDICATIONS
1. Procédé de fabrication, dans une première région d'une tranche de semiconducteur, de cellules mémoire dynamique à accès aléatoire comportant chacune un transistor MOS (15) de commande et un condensateur, et, dans une seconde région de la tranche, de transistors MOS, les première et seconde régions étant recouverte d'une couche de protection (22) et d'une première couche isolante (69), caractérisé en ce qu'il comprend les étapes suivantes: - graver au niveau de la première région, des premières ouvertures (70) de façon à exposer des régions de source ou de drain (16) des transistors de commande (15); remplir les premières ouvertures (70) d'un premier matériau conducteur; et regraver le premier matériau conducteur sur une partie de la profondeur des premières ouvertures (70); - déposer au niveau des première et seconde régions une deuxième couche isolante (72); graver au niveau de la première région, des deuxièmes ouvertures (74) et au niveau de la deuxième région, des troisièmes ouvertures (76) exposant des régions de source ou de drain (16) des transistors; et remplir les deuxièmes et troisièmes ouvertures (74, 76) d'un deuxième matériau conducteur; - déposer au niveau des première et seconde régions une troisième couche isolante (78); graver au niveau de la première région, des quatrièmes ouvertures (79) venant exposer le premier matériau conducteur des premières ouvertures (70), et
s'étendant sur des grilles de transistors de commande adja-
cents; former les condensateurs au niveau des quatrièmes ouver-
tures (79); et - graver au niveau des première et deuxième régions, des cinquièmes ouvertures (84) rejoignant respectivement les deuxièmes ouvertures (74) et les troisièmes ouvertures (76); et remplir les cinquièmes ouvertures (84) du deuxième matériau
conducteur pour former des vias.
2. Procédé selon la revendication 1, caractérisé en ce que la couche de protection (22) recouvrant les grilles des transistors (15) de commande forme un arrêt de gravure lors de
la gravure des quatrièmes ouvertures (79).
3. Procédé selon la revendication 1, caractérisé en ce que les deuxièmes ouvertures (74) exposent le premier matériau
conducteur de premières ouvertures (70).
4. Procédé selon la revendication 1, caractérisé en ce que les deuxièmes ouvertures (74) exposent des régions de source
ou de drain (16) des transistors de commande (15).
5. Procédé selon la revendication 1, caractérisé en ce que le condensateur est réalisé en recouvrant les parois et le fond des quatrièmes ouvertures (79) par un troisième matériau conducteur (80) formant la première électrode de condensateur, puis en déposant un matériau diélectrique (81) formant un isolant de condensateur, et en déposant un quatrième matériau
conducteur (82) formant une deuxième électrode de condensateur.
6. Procédé selon la revendication 1, caractérisé en ce que le premier matériau conducteur est du silicium polycris
tallin.
7. Procédé selon la revendication 1, caractérisé en ce que le deuxième matériau conducteur est un métal ou un nitrure métallique.
8. Procédé selon la revendication 1, caractérisé en ce
que la couche de protection (22) est un multicouches.
9. Procédé selon la revendication 1, caractérisé en ce
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