JP3957945B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、DRAM等に使用されるセルフアラインコンタクト構造を有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
半導体装置の高集積化に伴い、半導体装置を構成する素子の面積の縮小化が要求されている。しかし、半導体装置が高集積化されても、半導体装置を形成するためのフォトリソグラフィー工程におけるアライメントの精度は、素子の縮小の割合ほどには向上しないのが現状である。
【0003】
そこで、半導体装置の微細化に伴って種々の工夫がなされている。例えば、DRAM等の高集積化された半導体記憶装置におけるセルフアラインコンタクトはその1つである。
セルフアラインコンタクトについては、ゲート電極の側面上にサイドウォールスペーサとしてシリコン窒化膜を形成することがある。そこで以下に、MOSトランジスタのゲート電極の側面に、窒化シリコンよりなるサイドウォールスペーサを形成してなるセルフアラインコンタクトについて説明する。
【0004】
まず、図1(a) に示すような構造になるまでの工程を説明する。
シリコン基板101のメモリセル領域102及び周辺回路領域103のそれぞれにおいて電気的に活性にしようとする活性領域の相互間を素子分離絶縁膜104により分離した後に、マスクを用いて半導体基板101の所定の活性領域に不純物イオンを注入してウェル105,106を形成する。
【0005】
続いて、熱酸化法により活性領域にゲート絶縁膜107を形成した後に、化学気相成長(CVD)法を用いてシリコン膜と保護絶縁膜を順に形成する。ついで、シリコン膜と保護絶縁膜をフォトリソグラフィー法によりパターニングしてメモリセル領域102と周辺回路領域103にゲート電極108a,108bを形成する。この場合、メモリセル領域102の1つの活性領域には所定の間隔を置いて複数のゲート電極108aが形成されている。
【0006】
なお、ゲート電極108a,108bの上面は保護絶縁膜109によって覆われた状態となっている。
次に、図1(b) に示す状態になるまでの工程を説明する。
まず、ゲート電極108a,108bと素子分離絶縁膜104をマスクに使用して、活性領域に不純物をイオン注入して、ゲート電極108a,108bの両側のシリコン基板101の不純物拡散層110a,110bの低濃度部を形成する。
【0007】
次に、ゲート電極108a,108b及び素子分離絶縁膜104を覆うシリコン窒化膜をシリコン基板101の上に形成した後に、そのシリコン窒化膜をエッチバックすることにより、シリコン窒化膜をサイドウォールスペーサ111a,111bとしてゲート電極108a,108bの両側に残す。
続いて、ゲート電極108a,108b、サイドウォールスペーサ111a,111bをマスクに使用して活性領域に不純物をイオン注入して、不純物拡散層110a,110bの高濃度部を形成する。
【0008】
次に、図2(a) に示すように、ゲート電極108a,108b等を覆う第1の絶縁膜112と第2の絶縁膜113を順に形成する。その第1の絶縁膜112としてシリコン窒化膜を形成し、第2の絶縁膜113として不純物を含むシリコン酸化膜、例えばBPSG(boro-phospho silicate glass) を形成する。BPSGの下にシリコン窒化膜を形成するのは、BPSG内の不純物がシリコン基板101に拡散することを防止するためである。その第2の絶縁膜113は加熱リフローされてその上面が平坦化される。
【0009】
その後に、図2(b) に示すように、フォトリソグラフィー法を用いて第1及び第2の絶縁膜112,113をパターニングして、メモリセル領域102に存在する不純物拡散層110aの上方にコンタクトホール113a〜113cを形成する。この場合、メモリセル領域102における第2の絶縁膜113はフッ酸によってエッチングされ、第1の絶縁膜112はエッチングストッパーとなる。また、第1の絶縁膜112はリン酸によってエッチングされ、その下の不純物拡散層110bを露出させることになる。
【0010】
それらのコンタクトホール113a〜113cの幅は、サイドウォールスペーサ111aの間隔によって決定される。
この場合、1つのメモリセル領域102において、中央に形成されるコンタクトホール113aはビット線接続に使用され、その他の2つのコンタクトホール113b,113cはキャパシタ接続に使用される。
【0011】
次に、図3(a) に示すように、各コンタクトホール113a〜113cの中にシリコン製のプラグ114a〜114cを充填し、続いて、酸化シリコンよりなる第3の絶縁膜115を第2の絶縁膜113及びプラグ114a〜114cの上に形成する。続いて、第3の絶縁膜115をフォトリソグラフィー法によりパターニングしてビット線接続用のコンタクトホール113aの上に開口116を形成すると同時に、フォトリソグラフィー法により周辺回路領域103の第3の絶縁膜115と第2の絶縁膜113をパターニングして不純物拡散層110bの上にコンタクトホール117を形成する。
【0012】
コンタクトホール117を形成する際には、第1の絶縁膜112とプラグ114aがエッチングストッパーとして機能するので、開口116とコンタクトホール117の深さの制御が容易となる。したがって、コンタクトホール117から不純物拡散層110bを露出させるためには、コンタクトホール117を通して第1の絶縁膜112をエッチングする必要がある。
【0013】
なお、図3(a) のI−I断面を示すと、図5(a) のようになる。
この後に、図3(b) に示すように、第3の絶縁膜115の上に金属膜を形成し、これをパターニングすることにより、メモリセル領域102では開口116の下のプラグ114aに接続されるビット線118が形成され、また、周辺回路領域103では、コンタクトホール117を通して不純物拡散層110bに繋がる配線119が形成される。
【0014】
その後に、特に図示しないが、メモリセル領域102の上にキャパシタ(不図示)を形成する工程に移る。
ところで、周辺回路領域103においてはゲート電極の他の配線も形成されるが、その配線と上側の配線との接続ためには、図6に示すような構造が採用される。
【0015】
次に、図6に示す構造の形成工程を以下に説明する。
まず、シリコン基板131の表面に素子分離絶縁膜132を形成した後に、メモリセル領域102と周辺回路領域103のそれぞれに、ゲート酸化膜133を介して複数のゲート電極134,135を形成する。これと同時に、周辺回路領域103では素子分離絶縁膜132の上を通る一層目の配線136が形成される。
【0016】
それらのゲート電極134,135と配線136は、それぞれ多結晶シリコン膜とタングステンシリサイド膜の二層構造を有し、その上にはシリコン窒化膜よりなる保護絶縁膜137が形成されている。
次に、ゲート電極134,135と一層目の配線136とシリコン基板131を覆うシリコン窒化膜を形成し、ついで、そのシリコン窒化膜をエッチバックすることによりゲート電極134,135と配線136の両側のそれぞれにサイドウォールスペーサ138a、138b,138cとして残す。なお、一層目の配線136はゲート電極135から素子分離絶縁膜132上に引き出された構造を有している。
【0017】
なお、サイドウォールスペーサ138a、138b,138cを形成する前と後にシリコン基板131に不純物を導入することにより、ソース/ドレインとなる不純物拡散層139a、139bが形成される。
次に、BPSGよりなりなる第1の層間絶縁膜140を保護絶縁膜137、半導体基板131等の上に形成し、その第1の層間絶縁膜140の表面を加熱リフロー又は化学機械研磨により平坦化する。
【0018】
メモリセル領域102では、ビット線コンタクトとストレージコンタクトのために第1の層間絶縁膜140の一部をエッチングしてコンタクトホール141a、141bを形成する。それらのコンタクトホール141a、141bは、ゲート電極134相互間で自己整合的に位置決めされるセルフアラインコンタクトによって形成される。
【0019】
さらに、メモリセル領域102のコンタクトホール141a,141b内にシリコンよりなるプラグ142a,142bを形成する。さらに、プラグ142a,142bと第1の層間絶縁膜140の上に、シリコン酸化膜よりなる第2の層間絶縁膜143を形成する。ついで、メモリセル領域102のビット線コンタクト用のプラグ142aの上の第2の層間絶縁膜143をエッチングしてビット線接続用のホール143aを形成し、これと同時に周辺回路領域103の不純物拡散層139bの上の第1及び第2の層間絶縁膜140,143をエッチングしてコンタクトホール144を形成する。
【0020】
その後に、メモリセル領域102ではホール143aの内部を通るビット線145aを形成し、同時に、周辺回路領域103では、二層目の配線145b,145cを形成する。二層目の配線145bの一部のパターンは、コンタクトホール144を通して不純物拡散層139bに接続される。
なお、ビット線145aと二層目の配線145bは、例えばTi/TiN /Wの三層構造の金属膜から構成される。
【0021】
さらに、シリコン酸化膜又はBPSGよりなる第3の層間絶縁膜146を形成し、その表面を化学機械研磨によって平坦にする。
その後に、メモリセル領域102にキャパシタを形成する。ここでは、シリンダ形状のキャパシタを例に挙げて図示している。そのキャパシタは次のような工程に沿って形成される。
【0022】
まず、メモリセル領域102のストレージコンタクト用のプラグ142bの上の第2及び第3の層間絶縁膜143,146をエッチングしてストレージコンタクト用のホール147aを開口し、その中に不純物含有シリコンからなるプラグ148を形成する。
続いて、プラグ148と第3の層間絶縁膜146の上にシリコン窒化膜である第4の層間絶縁膜147を形成する。さらに、第4の層間絶縁膜147の上に、シリコン酸化膜又はBPSGよりなるパターニング用絶縁膜(不図示)を形成した後に、そのパターニング用絶縁膜と第4の層間絶縁膜147をフォトリソグラフィー法によりパターニングして、キャパシタ形状の開口を形成する。そして、その開口の内面とパターニング絶縁膜の上に沿って多結晶シリコン膜を形成した後に、パターニング用絶縁膜上の多結晶シリコン膜150を化学機械研磨により除去する。この研磨の際に、パターニング用絶縁膜の開口内で多結晶シリコン膜に形成される凹部内をフォトレジストで埋め込んでもよい。
【0023】
これにより、パターニング用絶縁膜の開口内に円筒状に残った多結晶シリコン膜をキャパシタのストレージ電極150として使用する。
次に、パターニング用絶縁膜をフッ酸により除去することにより、シリンダ状のストレージ電極150の外周面と内周面を露出させる。なお、材料の違いによって、パターニング用絶縁膜を第4の層間絶縁膜147に対して選択的にエッチングすることが可能である。
【0024】
続いて、ストレージ電極150の表面に酸化タンタルよりなる誘電体膜151を化学気相成長法により形成し、さらに、誘電体膜151の上に対向電極152を形成する。対向電極152は、例えばチタンと多結晶シリコンの二層構造から構成される。これにより、キャパシタ153が完成する。
その後に、キャパシタ153を覆うシリコン酸化膜である第5の層間絶縁膜149を第4の層間絶縁膜147の上に形成し、その表面を化学機械研磨によって平坦化する。
【0025】
この後に、フォトリソグラフィー法によって、周辺回路領域103の二層目の配線145c上の第3〜第5の層間絶縁膜146,147,149をエッチングしてビアホール154aを形成するとともに、周辺回路領域103の一層目の配線136の上の第1〜第5の層間絶縁膜140,143,146,147,149及び保護絶縁膜137をエッチングしてビアホール154bを形成する。このとき、ビット線145aと対向電極152の上にもそれぞれホールが形成されるが、図6では省略されている。
【0026】
その後に、ビアホール154a,154b内と第5の層間絶縁膜149上にTi/TiN /Wの三層構造金属膜を形成する。さらに、第5の層間絶縁膜149の上に形成された三層構造金属膜を化学機械研磨法によって除去する。これにより、ビアホール154a,154b内に残った三層構造金属膜をプラグ155a,155bとして使用する。このとき、メモリセル領域102のビット線145aと対向電極152の上のホール(不図示)内にもプラグが形成される。
【0027】
その後に、第5の層間絶縁膜149の上にアルミニウム単層又はアルミニウム入無積層構造からなる三層目の配線156,157を形成する。
ここで、プラグ155a,155bは、1つの三層目の配線156を介して互いに電気的に接続される。
なお、メモリセル領域102では、別の三層目の配線157が形成され、その一部はプラグ(不図示)を通してビット線145a、対向電極152等に接続される。
【0028】
以上が、メモリセルと周辺回路の形成の接続工程である。なお、図7(a) はメモリセル領域102のビット線145a、三層目配線157等の配置関係を示す平面図であり、図7(b) は、周辺回路領域103の配線等の配置関係を示す平面図である。なお、図6のメモリセル領域102は、図7(a) のX−X線から見た断面図図であり、図6の周辺回路領域103は、図7(b) のXI−XI線から見た断面である。
【0029】
【発明が解決しようとする課題】
ところで、図1〜図3に示したようなコンタクトホール113a〜113cの形成工程によれば、図4(a) に示すように、ビット線接続用のコンタクトホール113aの形成位置がずれてその一側のサイドウォールスペーサ111aから離れるおそれがある。
【0030】
そのようにビット線接続用のコンタクトホール113aの形成にアライメントズレが発生し、しかも、その上の第3の絶縁膜115に形成される開口116が正常な位置に形成されるとすれば、図4(b) に示すように、第2の絶縁膜113に開口部116を形成するの際に、その下の第1の絶縁膜112も連続的にエッチングされてプラグ114aの側方に隙間120が形成されて不純物拡散層110aの一部を露出させてしまう。
【0031】
そのような状態で、ビット線118を第3の絶縁膜115の上に形成すると、そのビット線118は、図4(c) に示すように、隙間120を通して不純物拡散層110aに達してしまう。なお、図4(c) のII−II線断面を示すと、図5(b) のようになる。
そして、ビット線118が不純物拡散層110aに接続されると、その後の加熱工程においてビット線構成金属元素が不純物拡散層110aに入り込んで、不純物拡散層110aからのリーク電流を増加させるので、キャパシタの電荷蓄積に悪影響を与える。なお、周辺回路領域103では、不純物拡散層110bからの僅かなリーク電流は余り問題にならない。
【0032】
これに対して、アライメントズレの対策としてプラグ114aの上面の領域を広く形成する方法も考えられるが、高集積化が難しくなるといった別な不都合が生じる。なぜならば、隣接し合うプラグの間の耐圧を確保するためには、プラグ間のスペースは所定間隔を保たなくてはならず、プラグの上面の領域が大きくなる分だけ高集積化に支障をきたすからである。
【0033】
また、上記した方法では、ゲート電極108a,108b側方のサイドウォールスペーサ111a,111bの膜厚については、メモリセル領域と周辺回路領域において同じ幅しか選択できないために、メモリセル領域のセルフアラインコンタクト耐圧と周辺回路領域のトランジスタのゲート電極側面のサイドウォールスペーサの幅の最適化を同時に図ることができず、高集積化とトランジスタの駆動特性の最適化とが両立できないといった問題も生じていた。
【0034】
ところで、図6に示した半導体記憶装置においては、第5の層間絶縁膜149の上に形成される配線156を介して二層目の配線145cと一層目の配線136が接続されているが、これは以下のような理由による。
まず、メモリセル領域102においてビット線145aとその下のプラグ142aを接続するためのホール143aと、周辺回路領域103における二層目の配線145bと不純物拡散層139bを接続するためのコンタクトホール144を形成する工程において、同時に、周辺回路領域103の一層目の配線136とその上の二層目配線145cとを接続するためのコンタクトホールを形成することが好ましい。
【0035】
それら3種類のホールを同時に開口する場合には、一層目の配線136の上の保護絶縁膜137であるシリコン窒化膜をエッチングする必要がある。
しかし、メモリセル領域102において、ビット線145aとプラグ142aを接続するためのホール143aを形成する際には、微細化の要求から位置ズレ余裕が十分にとれないので、そのホール143aの形成位置がプラグ142aからはみ出すことがある。そして、そのプラグ142aからはみ出した部分のホール143aを通して保護絶縁膜137がエッチングされると、プラグ142aとゲート電極134との耐圧が悪くなり、最悪の場合にはプラグ142aとゲート電極134の短絡に至ることになる。
【0036】
そこで、ホール143aが形成される第2の層間絶縁膜143を異方性エッチングする際には、保護絶縁膜137に対してエッチング選択比を意識的に高くした条件としている。その異方性エッチング条件として、例えばC4F8とCHF2とArとO2等の混合ガス雰囲気中でエッチングすることがあげられる。
これにより、ホール143aがプラグ142aからはみ出しても保護絶縁膜137が殆どエッチングされず、ゲート電極134がホール143aから露出することは防止される。
【0037】
以上のような理由で、材料の異なる第1の層間絶縁膜140と保護絶縁膜137を連続してエッチングすることは行われていない。仮に、周辺回路領域103において、二層目の配線145cと一層目の配線136とを接続するためのホールを、第2の層間絶縁膜143、第1の層間絶縁膜140及び保護絶縁膜137に形成しようとすれば、第1の層間絶縁膜140のエッチングを終えた後に、一層目の配線136の上の保護絶縁膜137だけをエッチングするためのレジストマスクの形成工程が必要になって、工程の複雑化が避けられない。
【0038】
これに対して、第5の層間絶縁膜149とその下の層間絶縁膜にホールを形成する際には、既にメモリセル領域102のプラグ141a、141bに接続されるホール143a、147aの形成は終了しているために、メモリセル領域102の保護絶縁膜137がエッチングされるおそれがなくなるので、第1の層間絶縁膜140をエッチングした後に、マスクを変えずにエッチング条件を変えて一層目の配線136上の保護絶縁膜137をエッチングできることになる。
【0039】
このようなことから、第5の層間絶縁膜149の上に形成される配線156とホール154a,154bを介して一層目の配線136と二層目の配線145cとを電気的に接続する構造が採用されている。
しかし、このような構造を採用すると、一層目の配線136と二層目の配線14cとの接続部分を離して形成し、しかもそれらの配線136,145cを接続するための配線156を形成する必要があり、今度はチップ面積が増加するという問題が生じる。
【0040】
本発明の目的は、ビット線に金属材料を使用した場合、メモリセル領域内にビットコンタクト側の窓と周辺回路部にあるトランジスタのソース/ドレイン不純物拡散層にコンタクトする窓を同時に開口するプロセスにおいて、プラグとビット線用開口部の互いの位置にずれが生じても、そのプラグに繋がる不純物拡散層からのリーク電流の増加を抑制し、さらには、メモリセル領域と周辺回路領域のそれぞれで最適なゲート電極側面のサイドウォールスペーサの幅を確保することができる半導体装置及びその製造方法を提供することにある。
【0041】
また、本発明の別の目的は、多層の配線を少ない工程で接続することができる半導体装置及びその製造方法を提供することにある。
【0042】
【課題を解決するための手段】
(1)上記した課題は、半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、第1のゲート電極の間の半導体基板内に形成された第1の不純物拡散層と、半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、第2のゲート電極の両側の半導体基板内に形成される第2の不純物拡散層と、第1のゲート電極の上及び側面と第1のゲート電極間の領域の半導体基板とを覆う第1の絶縁膜と、第2のゲート電極の側面に形成され、第1の絶縁膜と同じ材料よりなるサイドウォールと、第1の領域で第1の絶縁膜の上に形成され、且つ第2の領域で第2のゲート電極及び第2の不純物拡散層の上に形成された、前記第1の絶縁膜と同じ材料からなる第2の絶縁膜と、第2の絶縁膜の上に形成され、且つ前記第1及び第2の絶縁膜に対して選択的にエッチングを行うことが可能な第3絶縁膜と、第1のゲート電極の間に形成され、且つ第1、第2及び第3の絶縁膜を通して第1の不純物拡散層に達する深さに形成された第1のホールと、第1のホール内に埋め込まれた不純物含有半導体よりなる第1のプラグと、第1のプラグと第3絶縁膜の上に形成された第4の絶縁膜と、第1の領域において、4の絶縁膜に形成され、且つ少なくとも一部が第1のプラグに重なる位置に形成された第2のホールと、第2の領域において、第4の絶縁膜から第2の絶縁膜に形成され且つ第2の不純物拡散層に達する深さの第3のホールと、第2のホール内を通り、第2のホール内では第1のプラグに電気的に接続される第1の金属パターンと、第3のホールを通して第2の不純物拡散層に接続される第2の金属パターンとを有することを特徴とする半導体装置によって解決される。
【0043】
または、半導体基板の第1の領域に第1のゲート絶縁膜を介して第1の複数のゲート電極を形成するとともに、半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、第1のゲート電極の間の半導体基板に第1の不純物拡散層を形成するとともに、第2のゲート電極の両側の半導体基板に第2の不純物拡散層を形成する工程と、第1及び第2のゲート電極と第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、第2の領域において、第1の絶縁膜をエッチバックしてスペーサとして第2のゲート電極の側面に選択的に残す工程と、第1の絶縁膜と同じ材料からなる第2の絶縁膜を第1の領域の第1の絶縁膜の上に重ねて形成するとともに、該第2の絶縁膜によって第2の領域の第2のゲート電極、スペーサ及び第2の不純物拡散層を覆う工程と、第2の絶縁膜の上に、第2の絶縁膜とは異なる材料からなる第3の絶縁膜を形成する工程と、第1の領域において、第1の不純物拡散層の上の第1、第2及び第3の絶縁膜をエッチングすることにより、第1のゲート電極の間を通る第1のホールを形成する工程と、第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第3の絶縁膜の上に第4の絶縁膜を形成する工程と、第1の領域において、第4の絶縁膜をパターニングすることによってプラグの少なくとも一部に重なる第2のホールを形成するとともに、第2の領域において、第4、第3及び第2の絶縁膜をパターニングすることによって第2の不純物拡散層の上に第3のホールを形成する工程と、第2のホール内及び第3のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【0044】
以上の発明によれば、半導体基板の第1の領域(例えばメモリセル領域)と第2の領域(例えば周辺回路領域)にそれぞれゲート電極を形成し、それらのゲートと半導体基板と半導体基板の上に第1の絶縁膜(例えばシリコン窒化膜)を形成し、第2の領域で第1の絶縁膜をエッチバックしてその領域のゲート電極の側面にスペーサとして残した後に、第2の絶縁膜(例えばシリコン窒化膜)を第1の領域で第1の絶縁膜の上に形成すると同時に第2の領域でゲート電極、スペーサ、半導体基板の上に形成し、その後に第1及び第2の絶縁膜に対して選択的にエッチングできる第3の絶縁膜を第2の絶縁膜の上に形成し、第1の領域で第3の絶縁膜から第1の絶縁膜までをパターニングしてゲート電極の間を通る第1のホールを形成し、その第1のホールの中にプラグを埋め込んだ後に、第2の絶縁膜に対して選択的にエッチングできる第4の絶縁膜を第3の絶縁膜とプラグの上に形成し、その第4の絶縁膜から第2の絶縁膜までをパターニングして第1の領域では一部が第1のホールに重なる第2のホールを形成するとともに第2の領域では半導体基板の一部を露出する第3のホールを形成する工程を有している。
【0045】
したがって、第1の領域では、第1のホールが一側方のゲート電極にずれて形成され、且つ第3のホールと同時に形成される第2のホールが第1のホールからはみ出して形成されても、第1の絶縁膜によって第2のホールから半導体基板が露出することが妨げられることになるので、第2のホール内に金属膜を形成しても第1の領域で金属膜と半導体基板内の不純物拡散層とが接続されることが防止される。
【0046】
しかも、第2の領域でのゲート電極の側面にスペーサを形成するために最適な厚さに第1の絶縁膜を形成し、第1の領域でのゲート電極の側面のスペーサとして最適な厚さとなるように第1及び第2の絶縁膜の総膜厚を選択することができる。
これにより、ゲート電極側面のスペーサの膜厚の最適化を領域毎に選択することが可能になる。
(2)上記した課題は、半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、第1のゲート電極の間の半導体基板内に形成された第1の不純物拡散層と、半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、第2のゲート電極の両側の半導体基板内に形成される第2の不純物拡散層と、第1のゲート電極と第2のゲート電極のそれぞれの側面に形成された第1の絶縁膜と、第1のゲート電極と前記第2のゲート電極と前記半導体基板の上に形成され、且つ前記第1の絶縁膜に対して選択的にエッチングが可能な第2の絶縁膜と、第1の領域において第1のゲート電極の間で一側方の第1のゲート電極側に片寄った位置であって、第1の不純物拡散層の上の第1の絶縁膜及び第2の絶縁膜内に形成された第1のホールと、第1のホール内に形成された不純物含有半導体よりなるプラグと、プラグと第2の絶縁膜の上に形成された第3の絶縁膜と、第1の領域において、第1,第2及び第3の絶縁膜に形成され、一部がプラグに重なる位置に形成された第2のホールと、第2の領域において、第2の不純物拡散層の上の第1,第2及び第3の絶縁膜に形成された第3のホールと、第2のホール内の底部に形成された第4の絶縁膜と、第2のホールを通してプラグに接続され、且つ第4の絶縁膜を介して第1の不純物拡散層との接続が絶たれる第1の金属パターンと、第3のホールを通して第2の不純物拡散層に接続される第2の金属パターンとを有することを特徴とする半導体装置によって解決される。
【0047】
または、半導体基板の第1の領域に第1のゲート絶縁膜を介して第1のゲート電極を複数形成するとともに、半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、第1のゲート電極の間の半導体基板に第1の不純物拡散層を形成するとともに、第2のゲート電極の両側の半導体基板に第2の不純物拡散層を形成する工程と、第1及び第2のゲート電極と第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、第1の絶縁膜の上に、第1の絶縁膜とは異なる材料からなる第2の絶縁膜を形成する工程と、第1の領域において、第1の不純物拡散層の上方の第2の絶縁膜及び第1の絶縁膜をパターニングすることにより、第1のゲート電極の間であって一側方の第1のゲート電極に片寄った第1のホールを形成する工程と、第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第2の絶縁膜の上に第3の絶縁膜を形成する工程と、第1の領域において第3の絶縁膜、第2の絶縁膜及び第1の絶縁膜を順にパターニングすることによってプラグの上面から一部がはみ出した第2のホールを形成するとともに、第2の領域において、第3の絶縁膜、第2の絶縁膜及び第1の絶縁膜を順にパターニングすることによって第2の不純物拡散層の上に第3のホールを形成する工程と、第3の絶縁膜上と第2のホール内と第3のホールの内に第5の絶縁膜を形成する工程と、第5の絶縁膜をエッチングすることにより、第2のホール内のうちのプラグからはみ出した領域に残す工程と、第2のホール内及び第3のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法によって解決される。
【0048】
以上の発明によれば、第1の領域においてゲート電極の間の絶縁膜に形成される第1のホールが一方のゲート電極に片寄って形成され、しかもその第1のホール内にプラグを形成し、そのプラグを覆う上側の絶縁膜に形成される第2のホールがプラグからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第2のホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【0049】
これにより、第2のホール内に形成される金属膜は、埋込用絶縁膜によって不純物拡散層に接続されることがない。
【0053】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
(第1の実施の形態)
図8〜図13は、本発明の第1実施形態の半導体装置の製造工程を示す断面図である。
【0054】
まず、図8(a) に示す構造を形成するまでの工程を説明する。
n型のシリコン基板(半導体基板)1には、少なくともメモリセル領域Aと周辺回路領域Bが存在し、それらの領域A,Bにおいて、シリコン基板1にはシャロートレンチアイソレーション(STI)構造の素子分離絶縁膜2が形成されている。なお、STIの代わりにLOCOS、その他の素子分離方法を採用してもよい。
【0055】
そのような素子分離層2を作成した後に、メモリセル領域A、周辺回路領域Bにおける所定の活性領域にイオン注入を行ってpウェル(活性領域)3,4を作成する。ウェル構造に関しては、周知の方法を用い、その詳細はここでは省略する。なお、周辺回路領域Bにおいて、図8(a) ではpウェル4を形成しているが、不純物を注入しない活性領域も存在する。
【0056】
続いて、シリコン基板1の活性領域の表面を熱酸化することにより、ゲート酸化膜5をその表面に形成する。
さらに、ゲート酸化膜5の上に、シリコン層6とシリサイド層7を順に形成した後に、シリサイド層7の上に保護絶縁膜8を形成する。保護絶縁膜8は、反射防止膜として機能する膜厚50nmのSiON膜8aと、後述するSAC(セルフアラインコンタクト)として働く厚さ150nmのシリコン窒化膜8bを化学気相成長法により順に形成して構成される。
【0057】
その後に、レジストを用いるフォトリソグラフィー法によって、保護絶縁膜8、シリサイド層7、シリコン層6をゲート電極形状にパターニングする。これにより、メモリセル領域Aではシリコン層6及びシリサイド層7から構成されるゲート電極9がワード線を兼ねて複数形成され、さらに、周辺回路領域Bではシリコン層6及びシリサイド層7から構成されるゲート電極10が複数形成される。
【0058】
次に、メモリセル領域Aが開口したレジストマスク(不図示)を用いて、シリコン基板1のメモリセル領域Aに選択的にn型不純物イオンを注入してゲート電極9の両側にn型不純物拡散層11を形成する。メモリセル領域Aでは、n型不純物拡散層11とゲート電極9により基本的なMOSトランジスタT1 が構成される。続いて、周辺回路領域Bが開口したレジストマスク(不図示)を用いて、シリコン基板1の周辺回路領域Bに選択的に不純物イオンを注入してゲート電極10の両側に不純物拡散層12の低濃度部を形成する。
【0059】
レジストマスクを除去した後に、例えば熱酸化法により800℃のドライ酸素雰囲気中で不純物拡散層11,12の表面を酸化して酸化膜(不図示)を5nmの厚さに形成する。
次に、図8(b) に示すように、シラン(SiH4)ガスとアンモニア(NH3 )ガスを用いる化学気相成長法によって、ゲート電極9,10の上及び側面とシリコン基板1の上に第1のシリコン窒化膜(第1の絶縁膜)13を20〜100nmの厚さ、好ましくは30〜60nmの厚さに形成する。その膜厚は、次の工程で周辺回路領域Bのゲート電極10の側壁に形成されるサイドウォールとして残すために必要な値、少なくとも30〜40nmは必要となる。
【0060】
次に、図9(a) に示すように、第1のシリコン窒化膜13の上にフォトレジスト14を塗布し、これを露光、現像して周辺回路領域Bを露出させる開口14aを形成する。そして、その開口14aを通して周辺回路領域Bの第1のシリコン窒化膜13を基板面に対して略垂直方向に異方性エッチングする。そのエッチングのガス種として、例えばCHF3とArとO2の混合ガスを用い、エンドポイントを活用してエッチングを行う。CHF3の代わりにCF4 を使用することがある。
【0061】
これにより、周辺回路領域Bのゲート電極10の側面では、図9(b) に示すように、第1のシリコン窒化膜13がサイドウォールスペーサ13sとして残る一方、メモリセル領域Aではゲート電極9の間のシリコン基板1は依然として第1のシリコン窒化膜13によって覆われた状態となっている。
そして、フォトレジスト14を除去した後に、熱酸化法により周辺回路領域Bのシリコン基板1の表面に膜厚5nmのシリコン酸化膜(不図示)を形成する。その熱酸化法の条件として、例えばドライ酸素雰囲気中で800℃の基板温度とする。
【0062】
次に、周辺回路領域Bのゲート電極10とサイドウォールスペーサ13sをマスクに使用して、周辺回路領域Bのシリコン基板1に不純物をイオン注入する。これにより、周辺回路領域Bでのゲート電極10の側方の不純物拡散層12に高濃度部が形成され、その不純物拡散層12はLDD構造となる。これにより、周辺回路領域BではMOSトランジスタT2 の基本的な構造が完成する。
【0063】
この場合、周辺回路領域Bでは、p型不純物とn型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Aを覆うことになる。
これにより、メモリセル領域Aでは高濃度の不純物イオン注入が行われずに、低濃度の不純物拡散層11だけが形成されることになる。これは、メモリセル領域Aの不純物拡散層11においてイオン注入により欠陥が発生することを防止して、リーク電流が増加するのを防止するためである。
【0064】
周辺回路領域Bでのイオン注入を終えた後に、さらに、アニールを加えてもよい。これは、イオン注入された領域の活性化のためと、高濃度のイオン注入で生じた結晶欠陥を減らすために行われる。
次に、図10(a) に示すように、SiH4ガスとNH3 ガスを用いて化学気相成長法により第2のシリコン窒化膜(第2の絶縁膜)15を2〜100nmの膜厚、好ましくは10〜30nmの厚さで成長して、第2のシリコン窒化膜15をメモリセル領域Aの第1のシリコン窒化膜13に重ねて形成するとともに、周辺回路領域Bではサイドウォールスペーサ13sや不純物拡散層12を第2のシリコン窒化膜15により覆う構造となる。
【0065】
第2のシリコン窒化膜15は、後述するメモリセル領域AのSAC耐圧を向上させるためと、後の工程で形成される層間絶縁膜内の不純物がシリコン基板1内に拡散することを防ぐために形成される。
第2のシリコン窒化膜15によってSAC耐圧を向上させるためにはその膜厚を厚くすることが好ましいが、周辺回路領域Bやメモリセル領域Aでのゲート電極9,10相互間のスペースが第1及び第2のシリコン窒化膜13,15で埋まらないような厚さにする必要がある。
【0066】
従って、第2のシリコン窒化膜15の膜厚は、ゲート電極9相互間のスペースが埋まらないような最大の膜厚で決められる。例えば、メモリセル領域Aにおけるゲート電極9相互間の最小スペースが200nmであって第1のシリコン窒化膜13の膜厚を50nmとした場合に、ゲート電極9相互間の残りスペースは100nmとなる。ここで、プロセスの揺らぎが10%生じるとすれば、第2のシリコン窒化膜15の膜厚の上限の基準は90nmの半分の45nmとなる。第1及び第2のシリコン窒化膜13,15の総膜厚は、少なくとも40〜50nm程度は必要となるが、これ以上厚いことが好ましい。
【0067】
次に、図10(b) に示す構造を形成するまでの工程を説明する。
まず、化学気相成長法を用いて、第2のシリコン窒化膜15上に第1の層間絶縁膜(第3の絶縁膜)16を例えば1μmの膜厚で形成する。その第1の層間絶縁膜16として、BPSG、HDP酸化膜、その他のゲート電極間のスペースを埋めるような絶縁膜を用いる。なお、以下の説明では第1の層間絶縁膜16としてBPSGを使用する場合について説明する。
【0068】
続いて、第1の層間絶縁膜16を加熱してリフローするか、又は化学機械研磨(CMP)することにより、第1の層間絶縁膜16の上面を平坦にする。
次に、第1の層間絶縁膜16上にフォトレジストを塗布し、これを露光、現像することにより、図11(a) に示すように、少なくともメモりセル領域Aを含む領域のビット線コンタクト用の窓17aとストレージコンタクト用の窓17bを開口する。それらの窓17a,17bは、少なくともメモリセル領域Aのゲート電極9の間の領域の上方に形成される。
【0069】
そして、窓17a,17bを通して第1の層間絶縁膜16を異方性エッチングすることにより、第1の層間絶縁膜16にビット線コンタクトホール16aとストレージコンタクトホール16bを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下の第2のシリコン窒化膜13が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール16aとストレージコンタクトホール16bの下に現れた第1及び第2のシリコン窒化膜13,15を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール16a及びストレージコンタクトホール16bを基板面に達するような深さとする。この場合、少なくとも第1のシリコン窒化膜13がゲート電極9の側壁にサイドウォールスペーサ13aとして残るようなエッチング条件とする。なお、ゲート電極9の上のシリコン窒化膜8bもエッチングされることもあるが、予めその膜厚が調整されているので、その下のSiON膜8aが露出することはない。
【0070】
以上のように、第1の層間絶縁膜16のエッチングを第1及び第2のシリコン窒化膜13,15と選択比を持つ条件とすることにより、例えばレジスト17の窓17a,17bの位置ズレ等によりゲート電極9上にはみ出すような位置にコンタクトホール16a,16bが形成されたとしても、それらのコンタクトホール16a,16bがゲート電極9に直接接することが回避される。このような技術は、SAC(セルフアラインコンタクト)と呼ばれ、SACを歩留まり良く形成するためには、第1及び第2のシリコン窒化膜13,15の総膜厚は厚い方が好ましい。しかし、第1のシリコン窒化膜13を厚くしすぎると、周辺回路領域BでのMOSトランジスタT2 のゲート電極10側面のサイドウォールスペーサ13sの幅が大きくなってしまうので、電流駆動能力などのトランジスタ性能低下を引き起こしたり、或いは、メモリセル領域Aのゲート電極9相互間のスペースが第1のシリコン窒化膜13で完全に埋まってしまうので好ましくはない。
【0071】
そのような場合、本実施形態では、第1のシリコン窒化膜13を薄くし、第2のシリコン窒化膜15をより厚くすることで、周辺回路領域Bでのサイドウォールスペーサ13sの幅を小さくし、且つ、メモリセル領域Aでのゲート電極9相互間のスペースの確保に対応できるようにしている。即ち、第1のシリコン窒化膜13と第2のシリコン窒化膜15のトータルの膜厚をそれぞれ調整することにより、SAC歩留まりを向上しつつ、周辺回路領域BのMOSトランジスタT2 の電流駆動能力を増大できることになる。
【0072】
そのように、シリコン窒化膜13,15を二層構造とすることにより、そのうちの第1のシリコン窒化膜13を周辺回路領域Bのサイドウォールスペーサ13bとして最適な膜厚とし、第1及び第2のシリコン窒化膜13,15の総膜厚をSAC歩留まり向上に最適な膜厚ととすることができるので、領域A,B毎に膜厚を最適化できるという利点がある。
【0073】
次に、コンタクトホール16a,16bを通して不純物拡散層11に不純物をイオン注入して、次の工程で形成されるプラグと不純物拡散層11とのコンタクト抵抗を下げるようにする。そのようなコンタクト補償のための不純物イオン注入条件として、例えばリンイオンを加速エネルギー30keV 、ドーズ量1×1013cm-2と設定する。
【0074】
続いて、第1の層間絶縁膜16上のフォトレジスト17を剥離した後に、リンがドープされた非晶質シリコン膜を第1の層間絶縁膜16上とメモリセル領域Aのコンタクトホール16a,16b内に形成する。その後に、第1の層間絶縁膜16の上に形成された非晶質シリコン膜をCMP法によって除去する。
これにより、図11(b) に示すように、ビット線コンタクトホール16a内に残った非晶質シリコン膜をビット線用のプラグ18aとし、ストレージコンタクトホール16b内に残った非晶質シリコン膜をストレージコンタクト用のプラグ18bとして使用する。
【0075】
次に、図12(a) に示すように、プラグ18a,18b及び第1の層間絶縁膜16の上に第2の層間絶縁膜(第4の絶縁膜)19を形成する。第2の層間絶縁膜19としては、後の工程で形成されるビット線とキャパシタ蓄積電極用プラグとの耐圧を確保するために、例えば高温酸化膜を用いることが好ましい。
続いて、第2の層間絶縁膜19の上にフォトレジスト20を塗布し、これを露光、現像することにより、少なくともメモリセル領域A内のビット線コンタクトホール16aの上と周辺回路領域BにあるMOSトランジスタT2 のソース/ドレインである不純物拡散層12の上にそれぞれ窓20a,20bを形成する。
【0076】
そして、それらの窓20a,20bを通して第2の層間絶縁膜19をエッチングし、それに続いて第1の層間絶縁膜16をエッチングすることにより、図12(b) に示すように、メモリセル領域Aにビット線コンタクト用のビアホール19aを形成し、周辺回路領域Bにコンタクトホール19bを形成する。
そのエッチングは、例えばC4F8とCH2F2 を含む混合ガスを使用して、周辺回路領域Bでの第2のシリコン窒化膜15に対して選択的にエッチングできるような条件とする。この場合、ビット線コンタクト用のプラグ18aと第2のシリコン窒化膜15はそれぞれエッチングストッパとして機能する。
【0077】
さらに、CHF3とO2を含むガス系を使用して、周辺回路領域Bのコンタクトホール19bを通して第2のシリコン窒化膜15をエッチングする。
ところで、図12(a) は、メモリセル領域Aでのビット線用のコンタクトホール16aとビアホール19aが設計通りの位置に形成された場合を示している。
しかし、そのコンタクトホール16aが図15(a) に示すように、2つのゲート電極9の間に形成されるコンタクトホール16aが一側方のゲート電極9に片寄ってずれる一方で、ビアホール19aが図15(b) のように設計通りの位置に形成されていることがある。この場合、ビアホール19aとプラグ16aが相対的にずれてビアホール19aの第1の層間絶縁膜16が露出する状態にあれば、そのビアホール19aは第二の層間絶縁膜19よりも深くなってしまう。
【0078】
しかし、メモリセル領域Aに残されたシリコン窒化膜13,15の総膜厚は、周辺回路領域Bに残されたシリコン窒化膜15よりも膜厚が厚いので、周辺回路領域Bのコンタクトホール19bを通して第2のシリコン窒化膜15をエッチングした後には、同時にメモリセル領域Aで形成されるビアホール19aの下の第1のシリコン窒化膜13を残すことは容易であり、ビアホール19aからシリコン基板1面が露出することが防止される。
【0079】
従って、周辺回路領域Bの第2のシリコン窒化膜15をエッチングする際に、そのエッチングをオーバーぎみに行ってもビット線用ビアホール19aの直下の第1のシリコン窒化膜13が残るような条件とする。
そのように、ビアホール19aの形成の際に第1の層間絶縁膜16と第2のシリコン窒化膜15がエッチングされても、その下方では第1のシリコン窒化膜13によってシリコン基板1面が覆われた状態となるので、ビアホール19a内に充填されるビット線の金属膜ががシリコン基板1に接触しない。
【0080】
なお、図11(b) のIII-III 線断面は図18(a) のようになり、図15(b) のIV−IV線断面は図18(b) のようになる。
ビアホール19aとコンタクトホール19bの形成を終えた後に、フォトレジスト20は除去される。
次に、図13(a) に示すように、メモリセル領域Aのビット線用ビアホール19aの中と周辺回路領域Bのコンタクトホール19bの中と第2の層間絶縁膜19の上に、多層構造の金属膜21を100〜300nmの厚さに形成する。その金属膜21は、例えば下から順にTi、TiN 、Wを順に形成した構造を採用する。Tiはスパッタ法で形成され、TiN はスパッタリング若しくは化学気相成長法で形成され、また、Wは化学気相成長法で形成される。
【0081】
そのような多層構造の金属膜21を形成する間又はその後の少なくとも一方、又は両方のタイミングで、その金属膜21をアニールすることにより、異種金属間の界面のコンタクトを安定にすることができる。
この後に、化学気相成長法により、金属膜21の上にSiONの反射防止膜22を30〜100nmの厚さに形成する。
【0082】
さらに、反射防止膜22の上にフォトレジスト(不図示)を塗布し、これを露光、現像することにより、メモリセル領域Aではビット線形状のレジストパターンを形成するとともに周辺回路領域Bでは配線形状のレジストパターンを形成する。そして、それらのレジストパターンをマスクにして反射防止膜22と金属膜21をエッチングする。これにより、金属膜21はメモリセル領域Aではビット線21aとなり、周辺回路領域Bでは配線21bとなる。なお、周辺回路領域Bの配線21bはビット線21aの一部を構成することもある。
【0083】
ところで、図15(b) に示したようにビット線用のビアホール19aが第1の層間絶縁膜16内にも形成される場合には、図16に示すように、第1の層間絶縁膜16の中にもビット線21aが埋め込まれることになるが、その金属膜21は第1のシリコン窒化膜13によってシリコン基板1との接続が阻止され、不純物拡散層11とビット線21aの接合リークが発生することはない。なお、ビット線用のビアホール19a内に埋め込まれた金属膜21はプラグ18aの側面と接続されるために、ビット線21aとプラグ18aの接触面積が減るようなことはない。
【0084】
以上のようなビット線21aの形成の後に、図14に示すように、ビット線21aと配線21bを覆うBPSG等の第3の層間絶縁膜23を形成した後に、第3の層間絶縁膜23をパターニングしてストレージコンタクトホール16b内のプラグ18bに接続されるビアホール23aを形成する。そして、そのビアホール23a内にリン含有シリコンよりなるプラグ24を形成する。
【0085】
続いて、そのプラグ24と第3の層間絶縁膜23を覆うシリコン窒化膜よりなる第4の層間絶縁膜29を形成する。そして、第4の層間絶縁膜29と第3の層間絶縁膜23の上層部をパターニングしてプラグ24の上とその周囲に開口を形成し、その開口内でプラグ24に接続されるシリコン製のストレージ電極25を第3の層間絶縁膜23の上に形成し、そのストレージ電極25の表面に誘電体膜26を形成し、さらに誘電体膜26の上に対向電極27を形成する。そのストレージ電極25、誘電体膜26及び対向電極27によってキャパシタ28が構成される。
【0086】
ところで、ビット線のコンタクトホール16aの位置とビアホール19aの位置がずれた場合には、キャパシタ28が形成された状態は図17に示すようになる。
なお、上記したメモリセル領域Aの不純物拡散層11、ビット線21a、ゲート電極9の配置関係を平面で示すと図19のようになる。図8〜図17に示したメモリセル領域Aの断面図は、図19のV−V線から見た図である。
【0087】
ところで、従来技術の欄の図3(a) に見られるように、ビット線コンタクト用の開口116がプラグ114aの上面からはみ出さないようにするためには、プラグ114aの直径を大きくする必要があった。プラグ114aの径が大きい場合には、プラグ114間の耐圧を確保するために、ゲート電極108a相互間の間隔を広げる必要があった。
【0088】
例えば、図20(a) に示すように、プラグ114aの上面の必要最小の直径b12を0.25μmとする。プラグ114aとゲート電極108aの被りはSACを使用し、片側で0.025μm程度必要とする。プラグ114a間で絶縁耐圧をとるために必要な距離b2 を0.10μmとし、ビットコンタクトの位置ズレマージンをX/Y方向とも両側で0.20μm必要とする。従来方法では。ビット線用の開口(ビアホール)116は、プラグ114a上面からずれてはいけないので、必要なプラグ径b11は位置ズレマージンを含む0.25+0.20=0.45μm必要であった。従って、従来方法では、ゲート電極108a間のピッチb3 はプラグ114aの直径とプラグ114a間の絶縁耐圧の距離を足し、SACの被りを引いて、0.45+0.10−2×0.025=0.50μm程度必要である。
【0089】
これに対して、本実施形態では、図20(b) に示すように、プラグ18aとビアホール19aとの位置ズレマージンは考慮する必要がないために、プラグ18aの直径a1 は0.25μmあればよい。従って、ゲート電極9間のピッチa3 は、0.25+0.10−2×0.025=0.30μmあればよい。なお、プラグ18a間の距離a2 は、従来と同じ0.10μmとする。
【0090】
また、ビット線の間隔については、従来は0.30μm必要であったが、本実施形態では0.10μmで済む。
以上のことから、本実施形態の半導体装置の製造方法によれば、従来方法による半導体装置の製造方法に比べて高集積化に寄与できることがわかる。
なお、特開平11−87653号公報に記載の半導体装置とその製造方法でも、パターン密度が向上した場合にSAC窓を確実に開口する方法に関するものである。しかし、本実施形態は、第1に、ビット線ビアホールの開口と、周辺領域とメモリセル領域で同時に行い、第2に、メモリセル領域のビット線コンタクトホールの開口は、プラグの上から位置ズレを起こしている場合に有利であるという点で、その先行技術とは異なる。
【0091】
なお、図13(a),(b) に示したメモリセル領域Aのビット線21aは、第2の層間絶縁膜19のビアホール19aを通して直にプラグ18aに接続され、また、周辺回路領域Bの配線21bは、第2の層間絶縁膜19のコンタクトホール19bを通して直に不純物拡散層12に接続されているが、これらの構造に限られるものではない。
【0092】
例えば、第2の層間絶縁膜19にビアホール19aとコンタクトホール19bを形成した後に、図21(a) に示すように、ビアホール19a内とコンタクトホール内19bと第2の層間絶縁膜19上にチタン、窒化チタン及びタングステンの三層構造金属膜30を形成し、ついでその三層金属膜30をCMP法により研磨して第2の層間絶縁膜19上から除去してビアホール19a内とコンタクトホール19b内にのみプラグ30a,30bとして残し、ついでそれらのプラグ30a,30bと第2の層間絶縁膜19の上に、多層構造の金属膜21とSiONの反射防止膜22を形成し、これらをフォトリソグラフィー法によりパターニングしてメモリセル領域Aでビット線21aを形成し、周辺回路領域Bで配線21bを形成するような工程を採用してもよい。
【0093】
そして、ビット線用のコンタクトホール16aが図15(b) に示すように一方のゲート電極9に片寄って形成され、さらに、ビアホール19aがコンタクトホール16a内のプラグの上面からはみ出して第1の層間絶縁膜16と第2のシリコン窒化膜15内にも形成される場合には、上記したビアホール19a内のプラグ30a、30bは、図22に示すように第1のシリコン窒化膜13によって不純物拡散層11との接触が絶たれることになる。
(第2の実施の形態)
図23〜図26は、本発明の第2実施形態の半導体装置の製造工程を示す断面図である。なお、図23〜図26において、図8(a) と同一符号は同一要素を示している。
【0094】
まず、図23(a) に示すような構造になるまでの工程を説明する。
図23(a) において、第1実施形態の図8(a) に示したと同様な工程によってシリコン基板1の上にゲート酸化膜5を介してメモリセル領域Aと周辺回路領域Bにゲート電極9,10を形成する。そのゲート電極9,10の上には、SiON膜8aとシリコン窒化膜8bよりなる保護絶縁膜8が形成されている。そして、メモリセル領域Aの複数のゲート電極9の間と周辺回路領域Bのゲート電極9,10の両側には不純物拡散層11,12がそれぞれ形成されている。
【0095】
なお、周辺回路領域Bの不純物拡散層12は、後の不純物イオン注入によりLDD構造となる。
そのような状態で、ゲート電極9,10とシリコン基板1を覆う第1のシリコン窒化膜を形成し、ついで第1のシリコン窒化膜をエッチバックすることにより、ゲート電極9,10の側壁のみにシリコン窒化膜をサイドウォール71a,71bとして残す。この後に、シリコン基板1のメモリセル領域Aをマスク(不図示)で覆って周辺回路領域に不純物イオンを注入して不純物拡散層12をLDD構造にする。
【0096】
その後、保護絶縁膜8、サイドウォール71a,71b及びシリコン基板1の上に、第2のシリコン窒化膜72をCVD法により例えば60nmの厚さに形成し、続いて、第2のシリコン窒化膜72の上にPBSGよりなる第1の層間絶縁膜73を例えば500nmの厚さに形成する。なお、第1の層間絶縁膜73の表面は、加熱によるリフロー又はCMP法による研磨によって平坦化される。
【0097】
次に、図23(b) に示す構造になるまでの工程を説明する。
まず、フォトリソグラフィー法を用いて第1の層間絶縁膜73をパターニングして、メモリセル領域Aに存在する不純物拡散層11の上方にコンタクトホール73a,73bを形成する。そのパターニングのエッチングは、C4F8とCH2F2 を含む混合ガスを使用して行われ、第2のシリコン窒化膜72はエッチングストッパとして機能する。続いて、コンタクトホール72a,73bの下の第2のシリコン窒化膜72をエッチングする。そのエッチングは、CHF3とO2を含む混合ガスを使用して行われる。
【0098】
さらに、リン含有の多結晶シリコン膜をコンタクトホール73a,73b内と第1の層間絶縁膜73の上に形成した後に、その多結晶シリコン膜をCMP法により研磨して第1の層間絶縁膜73の上面から除去する。これにより、活性領域中央のコンタクトホール73a内に残った多結晶シリコン膜をビット線コンタクト用のプラグ74aとして使用し、活性領域の他のコンタクトホール73b内に残った多結晶シリコン膜をストレージコンタクト用のプラグ74bとして使用する。
【0099】
その後に、プラグ74a,74bと第1の層間絶縁膜73の上に、第2の層間絶縁膜75として高温酸化膜を形成する。
続いて、フォトリソグラフィー法によって、メモリセル領域Aの第2の層間絶縁膜75をパターニングしてビット線コンタクト用のプラグ74aの上にホール75aを形成し、同時に、周辺回路領域Bの第1及び第2の層間絶縁膜73,75と第2のシリコン窒化膜72をパターニングして不純物拡散層12の上にコンタクトホール75bを形成する。そのパターニングの際に、第1及び第2の層間絶縁膜73,75のエッチングガスとしてC4F8とCH2F2 を含む混合ガスを使用し、また、第2のシリコン窒化膜72のエッチングガスとしてCHF3とO2を含む混合ガスを使用する。
【0100】
この工程において、図25(a) に示すように、メモリセル領域Aにおいてゲート電極9の間に形成されるビット線コンタクト用のコンタクトホール73aが一側方のゲート電極9に片寄り、しかも、その上のホール75aが正常な位置に形成される場合には、ホール75a内に形成されるプラグ74aからはみ出してしまう。
【0101】
この場合には、ホール75aが第2のシリコン窒化膜72にも形成されるので、その下の不純物拡散層11が露出してしまう。
そこで、図25(b) に示すように、第2の層間絶縁膜75等にビット線コンタクト用のホール75aとコンタクトホール75bを形成した後に、ビット線コンタクト用のホール75aがプラグ74aの側方にはみ出た場合にプラグ74aの側方でホール75aが埋まる程度の厚さ、例えば第2のシリコン窒化膜72の半分の厚さとなるように、第2の層間絶縁膜75上とホール75aとコンタクトホール75bの中に第3のシリコン窒化膜76を形成する。そして、第3のシリコン窒化膜76をエッチバックすることにより、第2の層間絶縁膜75上とプラグ74a上とコンタクトホール75b内から除去するとともに、ホール75aのうちプラグ74aの側部にのみ残すようにする。そのホール75aのうちプラグ74aの側方に形成される部分は極めて狭いので、プラグ74aの上の第3のシリコン窒化膜76が除去された状態で第3のシリコン窒化膜76をホール75の少なくとも底部に選択的に残すことは容易である。
【0102】
なお、図24(a) に示すように、ビット線コンタクト用のコンタクトホール73aとホール75aの位置が一致する場合には、ビット線コンタクト用のホール75a内と周辺回路領域Bのコンタクトホール75bの中の第3のシリコン窒化膜76はエッチバックによって除去される。
第3のシリコン窒化膜76をエッチバックした後には、第3の窒化シリコン膜76は周辺回路領域Bのコンタクトホール75bの側壁に残ってその分だけホール径が小さくなるので、その第3の窒化シリコン膜76の膜厚分だけ予めコンタクトホール75bの径を広げておく必要がある。
【0103】
次に、図24(b) に示すように、メモリセル領域Aでは第2の層間絶縁膜75の上にビット線77aを形成し、そのビット線77aをホール75aを通してプラグ74aに接続するとともに、周辺回路領域Bでは第2の層間絶縁膜75の上に配線77bを形成し、その配線77bをコンタクトホール75bを通して不純物拡散層12に接続する。
【0104】
なお、ビット線77aと配線77bは、第1実施形態で説明したように、ホール75a内に形成された金属プラグ(不図示)を介してその下のプラグに接続したり、コンタクトホール75b内に形成された金属プラグ(不図示)を介して配線77bを不純物拡散層12に接続するようにしてもよい。
ところで、ビット線コンタクト用のプラグ73aとその上のホール75aが相対的にずれてプラグ73aの側方にまでホール75aが形成されたとしても、図26に示すように、ホール75a内の金属は、その下の第3のシリコン窒化膜76によって不純物拡散層11との接触が絶たれるために、その金属が不純物拡散層11に拡散してリーク電流を増加させることが防止される。
【0105】
上記したように、ビット線77aと配線77bを形成した後に、第1実施形態と同じ工程を経て、ストレージコンタクト用のプラグ74bに接続されるキャパシタが形成されるがその詳細は省略する。
以上のような工程によれば、シリコン基板1上に形成されたシリコン窒化膜を周辺回路領域Bでエッチングする場合に、メモリセル領域Aを覆うマスクが不要になって工程が短縮される。
【0106】
なお、フォトレジストをマスクにして第3のシリコン窒化膜75をパターニングしてプラグ74aの上方のホール75a内にのみ残すようにしてもよい。
(第3の実施の形態)
図27〜図30は、本発明の第3実施形態に係る半導体装置の製造工程を示す断面図である。
【0107】
まず、図27(a) に示すような構造になるまでの工程を説明する。
n型のシリコン基板(半導体基板)31には、第1実施形態と同様に、メモリセル領域Aと周辺回路領域Bが存在し、それらの領域A,Bにおいて、シリコン基板31にはSTI構造の素子分離絶縁膜32が形成されている。なお、STIの代わりにLOCOS、その他の素子分離方法を採用してもよい。
【0108】
そのような素子分離層32を作成した後に、第1実施形態と同様な方法でウェル33,34を形成する。
続いて、シリコン基板31の活性領域の表面を熱酸化することにより、ゲート酸化膜35をその表面に形成する。
さらに、ゲート酸化膜35の上に、膜厚80nmの多結晶シリコン層36と膜厚100nmのタングステンシリサイド層37を順に形成した後に、タングステンシリサイド層37の上に保護絶縁膜38を形成する。保護絶縁膜38として、膜厚132nmのシリコン酸化膜(SiO2)を用いる。
【0109】
その後、多結晶シリコン膜36、タングステンシリサイド膜37、保護絶縁膜38をフォトリソグラフィー法によりゲート電極形状と配線形状にパターニングする。そのパターニングは、反射防止膜、例えばBARC(Bottom-Anti-Reflective-Coating)などを用いて行われる。
これにより、メモリセル領域Aではシリコン層36及びシリサイド層37から構成されるゲート電極39がワード線を兼ねて形成され、さらに、周辺回路領域Bではシリコン層36及びシリサイド層37から構成される複数のゲート電極40が形成される。同時に、周辺回路領域Bでは、素子分離絶縁膜32の上を通る一層目の配線40aを形成する。その一層目の配線40aは、ゲート電極40を素子分離絶縁膜32に引き出した構造を有していてもよい。
【0110】
さらに、メモリセル領域Aが開口したレジストマスク(不図示)を用いて、シリコン基板31のメモリセル領域Aに選択的にn型不純物イオンを注入してゲート電極39の両側にn型不純物拡散層41を形成する。メモリセル領域Aでは、n型不純物拡散層41とゲート電極39により基本的なMOSトランジスタT11が構成される。続いて、周辺回路領域Bが開口したレジストマスク(不図示)を用いて、シリコン基板31の周辺回路領域Bに選択的に不純物イオンを注入してゲート電極40の両側にソース/ドレインである不純物拡散層42の低濃度部を形成する。
【0111】
次に、図27(b) に示すように、シラン(SiH4)ガスとアンモニア(NH3 )ガスを用いる化学気相成長法によって、ゲート電極39,40の上面と側面とシリコン基板31上面を覆うシリコン窒化膜43を20〜100nm、例えば60nmの厚さに形成する。
さらに、シリコン窒化膜43の上にフォトレジスト44を塗布し、これを露光、現像して周辺回路領域Bを露出させる開口44aを形成する。そして、その開口44aを通して周辺回路領域Bのシリコン窒化膜43を基板面に対して略垂直方向に異方性エッチングする。そのエッチングは、第1実施形態と同じガス種を用いる。
【0112】
これにより、周辺回路領域Bのゲート電極40と配線40aの側面には、図28(a) に示すように、シリコン窒化膜43がサイドウォールスペーサ43sとして残る一方、メモリセル領域Aではゲート電極39の間のシリコン基板31は依然としてシリコン窒化膜43によって覆われた状態となっている。
フォトレジスト44を除去した後に、熱酸化法により周辺回路領域Bのシリコン基板31の表面にシリコン酸化膜(不図示)を形成する。
【0113】
次に、周辺回路領域Bのゲート電極40とサイドウォールスペーサ43sをマスクに使用して、周辺回路領域Bのシリコン基板31に不純物をイオン注入する。これにより、周辺回路領域Bでのゲート電極40の両側方の不純物拡散層42に高濃度部が形成され、不純物拡散層42はLDD構造となる。そして、周辺回路領域BではMOSトランジスタT12の基本的な構造が完成する。
【0114】
この場合、周辺回路領域Bでは、p型不純物とn型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Aを覆うことになる。
次に、図28(b) に示すような構造になるまでの工程を説明する。
まず、化学気相成長法を用いて、メモリセル領域Aのシリコン窒化膜43と周辺回路領域Bの保護絶縁膜38、サイドウォール43s及びシリコン基板31の上に、BPSGよりなる第1の層間絶縁膜46を例えば500nmの膜厚で形成する。
【0115】
続いて、第1の層間絶縁膜46を加熱してリフローするか、又は化学機械研磨(CMP)することにより、第1の層間絶縁膜46の上面を平坦にする。
次に、第1実施形態と同様に、セルフアライン法により第1の層間絶縁膜46を異方性エッチングすることにより、第1の層間絶縁膜46にビット線コンタクトホール46aとストレージコンタクトホール46bを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下のシリコン窒化膜43が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール46aとストレージコンタクトホール46bの下に現れたシリコン窒化膜43を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール46a及びストレージコンタクトホール46bをシリコン基板1表面に達するような深さとする。この場合、シリコン窒化膜43がゲート電極39の側壁にサイドウォールスペーサ43aとして残るようなエッチング条件とする。また、ゲート電極39の上のシリコン窒化膜43は、その下のSiO2の保護絶縁膜38に対して選択的にエッチングされるので、ゲート電極49が露出することはない。
【0116】
次に、図29(a) に示す構造となるまでの工程について説明する。
リンがドープされた多結晶シリコン膜を200nmの厚さに成長して、その多結晶シリコン膜をメモリセル領域Aのコンタクトホール46a,46bの中に埋め込む。その後に、第1の層間絶縁膜46の上に形成された多結晶シリコン膜をCMP法によって除去する。
【0117】
これにより、ビット線コンタクトホール46a内に残った多結晶シリコン膜をビット線コンタクト用のプラグ48aとし、ストレージコンタクトホール46b内に残った多結晶シリコン膜を蓄積電極コンタクト用のプラグ48bとして使用する。
続いて、プラグ48a,48bと第1の層間絶縁膜46の上に、第2の層間絶縁膜49を90nmの厚さに形成する。第2の層間絶縁膜49としては、例えば高温酸化膜(SiO2膜)を用いることが好ましい。
【0118】
さらに、第2の層間絶縁膜49の上にフォトレジスト50を塗布し、これを露光、現像することにより、メモリセル領域A内のビット線用のプラグ48aの上と、周辺回路領域BにあるMOSトランジスタT12の一方の不純物拡散層42の上と、素子分離絶縁膜32上に形成された配線40aの上に、それぞれ窓50a、50b、50cを形成する。
【0119】
そして、それらの窓50a〜50cを通して第2の層間絶縁膜49をエッチングし、それに続いて第1の層間絶縁膜46と保護絶縁膜38をエッチングすることにより、メモリセル領域Aにはビット線コンタクト用のビアホール49aを形成し、周辺回路領域Bの不純物拡散層42の上にはコンタクトホール49bを形成し、周辺回路領域Bの一層目の配線40aの上にはビアホール49cを形成する。
【0120】
さらに、フォトレジスト50を除去した後に、スパッタ法あるいは気相成長法により、ホール49a〜49cの内部と第2の層間絶縁膜49の上に、膜厚40nmのTi膜、膜厚50nmのTiN 膜、膜厚100nmのW膜を順に形成し、それらの膜をフォトリソグラフィー法によりパターニングする。金属膜のパターニングによって、図29(b) に示すように、メモリセル領域Aではビアホール49aを通してプラグ48aに接続されるビット線51aが形成され、また、周辺回路領域Bでは、ビアホール49cを通して一層目の配線40aに接続される二層目の第1の配線51bと、コンタクトホール49bを通して不純物拡散層42に接続される二層目の第2の配線51cが形成される。二層目の配線51b、51cは、例えばビット線の一部を構成してもよい。
【0121】
なお、第1実施形態で説明したように、ビアホール49a、コンタクトホール49b及びビアホール49cの中にそれぞれ金属プラグ(不図示)を埋め込んだ後に、ビット線51aとプラグ48aの接続、一層目の配線40aと第1の配線51bの接続、不純物拡散層42と第2の配線の接続をそれぞれ金属プラグを介して行ってもよい。
【0122】
次に、図30に示す構造を形成するための工程を説明する。
まず、メモリセル領域Aのビット線51a、周辺回路領域Bの二層目の配線51b,51c及び第2の層間絶縁膜49の上に、BPSG、SiO2等の第3の層間絶縁膜53を化学気相成長法により800nmの厚さに形成する。続いて、第3の層間絶縁膜53の表面をCMP法によって平坦化する。さらに、第3の層間絶縁膜53の上に第4の層間絶縁膜54としてシリコン窒化膜を50nmの厚さに形成する。
【0123】
その後に、メモリセル領域Aにキャパシタを形成するのだが、ここでは両面シリンダ型で誘電体膜として酸化タンタル(TaO )を用いたキャパシタを例にして説明する。
まず、第3及び第4の層間絶縁膜53,54をフォトリソグラフィー法によりパターニングして、メモリセル領域Aのストレージコンタクト用のプラグ48bに接続されるビアホール53aを形成する。続いて、ビアホール53a内と第4の層間絶縁膜54上に、不純物含有の多結晶シリコン膜を200nmの厚さに形成した後に、この多結晶シリコン膜をCMP法により研磨して第4の層間絶縁膜54の上から除去する。そして、そのビアホール53a内に残った多結晶シリコン膜をプラグ55として使用する。
【0124】
その後に、第4の層間絶縁膜54とプラグ55の上に、SiO2又はBPSGよりなる絶縁膜(不図示)を1.2μmの厚さに形成し、ついでその絶縁膜の表面をCMP法により平坦にする。さらに、その絶縁膜と第4の層間絶縁膜54と第3の層間絶縁膜53上層部をフォトリソグラフィー法によりパターニングして、プラグ55上を含むキャパシタ領域に開口を形成する。
【0125】
さらに、その絶縁膜の上と開口の内面に沿って、アンドープ又は低不純物濃度の非晶質シリコン膜を形成し、開口内で非晶質シリコン膜に囲まれる部分をレジストで埋め込んだ後に、その非晶質シリコン膜をCMP法によって絶縁膜の上から除去する。これにより、開口の中に残った非晶質シリコン膜は有底円筒形状になる。
【0126】
次に、第4の絶縁膜54の上の絶縁膜(不図示)をフッ酸溶液により除去して円筒状の非晶質シリコン膜の内周面と外周面を露出させる。そして、シランガスを含む減圧雰囲気中で非晶質シリコン膜を例えば560℃で加熱し、さらに減圧雰囲気の圧力を下げて560℃でアニールすると、非晶質シリコン膜の表面にはHSG(Hemispherical Grained Silicon) 膜が形成されてその表面には凹凸が形成される。続いて、非晶質シリコン膜とHSG膜に不純物がドープされて低抵抗化され、これらの膜はストレージ電極56として使用される。
【0127】
その後に、ストレージ電極56の表面に酸化タンタル(TaO) よりなる誘電体膜57を気相成長法により8nmの厚さに形成する。なお、キャパシタの特性改善のために、誘電体膜57の形成前にRTN(高速加熱窒化)処理によりシリコン製のストレージ電極56の表面を2nm程度窒化しておき、誘電体膜57の形成後に800℃程度の酸化熱処理又は酸素プラズマアニール等を行う。
【0128】
その後に、誘電体膜57の上に、膜厚50nmの窒化チタン膜と膜厚100nmのドープト多結晶シリコン膜を順に形成し、これらの膜をパターニングして対向電極58として使用する。
以上によりキャパシタ59の形成が終了する。
この後に、キャパシタ59を覆う第5の層間絶縁膜60として、SiO2膜を2.1μm程度の厚さに形成し、さらにその表面をCMP法により平坦化する。
【0129】
次に、メモリセル領域Aのビット線51a、キャパシタ対向電極58と、周辺回路領域Bの二層目配線51b,51cの一部の上にコンタクトホール(不図示)を形成し、その中にTi/TiN /Wの三層構造のプラグを充填した後に、それらのプラグに接続されるアルミニウム又はアルミニウム積層構造からなる上部配線61a,61bを第5の層間絶縁膜60の上に形成する。
【0130】
なお、図27〜図30は、図31(a) のXII −XII 線から見たセル領域Aの断面と、図31(b) の周辺回路領域のXIII−XIII線から見た断面で示したものである。
以上のような工程によれば、ゲート電極39,40と一層目の配線40aの上の保護絶縁膜38としてシリコン酸化膜を形成し、さらに、ゲート電極39,40とシリコン基板31を覆うシリコン窒化膜43を、メモリセル領域Aではエッチングせずにそのまま残す一方で、周辺回路領域Bではエッチングしてサイドウォール38sとして残すようにした。
【0131】
これにより、第2の層間絶縁膜49と第1の層間絶縁膜46をエッチングしてホールを形成する際に、電極の上の保護絶縁膜38を続けてエッチングすることができるので、周辺回路領域Bの二層目の配線51bと一層目の配線40aを繋ぐホール49cと不純物拡散層42に繋がるホール49bとビット線用プラグに繋がるホール49aとを同時に形成することができ、ホール形成のスループットが向上する。
【0132】
しかも、一層目配線40aと二層目の配線51bの接続部分を重ねることができるので配線の配置の設計が自由になり、しかも、従来技術のように一層目配線40aと二層目の配線51bを上部配線61bによって接続する必要は無くなるので上部配線61bの密度を高くすることができる。これにより、チップ増加が防止される。
【0133】
ところで、周辺回路領域で4種類のホールを同時に開口する例が、特開平9−205185号公報に記載されている。この文献では、メモリセル領域においてビット線をシリコン基板にコンタクトさせるホールが必要であるが、このホールと周辺回路領域の4種類のホールとを同時に開口しようとすると、メモリセル領域ではシリコン基板上にシリコン窒化膜が存在するので、ビット線接続用のホールの形成のためのエッチングが難しくなる。そのエッチングが可能になったとしても、ビット線接続用のホールとゲート電極の位置合わせに余裕がないので、それらが位置ズレした場合にはゲート電極上のシリコン窒化膜もエッチングしてしまうことになり、最悪の場合にはゲート電極を露出してしまう。ゲート電極が露出すると、ゲート電極とビット線が短絡することになる。
【0134】
これに対して、本発明では、メモリセル領域におけるビット線とシリコン基板の接続は、多結晶シリコンのプラグを介して行っているため、ホールのエッチングはシリコン窒化膜がない状態でエッチングすることになる。したがって、図28(a) に示したように、周辺回路領域とメモリセル領域におけるホール49a,49b,49cを同時且つ容易に形成することができる。
(付 記)
(1) 半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、前記第1のゲート電極の間の前記半導体基板内に形成された第1の不純物拡散層と、前記半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板内に形成される第2の不純物拡散層と、前記第1のゲート電極の上及び側面と前記第1のゲート電極間の領域の前記半導体基板とを覆う第1の絶縁膜と、前記第2のゲート電極の側面に形成され、前記第1の絶縁膜と同じ材料よりなるサイドウォールと、前記第1の領域で前記第1の絶縁膜の上に形成され、且つ前記第2の領域で前記第2のゲート電極及び前記第2の不純物拡散層の上に形成された、前記第1の絶縁膜と同じ材料からなる第2の絶縁膜と、前記第2の絶縁膜の上に形成され、且つ前記第1及び第2の絶縁膜に対して選択的にエッチングを行うことが可能な第3絶縁膜と、前記第1のゲート電極の間に形成され、且つ前記第1、第2及び第3の絶縁膜を通して前記第1の不純物拡散層に達する深さに形成された第1のホールと、前記第1のホール内に埋め込まれた不純物含有半導体よりなる第1のプラグと、前記第1のプラグと前記第3絶縁膜の上に形成された第4の絶縁膜と、前記第1の領域において、前記4の絶縁膜に形成され、且つ少なくとも一部が前記第1のプラグに重なる位置に形成された第2のホールと、前記第2の領域において、前記第4の絶縁膜から前記第2の絶縁膜に形成され且つ前記第2の不純物拡散層に達する深さの第3のホールと、前記第2のホール内を通り、前記第2のホール内では前記第1のプラグに電気的に接続される第1の金属パターンと、前記第3のホールを通して前記第2の不純物拡散層に接続される第2の金属パターンとを有することを特徴とする半導体装置。
(2) 前記第1のホールは、前記第1のゲート電極の間で一側方の前記第1のゲート電極側に片寄った位置に形成され、前記第2のホールの一部は、前記第1のプラグから横にはみ出して形成され、且つ前記第3の絶縁膜と前記第2の絶縁膜に至る深さまで形成され、前記第2のホールを通る前記第1の金属パターンは、前記第1の絶縁膜によって前記第1の不純物拡散層との接触が断たれていることを特徴とする(1)に記載の半導体装置。
(3) 前記第1の絶縁膜と前記第2の絶縁膜は、シリコン窒化膜であることを特徴とする(1),(2)のいずれかに記載の半導体装置。
(4) 前記第3の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特等とする(1),(2),(3)のいずれかに記載の半導体装置。
(5) 前記第1の絶縁膜は、前記第2の絶縁膜よりも厚いことを特徴とする(1) に記載の半導体装置。
(6) 前記第1の金属パターンと前記第2の金属パターンは、前記第4の絶縁膜の上に形成される配線であることを特徴とする(1)に記載の半導体装置。
(7) 前記第1の領域で前記第1のプラグに接続されない前記第1の不純物拡散層の上の前記第1〜第3の絶縁膜に形成された第4のホールと、前記第4のホール内に埋込まれた不純物含有半導体からなる第2のプラグと、前記第4の絶縁膜の上に形成される第5の絶縁膜と、前記第2のプラグの上の前記第4及び第5絶縁膜内に形成された第5のホールと、前記第5のホール内に形成された第3のプラグと、前記5の絶縁膜の上に形成されて前記第3のプラグに接続されるキャパシタ用の下部電極と、前記下部電極の表面に形成された誘電体膜と、前記誘電体膜の上に形成された上部電極とからなるキャパシタとを有することを特徴とする(1),(2)に記載の半導体装置。
(8) 半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、前記第1のゲート電極の間の前記半導体基板内に形成された第1の不純物拡散層と、前記半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、前記第2のゲート電極の両側の前記半導体基板内に形成される第2の不純物拡散層と、前記第1のゲート電極と前記第2のゲート電極のそれぞれの側面に形成された第1の絶縁膜と、前記第1のゲート電極と前記第2のゲート電極と前記半導体基板の上に形成され、且つ前記第1の絶縁膜に対して選択的にエッチングが可能な第2の絶縁膜と、前記第1の領域において前記第1のゲート電極の間で一側方の前記第1のゲート電極側に片寄った位置であって、前記第1の不純物拡散層の上の前記第1の絶縁膜及び前記第2の絶縁膜内に形成された第1のホールと、前記第1のホール内に形成された不純物含有半導体よりなるプラグと、前記プラグと前記第2の絶縁膜の上に形成された第3の絶縁膜と、前記第1の領域において、前記第1,第2及び第3の絶縁膜に形成され、一部が前記プラグに重なる位置に形成された第2のホールと、前記第2の領域において、前記第2の不純物拡散層の上の前記第1,第2及び第3の絶縁膜に形成された第3のホールと、前記第2のホール内の底部に形成された第4の絶縁膜と、前記第2のホールを通して前記プラグに接続され、且つ前記第4の絶縁膜を介して前記第1の不純物拡散層との接続が絶たれる第1の金属パターンと、前記第3のホールを通して前記第2の不純物拡散層に接続される第2の金属パターンとを有することを特徴とする半導体装置。
(9) 半導体基板の第1の領域に第1のゲート絶縁膜を介して形成された複数の第1のゲート電極と、前記半導体基板の第2の領域に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記半導体基板の前記第2の領域に形成された第1の配線と、前記第1のゲート電極と前記第2のゲート電極と前記第1の配線の上にそれぞれ形成された第1の絶縁膜と、前記第1のゲート電極の間の前記半導体基板内に形成された第1の不純物拡散層と、前記第2のゲート電極の両側の前記半導体基板内に形成された第2の不純物拡散層と、前記第1の領域において、前記第1のゲート電極と前記第1の絶縁膜と前記第1の不純物拡散層の上に形成され、且つ前記第1の絶縁膜に対して選択的にエッチングが可能な材料からなる第2の絶縁膜と、前記第2の領域において前記第2のゲート電極と前記第1の配線の側面に形成され、且つ前記第2の絶縁膜と同じ材料よりなるサイドウォールと、前記第1の領域において前記第2の絶縁膜の上に形成され、前記第2の領域において前記第1の絶縁膜、前記サイドウォール及び前記第2の不純物拡散層の上に形成され、且つ前記第1の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第3の絶縁膜と、前記第1の領域において、前記第1の不純物拡散層の上の前記第2及び第3の絶縁膜内に形成され、且つ前記第1のゲート電極の間の領域に形成された第1のホールと、前記第1のホール内に形成された導電性プラグと、前記導電性プラグと前記3の絶縁膜の上に形成された第4の絶縁膜と、前記第1の領域において前記導電性プラグの上の前記第4の絶縁膜に形成された第2のホールと、前記第2の領域において前記第1の絶縁膜、第3の絶縁膜及び第4の絶縁膜に形成されて前記第1の配線の一部を露出する第3のホールと、前記第2の領域において前記第3及び第4の絶縁膜に形成されて前記第2の不純物拡散層を露出する第4のホールとを有することを特徴とする半導体装置。
(10) 前記第4の絶縁膜の上に形成され、前記第2のホールを通して前記導電性プラグに接続される第1の導電パターンと、前記第4の絶縁膜の上に形成され、前記第3のホールを通して前記第1の配線に接続される第2の導電パターンと、前記第4の絶縁膜の上に形成され、前記第4のホールを通して前記第2の不純物拡散層に接続される第3の導電パターンとをさらに有することを特徴とする(9)に記載の半導体装置。
(11) 前記第1の配線は、前記第2のゲート電極から引き出される構造を有していることを特徴とする(10)に記載の半導体装置の製造方法。
(12) 前記第1の絶縁膜はシリコン酸化膜であり、前記第2の絶縁膜はシリコン窒化膜であり、前記第3の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第4の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(10)に記載の半導体装置。
(13) 前記第1の領域はメモリセル領域であり、前記第2の領域は周辺回路領域であり、前記第1、第2及び第3の導電パターンは、ビット線であることを特徴とする(10)に記載の半導体装置。
(14) 半導体基板の第1の領域に第1のゲート絶縁膜を介して第1の複数のゲート電極を形成するとともに、前記半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の間の前記半導体基板に第1の不純物拡散層を形成するとともに、前記第2のゲート電極の両側の前記半導体基板に第2の不純物拡散層を形成する工程と、前記第1及び第2のゲート電極と前記第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、前記第2の領域において、前記第1の絶縁膜をエッチバックしてスペーサとして前記第2のゲート電極の側面に選択的に残す工程と、前記第1の絶縁膜と同じ材料からなる第2の絶縁膜を前記第1の領域の第1の絶縁膜の上に重ねて形成するとともに、該第2の絶縁膜によって前記第2の領域の前記第2のゲート電極、前記スペーサ及び前記第2の不純物拡散層を覆う工程と、前記第2の絶縁膜の上に、前記第2の絶縁膜とは異なる材料からなる第3の絶縁膜を形成する工程と、前記第1の領域において、前記第1の不純物拡散層の上の前記第1、第2及び第3の絶縁膜をエッチングすることにより、前記第1のゲート電極の間を通る第1のホールを形成する工程と、前記第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第3の絶縁膜の上に第4の絶縁膜を形成する工程と、前記第1の領域において、前記第4の絶縁膜をパターニングすることによって前記プラグの少なくとも一部に重なる第2のホールを形成するとともに、前記第2の領域において、前記第4、第3及び第2の絶縁膜をパターニングすることによって前記第2の不純物拡散層の上に第3のホールを形成する工程と、前記第2のホール内及び前記第3のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(15) 前記金属膜の一部を除去することにより、前記第2のホールを通して前記プラグに接続される第1の金属パターンと、前記第3のホール上を通して前記第2の不純物拡散層に接続される第2の金属パターンとを形成する工程とをさらに有することを特徴とする(14)に記載の半導体装置の製造方法。
(16) 前記第1のゲート電極の間の前記第1のホールは、一側方の前記第1のゲート電極に片寄った位置に形成され、前記第2のホールは、前記第4、第3及び第2の絶縁膜をエッチングすることにより前記プラグの側方にはみ出して形成され、前記第2のホール内において前記金属膜は、前記第1の絶縁膜によって前記第1の不純物拡散層との接触が絶たれて形成されることを特徴とする(14)又は(15)に記載の半導体装置の製造方法。
(17) 前記第1の絶縁膜と前記第2の絶縁膜は、それぞれシリコン窒化膜であることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(18) 前記第3の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(19) 半導体基板の第1の領域に第1のゲート絶縁膜を介して第1のゲート電極を複数形成するとともに、前記半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、前記第1のゲート電極の間の前記半導体基板に第1の不純物拡散層を形成するとともに、前記第2のゲート電極の両側の前記半導体基板に第2の不純物拡散層を形成する工程と、前記第1及び第2のゲート電極と前記第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜の上に、前記第1の絶縁膜とは異なる材料からなる第2の絶縁膜を形成する工程と、前記第1の領域において、前記第1の不純物拡散層の上方の前記第2の絶縁膜及び前記第1の絶縁膜をパターニングすることにより、前記第1のゲート電極の間であって一側方の前記第1のゲート電極に片寄った第1のホールを形成する工程と、前記第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第2の絶縁膜の上に第3の絶縁膜を形成する工程と、前記第1の領域において前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を順にパターニングすることによって前記プラグの上面から一部がはみ出した第2のホールを形成するとともに、前記第2の領域において、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を順にパターニングすることによって前記第2の不純物拡散層の上に第3のホールを形成する工程と、前記第3の絶縁膜上と前記第2のホール内と前記第3のホールの内に第5の絶縁膜を形成する工程と、前記第5の絶縁膜をエッチングすることにより、前記第2のホール内のうちの前記プラグからはみ出した領域に残す工程と、前記第2のホール内及び前記第3のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(20) 半導体基板の上に素子分離絶縁膜とゲート絶縁膜を形成する工程と、前記素子分離絶縁膜と前記ゲート絶縁膜の上に第1の導電膜を形成する工程と、前記第1の導電膜の上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜と前記第1の導電膜をパターニングすることにより、前記半導体基板の第1の領域の前記ゲート絶縁膜上に前記第1の導電膜よりなる複数の第1のゲート電極と、前記半導体基板の第2の領域の前記ゲート絶縁膜上に前記第1の導電膜よりなる第2のゲート電極と、前記第2の領域の前記素子分離絶縁膜の上に前記第1の導電膜よりなる第1の配線をそれぞれ形成する工程と、前記第1のゲート電極の間の前記半導体基板内に第1の不純物拡散層を形成し、前記第2のゲート電極の両側の前記半導体基板内に第2の不純物拡散層を形成する工程と、前記第1及び第2のゲート電極側面、前記第1の配線、前記第1の絶縁膜及び前記半導体基板の上に、前記第1の絶縁膜に対して選択エッチングが可能な第2の絶縁膜を形成する工程と、前記第1の領域にある前記第2の絶縁膜をエッチング防止膜で覆いつつ、前記第2の領域において前記第2の絶縁膜を異方性エッチングして前記第2のゲート電極の側面と前記第1の配線の側面にサイドウォールとして残す工程と、前記第1の領域の第2の絶縁膜の上と、前記第2の領域の前記第1の絶縁膜と前記サイドウォールと前記第2の不純物拡散層の上に形成され、且つ、前記第1の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第3の絶縁膜を形成する工程と、前記第1の領域において、前記第1の不純物拡散層の上の前記第3の絶縁膜と前記第2の絶縁膜を順にエッチングすることにより、前記第1のゲート電極の間に第1のホールを形成する工程と、前記第1のホール内に導電性プラグを形成する工程と、前記導電性プラグと前記3の絶縁膜の上に第4の絶縁膜を形成する工程と、前記第1の領域において前記導電性プラグの上の前記第4の絶縁膜をエッチングすることにより第2のホールを形成し、前記第2の領域において前記第1の配線の上の前記第1の絶縁膜、前記第3の絶縁膜及び前記第4の絶縁膜をエッチングすることにより第3のホールを形成し、かつ前記第2の領域において第2の不純物拡散層の上の前記第3及び第4の絶縁膜をエッチングして第4のホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
(21) 前記第4の絶縁膜の上と前記第2、第3及び第4のホールの中に、第2の導電膜を形成する工程と、前記第2の導電膜の一部を除去することにより、前記第2のホールを通して前記プラグに接続される第1の導電パターンと、前記第3のホールを通して前記第1の配線に接続される第2の導電パターンと、前記第4のホールを通して前記第2の不純物拡散層に接続される第3の導電パターンとを形成する工程とを有することを特徴とする(20)に記載の半導体装置の製造方法。
(22) 前記第1の配線は、前記第2のゲート電極から引き出される構造を有していることを特徴とする(20)に記載の半導体装置の製造方法。
(23) 前記第1の絶縁膜はシリコン酸化膜であり、前記第2の絶縁膜はシリコン窒化膜であり、前記第3の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第4の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(20)に記載の半導体装置の製造方法。
(24) 前記第1の領域はメモリセル領域であり、前記第2の領域は周辺回路領域であり、前記第1、第2及び第3の導電パターンは、ビット線であることを特徴とする(20)に記載の半導半導体装置の製造方法。
【0135】
【発明の効果】
以上述べたように本発明によれば、第1領域と第2領域でゲート電極と半導体基板の上に第1絶縁膜を形成し、この第1絶縁膜を第2領域でエッチバックしてゲート電極側面にサイドウォールとして残し、第1絶縁膜と同じ材料の第2絶縁膜を第1領域と第2領域に形成し、第2絶縁膜に対して選択エッチングが可能な第3絶縁膜を第2絶縁膜上に形成し、第1領域のゲート電極の間で第1、第2及び第3絶縁膜をエッチングして半導体基板を露出する第1ホールを形成し、第1ホール中に不純物含有半導体のプラグを形成し、プラグと第3絶縁膜を覆う第4絶縁膜を形成し、第1領域の第4絶縁膜をパターニングしてプラグの上に第2ホールを形成すると同時に第4絶縁膜〜第2絶縁膜までをパターニングして第2領域の不純物拡散層に接続される第3ホールを形成するようにしている。
【0136】
これによれば、第1領域のプラグから一部がはみ出して第2ホールが形成されても、その下の第1絶縁膜が残るので、その第1絶縁膜によって第2ホールから半導体基板が露出することがなく、その第2ホール内に形成される金属膜を半導体基板に接触することを防止できる。
また、別の発明によれば、第1領域においてゲート電極の間で下側絶縁膜に形成される第1ホールが一方のゲート電極に片寄って形成され、その第1ホール内のプラグを覆う上側絶縁膜に形成される第2ホールが第1ホールからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第2ホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【0137】
これにより、第2ホール内に形成される金属膜と半導体基板との接続を、埋込用絶縁膜によって防止することができる。
さらに他の本発明によれば、第1領域と第2領域のゲート電極上と第2領域の一層目配線上にそれぞれ第1絶縁膜を形成し、ゲート電極と一層目配線と半導体基板の上に第2絶縁膜を形成し、第2領域の第2絶縁膜をエッチバックして第2領域のゲート電極側面と一層目配線の側面に残すとともに第2絶縁膜を第1領域の全体に残し、第1絶縁膜と同じ条件でエッチング可能な第3絶縁膜を第1領域と第2領域にそれぞれ形成し、第3絶縁膜と第2絶縁膜を第1の領域でパターニングしてゲート電極の間にホールを形成し、そのホール内にプラグを形成し、その後に、プラグと第3絶縁膜の上に第4絶縁膜を形成する工程を有している。
【0138】
これにより、第4絶縁膜とその下の第2及び第3絶縁膜をエッチャントを変えずにパターニングすることにより、第1領域のプラグの上と第2領域のゲート電極の上と一層目配線の上にそれぞれホールを同時に形成することが可能になり、これによりホール形成のスループットを向上することができる。
【図面の簡単な説明】
【図1】図1(a),(b) は、第1の従来技術に係る半導体装置の製造工程を示す断面図(その1)である。
【図2】図2(a),(b) は、第1の従来技術に係る半導体装置の製造工程を示す断面図(その2)である。
【図3】図3(a),(b) は、第1の従来技術に係る半導体装置の製造工程を示す断面図(その3)である。
【図4】図4(a) 〜(c) は、第1の従来技術に係る半導体装置の製造工程において上下のホール間にズレが生じた場合の製造工程を示す断面図である。
【図5】図5(a) は、図3(a) のI−I線断面図であり、図5(b) は、図4(c) のII−II線断面図である。
【図6】図6は、第2の従来技術に係る半導体装置の断面図である。
【図7】図7は、図6に示した半導体装置の各要素の配置を示す平面図である。
【図8】図8(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その1)である。
【図9】図9(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その2)である。
【図10】図10(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その3)である。
【図11】図11(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その4)である。
【図12】図12(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その5)である。
【図13】図13(a),(b) は、本発明の第1実施形態の半導体装置の製造工程を示す断面図(その6)である。
【図14】図14は、本発明の第1実施形態の半導体装置を示す断面図である。
【図15】図15(a),(b) は、本発明の第1実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図(その1)である。
【図16】図16は、本発明の第1実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図(その2)である。
【図17】図17は、本発明の第1実施形態の半導体装置において、プラグにズレが生じ且つそのプラグの上のホールにズレが生じなかった状態を示す断面図である。
【図18】図18(a) は、図11(b) のIII-III 線断面図であり、図18(b) は、図15(b) のVI−VI線断面図である。
【図19】図19は、本発明の第1実施形態の半導体装置のメモリセル領域の要素の配置を示す平面図である。
【図20】図20(a) は、本発明の第1実施形態の半導体装置におけるプラグの大きさ及び配置を示す平面図で、図20(b) は、従来技術のプラグの大きさ及び配置を示す平面図である。
【図21】図21(a),(b) は、本発明の第1実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図(その1)である。
【図22】図22は、本発明の第1実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図(その2)である。
【図23】図23(a),(b) は、本発明の第2実施形態の半導体装置の製造工程を示す断面図(その1)である。
【図24】図24(a),(b) は、本発明の第2実施形態の半導体装置の製造工程を示す断面図(その2)である。
【図25】図25(a),(b) は、本発明の第2実施形態の半導体装置の製造工程を示す断面図(その3)である。
【図26】図26は、本発明の第2実施形態の半導体装置の製造工程を示す断面図(その4)である。
【図27】図27(a),(b) は、本発明の第3実施形態の半導体装置の製造工程を示す断面図(その1)である。
【図28】図28(a),(b) は、本発明の第3実施形態の半導体装置の製造工程を示す断面図(その2)である。
【図29】図29(a),(b) は、本発明の第3実施形態の半導体装置の製造工程を示す断面図(その3)である。
【図30】図30(a),(b) は、本発明の第3実施形態の半導体装置の製造工程を示す断面図(その4)である。
【図31】図31は、図30に示した半導体装置の各要素の配置を示す平面図である。
【符号の説明】
1…シリコン基板(半導体基板)、5…ゲート酸化膜(ゲート絶縁膜)、8…保護絶縁膜、9…ゲート電極、10…ゲート電極、11…不純物拡散層、12…不純物拡散層、13…シリコン窒化膜(絶縁膜)、13s,13a…サイドウォールスペーサ、14…フォトレジスト、15…シリコン窒化膜(絶縁膜)、16…層間絶縁膜、16a,16b…コンタクトホール、17…フォトレジスト、18a,18b…プラグ、19…層間絶縁膜、20…フォトレジスト、19a…ホール、19b…コンタクトホール、21a…ビット線、21b…配線、28…キャパシタ、30a,30b…金属プラグ、31…シリコン基板(半導体基板)、38…保護絶縁膜、39…ゲート電極、40…ゲート電極、40a…配線、43…シリコン窒化膜、43s,43a…サイドウォール、46…層間絶縁膜、46a,46b…コンタクトホール、49…層間絶縁膜、49a,49b,49c…ホール、51a…ビット線、51b,51c…配線、53…層間絶縁膜、54…層間絶縁膜、55…プラグ、59…キャパシタ、60…層間絶縁膜、71a,71b…サイドウォール、72…シリコン窒化膜、73…層間絶縁膜、74a,74b…プラグ、75…層間絶縁膜、76…シリコン窒化膜、77a…ビット線、77b…配線。
Claims (8)
- 半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、
前記第1のゲート電極の間の前記半導体基板内に形成された第1の不純物拡散層と、
前記半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、
前記第2のゲート電極の両側の前記半導体基板内に形成される第2の不純物拡散層と、
前記第1のゲート電極の上及び側面と前記第1のゲート電極間の領域の前記半導体基板とを覆う第1の絶縁膜と、
前記第2のゲート電極の側面に形成され、前記第1の絶縁膜と同じ材料よりなるサイドウォールと、
前記第1の領域で前記第1の絶縁膜の上に形成され、且つ前記第2の領域で前記第2のゲート電極及び前記第2の不純物拡散層の上に形成された、前記第1の絶縁膜と同じ材料からなる第2の絶縁膜と、
前記第2の絶縁膜の上に形成され、且つ前記第1及び第2の絶縁膜に対して選択的にエッチングを行うことが可能な第3絶縁膜と、
前記第1のゲート電極の間に形成され、且つ前記第1、第2及び第3の絶縁膜を通して前記第1の不純物拡散層に達する深さに形成された第1のホールと、
前記第1のホール内に埋め込まれた不純物含有半導体よりなる第1のプラグと、
前記第1のプラグと前記第3絶縁膜の上に形成された第4の絶縁膜と、
前記第1の領域において、前記4の絶縁膜に形成され、且つ少なくとも一部が前記第1のプラグに重なる位置に形成された第2のホールと、
前記第2の領域において、前記第4の絶縁膜から前記第2の絶縁膜に形成され且つ前記第2の不純物拡散層に達する深さの第3のホールと、
前記第2のホール内を通り、前記第2のホール内では前記第1のプラグに電気的に接続される第1の金属パターンと、
前記第3のホールを通して前記第2の不純物拡散層に接続される第2の金属パターンと
を有することを特徴とする半導体装置。 - 前記第1のホールは、前記第1のゲート電極の間で一側方の前記第1のゲート電極側に片寄った位置に形成され、
前記第2のホールの一部は、前記第1のプラグから横にはみ出して形成され、且つ前記第3の絶縁膜と前記第2の絶縁膜に至る深さまで形成され、
前記第2のホールを通る前記第1の金属パターンは、前記第1の絶縁膜によって前記第1の不純物拡散層との接触が断たれている
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1の領域で前記第1のプラグに接続されない前記第1の不純物拡散層の上の前記第1〜第3の絶縁膜に形成された第4のホールと、
前記第4のホール内に埋込まれた不純物含有半導体からなる第2のプラグと、
前記第4の絶縁膜の上に形成される第5の絶縁膜と、
前記第2のプラグの上の前記第4及び第5絶縁膜内に形成された第5のホールと、
前記第5のホール内に形成された第3のプラグと、
前記5の絶縁膜の上に形成されて前記第3のプラグに接続されるキャパシタ用の下部電極と、前記下部電極の表面に形成された誘電体膜と、前記誘電体膜の上に形成された上部電極とからなるキャパシタと
を有することを特徴とする請求項1又は請求項2に記載の半導体装置。 - 半導体基板の第1の領域の上に第1のゲート絶縁膜を介して形成される複数の第1のゲート電極と、
前記第1のゲート電極の間の前記半導体基板内に形成された第1の不純物拡散層と、
前記半導体基板の第2の領域の上に第2のゲート絶縁膜を介して形成される第2のゲート電極と、
前記第2のゲート電極の両側の前記半導体基板内に形成される第2の不純物拡散層と、
前記第1のゲート電極と前記第2のゲート電極のそれぞれの側面に形成された第1の絶縁膜と、
前記第1のゲート電極と前記第2のゲート電極と前記半導体基板の上に形成され、且つ前記第1の絶縁膜に対して選択的にエッチングが可能な第2の絶縁膜と、
前記第1の領域において前記第1のゲート電極の間で一側方の前記第1のゲート電極側に片寄った位置であって、前記第1の不純物拡散層の上の前記第1の絶縁膜及び前記第2の絶縁膜内に形成された第1のホールと、
前記第1のホール内に形成された不純物含有半導体よりなるプラグと、
前記プラグと前記第2の絶縁膜の上に形成された第3の絶縁膜と、
前記第1の領域において、前記第1,第2及び第3の絶縁膜に形成され、一部が前記プラグに重なる位置に形成された第2のホールと、
前記第2の領域において、前記第2の不純物拡散層の上の前記第1,第2及び第3の絶縁膜に形成された第3のホールと、
前記第2のホール内の底部に形成された第4の絶縁膜と、
前記第2のホールを通して前記プラグに接続され、且つ前記第4の絶縁膜を介して前記第1の不純物拡散層との接続が絶たれる第1の金属パターンと、
前記第3のホールを通して前記第2の不純物拡散層に接続される第2の金属パターンと
を有することを特徴とする半導体装置。 - 半導体基板の第1の領域に第1のゲート絶縁膜を介して第1の複数のゲート電極を形成するとともに、前記半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、
前記第1のゲート電極の間の前記半導体基板に第1の不純物拡散層を形成するとともに、前記第2のゲート電極の両側の前記半導体基板に第2の不純物拡散層を形成する工程と、
前記第1及び第2のゲート電極と前記第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、
前記第2の領域において、前記第1の絶縁膜をエッチバックしてスペーサとして前記第2のゲート電極の側面に選択的に残す工程と、
前記第1の絶縁膜と同じ材料からなる第2の絶縁膜を前記第1の領域の第1の絶縁膜の上に重ねて形成するとともに、該第2の絶縁膜によって前記第2の領域の前記第2のゲート電極、前記スペーサ及び前記第2の不純物拡散層を覆う工程と、
前記第2の絶縁膜の上に、前記第2の絶縁膜とは異なる材料からなる第3の絶縁膜を形成する工程と、
前記第1の領域において、前記第1の不純物拡散層の上の前記第1、第2及び第3の絶縁膜をエッチングすることにより、前記第1のゲート電極の間を通る第1のホールを形成する工程と、
前記第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、
前記プラグと前記第3の絶縁膜の上に第4の絶縁膜を形成する工程と、
前記第1の領域において、前記第4の絶縁膜をパターニングすることによって前記プラグの少なくとも一部に重なる第2のホールを形成するとともに、前記第2の領域において、前記第4、第3及び第2の絶縁膜をパターニングすることによって前記第2の不純物拡散層の上に第3のホールを形成する工程と、
前記第2のホール内及び前記第3のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記金属膜の一部を除去することにより、前記第2のホールを通して前記プラグに接続される第1の金属パターンと、前記第3のホール上を通して前記第2の不純物拡散層に接続される第2の金属パターンとを形成する工程とをさらに有することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記第1のゲート電極の間の前記第1のホールは、一側方の前記第1のゲート電極に片寄った位置に形成され、
前記第2のホールは、前記第4、第3及び第2の絶縁膜をエッチングすることにより前記プラグの側方にはみ出して形成され、
前記第2のホール内において前記金属膜は、前記第1の絶縁膜によって前記第1の不純物拡散層との接触が絶たれて形成される
ことを特徴とする請求項5又は請求項6に記載の半導体装置の製造方法。 - 半導体基板の第1の領域に第1のゲート絶縁膜を介して第1のゲート電極を複数形成するとともに、前記半導体基板の第2の領域で第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、
前記第1のゲート電極の間の前記半導体基板に第1の不純物拡散層を形成するとともに、前記第2のゲート電極の両側の前記半導体基板に第2の不純物拡散層を形成する工程と、
前記第1及び第2のゲート電極と前記第1及び第2の不純物拡散層の上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上に、前記第1の絶縁膜とは異なる材料からなる第2の絶縁膜を形成する工程と、
前記第1の領域において、前記第1の不純物拡散層の上方の前記第2の絶縁膜及び前記第1の絶縁膜をパターニングすることにより、前記第1のゲート電極の間であって一側方の前記第1のゲート電極に片寄った第1のホールを形成する工程と、
前記第1のホールの中に不純物含有半導体よりなるプラグを形成する工程と、
前記プラグと前記第2の絶縁膜の上に第3の絶縁膜を形成する工程と、
前記第1の領域において前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を順にパターニングすることによって前記プラグの上面から一部がはみ出した第2のホールを形成するとともに、前記第2の領域において、前記第3の絶縁膜、前記第2の絶縁膜及び前記第1の絶縁膜を順にパターニングすることによって前記第2の不純物拡散層の上に第3のホールを形成する工程と、
前記第3の絶縁膜上と前記第2のホール内と前記第3のホールの内に第5の絶縁膜を形成する工程と、
前記第5の絶縁膜をエッチングすることにより、前記第2のホール内のうちの前記プラグからはみ出した領域に残す工程と、
前記第2のホール内及び前記第3のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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US7271489B2 (en) * | 2003-10-15 | 2007-09-18 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
TW548832B (en) * | 2001-03-08 | 2003-08-21 | Hitachi Ltd | Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device |
KR100426811B1 (ko) * | 2001-07-12 | 2004-04-08 | 삼성전자주식회사 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
FR2832854B1 (fr) * | 2001-11-28 | 2004-03-12 | St Microelectronics Sa | Fabrication de memoire dram et de transistor mos |
KR100475272B1 (ko) * | 2002-06-29 | 2005-03-10 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
US6878612B2 (en) | 2002-09-16 | 2005-04-12 | Oki Electric Industry Co., Ltd. | Self-aligned contact process for semiconductor device |
TW584923B (en) * | 2003-04-10 | 2004-04-21 | Nanya Technology Corp | Bit line contact and method for forming the same |
US7279379B2 (en) * | 2004-04-26 | 2007-10-09 | Micron Technology, Inc. | Methods of forming memory arrays; and methods of forming contacts to bitlines |
US20060189080A1 (en) * | 2005-02-21 | 2006-08-24 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
JP2006278641A (ja) * | 2005-03-29 | 2006-10-12 | Elpida Memory Inc | 半導体装置の製造方法 |
JP2007095898A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP2008010483A (ja) * | 2006-06-27 | 2008-01-17 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100751663B1 (ko) * | 2006-09-06 | 2007-08-23 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100822806B1 (ko) * | 2006-10-20 | 2008-04-18 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
JP5581005B2 (ja) | 2008-12-26 | 2014-08-27 | 株式会社東芝 | 半導体装置の製造方法 |
KR101006531B1 (ko) * | 2009-05-11 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
KR20120086637A (ko) * | 2011-01-26 | 2012-08-03 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
JP5923334B2 (ja) * | 2012-02-22 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US10090249B2 (en) * | 2015-12-17 | 2018-10-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
CN109216383A (zh) * | 2017-07-07 | 2019-01-15 | 联华电子股份有限公司 | 半导体存储装置的形成方法 |
US11271042B2 (en) * | 2018-03-16 | 2022-03-08 | Intel Corporation | Via resistance reduction |
CN111564412B (zh) * | 2019-02-14 | 2023-03-03 | 力源半导体股份有限公司 | 沟渠式功率电晶体及其制作方法 |
CN113540089B (zh) * | 2020-04-21 | 2024-02-27 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
Family Cites Families (10)
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JPH0824169B2 (ja) * | 1989-05-10 | 1996-03-06 | 富士通株式会社 | 半導体記憶装置の製造方法 |
JPH09205185A (ja) | 1996-01-26 | 1997-08-05 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP3689963B2 (ja) * | 1996-02-02 | 2005-08-31 | ソニー株式会社 | 半導体素子の接続孔及びその形成方法、並びに半導体素子の配線構造及び半導体素子 |
JPH1079491A (ja) | 1996-07-10 | 1998-03-24 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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JP3697044B2 (ja) * | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
KR100276390B1 (ko) * | 1998-08-10 | 2000-12-15 | 윤종용 | 반도체 메모리 장치 및 그의 제조 방법 |
JP2001077209A (ja) * | 1999-07-08 | 2001-03-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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