JP3008824B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、特にスタックド型の容量素子と
ＣＭＯＳトランジスタからなる周辺回路とを有するＤＲ
ＡＭの素子分離構造およびその製造方法に関する。
びその製造方法に関し、特にスタックド型の容量素子と
ＣＭＯＳトランジスタからなる周辺回路とを有するＤＲ
ＡＭの素子分離構造およびその製造方法に関する。
【０００２】
【従来の技術】１つのＮチャネル型ＭＯＳトランジスタ
と１つの容量素子とからなるメモリ・セルが行列状に配
置されたセル・アレイと周辺回路とを有してＰ型シリコ
ン基板に形成されたＤＲＡＭでは、微細化，低消費電力
化および高速化という要求から、スタックド型の容量素
子とＣＭＯＳトランジスタからなる周辺回路とが採用さ
れつつある。このようなＤＲＡＭの一般的な概要は次の
とおりになっている。
と１つの容量素子とからなるメモリ・セルが行列状に配
置されたセル・アレイと周辺回路とを有してＰ型シリコ
ン基板に形成されたＤＲＡＭでは、微細化，低消費電力
化および高速化という要求から、スタックド型の容量素
子とＣＭＯＳトランジスタからなる周辺回路とが採用さ
れつつある。このようなＤＲＡＭの一般的な概要は次の
とおりになっている。
【０００３】メモリ・セルを構成する第１のＮチャネル
型ＭＯＳトランジスタは、ゲート酸化膜を介してＰ型シ
リコン基板上に設けられたワード線を兼る第１のゲート
電極と、Ｐ型シリコン基板表面に設けられた第１のＮ+
型ソース領域並びに第１のＮ+ 型ドレイン領域とからな
る。メモリ・セルを構成する容量素子は、ストレージ・
ノード電極と、容量絶縁膜と、セル・プレート電極とか
らなる。第１のＮ+ 型ソース領域にはビット線が接続さ
れ、第１のＮ+ 型ドレイン領域にはストレージ・ノード
電極が接続されている。ＣＭＯＳトランジスタを構成す
る第２のＮチャネル型ＭＯＳトランジスタは、ゲート酸
化膜を介してＰ型シリコン基板上に設けられた第２のゲ
ート電極と、Ｐ型シリコン基板表面に設けられた第２の
Ｎ+ 型ソース領域並びに第２のＮ+ 型ドレイン領域（以
後、単にＮ+ 型ソース・ドレイン領域と記す）とからな
る。ＣＭＯＳトランジスタを構成する第２のＰチャネル
型ＭＯＳトランジスタは、Ｐ型シリコン基板表面に形成
されたＮウェル上にゲート酸化膜を介して設けられた第
２のゲート電極と、Ｎウェル表面に設けられた第２のＰ
+ 型ソース領域並びに第２のＰ+ 型ドレイン領域（以
後、単にＰ+ 型ソース・ドレイン領域と記す）とからな
る。第１のＮチャネル型ＭＯＳトランジスタ，第２のＮ
チャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯ
Ｓトランジスタは、（Ｎウェル表面を含めた）Ｐ型シリ
コン基板表面に設けられたフィールド絶縁膜により分離
されている。さらに、フィールド絶縁膜の底面が直接に
Ｐ型シリコン基板に接触する領域では、フィールド絶縁
膜の底面に直接に接触する姿態を有したチャネル・スト
ッパー用のＰ型拡散層が設けられている。
型ＭＯＳトランジスタは、ゲート酸化膜を介してＰ型シ
リコン基板上に設けられたワード線を兼る第１のゲート
電極と、Ｐ型シリコン基板表面に設けられた第１のＮ+
型ソース領域並びに第１のＮ+ 型ドレイン領域とからな
る。メモリ・セルを構成する容量素子は、ストレージ・
ノード電極と、容量絶縁膜と、セル・プレート電極とか
らなる。第１のＮ+ 型ソース領域にはビット線が接続さ
れ、第１のＮ+ 型ドレイン領域にはストレージ・ノード
電極が接続されている。ＣＭＯＳトランジスタを構成す
る第２のＮチャネル型ＭＯＳトランジスタは、ゲート酸
化膜を介してＰ型シリコン基板上に設けられた第２のゲ
ート電極と、Ｐ型シリコン基板表面に設けられた第２の
Ｎ+ 型ソース領域並びに第２のＮ+ 型ドレイン領域（以
後、単にＮ+ 型ソース・ドレイン領域と記す）とからな
る。ＣＭＯＳトランジスタを構成する第２のＰチャネル
型ＭＯＳトランジスタは、Ｐ型シリコン基板表面に形成
されたＮウェル上にゲート酸化膜を介して設けられた第
２のゲート電極と、Ｎウェル表面に設けられた第２のＰ
+ 型ソース領域並びに第２のＰ+ 型ドレイン領域（以
後、単にＰ+ 型ソース・ドレイン領域と記す）とからな
る。第１のＮチャネル型ＭＯＳトランジスタ，第２のＮ
チャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯ
Ｓトランジスタは、（Ｎウェル表面を含めた）Ｐ型シリ
コン基板表面に設けられたフィールド絶縁膜により分離
されている。さらに、フィールド絶縁膜の底面が直接に
Ｐ型シリコン基板に接触する領域では、フィールド絶縁
膜の底面に直接に接触する姿態を有したチャネル・スト
ッパー用のＰ型拡散層が設けられている。
【０００４】高速化のいう要求を満たすためには、（第
１のＮ+ 型ドレイン領域は別として）上記第１のＮ+ 型
ソース領域，Ｎ+ 型ソース・ドレイン領域等の寄生容量
は低いことが好ましい。第１のＮ+ 型ソース領域，Ｎ+
型ソース・ドレイン領域等とチャネル・ストッパー用の
Ｐ型拡散層とが直接に接触しないようにすれば、これら
の寄生容量は低減される。例えば、特開平４−２４２９
３４号公報記載の第１の発明を参照すると、Ｐ型シリコ
ン基板表面にＬＯＣＯＳ型のフィールド酸化膜を形成し
た後、これらフィールド酸化膜の端部とＬＯＣＯＳ酸化
されない素子形成予定領域とを覆うフォト・レジスト膜
をマスクにした高速化エネルギーによるボロンのイオン
注入により上記Ｐ型拡散層を形成し、而る後、Ｎチャネ
ル型ＭＯＳトランジスタを形成している。この発明に依
って得られたトランジスタでは、Ｎ+ 型ソース領域並び
にＮ+ 型ドレイン領域の寄生容量の増大が抑制され、接
合耐圧の低下および接合リークの増大も抑制され、さら
に狭チャネル効果も抑制される。
１のＮ+ 型ドレイン領域は別として）上記第１のＮ+ 型
ソース領域，Ｎ+ 型ソース・ドレイン領域等の寄生容量
は低いことが好ましい。第１のＮ+ 型ソース領域，Ｎ+
型ソース・ドレイン領域等とチャネル・ストッパー用の
Ｐ型拡散層とが直接に接触しないようにすれば、これら
の寄生容量は低減される。例えば、特開平４−２４２９
３４号公報記載の第１の発明を参照すると、Ｐ型シリコ
ン基板表面にＬＯＣＯＳ型のフィールド酸化膜を形成し
た後、これらフィールド酸化膜の端部とＬＯＣＯＳ酸化
されない素子形成予定領域とを覆うフォト・レジスト膜
をマスクにした高速化エネルギーによるボロンのイオン
注入により上記Ｐ型拡散層を形成し、而る後、Ｎチャネ
ル型ＭＯＳトランジスタを形成している。この発明に依
って得られたトランジスタでは、Ｎ+ 型ソース領域並び
にＮ+ 型ドレイン領域の寄生容量の増大が抑制され、接
合耐圧の低下および接合リークの増大も抑制され、さら
に狭チャネル効果も抑制される。
【０００５】ＤＲＡＭの周辺回路がＣＭＯＳトランジス
タで構成される場合、ラッチ・アップを抑制する方策も
必要となる。本出願人の先の出願による特公平２−４１
９１０号公報を参照すると、例えばＰ型シリコン基板表
面にＮウェルを形成し、フィールド酸化膜を形成した
後、Ｎウェルを覆うフォト・レジスト膜をマスクにした
高速化エネルギーによるボロンのイオン注入によりＰ型
拡散層を形成する。このＰ型拡散層は、Ｎウェルを除い
た領域においてフィールド絶縁膜の底面に直接に接触
し、さらにＮチャネル型ＭＯＳトランジスタ等の素子形
成予定量域直下のＰ型シリコン基板中にも形成されてい
る。而る後、ＣＭＯＳトランジスタが形成される。ま
た、このＰ型拡散層は、フィールド絶縁膜直下に形成さ
れた部分より、Ｎチャネル型ＭＯＳトランジスタ等の素
子形成予定量域直下に形成された部分の方がＰ型シリコ
ン基板中の深い位置に形成されている。この発明でもチ
ャネル・ストッパー用のＰ型拡散層はＮチャネル型ＭＯ
ＳトランジスタのＮ+ 型ソース領域並びにＮ+ 型ドレイ
ン領域に直接に接触しない姿態を有することになり、上
記公開公報記載の第１の発明を有する効果を有すること
になる。さらにこの発明によれば、Ｎチャネル型ＭＯＳ
トランジスタの直下に（このＮチャネル型ＭＯＳトラン
ジスタと直接に接触しない姿態を有して）上記Ｐ型拡散
層が設けられるこのにより、ラッチ・アップ耐性が向上
する。
タで構成される場合、ラッチ・アップを抑制する方策も
必要となる。本出願人の先の出願による特公平２−４１
９１０号公報を参照すると、例えばＰ型シリコン基板表
面にＮウェルを形成し、フィールド酸化膜を形成した
後、Ｎウェルを覆うフォト・レジスト膜をマスクにした
高速化エネルギーによるボロンのイオン注入によりＰ型
拡散層を形成する。このＰ型拡散層は、Ｎウェルを除い
た領域においてフィールド絶縁膜の底面に直接に接触
し、さらにＮチャネル型ＭＯＳトランジスタ等の素子形
成予定量域直下のＰ型シリコン基板中にも形成されてい
る。而る後、ＣＭＯＳトランジスタが形成される。ま
た、このＰ型拡散層は、フィールド絶縁膜直下に形成さ
れた部分より、Ｎチャネル型ＭＯＳトランジスタ等の素
子形成予定量域直下に形成された部分の方がＰ型シリコ
ン基板中の深い位置に形成されている。この発明でもチ
ャネル・ストッパー用のＰ型拡散層はＮチャネル型ＭＯ
ＳトランジスタのＮ+ 型ソース領域並びにＮ+ 型ドレイ
ン領域に直接に接触しない姿態を有することになり、上
記公開公報記載の第１の発明を有する効果を有すること
になる。さらにこの発明によれば、Ｎチャネル型ＭＯＳ
トランジスタの直下に（このＮチャネル型ＭＯＳトラン
ジスタと直接に接触しない姿態を有して）上記Ｐ型拡散
層が設けられるこのにより、ラッチ・アップ耐性が向上
する。
【０００６】上記公開公報および上記公告公報は、いず
れも半導体装置の製造方法に関する発明である。また、
高速化エネルギーでのボロンのイオン注入によるチャネ
ル・ストッパー用のＰ型拡散層の形成は、いずれもトラ
ンジスタの形成前に行なっている。トランジスタ形成前
後の熱処理工程等を考慮すると、それに応じた間隔等に
対するマージンを設定することが必要である故、昨今の
微細化されＤＲＡＭに上記２つの発明をそのまま採用す
ることは困難である。これら２つの発明の技術思想は、
トランジスタを構成するＮ+ 型拡散層と上記の（チャネ
ル・ストッパー用の）Ｐ型拡散層とを直接に接触させな
いところにある。本発明者は、この技術思想を基盤にし
て、さらに微細化に適合する工夫を加えた試行を行なっ
た。
れも半導体装置の製造方法に関する発明である。また、
高速化エネルギーでのボロンのイオン注入によるチャネ
ル・ストッパー用のＰ型拡散層の形成は、いずれもトラ
ンジスタの形成前に行なっている。トランジスタ形成前
後の熱処理工程等を考慮すると、それに応じた間隔等に
対するマージンを設定することが必要である故、昨今の
微細化されＤＲＡＭに上記２つの発明をそのまま採用す
ることは困難である。これら２つの発明の技術思想は、
トランジスタを構成するＮ+ 型拡散層と上記の（チャネ
ル・ストッパー用の）Ｐ型拡散層とを直接に接触させな
いところにある。本発明者は、この技術思想を基盤にし
て、さらに微細化に適合する工夫を加えた試行を行なっ
た。
【０００７】スタックド型の容量素子を有するＤＲＡＭ
のセル・アレイの平面模式図である図２０と、セル・ア
レイおよび周辺回路とセル・アレイとの断面模式図であ
る図２１とを参照して、上記公開公報および上記公告公
報を基盤にして本発明者が行なったＤＲＡＭの試行例を
説明する。なお、図２０（ａ）はストレージ・ノード電
極とビット線とに着目した平面模式図であり、図２０
（ｂ）はワード線とＮ+型ソース領域並びにＮ+ 型ドレ
イン領域（素子形成領域）とに着目した平面模式図であ
る。図２０におけるＡＡ線は（図示は省略するが）周辺
回路にまで延在している。図２０（ｂ）では、後述する
本発明の実施の形態との対応を明確にするために、チャ
ネル・ストッパー用のＰ型拡散層には点線からなるハッ
チングを施してある。図２１（ａ）は図２０のＡＡ線で
の断面模式図であり、図２１（ｂ）は図２０のＢＢ線で
の断面模式図であり、図２１（ｃ）は図２０のＣＣ線で
の断面模式図である。図２１においては、理解を容易に
するために、上記Ｐ型拡散層，Ｎ+ 型拡散層およびＰ+
型拡散層のみにハッチングを施してある。
のセル・アレイの平面模式図である図２０と、セル・ア
レイおよび周辺回路とセル・アレイとの断面模式図であ
る図２１とを参照して、上記公開公報および上記公告公
報を基盤にして本発明者が行なったＤＲＡＭの試行例を
説明する。なお、図２０（ａ）はストレージ・ノード電
極とビット線とに着目した平面模式図であり、図２０
（ｂ）はワード線とＮ+型ソース領域並びにＮ+ 型ドレ
イン領域（素子形成領域）とに着目した平面模式図であ
る。図２０におけるＡＡ線は（図示は省略するが）周辺
回路にまで延在している。図２０（ｂ）では、後述する
本発明の実施の形態との対応を明確にするために、チャ
ネル・ストッパー用のＰ型拡散層には点線からなるハッ
チングを施してある。図２１（ａ）は図２０のＡＡ線で
の断面模式図であり、図２１（ｂ）は図２０のＢＢ線で
の断面模式図であり、図２１（ｃ）は図２０のＣＣ線で
の断面模式図である。図２１においては、理解を容易に
するために、上記Ｐ型拡散層，Ｎ+ 型拡散層およびＰ+
型拡散層のみにハッチングを施してある。
【０００８】Ｐ型シリコン基板４０１表面の周辺回路が
形成される領域の所要の領域には、深さが３〜４μｍ程
度のＮウェル４０２が設けられている。メモリ・セルを
構成する第１のＮチャネル型ＭＯＳトランジスタ，周辺
回路を構成するＰチャネル型ＭＯＳトランジスタおよび
第２のＮチャネル型ＭＯＳトランジスタは、膜厚３００
ｎｍ程度のフィールド酸化膜４０３により分離されてい
る。このフィールド酸化膜４０３の上面のは、概ねＰ型
シリコン基板４０１（およびＮウェル４０２）の表面と
同じ高さである。第１のＮチャネル型ＭＯＳトランジス
タは、（Ｐ型シリコン基板４０１表面に設けられた）膜
厚１０〜１２ｎｍ程度のゲート酸化膜４０４を介してＰ
型シリコン基板４０１表面上に設けられた（第１のゲー
ト電極である）ワード線４０５Ａと、ワード線４０５Ａ
とフィールド酸化膜４０３とに自己整合的にＰ型シリコ
ン基板４０１表面に設けられた（第１の）Ｎ+ 型ソース
領域４０６Ａおよび（第１の）Ｎ+ 型ドレイン領域４０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板４０１表面に設け
られた）ゲート酸化膜４０４を介してＰ型シリコン基板
４０１表面上に設けられた（第２の）ゲート電極４０５
Ｂと、ゲート電極４０５Ｂとフィールド酸化膜４０３と
に自己整合的にＰ型シリコン基板４０１表面に設けられ
た（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレイ
ン領域からなる）Ｎ+ 型ソース・ドレイン領域４０６Ｃ
とから構成されている。Ｐチャネル型ＭＯＳトランジス
タは、（Ｎウェル４０２表面に設けられた）ゲート酸化
膜４０４を介してＮウェル４０２表面上に設けられた
（第３の）ゲート電極４０５Ｃと、ゲート電極４０５Ｃ
とフィールド酸化膜４０３とに自己整合的にＮウェル４
０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+ 型
ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域４
０７とから構成されている。
形成される領域の所要の領域には、深さが３〜４μｍ程
度のＮウェル４０２が設けられている。メモリ・セルを
構成する第１のＮチャネル型ＭＯＳトランジスタ，周辺
回路を構成するＰチャネル型ＭＯＳトランジスタおよび
第２のＮチャネル型ＭＯＳトランジスタは、膜厚３００
ｎｍ程度のフィールド酸化膜４０３により分離されてい
る。このフィールド酸化膜４０３の上面のは、概ねＰ型
シリコン基板４０１（およびＮウェル４０２）の表面と
同じ高さである。第１のＮチャネル型ＭＯＳトランジス
タは、（Ｐ型シリコン基板４０１表面に設けられた）膜
厚１０〜１２ｎｍ程度のゲート酸化膜４０４を介してＰ
型シリコン基板４０１表面上に設けられた（第１のゲー
ト電極である）ワード線４０５Ａと、ワード線４０５Ａ
とフィールド酸化膜４０３とに自己整合的にＰ型シリコ
ン基板４０１表面に設けられた（第１の）Ｎ+ 型ソース
領域４０６Ａおよび（第１の）Ｎ+ 型ドレイン領域４０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板４０１表面に設け
られた）ゲート酸化膜４０４を介してＰ型シリコン基板
４０１表面上に設けられた（第２の）ゲート電極４０５
Ｂと、ゲート電極４０５Ｂとフィールド酸化膜４０３と
に自己整合的にＰ型シリコン基板４０１表面に設けられ
た（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレイ
ン領域からなる）Ｎ+ 型ソース・ドレイン領域４０６Ｃ
とから構成されている。Ｐチャネル型ＭＯＳトランジス
タは、（Ｎウェル４０２表面に設けられた）ゲート酸化
膜４０４を介してＮウェル４０２表面上に設けられた
（第３の）ゲート電極４０５Ｃと、ゲート電極４０５Ｃ
とフィールド酸化膜４０３とに自己整合的にＮウェル４
０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+ 型
ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域４
０７とから構成されている。
【０００９】ワード線４０５Ａ，ゲート電極４０５Ｂお
よびゲート電極４０５Ｃは膜厚２００ｎｍ程度のＮ+ 型
の多結晶シリコン膜から構成され、ワード線４０５Ａ，
ゲート電極４０５Ｂおよびゲート電極４０５Ｃのゲート
長（線幅）はそれぞれ０．４μｍ，０．５μｍおよび
０．６μｍ程度である。ワード線４０５Ａの間隔は０．
５μｍ程度である。Ｎ+ 型ソース領域４０６Ａ，Ｎ+ 型
ドレイン領域４０６ＢおよびＮ+ 型ソース・ドレイン領
域４０６Ｃの（接合の）深さは１５０ｎｍ程度であり、
Ｐ+ 型ソース・ドレイン領域４０７の（接合の）深さは
２００ｎｍ程度である。Ｎ+ 型ドレイン領域４０６Ｂの
幅（ゲート幅）および間隔は０．４μｍおよび０．５μ
ｍ程度である。
よびゲート電極４０５Ｃは膜厚２００ｎｍ程度のＮ+ 型
の多結晶シリコン膜から構成され、ワード線４０５Ａ，
ゲート電極４０５Ｂおよびゲート電極４０５Ｃのゲート
長（線幅）はそれぞれ０．４μｍ，０．５μｍおよび
０．６μｍ程度である。ワード線４０５Ａの間隔は０．
５μｍ程度である。Ｎ+ 型ソース領域４０６Ａ，Ｎ+ 型
ドレイン領域４０６ＢおよびＮ+ 型ソース・ドレイン領
域４０６Ｃの（接合の）深さは１５０ｎｍ程度であり、
Ｐ+ 型ソース・ドレイン領域４０７の（接合の）深さは
２００ｎｍ程度である。Ｎ+ 型ドレイン領域４０６Ｂの
幅（ゲート幅）および間隔は０．４μｍおよび０．５μ
ｍ程度である。
【００１０】セル・アレイ直下のＰ型シリコン基板４０
１中にはＰ型拡散層４１６Ａが設けられ、周辺回路が形
成される領域におけるＮウェル４０２を除いた領域のＰ
型シリコン基板４０１中にはＰ型拡散層４１６Ｂが設け
られている。すなわち、Ｎウェル４０２を除いた領域で
はＰ型シリコン基板４０１中にＰ型拡散層４１６Ａもし
くはＰ型拡散層４１６Ｂが設けられており、Ｐ型拡散層
４１６ＡとＰ型拡散層４１６Ｂとはセル・アレイの領域
と周辺回路の領域との境界において切れ目なく接続して
いる。Ｐ型拡散層４１６Ａ，４１６Ｂの上面は（Ｐ型シ
リコン基板４０１表面からの）深さが２５０ｎｍ程度の
位置にあり、それ故、Ｎ+ 型ソース領域４０６Ａ並びに
Ｎ+ 型ドレイン領域４０６Ｂの底面とＰ型拡散層４１６
Ａの上面との間隔，Ｎ+ 型ソース・ドレイン領域４０６
Ｃの底面とＰ型拡散層４１６Ｂの上面との間隔は、それ
ぞれ１００ｎｍ程度在ることになる。さらにまた、Ｐ型
拡散層４１６Ａ，４１６Ｂはフィールド酸化膜４０３の
底面に直接に接触するように設けられている。
１中にはＰ型拡散層４１６Ａが設けられ、周辺回路が形
成される領域におけるＮウェル４０２を除いた領域のＰ
型シリコン基板４０１中にはＰ型拡散層４１６Ｂが設け
られている。すなわち、Ｎウェル４０２を除いた領域で
はＰ型シリコン基板４０１中にＰ型拡散層４１６Ａもし
くはＰ型拡散層４１６Ｂが設けられており、Ｐ型拡散層
４１６ＡとＰ型拡散層４１６Ｂとはセル・アレイの領域
と周辺回路の領域との境界において切れ目なく接続して
いる。Ｐ型拡散層４１６Ａ，４１６Ｂの上面は（Ｐ型シ
リコン基板４０１表面からの）深さが２５０ｎｍ程度の
位置にあり、それ故、Ｎ+ 型ソース領域４０６Ａ並びに
Ｎ+ 型ドレイン領域４０６Ｂの底面とＰ型拡散層４１６
Ａの上面との間隔，Ｎ+ 型ソース・ドレイン領域４０６
Ｃの底面とＰ型拡散層４１６Ｂの上面との間隔は、それ
ぞれ１００ｎｍ程度在ることになる。さらにまた、Ｐ型
拡散層４１６Ａ，４１６Ｂはフィールド酸化膜４０３の
底面に直接に接触するように設けられている。
【００１１】上記Ｐチャネル型ＭＯＳトランジスタと第
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜４０８により覆われている。層間絶縁
膜４０８表面（上面）は平坦化されており、（Ｐ型シリ
コン基板４０１およびＮウェル４０２表面からの）層間
絶縁膜４０８表面の高さは４００ｎｍ程度である。層間
絶縁膜４０８は、例えば高温での減圧気相成長法（ＬＰ
ＣＶＤ）による酸化シリコン膜（ＨＴＯ膜）とこのＨＴ
Ｏ膜を覆うＢＰＳＧ膜とから構成されている。Ｐチャネ
ル型ＭＯＳトランジスタと第１，第２のＮチャネル型Ｍ
ＯＳトランジスタ表面はこのＨＴＯ膜により直接に覆わ
れている。このＨＴＯ膜を設ける目的は、ワード線４０
５Ａ，ゲート電極４０５Ｂ，４０５Ｃ等に対する層間絶
縁膜４０８の段差被覆性を確保するためであり、さらに
ＢＰＳＧ膜から燐，ボロン等が拡散層へ拡散するのを防
ぐためである。層間絶縁膜４０８にはＮ+ 型ソース領域
４０６Ａに達する０．３５μｍ□程度のビット・コンタ
クト孔４０９が設けられており、層間絶縁膜４０８表面
上に設けられたビット線４１０はビット・コンタクト孔
４０９を介してＮ+ 型ソース領域４０６Ａに接続されて
いる。ビット線４１０は例えば膜厚２００ｎｍ程度のＮ
+ 型の多結晶シリコン膜から構成され、ビット線４１０
の最小線幅および最大間隔はそれぞれ０．４μｍおよび
０．５μｍ程度である。
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜４０８により覆われている。層間絶縁
膜４０８表面（上面）は平坦化されており、（Ｐ型シリ
コン基板４０１およびＮウェル４０２表面からの）層間
絶縁膜４０８表面の高さは４００ｎｍ程度である。層間
絶縁膜４０８は、例えば高温での減圧気相成長法（ＬＰ
ＣＶＤ）による酸化シリコン膜（ＨＴＯ膜）とこのＨＴ
Ｏ膜を覆うＢＰＳＧ膜とから構成されている。Ｐチャネ
ル型ＭＯＳトランジスタと第１，第２のＮチャネル型Ｍ
ＯＳトランジスタ表面はこのＨＴＯ膜により直接に覆わ
れている。このＨＴＯ膜を設ける目的は、ワード線４０
５Ａ，ゲート電極４０５Ｂ，４０５Ｃ等に対する層間絶
縁膜４０８の段差被覆性を確保するためであり、さらに
ＢＰＳＧ膜から燐，ボロン等が拡散層へ拡散するのを防
ぐためである。層間絶縁膜４０８にはＮ+ 型ソース領域
４０６Ａに達する０．３５μｍ□程度のビット・コンタ
クト孔４０９が設けられており、層間絶縁膜４０８表面
上に設けられたビット線４１０はビット・コンタクト孔
４０９を介してＮ+ 型ソース領域４０６Ａに接続されて
いる。ビット線４１０は例えば膜厚２００ｎｍ程度のＮ
+ 型の多結晶シリコン膜から構成され、ビット線４１０
の最小線幅および最大間隔はそれぞれ０．４μｍおよび
０．５μｍ程度である。
【００１２】ビット線４１０を含めて層間絶縁膜４０８
は、（第２の）層間絶縁膜４１１により覆われている。
層間絶縁膜４１１表面（上面）も平坦化されており、
（層間絶縁膜４０８表面（上面）からの）層間絶縁膜４
１１表面の高さは４００ｎｍ程度である。層間絶縁膜４
１１も、例えばビット線４１０および層間絶縁膜４０８
の露出面を直接に覆うＨＴＯ膜とこのＨＴＯ膜を覆うＢ
ＰＳＧ膜とから構成されている。このＨＴＯ膜を設ける
目的は、これを構成するＢＰＳＧ膜のリフローの際に層
間絶縁膜４０８を構成するＢＰＳＧ膜のリフローを妨げ
ることと、ビット線４１０に対する層間絶縁膜４１１の
段差被覆性の確保することとにある。０．３５μｍ□程
度のノード・コンタクト孔４１２は、層間絶縁膜４１
１，４０８を貫通してＮ+ 型ドレイン領域４０６Ｂに達
している。このノード・コンタクト孔を介して、層間絶
縁膜４１１表面に設けられたストレージ・ノード電極４
１３はＮ+ 型ドレイン領域４０６Ｂに接続されている。
は、（第２の）層間絶縁膜４１１により覆われている。
層間絶縁膜４１１表面（上面）も平坦化されており、
（層間絶縁膜４０８表面（上面）からの）層間絶縁膜４
１１表面の高さは４００ｎｍ程度である。層間絶縁膜４
１１も、例えばビット線４１０および層間絶縁膜４０８
の露出面を直接に覆うＨＴＯ膜とこのＨＴＯ膜を覆うＢ
ＰＳＧ膜とから構成されている。このＨＴＯ膜を設ける
目的は、これを構成するＢＰＳＧ膜のリフローの際に層
間絶縁膜４０８を構成するＢＰＳＧ膜のリフローを妨げ
ることと、ビット線４１０に対する層間絶縁膜４１１の
段差被覆性の確保することとにある。０．３５μｍ□程
度のノード・コンタクト孔４１２は、層間絶縁膜４１
１，４０８を貫通してＮ+ 型ドレイン領域４０６Ｂに達
している。このノード・コンタクト孔を介して、層間絶
縁膜４１１表面に設けられたストレージ・ノード電極４
１３はＮ+ 型ドレイン領域４０６Ｂに接続されている。
【００１３】ストレージ・ノード電極４１３は、例えば
膜厚５００ｎｍ程度のＮ+ 型の多結晶シリコン膜から構
成されている。ストレージ・ノード電極４１３の間隔は
（ビット線４１０の線幅と同じ値）０．４μｍ程度であ
り、ストレージ・ノード電極４１３の間の直下にビット
線４１０が設けられていることになる。なお図２０
（ａ）では、ストレージ・ノード電極４１３とビット線
４１０とが重複して理解を困難にするのを避けるため
に、両者を意図的にずらして表示してある。ストレージ
・ノード電極４１３の上面および側面は、酸化シリコン
膜に換算した膜厚が５ｎｍ程度の容量絶縁膜４１４によ
り覆われている。この容量絶縁膜４１４は、酸化シリコ
ン膜および窒化シリコン膜から構成された積層膜からな
る。容量絶縁膜４１４は、膜厚１５０ｎｍ程度のＮ+ 型
の多結晶シリコン膜からなるセル・プレート電極４１５
により覆われている。
膜厚５００ｎｍ程度のＮ+ 型の多結晶シリコン膜から構
成されている。ストレージ・ノード電極４１３の間隔は
（ビット線４１０の線幅と同じ値）０．４μｍ程度であ
り、ストレージ・ノード電極４１３の間の直下にビット
線４１０が設けられていることになる。なお図２０
（ａ）では、ストレージ・ノード電極４１３とビット線
４１０とが重複して理解を困難にするのを避けるため
に、両者を意図的にずらして表示してある。ストレージ
・ノード電極４１３の上面および側面は、酸化シリコン
膜に換算した膜厚が５ｎｍ程度の容量絶縁膜４１４によ
り覆われている。この容量絶縁膜４１４は、酸化シリコ
ン膜および窒化シリコン膜から構成された積層膜からな
る。容量絶縁膜４１４は、膜厚１５０ｎｍ程度のＮ+ 型
の多結晶シリコン膜からなるセル・プレート電極４１５
により覆われている。
【００１４】図２０および図２１と図２０のＡＡ線での
主要製造工程の断面模式図である図２２と図２０のＢＢ
線での主要製造工程の断面模式図である図２３とを併せ
て参照すると、本発明者による上記試行例のＤＲＡＭ
は、以下のとおりに形成される。
主要製造工程の断面模式図である図２２と図２０のＢＢ
線での主要製造工程の断面模式図である図２３とを併せ
て参照すると、本発明者による上記試行例のＤＲＡＭ
は、以下のとおりに形成される。
【００１５】まず、１×１０15ｃｍ-3程度の不純物濃度
のＰ型シリコン基板４０１の表面の所要の領域に、Ｎウ
ェル４０２を形成する。全面に窒化シリコン膜（図示せ
ず）を形成し、フォト・レジスト膜（図示せず）をマス
クにしたエッチングによりＮウェル４０２表面を含めた
Ｐ型シリコン基板４０１表面の素子形成予定領域にのみ
窒化シリコン膜を残置する。このフォト・レジスト膜等
をマスクにして、Ｎウェル４０２表面を含めたＰ型シリ
コン基板４０１表面のシリコンを１００ｎｍ程度の深さ
だけ異方性エッチングする。フォトレジスト膜を除去し
た後、公知のＬＯＣＯＳ酸化を行ない、（上記素子形成
予定領域を除いた）Ｎウェル４０２表面を含めたＰ型シ
リコン基板４０１表面の素子分離領域に膜厚３００ｎｍ
程度のフィールド酸化膜４０３を形成する。窒化シリコ
ン膜を除去した後、上記素子形成予定領域に熱酸化によ
り膜厚１０〜１２ｎｍ程度のゲート酸化膜４０４を形成
する。全面に膜厚２００ｎｍ程度のＮ+ 型の多結晶シリ
コン膜（図に明示せず）を形成し、この多結晶シリコン
膜をパターニングしてワード線４０５Ａ，ゲート電極４
０５Ｂおよびゲート電極４０５Ｃを形成する。Ｎウェル
４０２を覆うフォト・レジスト膜（図示せず）をマスク
にした砒素等のイオン注入等により、Ｎ+ 型ソース領域
４０６Ａ，Ｎ+ 型ドレイン領域４０６ＢおよびＮ+ 型ソ
ース・ドレイン領域４０６Ｃを形成する。Ｐ型シリコン
基板４０１の表面が露出した領域を覆う別のフォト・レ
ジスト（図示せず）をマスクにした２弗化ボロン（ＢＦ
2 ）等のイオン注入等により、Ｐ+ 型ソース・ドレイン
領域４０７を形成する〔図２０，図２１，図２２
（ａ），図２３（ａ）〕。
のＰ型シリコン基板４０１の表面の所要の領域に、Ｎウ
ェル４０２を形成する。全面に窒化シリコン膜（図示せ
ず）を形成し、フォト・レジスト膜（図示せず）をマス
クにしたエッチングによりＮウェル４０２表面を含めた
Ｐ型シリコン基板４０１表面の素子形成予定領域にのみ
窒化シリコン膜を残置する。このフォト・レジスト膜等
をマスクにして、Ｎウェル４０２表面を含めたＰ型シリ
コン基板４０１表面のシリコンを１００ｎｍ程度の深さ
だけ異方性エッチングする。フォトレジスト膜を除去し
た後、公知のＬＯＣＯＳ酸化を行ない、（上記素子形成
予定領域を除いた）Ｎウェル４０２表面を含めたＰ型シ
リコン基板４０１表面の素子分離領域に膜厚３００ｎｍ
程度のフィールド酸化膜４０３を形成する。窒化シリコ
ン膜を除去した後、上記素子形成予定領域に熱酸化によ
り膜厚１０〜１２ｎｍ程度のゲート酸化膜４０４を形成
する。全面に膜厚２００ｎｍ程度のＮ+ 型の多結晶シリ
コン膜（図に明示せず）を形成し、この多結晶シリコン
膜をパターニングしてワード線４０５Ａ，ゲート電極４
０５Ｂおよびゲート電極４０５Ｃを形成する。Ｎウェル
４０２を覆うフォト・レジスト膜（図示せず）をマスク
にした砒素等のイオン注入等により、Ｎ+ 型ソース領域
４０６Ａ，Ｎ+ 型ドレイン領域４０６ＢおよびＮ+ 型ソ
ース・ドレイン領域４０６Ｃを形成する。Ｐ型シリコン
基板４０１の表面が露出した領域を覆う別のフォト・レ
ジスト（図示せず）をマスクにした２弗化ボロン（ＢＦ
2 ）等のイオン注入等により、Ｐ+ 型ソース・ドレイン
領域４０７を形成する〔図２０，図２１，図２２
（ａ），図２３（ａ）〕。
【００１６】次に、シラン（ＳＨ4 ）と亜酸化窒素（Ｎ
2 Ｏ）とを原料ガスとした８００℃程度でのＬＰＣＶＤ
により、全面に膜厚５０ｎｍ程度のＨＴＯ膜を形成す
る。さらに、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスと
ホスフィン（ＰＨ3 ）とトリ・メチル・ボレイト（Ｂ
（ＯＣＨ3 ）3 ）ガスと酸素（Ｏ2 ）とを原料ガスとし
たＬＰＣＶＤにより、膜厚５００ｎｍ程度のＢＰＳＧ膜
を全面に形成する。７５０〜９００℃の温度でＢＰＳＧ
膜をシフローした後、化学機械研磨法（ＣＭＰ）により
ＢＰＳＧ膜を表面を平坦化してこれらＨＴＯ膜およびＢ
ＰＳＧ膜からなる層間絶縁膜４０８を形成する。なお、
必要に応じて、層間絶縁膜４０８の表面に酸化シリコン
膜もしくは窒化シリコン膜を形成することもある。続い
て、Ｎウェル４０２を覆う膜厚１μｍ程度のフォト・レ
ジスト膜４４４を形成する。このフォト・レジスト膜４
４４をマスクにして、３００ｋｅＶ，２〜３×１０12ｃ
ｍ-2程度のボロンのイオン注入を行ない、Ｐ型拡散層４
１６Ａ，４１６Ｂを形成する。これらのＰ型拡散層４１
６Ａ，４１６Ｂの不純物濃度は、３×１０17ｃｍ-3程度
である。層間絶縁膜４０８の表面を平坦化する目的は、
Ｐ型拡散層４１６Ａ，４１６Ｂの（Ｐ型シリコン基板４
０１表面からの）深さが概ね同じになるようにするため
である。ボロンのイオン注入に対する酸化シリコン膜と
シリコン層との阻止能が概ね同じであることから、層間
絶縁膜４０８の表面を平坦化しておくならば、これが可
能になる〔図２０，図２１，図２２（ｂ），図２３
（ｂ）〕。
2 Ｏ）とを原料ガスとした８００℃程度でのＬＰＣＶＤ
により、全面に膜厚５０ｎｍ程度のＨＴＯ膜を形成す
る。さらに、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスと
ホスフィン（ＰＨ3 ）とトリ・メチル・ボレイト（Ｂ
（ＯＣＨ3 ）3 ）ガスと酸素（Ｏ2 ）とを原料ガスとし
たＬＰＣＶＤにより、膜厚５００ｎｍ程度のＢＰＳＧ膜
を全面に形成する。７５０〜９００℃の温度でＢＰＳＧ
膜をシフローした後、化学機械研磨法（ＣＭＰ）により
ＢＰＳＧ膜を表面を平坦化してこれらＨＴＯ膜およびＢ
ＰＳＧ膜からなる層間絶縁膜４０８を形成する。なお、
必要に応じて、層間絶縁膜４０８の表面に酸化シリコン
膜もしくは窒化シリコン膜を形成することもある。続い
て、Ｎウェル４０２を覆う膜厚１μｍ程度のフォト・レ
ジスト膜４４４を形成する。このフォト・レジスト膜４
４４をマスクにして、３００ｋｅＶ，２〜３×１０12ｃ
ｍ-2程度のボロンのイオン注入を行ない、Ｐ型拡散層４
１６Ａ，４１６Ｂを形成する。これらのＰ型拡散層４１
６Ａ，４１６Ｂの不純物濃度は、３×１０17ｃｍ-3程度
である。層間絶縁膜４０８の表面を平坦化する目的は、
Ｐ型拡散層４１６Ａ，４１６Ｂの（Ｐ型シリコン基板４
０１表面からの）深さが概ね同じになるようにするため
である。ボロンのイオン注入に対する酸化シリコン膜と
シリコン層との阻止能が概ね同じであることから、層間
絶縁膜４０８の表面を平坦化しておくならば、これが可
能になる〔図２０，図２１，図２２（ｂ），図２３
（ｂ）〕。
【００１７】その後、フルオロ・カーボン系のエッチン
グガスを用いた異方性エッチングにより、層間絶縁膜４
０８にＮ+ 型ソース領域４０６Ａに達するビット・コン
タクト孔４０９を形成する。全面に膜厚２００ｎｍ程度
のＮ+ 型の多結晶シリコン膜を形成し、この多結晶シリ
コン膜をパターニングしてビット線４１０を形成する。
上記層間絶縁膜４０８と同様の方法により、平坦化され
た表面を有する層間絶縁膜４１１を形成する。なお層間
絶縁膜４１１も、必要に応じて、その表面に酸化シリコ
ン膜もしくは窒化シリコン膜を形成することもある。層
間絶縁膜４１１，４０８を異方性エッチングして、Ｎ+
型ドレイン領域４０６Ｂに達するノード・コンタクト孔
４１２を形成する。全面に（第１の導電体膜である）膜
厚５００ｎｍ程度のＮ+ 型の多結晶シリコン膜を形成
し、この多結晶シリコン膜をパターニングしてストレー
ジ・ノード電極４１３を形成する。洗浄等によりストレ
ージ・ノード電極４１３表面の自然酸化膜を除去した
後、全面に膜厚７ｎｍ程度の窒化シリコン膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行な
って容量絶縁膜４１４を形成する。全面に（第２の導電
体膜である）膜厚１５０ｎｍ程度のＮ+ 型の多結晶シリ
コン膜（図に明示せず）を形成する。少なくとも周辺回
路が形成される領域のこれら多結晶シリコン膜および容
量絶縁膜４１４を順次エッチングし、セル・アレイの領
域にこの多結晶シリコン膜からなるセル・プレート電極
４１５と容量絶縁膜４１４とを残置形成する〔図２０，
図２１〕。その後は公知の製造方法により、第３の層間
絶縁膜，コンタクト孔，上層金属配線，表面保護膜等が
形成され、ＤＲＡＭが完成する。
グガスを用いた異方性エッチングにより、層間絶縁膜４
０８にＮ+ 型ソース領域４０６Ａに達するビット・コン
タクト孔４０９を形成する。全面に膜厚２００ｎｍ程度
のＮ+ 型の多結晶シリコン膜を形成し、この多結晶シリ
コン膜をパターニングしてビット線４１０を形成する。
上記層間絶縁膜４０８と同様の方法により、平坦化され
た表面を有する層間絶縁膜４１１を形成する。なお層間
絶縁膜４１１も、必要に応じて、その表面に酸化シリコ
ン膜もしくは窒化シリコン膜を形成することもある。層
間絶縁膜４１１，４０８を異方性エッチングして、Ｎ+
型ドレイン領域４０６Ｂに達するノード・コンタクト孔
４１２を形成する。全面に（第１の導電体膜である）膜
厚５００ｎｍ程度のＮ+ 型の多結晶シリコン膜を形成
し、この多結晶シリコン膜をパターニングしてストレー
ジ・ノード電極４１３を形成する。洗浄等によりストレ
ージ・ノード電極４１３表面の自然酸化膜を除去した
後、全面に膜厚７ｎｍ程度の窒化シリコン膜（図に明示
せず）を形成し、８００℃程度でのスチーム酸化を行な
って容量絶縁膜４１４を形成する。全面に（第２の導電
体膜である）膜厚１５０ｎｍ程度のＮ+ 型の多結晶シリ
コン膜（図に明示せず）を形成する。少なくとも周辺回
路が形成される領域のこれら多結晶シリコン膜および容
量絶縁膜４１４を順次エッチングし、セル・アレイの領
域にこの多結晶シリコン膜からなるセル・プレート電極
４１５と容量絶縁膜４１４とを残置形成する〔図２０，
図２１〕。その後は公知の製造方法により、第３の層間
絶縁膜，コンタクト孔，上層金属配線，表面保護膜等が
形成され、ＤＲＡＭが完成する。
【００１８】
【発明が解決しようとする課題】上記公開公報および上
記公告公報を基盤にして本発明者が行なったＤＲＡＭの
上記試行例によれば、上記公開公報記載の第１の発明並
びに上記公告公報の課題であるＮ+ 型拡散層の寄生容量
の増大，接合耐圧の低下，接合リークの増大の抑制と、
Ｎチャネル型ＭＯＳトランジスタの狭チャネル効果の抑
制と、ＣＭＯＳトランジスタのラッチ・アップ耐性の向
上とは達成される。
記公告公報を基盤にして本発明者が行なったＤＲＡＭの
上記試行例によれば、上記公開公報記載の第１の発明並
びに上記公告公報の課題であるＮ+ 型拡散層の寄生容量
の増大，接合耐圧の低下，接合リークの増大の抑制と、
Ｎチャネル型ＭＯＳトランジスタの狭チャネル効果の抑
制と、ＣＭＯＳトランジスタのラッチ・アップ耐性の向
上とは達成される。
【００１９】しかしながら、上記試行例によるメモリ・
セルでは、ＤＲＡＭに要求される重要な特性であるデー
タ保持特性の改善が得られない。図２４は、本試行例に
よる６４ＭビットのＤＲＡＭにおける８Ｍビット中の累
積不良ビット数のデータ保持時間依存性を示すグラフで
ある。この図からも明らかなように、１０秒程度の保持
時間でも不良ビットが発生する。これは、メモリ・セル
を構成する（第１の）Ｎチャネル型ＭＯＳトランジスタ
の（第１の）Ｎ+ 型ドレイン領域４０６Ｂとチャネル・
ストッパー用のＰ型拡散層４１６Ａとの間隔が短かいこ
とから、Ｎ+ 型ドレイン領域４０６Ｂからの空乏層がＰ
型拡散層４１６Ａに達しやすくなり、データ保持特性の
向上が図れないためと考えられる。メモリ・セルの構造
にのみ着目するならば、上記公開公報記載の第１の発明
により得られる構造の方が本試行例よりデータ保持特性
は優れている。周辺回路がＣＭＯＳトランジスタから構
成されていないのであるならば問題は無いが、この上記
公開公報記載の第１の発明の方法ではＣＭＯＳトランジ
スタのラッチ・アップ耐性は劣化することになる。ＤＲ
ＡＭの製造方法に着目するならば、チャネル・ストッパ
ー用のＰ型拡散層を形成するための専用のフォト・リソ
グラフィ工程を設けることが必要になる。
セルでは、ＤＲＡＭに要求される重要な特性であるデー
タ保持特性の改善が得られない。図２４は、本試行例に
よる６４ＭビットのＤＲＡＭにおける８Ｍビット中の累
積不良ビット数のデータ保持時間依存性を示すグラフで
ある。この図からも明らかなように、１０秒程度の保持
時間でも不良ビットが発生する。これは、メモリ・セル
を構成する（第１の）Ｎチャネル型ＭＯＳトランジスタ
の（第１の）Ｎ+ 型ドレイン領域４０６Ｂとチャネル・
ストッパー用のＰ型拡散層４１６Ａとの間隔が短かいこ
とから、Ｎ+ 型ドレイン領域４０６Ｂからの空乏層がＰ
型拡散層４１６Ａに達しやすくなり、データ保持特性の
向上が図れないためと考えられる。メモリ・セルの構造
にのみ着目するならば、上記公開公報記載の第１の発明
により得られる構造の方が本試行例よりデータ保持特性
は優れている。周辺回路がＣＭＯＳトランジスタから構
成されていないのであるならば問題は無いが、この上記
公開公報記載の第１の発明の方法ではＣＭＯＳトランジ
スタのラッチ・アップ耐性は劣化することになる。ＤＲ
ＡＭの製造方法に着目するならば、チャネル・ストッパ
ー用のＰ型拡散層を形成するための専用のフォト・リソ
グラフィ工程を設けることが必要になる。
【００２０】したがって、本発明の半導体記憶装置の目
的は、スタックド型の容量素子とＣＭＯＳトランジスタ
からなる周辺回路とを有するＤＲＡＭにおいて、メモリ
・セルのＮチャネル型ＭＯＳトランジスタのＮ+ 型拡散
層の寄生容量の増大，接合耐圧の低下，接合リークの増
大の抑制と、このＮチャネル型ＭＯＳトランジスタの狭
チャネル効果の抑制と、このメモリ・セルのデータ保持
特性の向上と、周辺回路をなすＣＭＯＳトランジスタの
ラッチ・アップ耐性の向上とを同時に実現できる素子分
離構造を提供することにある。また、本発明の半導体記
憶装置の製造方法の目的は、上記素子分離構造を形成す
るための専用のフォト・リソグラフィ工程を特段に設け
ることなく目的の半導体記憶装置を形成する製造方法を
提供することにある。
的は、スタックド型の容量素子とＣＭＯＳトランジスタ
からなる周辺回路とを有するＤＲＡＭにおいて、メモリ
・セルのＮチャネル型ＭＯＳトランジスタのＮ+ 型拡散
層の寄生容量の増大，接合耐圧の低下，接合リークの増
大の抑制と、このＮチャネル型ＭＯＳトランジスタの狭
チャネル効果の抑制と、このメモリ・セルのデータ保持
特性の向上と、周辺回路をなすＣＭＯＳトランジスタの
ラッチ・アップ耐性の向上とを同時に実現できる素子分
離構造を提供することにある。また、本発明の半導体記
憶装置の製造方法の目的は、上記素子分離構造を形成す
るための専用のフォト・リソグラフィ工程を特段に設け
ることなく目的の半導体記憶装置を形成する製造方法を
提供することにある。
【００２１】
【課題を解決するための手段】本発明の半導体記憶装置
の第１の態様は、ゲート酸化膜を介してＰ型シリコン基
板上に設けられたワード線を兼る第１のゲート電極，こ
のＰ型シリコン基板表面に設けられた第１のＮ+ 型ソー
ス領域および第１のＮ+ 型ドレイン領域からなる第１の
Ｎチャネル型ＭＯＳトランジスタと、ストレージ・ノー
ド電極，容量絶縁膜およびセル・プレート電極からなる
容量素子とから１つのメモリ・セルが構成され、ゲート
酸化膜を介してこのＰ型シリコン基板上に設けられた第
２のゲート電極，このＰ型シリコン基板表面に設けられ
た第２のＮ+ 型ソース領域および第２のＮ+ 型ドレイン
領域からなる第２のＮチャネル型ＭＯＳトランジスタ
と、このＰ型シリコン基板表面に形成されたＮウェル上
にゲート酸化膜を介して設けられた第３のゲート電極，
これらのＮウェル表面に設けられたＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域からなるＰチャネル型ＭＯＳト
ランジスタとから周辺回路が構成される半導体記憶装置
であって、上記第１，第２のＮチャネル型ＭＯＳトラン
ジスタおよびＰチャネル型ＭＯＳトランジスタは、上記
Ｎウェル表面を含めた上記Ｐ型シリコン基板表面に設け
られたフィールド絶縁膜により分離され、さらにこのフ
ィールド絶縁膜の底面は上記第１のＮ+ 型ソース領域，
第１のＮ+ 型ドレイン領域，第２のＮ+ 型ソース領域並
びに第２のＮ+ 型ドレイン領域の底面より深い位置に設
けられており、上記第１，第２のＮチャネル型ＭＯＳト
ランジスタおよびＰチャネル型ＭＯＳトランジスタは、
平坦化された表面を有する第１の層間絶縁膜により覆わ
れており、上記第１の層間絶縁膜表面上に設けられたビ
ット線は、この第１の層間絶縁膜に設けられたビット・
コンタクト孔を介して上記第１のＮ+ 型ソース領域に接
続されており、上記ビット線を含めて上記第１の層間絶
縁膜は平坦化された表面を有する第２の層間絶縁膜によ
り覆われており、上記第１のＮチャネル型トランジスタ
のチャネル領域並びに第１のＮ+ 型ドレイン領域上を覆
う姿態を有して上記第２の層間絶縁膜表面上に設けられ
た上記スノレージ・ノード電極は、この第２の層間絶縁
膜およびこの第１の層間絶縁膜を貫通してこれらの第１
のＮ+ 型ドレイン領域に達するノード・コンタクト孔を
介して、これらの第１のＮ+ 型ドレイン領域に接続され
ており、上記メモリ・セルが設けられた領域における上
記スノレージ・ノード電極，第１のＮ + 型ドレイン領域
並びに第１のＮチャネル型ＭＯＳトランジスタのチャネ
ル領域の直下を除いた領域と、上記周辺回路が設けられ
た領域における上記Ｎウェルを除いた領域との上記シリ
コン基板中にはＰ型拡散層が設けられ、このＰ型拡散層
は上記フィールド絶縁膜の底面に接触し、さらにこのＰ
型拡散層の上面は上記第１のＮ+ 型ソース領域，第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域の底
面より深い位置に設けられている。
の第１の態様は、ゲート酸化膜を介してＰ型シリコン基
板上に設けられたワード線を兼る第１のゲート電極，こ
のＰ型シリコン基板表面に設けられた第１のＮ+ 型ソー
ス領域および第１のＮ+ 型ドレイン領域からなる第１の
Ｎチャネル型ＭＯＳトランジスタと、ストレージ・ノー
ド電極，容量絶縁膜およびセル・プレート電極からなる
容量素子とから１つのメモリ・セルが構成され、ゲート
酸化膜を介してこのＰ型シリコン基板上に設けられた第
２のゲート電極，このＰ型シリコン基板表面に設けられ
た第２のＮ+ 型ソース領域および第２のＮ+ 型ドレイン
領域からなる第２のＮチャネル型ＭＯＳトランジスタ
と、このＰ型シリコン基板表面に形成されたＮウェル上
にゲート酸化膜を介して設けられた第３のゲート電極，
これらのＮウェル表面に設けられたＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域からなるＰチャネル型ＭＯＳト
ランジスタとから周辺回路が構成される半導体記憶装置
であって、上記第１，第２のＮチャネル型ＭＯＳトラン
ジスタおよびＰチャネル型ＭＯＳトランジスタは、上記
Ｎウェル表面を含めた上記Ｐ型シリコン基板表面に設け
られたフィールド絶縁膜により分離され、さらにこのフ
ィールド絶縁膜の底面は上記第１のＮ+ 型ソース領域，
第１のＮ+ 型ドレイン領域，第２のＮ+ 型ソース領域並
びに第２のＮ+ 型ドレイン領域の底面より深い位置に設
けられており、上記第１，第２のＮチャネル型ＭＯＳト
ランジスタおよびＰチャネル型ＭＯＳトランジスタは、
平坦化された表面を有する第１の層間絶縁膜により覆わ
れており、上記第１の層間絶縁膜表面上に設けられたビ
ット線は、この第１の層間絶縁膜に設けられたビット・
コンタクト孔を介して上記第１のＮ+ 型ソース領域に接
続されており、上記ビット線を含めて上記第１の層間絶
縁膜は平坦化された表面を有する第２の層間絶縁膜によ
り覆われており、上記第１のＮチャネル型トランジスタ
のチャネル領域並びに第１のＮ+ 型ドレイン領域上を覆
う姿態を有して上記第２の層間絶縁膜表面上に設けられ
た上記スノレージ・ノード電極は、この第２の層間絶縁
膜およびこの第１の層間絶縁膜を貫通してこれらの第１
のＮ+ 型ドレイン領域に達するノード・コンタクト孔を
介して、これらの第１のＮ+ 型ドレイン領域に接続され
ており、上記メモリ・セルが設けられた領域における上
記スノレージ・ノード電極，第１のＮ + 型ドレイン領域
並びに第１のＮチャネル型ＭＯＳトランジスタのチャネ
ル領域の直下を除いた領域と、上記周辺回路が設けられ
た領域における上記Ｎウェルを除いた領域との上記シリ
コン基板中にはＰ型拡散層が設けられ、このＰ型拡散層
は上記フィールド絶縁膜の底面に接触し、さらにこのＰ
型拡散層の上面は上記第１のＮ+ 型ソース領域，第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域の底
面より深い位置に設けられている。
【００２２】好ましくは、上記フィールド絶縁膜が、Ｌ
ＯＣＯＳ型のフィールド酸化膜から構成されるか、もし
くは上記Ｐ型シリコン基板表面に設けられた溝を充填す
る姿態を有する。さらに、上記第１，第２並びに第３の
ゲート電極が高融点金属膜，高融点金属シリサイド膜も
しくは高融点金属ポリサイド膜からなり、上記ビット線
が高融点金属膜，高融点金属シリサイド膜もしくは高融
点金属ポリサイド膜からなる。
ＯＣＯＳ型のフィールド酸化膜から構成されるか、もし
くは上記Ｐ型シリコン基板表面に設けられた溝を充填す
る姿態を有する。さらに、上記第１，第２並びに第３の
ゲート電極が高融点金属膜，高融点金属シリサイド膜も
しくは高融点金属ポリサイド膜からなり、上記ビット線
が高融点金属膜，高融点金属シリサイド膜もしくは高融
点金属ポリサイド膜からなる。
【００２３】本発明の半導体記憶装置の第２の態様は、
ゲート酸化膜を介してＰ型シリコン基板上に設けられた
ワード線を兼る第１のゲート電極，このＰ型シリコン基
板表面に設けられた第１のＮ+ 型ソース領域および第１
のＮ+ 型ドレイン領域からなる第１のＮチャネル型ＭＯ
Ｓトランジスタと、ストレージ・ノード電極，容量絶縁
膜およびセル・プレート電極からなる容量素子とから１
つのメモリ・セルが構成され、ゲート酸化膜を介してこ
のＰ型シリコン基板上に設けられた第２のゲート電極，
このＰ型シリコン基板表面に設けられた第２のＮ+ 型ソ
ース領域および第２のＮ+ 型ドレイン領域からなる第２
のＮチャネル型ＭＯＳトランジスタと、このＰ型シリコ
ン基板表面に形成されたＮウェル上にゲート酸化膜を介
して設けられた第３のゲート電極，これらのＮウェル表
面に設けられたＰ+ 型ソース領域およびＰ+ 型ドレイン
領域からなるＰチャネル型ＭＯＳトランジスタとから周
辺回路が構成される半導体記憶装置であって、上記第
１，第２のＮチャネル型ＭＯＳトランジスタおよびＰチ
ャネル型ＭＯＳトランジスタは、上記Ｎウェル表面を含
めた上記Ｐ型シリコン基板表面に設けられたフィールド
絶縁膜により分離され、さらにこのフィールド絶縁膜の
底面は上記第１のＮ+ 型ソース領域，第１のＮ+ 型ドレ
イン領域，第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域の底面より深い位置に設けられており、上
記第１，第２のＮチャネル型ＭＯＳトランジスタおよび
Ｐチャネル型ＭＯＳトランジスタは、平坦化された表面
を有する第１の層間絶縁膜により覆われており、上記第
１のＮチャネル型トランジスタのチャネル領域並びに第
１のＮ+ 型ドレイン領域上を覆う姿態を有して上記第１
の層間絶縁膜表面上に設けられた上記スノレージ・ノー
ド電極は、この第１の層間絶縁膜に設けられたノード・
コンタクト孔を介してこれらの第１のＮ+ 型ドレイン領
域に接続されており、上記容量素子を含めて上記第１の
層間絶縁膜は第２の層間絶縁膜により覆われており、上
記第２の層間絶縁膜表面上に設けられたビット線は、こ
の第２の層間絶縁膜およびこの第１の層間絶縁膜を貫通
して上記第１のＮ+ 型ソース領域に達するノード・コン
タクト孔を介して、これらの第１のＮ+ 型ソース領域に
接続されており、上記メモリ・セルが設けられた領域に
おける上記スノレージ・ノード電極，第１のＮ + 型ドレ
イン領域並びに第１のＮチャネ ル型ＭＯＳトランジスタ
のチャネル領域の直下を除いた領域と、上記周辺回路が
設けられた領域における上記Ｎウェルを除いた領域との
上記シリコン基板中にはＰ型拡散層が設けられ、このＰ
型拡散層は上記フィールド絶縁膜の底面に接触し、さら
にこのＰ型拡散層の上面は上記第１のＮ+ 型ソース領
域，第１のＮ+ 型ソース領域並びに第１のＮ+ 型ドレイ
ン領域の底面より深い位置に設けられている。
ゲート酸化膜を介してＰ型シリコン基板上に設けられた
ワード線を兼る第１のゲート電極，このＰ型シリコン基
板表面に設けられた第１のＮ+ 型ソース領域および第１
のＮ+ 型ドレイン領域からなる第１のＮチャネル型ＭＯ
Ｓトランジスタと、ストレージ・ノード電極，容量絶縁
膜およびセル・プレート電極からなる容量素子とから１
つのメモリ・セルが構成され、ゲート酸化膜を介してこ
のＰ型シリコン基板上に設けられた第２のゲート電極，
このＰ型シリコン基板表面に設けられた第２のＮ+ 型ソ
ース領域および第２のＮ+ 型ドレイン領域からなる第２
のＮチャネル型ＭＯＳトランジスタと、このＰ型シリコ
ン基板表面に形成されたＮウェル上にゲート酸化膜を介
して設けられた第３のゲート電極，これらのＮウェル表
面に設けられたＰ+ 型ソース領域およびＰ+ 型ドレイン
領域からなるＰチャネル型ＭＯＳトランジスタとから周
辺回路が構成される半導体記憶装置であって、上記第
１，第２のＮチャネル型ＭＯＳトランジスタおよびＰチ
ャネル型ＭＯＳトランジスタは、上記Ｎウェル表面を含
めた上記Ｐ型シリコン基板表面に設けられたフィールド
絶縁膜により分離され、さらにこのフィールド絶縁膜の
底面は上記第１のＮ+ 型ソース領域，第１のＮ+ 型ドレ
イン領域，第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域の底面より深い位置に設けられており、上
記第１，第２のＮチャネル型ＭＯＳトランジスタおよび
Ｐチャネル型ＭＯＳトランジスタは、平坦化された表面
を有する第１の層間絶縁膜により覆われており、上記第
１のＮチャネル型トランジスタのチャネル領域並びに第
１のＮ+ 型ドレイン領域上を覆う姿態を有して上記第１
の層間絶縁膜表面上に設けられた上記スノレージ・ノー
ド電極は、この第１の層間絶縁膜に設けられたノード・
コンタクト孔を介してこれらの第１のＮ+ 型ドレイン領
域に接続されており、上記容量素子を含めて上記第１の
層間絶縁膜は第２の層間絶縁膜により覆われており、上
記第２の層間絶縁膜表面上に設けられたビット線は、こ
の第２の層間絶縁膜およびこの第１の層間絶縁膜を貫通
して上記第１のＮ+ 型ソース領域に達するノード・コン
タクト孔を介して、これらの第１のＮ+ 型ソース領域に
接続されており、上記メモリ・セルが設けられた領域に
おける上記スノレージ・ノード電極，第１のＮ + 型ドレ
イン領域並びに第１のＮチャネ ル型ＭＯＳトランジスタ
のチャネル領域の直下を除いた領域と、上記周辺回路が
設けられた領域における上記Ｎウェルを除いた領域との
上記シリコン基板中にはＰ型拡散層が設けられ、このＰ
型拡散層は上記フィールド絶縁膜の底面に接触し、さら
にこのＰ型拡散層の上面は上記第１のＮ+ 型ソース領
域，第１のＮ+ 型ソース領域並びに第１のＮ+ 型ドレイ
ン領域の底面より深い位置に設けられている。
【００２４】好ましくは、上記フィールド絶縁膜が、Ｌ
ＯＣＯＳ型のフィールド酸化膜から構成されるか、もし
くは上記Ｐ型シリコン基板表面に設けられた溝を充填す
る姿態を有する。さらに、上記第１，第２並びに第３の
ゲート電極が、高融点金属膜，高融点金属シリサイド膜
もしくは高融点金属ポリサイド膜からなる。
ＯＣＯＳ型のフィールド酸化膜から構成されるか、もし
くは上記Ｐ型シリコン基板表面に設けられた溝を充填す
る姿態を有する。さらに、上記第１，第２並びに第３の
ゲート電極が、高融点金属膜，高融点金属シリサイド膜
もしくは高融点金属ポリサイド膜からなる。
【００２５】本発明の半導体記憶装置の製造方法の第１
の態様は、Ｐ型シリコン基板表面の所要の領域にＮウェ
ルを形成し、これらのＮウェル表面を含めたこのＰ型シ
リコン基板表面の素子分離領域にフィールド絶縁膜を形
成し、これらのＮウェル表面を含めたこのＰ型シリコン
基板表面の素子形成領域にゲート酸化膜を形成し、これ
らのゲート絶縁膜を介してメモリ・セルの形成予定領域
のこのＰ型シリコン基板表面上，周辺回路形成予定領域
のこのＰ型シリコン基板表面上およびこれらの周辺回路
形成予定領域のこれらのＮウェル表面上にそれぞれ第
１，第２および第３のゲート電極を形成する工程と、上
記第３のゲート電極に自己整合的なＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域を上記Ｎウェル表面に形成する
工程と、上記フィールド絶縁膜の底面より浅い接合の深
さを有して上記第１のゲート電極に自己整合的な第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域を上
記メモリ・セルの形成予定領域の上記Ｐ型シリコン基板
表面に形成するとともに、このフィールド絶縁膜の底面
より浅い接合の深さを有して上記第２のゲート電極に自
己整合的な第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域を上記周辺回路形成予定領域のこのＰ型シ
リコン基板表面に形成する工程と、表面が平坦化された
第１の層間絶縁膜を全面に形成し、上記第１のＮ+ 型ソ
ース領域に達するビット・コンタクト孔をこの第１の層
間絶縁膜に形成し、これらのビット・コンタクト孔を介
してこれらの第１のＮ+ 型ソース領域に接続されるビッ
ト線をこの第１の層間絶縁膜表面上に形成する工程と、
表面が平坦化された第２の層間絶縁膜を全面に形成し、
この第２の層間絶縁膜および上記第１の層間絶縁膜を貫
通して上記第１のＮ+ 型ドレイン領域に達するノード・
コンタクト孔を形成する工程と、全面に第１の導電体膜
を形成し、上記第１のＮ+ 型ドレイン領域上を覆う姿態
を有したストレージ・ノード電極の形成予定領域と、上
記Ｎウェルとを覆う第１のフォト・レジスト膜を形成す
る工程と、上記第１のフォト・レジスト膜をマスクにし
たこの第１の導電体膜のエッチングにより、ストレージ
・ノード電極を形成するとともにこれらのＮウェル上に
導電体膜パターンを残置する工程と、上記第１のフォト
・レジスト膜をマスクにした高加速エネルギーのボロン
のイオン注入により、上記第１，第２のＮ+ 型ソース領
域および第２のＮ+ 型ドレイン領域より深い上記Ｐ型シ
リコン基板中に、上記フィールド絶縁膜の底面に接触す
るＰ型拡散層を形成する工程と、上記第１のフォト・レ
ジスト膜を除去し、全面に容量絶縁膜と第２の導電体膜
とを順次形成し、上記メモリ・セルの形成予定領域の所
要の領域を覆う第２のフォト・レジスト膜を形成し、こ
の第２のフォト・レジスト膜をマスクにした等方性エッ
チングにより上記第２の導電体膜をエッチングしてセル
・プレート電極を形成し、この第２のフォト・レジスト
膜をマスクにした等方性エッチングにより上記容量絶縁
膜を除去し、さらにこの第２のフォト・レジスト膜をマ
スクにしたエッチングにより上記導電体膜パターンを除
去し、この第２のフォト・レジスト膜を除去する工程と
を有する。
の態様は、Ｐ型シリコン基板表面の所要の領域にＮウェ
ルを形成し、これらのＮウェル表面を含めたこのＰ型シ
リコン基板表面の素子分離領域にフィールド絶縁膜を形
成し、これらのＮウェル表面を含めたこのＰ型シリコン
基板表面の素子形成領域にゲート酸化膜を形成し、これ
らのゲート絶縁膜を介してメモリ・セルの形成予定領域
のこのＰ型シリコン基板表面上，周辺回路形成予定領域
のこのＰ型シリコン基板表面上およびこれらの周辺回路
形成予定領域のこれらのＮウェル表面上にそれぞれ第
１，第２および第３のゲート電極を形成する工程と、上
記第３のゲート電極に自己整合的なＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域を上記Ｎウェル表面に形成する
工程と、上記フィールド絶縁膜の底面より浅い接合の深
さを有して上記第１のゲート電極に自己整合的な第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域を上
記メモリ・セルの形成予定領域の上記Ｐ型シリコン基板
表面に形成するとともに、このフィールド絶縁膜の底面
より浅い接合の深さを有して上記第２のゲート電極に自
己整合的な第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域を上記周辺回路形成予定領域のこのＰ型シ
リコン基板表面に形成する工程と、表面が平坦化された
第１の層間絶縁膜を全面に形成し、上記第１のＮ+ 型ソ
ース領域に達するビット・コンタクト孔をこの第１の層
間絶縁膜に形成し、これらのビット・コンタクト孔を介
してこれらの第１のＮ+ 型ソース領域に接続されるビッ
ト線をこの第１の層間絶縁膜表面上に形成する工程と、
表面が平坦化された第２の層間絶縁膜を全面に形成し、
この第２の層間絶縁膜および上記第１の層間絶縁膜を貫
通して上記第１のＮ+ 型ドレイン領域に達するノード・
コンタクト孔を形成する工程と、全面に第１の導電体膜
を形成し、上記第１のＮ+ 型ドレイン領域上を覆う姿態
を有したストレージ・ノード電極の形成予定領域と、上
記Ｎウェルとを覆う第１のフォト・レジスト膜を形成す
る工程と、上記第１のフォト・レジスト膜をマスクにし
たこの第１の導電体膜のエッチングにより、ストレージ
・ノード電極を形成するとともにこれらのＮウェル上に
導電体膜パターンを残置する工程と、上記第１のフォト
・レジスト膜をマスクにした高加速エネルギーのボロン
のイオン注入により、上記第１，第２のＮ+ 型ソース領
域および第２のＮ+ 型ドレイン領域より深い上記Ｐ型シ
リコン基板中に、上記フィールド絶縁膜の底面に接触す
るＰ型拡散層を形成する工程と、上記第１のフォト・レ
ジスト膜を除去し、全面に容量絶縁膜と第２の導電体膜
とを順次形成し、上記メモリ・セルの形成予定領域の所
要の領域を覆う第２のフォト・レジスト膜を形成し、こ
の第２のフォト・レジスト膜をマスクにした等方性エッ
チングにより上記第２の導電体膜をエッチングしてセル
・プレート電極を形成し、この第２のフォト・レジスト
膜をマスクにした等方性エッチングにより上記容量絶縁
膜を除去し、さらにこの第２のフォト・レジスト膜をマ
スクにしたエッチングにより上記導電体膜パターンを除
去し、この第２のフォト・レジスト膜を除去する工程と
を有する。
【００２６】好ましくは、上記フィールド絶縁膜がＬＯ
ＣＯＳ型のフィールド酸化膜からなり、このフィールド
酸化膜の形成が窒化シリコン膜をマスクにした上記素子
分離領域の上記Ｐ型シリコン基板表面の所定の深さのエ
ッチングと窒化シリコン膜をマスクにした選択酸化とか
らなる。もしくは、上記フィールド絶縁膜の形成が、上
記素子分離領域の上記Ｐ型シリコン基板表面に溝を形成
し、溝に絶縁膜を充填してなる。さらに、上記第１，第
２並びに第３のゲート電極が高融点金属膜，高融点金属
シリサイド膜もしくは高融点金属ポリサイド膜からな
り、上記ビット線が高融点金属膜，高融点金属シリサイ
ド膜もしくは高融点金属ポリサイド膜からなる。さらに
好ましくは、上記高加速エネルギーのボロンのイオン注
入が、少なくとを２段階の高加速エネルギーによるボロ
ンのイオン注入からなる。
ＣＯＳ型のフィールド酸化膜からなり、このフィールド
酸化膜の形成が窒化シリコン膜をマスクにした上記素子
分離領域の上記Ｐ型シリコン基板表面の所定の深さのエ
ッチングと窒化シリコン膜をマスクにした選択酸化とか
らなる。もしくは、上記フィールド絶縁膜の形成が、上
記素子分離領域の上記Ｐ型シリコン基板表面に溝を形成
し、溝に絶縁膜を充填してなる。さらに、上記第１，第
２並びに第３のゲート電極が高融点金属膜，高融点金属
シリサイド膜もしくは高融点金属ポリサイド膜からな
り、上記ビット線が高融点金属膜，高融点金属シリサイ
ド膜もしくは高融点金属ポリサイド膜からなる。さらに
好ましくは、上記高加速エネルギーのボロンのイオン注
入が、少なくとを２段階の高加速エネルギーによるボロ
ンのイオン注入からなる。
【００２７】本発明の半導体記憶装置の製造方法の第２
の態様は、Ｐ型シリコン基板表面の所要の領域にＮウェ
ルを形成し、これらのＮウェル表面を含めたこのＰ型シ
リコン基板表面の素子分離領域にフィールド絶縁膜を形
成し、これらのＮウェル表面を含めたこのＰ型シリコン
基板表面の素子形成領域にゲート酸化膜を形成し、これ
らのゲート絶縁膜を介してメモリ・セルの形成予定領域
のこのＰ型シリコン基板表面上，周辺回路形成予定領域
のこのＰ型シリコン基板表面上およびこれらの周辺回路
形成予定領域のこれらのＮウェル表面上にそれぞれ第
１，第２および第３のゲート電極を形成する工程と、上
記第３のゲート電極に自己整合的なＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域を上記Ｎウェル表面に形成する
工程と、上記フィールド絶縁膜の底面より浅い接合の深
さを有して上記第１のゲート電極に自己整合的な第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域を上
記メモリ・セルの形成予定領域の上記Ｐ型シリコン基板
表面に形成するとともに、このフィールド絶縁膜の底面
より浅い接合の深さを有して上記第２のゲート電極に自
己整合的な第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域を上記周辺回路形成予定領域のこのＰ型シ
リコン基板表面に形成する工程と、表面が平坦化された
第１の層間絶縁膜を全面に形成し、この第１の層間絶縁
膜を貫通して上記第１のＮ+ 型ドレイン領域に達するノ
ード・コンタクト孔を形成する工程と、全面に第１の導
電体膜を形成し、上記第１のＮ+ 型ドレイン領域上を覆
う姿態を有したストレージ・ノード電極の形成予定領域
と、上記Ｎウェルとを覆う第１のフォト・レジスト膜を
形成する工程と、上記第１のフォト・レジスト膜をマス
クにしたこの第１の導電体膜のエッチングにより、スト
レージ・ノード電極を形成するとともにこれらのＮウェ
ル上に導電体膜パターンを残置する工程と、上記第１の
フォト・レジスト膜をマスクにした高加速エネルギーの
ボロンのイオン注入により、上記第１，第２のＮ+ 型ソ
ース領域および第２のＮ+ 型ドレイン領域より深い上記
Ｐ型シリコン基板中に、上記フィールド絶縁膜の底面に
接触するＰ型拡散層を形成する工程と、上記第１のフォ
ト・レジスト膜を除去し、全面に容量絶縁膜と第２の導
電体膜とを順次形成し、上記メモリ・セルの形成予定領
域の所要の領域を覆う第２のフォト・レジスト膜を形成
し、この第２のフォト・レジスト膜をマスクにした等方
性エッチングにより上記第２の導電体膜をエッチングし
てセル・プレート電極を形成し、この第２のフォト・レ
ジスト膜をマスクにした等方性エッチングにより上記容
量絶縁膜を除去し、さらにこの第２のフォト・レジスト
膜をマスクにしたエッチングにより上記導電体膜パター
ンを除去し、この第２のフォト・レジスト膜を除去する
工程と、第２の層間絶縁膜を全面に形成し、この第２の
層間絶縁膜および上記第１の層間絶縁膜を貫通して上記
第１のＮ+型ソース領域に達するビット・コンタクト孔
を形成し、これらのビット・コンタクト孔を介してこれ
らの第１のＮ+ 型ソース領域に接続されるビット線をこ
の第１の層間絶縁膜表面上に形成する工程とを有する。
の態様は、Ｐ型シリコン基板表面の所要の領域にＮウェ
ルを形成し、これらのＮウェル表面を含めたこのＰ型シ
リコン基板表面の素子分離領域にフィールド絶縁膜を形
成し、これらのＮウェル表面を含めたこのＰ型シリコン
基板表面の素子形成領域にゲート酸化膜を形成し、これ
らのゲート絶縁膜を介してメモリ・セルの形成予定領域
のこのＰ型シリコン基板表面上，周辺回路形成予定領域
のこのＰ型シリコン基板表面上およびこれらの周辺回路
形成予定領域のこれらのＮウェル表面上にそれぞれ第
１，第２および第３のゲート電極を形成する工程と、上
記第３のゲート電極に自己整合的なＰ+ 型ソース領域お
よびＰ+ 型ドレイン領域を上記Ｎウェル表面に形成する
工程と、上記フィールド絶縁膜の底面より浅い接合の深
さを有して上記第１のゲート電極に自己整合的な第１の
Ｎ+ 型ソース領域並びに第１のＮ+ 型ドレイン領域を上
記メモリ・セルの形成予定領域の上記Ｐ型シリコン基板
表面に形成するとともに、このフィールド絶縁膜の底面
より浅い接合の深さを有して上記第２のゲート電極に自
己整合的な第２のＮ+ 型ソース領域並びに第２のＮ+ 型
ドレイン領域を上記周辺回路形成予定領域のこのＰ型シ
リコン基板表面に形成する工程と、表面が平坦化された
第１の層間絶縁膜を全面に形成し、この第１の層間絶縁
膜を貫通して上記第１のＮ+ 型ドレイン領域に達するノ
ード・コンタクト孔を形成する工程と、全面に第１の導
電体膜を形成し、上記第１のＮ+ 型ドレイン領域上を覆
う姿態を有したストレージ・ノード電極の形成予定領域
と、上記Ｎウェルとを覆う第１のフォト・レジスト膜を
形成する工程と、上記第１のフォト・レジスト膜をマス
クにしたこの第１の導電体膜のエッチングにより、スト
レージ・ノード電極を形成するとともにこれらのＮウェ
ル上に導電体膜パターンを残置する工程と、上記第１の
フォト・レジスト膜をマスクにした高加速エネルギーの
ボロンのイオン注入により、上記第１，第２のＮ+ 型ソ
ース領域および第２のＮ+ 型ドレイン領域より深い上記
Ｐ型シリコン基板中に、上記フィールド絶縁膜の底面に
接触するＰ型拡散層を形成する工程と、上記第１のフォ
ト・レジスト膜を除去し、全面に容量絶縁膜と第２の導
電体膜とを順次形成し、上記メモリ・セルの形成予定領
域の所要の領域を覆う第２のフォト・レジスト膜を形成
し、この第２のフォト・レジスト膜をマスクにした等方
性エッチングにより上記第２の導電体膜をエッチングし
てセル・プレート電極を形成し、この第２のフォト・レ
ジスト膜をマスクにした等方性エッチングにより上記容
量絶縁膜を除去し、さらにこの第２のフォト・レジスト
膜をマスクにしたエッチングにより上記導電体膜パター
ンを除去し、この第２のフォト・レジスト膜を除去する
工程と、第２の層間絶縁膜を全面に形成し、この第２の
層間絶縁膜および上記第１の層間絶縁膜を貫通して上記
第１のＮ+型ソース領域に達するビット・コンタクト孔
を形成し、これらのビット・コンタクト孔を介してこれ
らの第１のＮ+ 型ソース領域に接続されるビット線をこ
の第１の層間絶縁膜表面上に形成する工程とを有する。
【００２８】好ましくは、上記フィールド絶縁膜がＬＯ
ＣＯＳ型のフィールド酸化膜からなり、このフィールド
酸化膜の形成が窒化シリコン膜をマスクにした上記素子
分離領域の上記Ｐ型シリコン基板表面の所定の深さのエ
ッチングと窒化シリコン膜をマスクにした選択酸化とか
らなる。もしくは、上記フィールド絶縁膜の形成が、上
記素子分離領域の上記Ｐ型シリコン基板表面に溝を形成
し、溝に絶縁膜を充填してなる。さらに、上記第１，第
２並びに第３のゲート電極が高融点金属膜，高融点金属
シリサイド膜もしくは高融点金属ポリサイド膜からな
る。さらに好ましくは、上記高加速エネルギーのボロン
のイオン注入が、少なくとを２段階の高加速エネルギー
によるボロンのイオン注入からなる。
ＣＯＳ型のフィールド酸化膜からなり、このフィールド
酸化膜の形成が窒化シリコン膜をマスクにした上記素子
分離領域の上記Ｐ型シリコン基板表面の所定の深さのエ
ッチングと窒化シリコン膜をマスクにした選択酸化とか
らなる。もしくは、上記フィールド絶縁膜の形成が、上
記素子分離領域の上記Ｐ型シリコン基板表面に溝を形成
し、溝に絶縁膜を充填してなる。さらに、上記第１，第
２並びに第３のゲート電極が高融点金属膜，高融点金属
シリサイド膜もしくは高融点金属ポリサイド膜からな
る。さらに好ましくは、上記高加速エネルギーのボロン
のイオン注入が、少なくとを２段階の高加速エネルギー
によるボロンのイオン注入からなる。
【００２９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００３０】スタックド型の容量素子を有するＤＲＡＭ
のセル・アレイの平面模式図である図１と、セル・アレ
イおよび周辺回路とセル・アレイとの断面模式図である
図２とを参照して、本発明の第１の実施の形態を説明す
る。なお、図１（ａ）はストレージ・ノード電極とビッ
ト線とに着目した平面模式図であり、図１（ｂ）はワー
ド線とＮ+ 型ソース領域並びにＮ+ 型ドレイン領域（素
子形成領域）とに着目した平面模式図である。図１にお
けるＡＡ線は（図示は省略するが）周辺回路にまで延在
している。図１（ｂ）では、本発明の第１の実施の形態
の理解を容易にするために、チャネル・ストッパー用の
Ｐ型拡散層には点線からなるハッチングを施してある。
図２（ａ）は図１のＡＡ線での断面模式図であり、図２
（ｂ）は図１のＢＢ線での断面模式図であり、図２
（ｃ）は図１のＣＣ線での断面模式図である。図２にお
いては、理解を容易にするために、上記Ｐ型拡散層，Ｎ
+ 型拡散層およびＰ+ 型拡散層のみにハッチングを施し
てある。
のセル・アレイの平面模式図である図１と、セル・アレ
イおよび周辺回路とセル・アレイとの断面模式図である
図２とを参照して、本発明の第１の実施の形態を説明す
る。なお、図１（ａ）はストレージ・ノード電極とビッ
ト線とに着目した平面模式図であり、図１（ｂ）はワー
ド線とＮ+ 型ソース領域並びにＮ+ 型ドレイン領域（素
子形成領域）とに着目した平面模式図である。図１にお
けるＡＡ線は（図示は省略するが）周辺回路にまで延在
している。図１（ｂ）では、本発明の第１の実施の形態
の理解を容易にするために、チャネル・ストッパー用の
Ｐ型拡散層には点線からなるハッチングを施してある。
図２（ａ）は図１のＡＡ線での断面模式図であり、図２
（ｂ）は図１のＢＢ線での断面模式図であり、図２
（ｃ）は図１のＣＣ線での断面模式図である。図２にお
いては、理解を容易にするために、上記Ｐ型拡散層，Ｎ
+ 型拡散層およびＰ+ 型拡散層のみにハッチングを施し
てある。
【００３１】１×１０15ｃｍ-3程度の不純物濃度のＰ型
シリコン基板１０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル１０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、膜厚３００ｎｍ程度の（変形
された）ＬＯＣＯＳ型のフィールド酸化膜１０３により
分離されている。このフィールド酸化膜１０３の上面
は、概ねＰ型シリコン基板１０１（およびＮウェル１０
２）の表面と同じ高さである。
シリコン基板１０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル１０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、膜厚３００ｎｍ程度の（変形
された）ＬＯＣＯＳ型のフィールド酸化膜１０３により
分離されている。このフィールド酸化膜１０３の上面
は、概ねＰ型シリコン基板１０１（およびＮウェル１０
２）の表面と同じ高さである。
【００３２】第１のＮチャネル型ＭＯＳトランジスタ
は、（Ｐ型シリコン基板１０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜１０４を介してＰ型
シリコン基板１０１表面上に設けられた（第１のゲート
電極である）ワード線１０５Ａと、ワード線１０５Ａ並
びにフィールド酸化膜１０３に自己整合的にＰ型シリコ
ン基板１０１表面に設けられた（第１の）Ｎ+ 型ソース
領域１０６Ａおよび（第１の）Ｎ+ 型ドレイン領域１０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板１０１表面に設け
られた）ゲート酸化膜１０４を介してＰ型シリコン基板
１０１表面上に設けられた（第２の）ゲート電極１０５
Ｂと、ゲート電極１０５Ｂ並びにフィールド酸化膜１０
３に自己整合的にＰ型シリコン基板１０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域１０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル１０２表面に設けられた）ゲート酸
化膜１０４を介してＮウェル１０２表面上に設けられた
（第３の）ゲート電極１０５Ｃと、ゲート電極１０５Ｃ
並びにフィールド酸化膜１０３に自己整合的にＮウェル
１０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
１０７とから構成されている。
は、（Ｐ型シリコン基板１０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜１０４を介してＰ型
シリコン基板１０１表面上に設けられた（第１のゲート
電極である）ワード線１０５Ａと、ワード線１０５Ａ並
びにフィールド酸化膜１０３に自己整合的にＰ型シリコ
ン基板１０１表面に設けられた（第１の）Ｎ+ 型ソース
領域１０６Ａおよび（第１の）Ｎ+ 型ドレイン領域１０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板１０１表面に設け
られた）ゲート酸化膜１０４を介してＰ型シリコン基板
１０１表面上に設けられた（第２の）ゲート電極１０５
Ｂと、ゲート電極１０５Ｂ並びにフィールド酸化膜１０
３に自己整合的にＰ型シリコン基板１０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域１０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル１０２表面に設けられた）ゲート酸
化膜１０４を介してＮウェル１０２表面上に設けられた
（第３の）ゲート電極１０５Ｃと、ゲート電極１０５Ｃ
並びにフィールド酸化膜１０３に自己整合的にＮウェル
１０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
１０７とから構成されている。
【００３３】ワード線１０５Ａ，ゲート電極１０５Ｂお
よびゲート電極１０５Ｃは膜厚２００ｎｍ程度のＮ+ 型
の多結晶シリコン膜から構成され、ワード線１０５Ａ，
ゲート電極１０５Ｂおよびゲート電極１０５Ｃのゲート
長（線幅）はそれぞれ０．４μｍ程度，０．５μｍ程度
および０．６μｍ程度である。ワード線１０５Ａの間隔
は０．５μｍ程度である。Ｎ+ 型ソース領域１０６Ａ，
Ｎ+ 型ドレイン領域１０６ＢおよびＮ+ 型ソース・ドレ
イン領域１０６Ｃの（接合の）深さは１５０ｎｍ程度で
あり、Ｐ+ 型ソース・ドレイン領域１０７の（接合の）
深さは２００ｎｍ程度である。Ｎ+ 型ドレイン領域１０
６Ｂの幅（ゲート幅）および最小間隔は０．４μｍ程度
および０．５μｍ程度である。
よびゲート電極１０５Ｃは膜厚２００ｎｍ程度のＮ+ 型
の多結晶シリコン膜から構成され、ワード線１０５Ａ，
ゲート電極１０５Ｂおよびゲート電極１０５Ｃのゲート
長（線幅）はそれぞれ０．４μｍ程度，０．５μｍ程度
および０．６μｍ程度である。ワード線１０５Ａの間隔
は０．５μｍ程度である。Ｎ+ 型ソース領域１０６Ａ，
Ｎ+ 型ドレイン領域１０６ＢおよびＮ+ 型ソース・ドレ
イン領域１０６Ｃの（接合の）深さは１５０ｎｍ程度で
あり、Ｐ+ 型ソース・ドレイン領域１０７の（接合の）
深さは２００ｎｍ程度である。Ｎ+ 型ドレイン領域１０
６Ｂの幅（ゲート幅）および最小間隔は０．４μｍ程度
および０．５μｍ程度である。
【００３４】上記Ｐチャネル型ＭＯＳトランジスタと第
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜１０８により覆われている。層間絶縁
膜１０８表面（上面）は平坦化されており、（Ｐ型シリ
コン基板１０１およびＮウェル１０２表面からの）層間
絶縁膜１０８表面の高さは４００ｎｍ程度である。層間
絶縁膜１０８は、例えばＨＴＯ膜とこのＨＴＯ膜を覆う
ＢＰＳＧ膜とから構成されている。Ｐチャネル型ＭＯＳ
トランジスタと第１，第２のＮチャネル型ＭＯＳトラン
ジスタとの表面はこのＨＴＯ膜により直接に覆われてい
る。このＨＴＯ膜を設ける目的は、ワード線１０５Ａ，
ゲート電極１０５Ｂ，１０５Ｃ等に対する層間絶縁膜１
０８の段差被覆性を確保するためであり、さらにＢＰＳ
Ｇ膜から燐，ボロン等が拡散層等へ拡散するのを防ぐた
めである。層間絶縁膜１０８にはＮ+ 型ソース領域１０
６Ａに達する０．３５μｍ□程度のビット・コンタクト
孔１０９が設けられており、層間絶縁膜１０８表面上に
設けられたビット線１１０はビット・コンタクト孔１０
９を介してＮ+ 型ソース領域１０６Ａに接続されてい
る。ビット線１１０は例えば膜厚２００ｎｍ程度のＮ+
型の多結晶シリコン膜から構成され、ビット線１１０の
最小線幅および最大間隔はそれぞれ０．４μｍ程度およ
び０．５μｍ程度である。
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜１０８により覆われている。層間絶縁
膜１０８表面（上面）は平坦化されており、（Ｐ型シリ
コン基板１０１およびＮウェル１０２表面からの）層間
絶縁膜１０８表面の高さは４００ｎｍ程度である。層間
絶縁膜１０８は、例えばＨＴＯ膜とこのＨＴＯ膜を覆う
ＢＰＳＧ膜とから構成されている。Ｐチャネル型ＭＯＳ
トランジスタと第１，第２のＮチャネル型ＭＯＳトラン
ジスタとの表面はこのＨＴＯ膜により直接に覆われてい
る。このＨＴＯ膜を設ける目的は、ワード線１０５Ａ，
ゲート電極１０５Ｂ，１０５Ｃ等に対する層間絶縁膜１
０８の段差被覆性を確保するためであり、さらにＢＰＳ
Ｇ膜から燐，ボロン等が拡散層等へ拡散するのを防ぐた
めである。層間絶縁膜１０８にはＮ+ 型ソース領域１０
６Ａに達する０．３５μｍ□程度のビット・コンタクト
孔１０９が設けられており、層間絶縁膜１０８表面上に
設けられたビット線１１０はビット・コンタクト孔１０
９を介してＮ+ 型ソース領域１０６Ａに接続されてい
る。ビット線１１０は例えば膜厚２００ｎｍ程度のＮ+
型の多結晶シリコン膜から構成され、ビット線１１０の
最小線幅および最大間隔はそれぞれ０．４μｍ程度およ
び０．５μｍ程度である。
【００３５】ビット線１１０を含めて層間絶縁膜１０８
は、（第２の）層間絶縁膜１１１により覆われている。
層間絶縁膜１１１表面（上面）も平坦化されており、
（層間絶縁膜１０８表面（上面）からの）層間絶縁膜１
１１表面の高さは４００ｎｍ程度である。層間絶縁膜１
１１も、例えばビット線１１０および層間絶縁膜１０８
の露出面を直接に覆うＨＴＯ膜とこのＨＴＯ膜を覆うＢ
ＰＳＧ膜とから構成されている。このＨＴＯ膜を設ける
目的は、これを構成するＢＰＳＧ膜のリフローの際に層
間絶縁膜１０８を構成するＢＰＳＧ膜のリフローを妨げ
ることと、ビット線１１０に対する層間絶縁膜１１１の
段差被覆性の確保することとにある。０．３５μｍ□程
度のノード・コンタクト孔１１２は、層間絶縁膜１１
１，１０８を貫通してＮ+ 型ドレイン領域１０６Ｂに達
している。このノード・コンタクト孔を介して、層間絶
縁膜１１１表面に設けられたストレージ・ノード電極１
１３はＮ+ 型ドレイン領域１０６Ｂに接続されている。
は、（第２の）層間絶縁膜１１１により覆われている。
層間絶縁膜１１１表面（上面）も平坦化されており、
（層間絶縁膜１０８表面（上面）からの）層間絶縁膜１
１１表面の高さは４００ｎｍ程度である。層間絶縁膜１
１１も、例えばビット線１１０および層間絶縁膜１０８
の露出面を直接に覆うＨＴＯ膜とこのＨＴＯ膜を覆うＢ
ＰＳＧ膜とから構成されている。このＨＴＯ膜を設ける
目的は、これを構成するＢＰＳＧ膜のリフローの際に層
間絶縁膜１０８を構成するＢＰＳＧ膜のリフローを妨げ
ることと、ビット線１１０に対する層間絶縁膜１１１の
段差被覆性の確保することとにある。０．３５μｍ□程
度のノード・コンタクト孔１１２は、層間絶縁膜１１
１，１０８を貫通してＮ+ 型ドレイン領域１０６Ｂに達
している。このノード・コンタクト孔を介して、層間絶
縁膜１１１表面に設けられたストレージ・ノード電極１
１３はＮ+ 型ドレイン領域１０６Ｂに接続されている。
【００３６】ストレージ・ノード電極１１３は、第１の
導電体膜である例えば膜厚５００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極１１３の間隔は、ワード線１０５Ａの間隔（０．
５μｍ程度）およびＮ+ 型ドレイン領域１０６Ｂの間隔
（０．５μｍ程度）より狭く、（ビット線１１０の線幅
と同じ値）０．４μｍ程度である。ストレージ・ノード
電極１１３の幅（ワード線１０５Ａに平行な方向）は
０．５μｍ程度であり、これの長さ（ビット線１１０に
平行な方向）は１．４μｍ程度である。それぞれのスト
レージ・ノード電極１１３は、ノード・コンタクト孔１
１２を介して接続されるＮ+ 型ドレイン領域１０６Ｂを
それぞれ覆い，ノード・コンタクト孔１１２を挟んだ２
つのワード線１０５Ａ上にをそれぞれ交差する姿態を有
して延在している。ストレージ・ノード電極１１３は、
ワード線１０５Ａに平行な２つの側面とビット線１１０
に平行な２つの側面とを有している。これらの側面のう
ち、ワード線１０５Ａに平行な側面の一方はＮ+ 型ソー
ス領域１０６Ａ直上にあり、他方はフィールド酸化膜１
０３上にある。また、これらの側面のうち、ビット線１
１０に平行な２つの側面はそれぞれが２つのワード線１
０５Ａ上を交差してフィールド酸化膜１０３上にある。
また、ストレージ・ノード電極１１３の間の直下にビッ
ト線１１０が設けられていることになる。なお図１
（ａ）では、ストレージ・ノード電極１１３とビット線
１１０とが重複して理解を困難にするのを避けるため
に、両者を意図的にずらして表示してある。ストレージ
・ノード電極１１３の上面および側面は、例えば酸化シ
リコン膜に換算した膜厚が５ｎｍ程度の容量絶縁膜１１
４により覆われている。この容量絶縁膜１１４は、酸化
シリコン膜および窒化シリコン膜から構成された積層膜
からなる。容量絶縁膜１１４は、第２の導電体膜である
例えば膜厚１５０ｎｍ程度のＮ+ 型の多結晶シリコン膜
からなるセル・プレート電極１１５により覆われてい
る。メモリ・セルを構成する容量素子は、これらストレ
ージ・ノード電極１１３，容量絶縁膜１１４およびセル
・プレート電極１１５からなる。
導電体膜である例えば膜厚５００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極１１３の間隔は、ワード線１０５Ａの間隔（０．
５μｍ程度）およびＮ+ 型ドレイン領域１０６Ｂの間隔
（０．５μｍ程度）より狭く、（ビット線１１０の線幅
と同じ値）０．４μｍ程度である。ストレージ・ノード
電極１１３の幅（ワード線１０５Ａに平行な方向）は
０．５μｍ程度であり、これの長さ（ビット線１１０に
平行な方向）は１．４μｍ程度である。それぞれのスト
レージ・ノード電極１１３は、ノード・コンタクト孔１
１２を介して接続されるＮ+ 型ドレイン領域１０６Ｂを
それぞれ覆い，ノード・コンタクト孔１１２を挟んだ２
つのワード線１０５Ａ上にをそれぞれ交差する姿態を有
して延在している。ストレージ・ノード電極１１３は、
ワード線１０５Ａに平行な２つの側面とビット線１１０
に平行な２つの側面とを有している。これらの側面のう
ち、ワード線１０５Ａに平行な側面の一方はＮ+ 型ソー
ス領域１０６Ａ直上にあり、他方はフィールド酸化膜１
０３上にある。また、これらの側面のうち、ビット線１
１０に平行な２つの側面はそれぞれが２つのワード線１
０５Ａ上を交差してフィールド酸化膜１０３上にある。
また、ストレージ・ノード電極１１３の間の直下にビッ
ト線１１０が設けられていることになる。なお図１
（ａ）では、ストレージ・ノード電極１１３とビット線
１１０とが重複して理解を困難にするのを避けるため
に、両者を意図的にずらして表示してある。ストレージ
・ノード電極１１３の上面および側面は、例えば酸化シ
リコン膜に換算した膜厚が５ｎｍ程度の容量絶縁膜１１
４により覆われている。この容量絶縁膜１１４は、酸化
シリコン膜および窒化シリコン膜から構成された積層膜
からなる。容量絶縁膜１１４は、第２の導電体膜である
例えば膜厚１５０ｎｍ程度のＮ+ 型の多結晶シリコン膜
からなるセル・プレート電極１１５により覆われてい
る。メモリ・セルを構成する容量素子は、これらストレ
ージ・ノード電極１１３，容量絶縁膜１１４およびセル
・プレート電極１１５からなる。
【００３７】セル・アレイが形成された領域では、スト
レージ・ノード電極１１３直下を除いた領域のＰ型シリ
コン基板１０１中に、チャネル・ストッパー用のＰ型拡
散層１１６Ａが設けられている。このＰ型拡散層１１６
Ａは、メモリ・セルを構成する第１のＮチャネル型ＭＯ
Ｓトランジスタのチャネル領域直下およびＮ+ 型ドレイ
ン領域１０６Ｂ直下には存在せず，かつＮ+ 型ドレイン
領域１０６Ｂから所定の距離を隔てた位置に設けられて
おり、Ｎ+ 型ソース領域１０６Ａ直下の一部にはこのＮ
+ 型ソース領域１０６Ａと深さ方向に間隔を有して（隔
離された姿態を有して）設けられている。すなわち、こ
のＰ型拡散層１１６Ａは、セル・アレイが形成された領
域において、Ｐ型シリコン基板１０１中に０．４μｍ程
度の幅を有して格子状に設けられている。一方、周辺回
路が形成された領域では、Ｎウェル１０２を除いた領域
のＰ型シリコン基板１０１中に、一面にＰ型拡散層１１
６Ｂが設けられている。すなわち、周辺回路を構成する
第２のＮチャネル型ＭＯＳトランジスタの直下には、Ｎ
+ 型ソース・ドレイン領域１０６ＣとはこのＮ+ 型ソー
ス・ドレイン領域１０６Ｃと深さ方向に間隔を有して設
けられている。これらのＰ型拡散層１１６Ａ，１１６Ｂ
の不純物濃度は、３×１０17ｃｍ-3程度である。Ｐ型拡
散層１１６ＡとＰ型拡散層１１６Ｂとはセル・アレイの
領域と周辺回路の領域との境界において切れ目なく接続
している。Ｐ型拡散層１１６Ａ，１１６Ｂの上面は（Ｐ
型シリコン基板１０１表面からの）深さが２５０ｎｍ程
度の位置にあり、それ故、Ｎ+ 型ソース領域１０６Ａの
底面とＰ型拡散層１１６Ａの上面との間隔，Ｎ+ 型ソー
ス・ドレイン領域１０６Ｃの底面とＰ型拡散層１１６Ｂ
の上面との間隔は、それぞれ１００ｎｍ程度在ることに
なる。さらにまた、Ｐ型拡散層１１６Ａ，１１６Ｂはそ
れぞれフィールド酸化膜１０３の底面に直接に接触する
ように設けられている。
レージ・ノード電極１１３直下を除いた領域のＰ型シリ
コン基板１０１中に、チャネル・ストッパー用のＰ型拡
散層１１６Ａが設けられている。このＰ型拡散層１１６
Ａは、メモリ・セルを構成する第１のＮチャネル型ＭＯ
Ｓトランジスタのチャネル領域直下およびＮ+ 型ドレイ
ン領域１０６Ｂ直下には存在せず，かつＮ+ 型ドレイン
領域１０６Ｂから所定の距離を隔てた位置に設けられて
おり、Ｎ+ 型ソース領域１０６Ａ直下の一部にはこのＮ
+ 型ソース領域１０６Ａと深さ方向に間隔を有して（隔
離された姿態を有して）設けられている。すなわち、こ
のＰ型拡散層１１６Ａは、セル・アレイが形成された領
域において、Ｐ型シリコン基板１０１中に０．４μｍ程
度の幅を有して格子状に設けられている。一方、周辺回
路が形成された領域では、Ｎウェル１０２を除いた領域
のＰ型シリコン基板１０１中に、一面にＰ型拡散層１１
６Ｂが設けられている。すなわち、周辺回路を構成する
第２のＮチャネル型ＭＯＳトランジスタの直下には、Ｎ
+ 型ソース・ドレイン領域１０６ＣとはこのＮ+ 型ソー
ス・ドレイン領域１０６Ｃと深さ方向に間隔を有して設
けられている。これらのＰ型拡散層１１６Ａ，１１６Ｂ
の不純物濃度は、３×１０17ｃｍ-3程度である。Ｐ型拡
散層１１６ＡとＰ型拡散層１１６Ｂとはセル・アレイの
領域と周辺回路の領域との境界において切れ目なく接続
している。Ｐ型拡散層１１６Ａ，１１６Ｂの上面は（Ｐ
型シリコン基板１０１表面からの）深さが２５０ｎｍ程
度の位置にあり、それ故、Ｎ+ 型ソース領域１０６Ａの
底面とＰ型拡散層１１６Ａの上面との間隔，Ｎ+ 型ソー
ス・ドレイン領域１０６Ｃの底面とＰ型拡散層１１６Ｂ
の上面との間隔は、それぞれ１００ｎｍ程度在ることに
なる。さらにまた、Ｐ型拡散層１１６Ａ，１１６Ｂはそ
れぞれフィールド酸化膜１０３の底面に直接に接触する
ように設けられている。
【００３８】図１および図２と、図１のＡＡ線での主要
製造工程の断面模式図である図３および図４と、図１の
ＢＢ線での主要製造工程の断面模式図である図５および
図６とを併せて参照すると、上記第１の実施の形態のＤ
ＲＡＭは、以下のとおりに形成される。
製造工程の断面模式図である図３および図４と、図１の
ＢＢ線での主要製造工程の断面模式図である図５および
図６とを併せて参照すると、上記第１の実施の形態のＤ
ＲＡＭは、以下のとおりに形成される。
【００３９】まず、Ｐ型シリコン基板１０１の表面の所
要の領域に、Ｎウェル１０２を形成する。全面に窒化シ
リコン膜（図示せず）を形成し、フォト・レジスト膜
（図示せず）をマスクにしたエッチングによりＮウェル
１０２表面を含めたＰ型シリコン基板１０１表面の素子
形成予定領域にのみ窒化シリコン膜を残置する。このフ
ォト・レジスト膜等をマスクにして、Ｎウェル１０２表
面を含めたＰ型シリコン基板１０１表面のシリコンを１
００ｎｍ程度の深さだけ異方性エッチングする。フォト
レジスト膜を除去した後、公知のＬＯＣＯＳ酸化を行な
い、（上記素子形成予定領域を除いた）Ｎウェル１０２
表面を含めたＰ型シリコン基板１０１表面の素子分離領
域に膜厚３００ｎｍ程度のフィールド酸化膜１０３を形
成する。窒化シリコン膜を除去した後、上記素子形成予
定領域に熱酸化により膜厚１０〜１２ｎｍ程度のゲート
酸化膜１０４を形成する。全面に膜厚２００ｎｍ程度の
Ｎ+ 型の多結晶シリコン膜（図に明示せず）を形成し、
この多結晶シリコン膜をパターニングしてワード線１０
５Ａ，ゲート電極１０５Ｂおよびゲート電極１０５Ｃを
形成する。Ｎウェル１０２を覆うフォト・レジスト膜
（図示せず）をマスクにした砒素等のイオン注入等によ
り、Ｎ+ 型ソース領域１０６Ａ，Ｎ+ 型ドレイン領域１
０６ＢおよびＮ+ 型ソース・ドレイン領域１０６Ｃを形
成する。Ｐ型シリコン基板１０１の表面が露出した領域
を覆う別のフォト・レジスト（図示せず）をマスクにし
た２弗化ボロン（ＢＦ2 ）等のイオン注入等により、Ｐ
+ 型ソース・ドレイン領域１０７を形成する〔図１，図
２，図３（ａ），図５（ａ）〕。
要の領域に、Ｎウェル１０２を形成する。全面に窒化シ
リコン膜（図示せず）を形成し、フォト・レジスト膜
（図示せず）をマスクにしたエッチングによりＮウェル
１０２表面を含めたＰ型シリコン基板１０１表面の素子
形成予定領域にのみ窒化シリコン膜を残置する。このフ
ォト・レジスト膜等をマスクにして、Ｎウェル１０２表
面を含めたＰ型シリコン基板１０１表面のシリコンを１
００ｎｍ程度の深さだけ異方性エッチングする。フォト
レジスト膜を除去した後、公知のＬＯＣＯＳ酸化を行な
い、（上記素子形成予定領域を除いた）Ｎウェル１０２
表面を含めたＰ型シリコン基板１０１表面の素子分離領
域に膜厚３００ｎｍ程度のフィールド酸化膜１０３を形
成する。窒化シリコン膜を除去した後、上記素子形成予
定領域に熱酸化により膜厚１０〜１２ｎｍ程度のゲート
酸化膜１０４を形成する。全面に膜厚２００ｎｍ程度の
Ｎ+ 型の多結晶シリコン膜（図に明示せず）を形成し、
この多結晶シリコン膜をパターニングしてワード線１０
５Ａ，ゲート電極１０５Ｂおよびゲート電極１０５Ｃを
形成する。Ｎウェル１０２を覆うフォト・レジスト膜
（図示せず）をマスクにした砒素等のイオン注入等によ
り、Ｎ+ 型ソース領域１０６Ａ，Ｎ+ 型ドレイン領域１
０６ＢおよびＮ+ 型ソース・ドレイン領域１０６Ｃを形
成する。Ｐ型シリコン基板１０１の表面が露出した領域
を覆う別のフォト・レジスト（図示せず）をマスクにし
た２弗化ボロン（ＢＦ2 ）等のイオン注入等により、Ｐ
+ 型ソース・ドレイン領域１０７を形成する〔図１，図
２，図３（ａ），図５（ａ）〕。
【００４０】次に、（第１の）層間絶縁膜１０８を形成
する。層間絶縁膜１０８がＨＴＯ膜とＢＰＳＧ膜とから
なる場合、これの形成方法の一例は次のようになってい
る。シラン（ＳＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原料
ガスとした８００℃程度でのＬＰＣＶＤにより、全面に
膜厚５０ｎｍ程度のＨＴＯ膜を形成する。さらに、ＴＥ
ＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスとホスフィン（ＰＨ
3 ）とトリ・メチル・ボレイト（Ｂ（ＯＣＨ3 ）3 ）ガ
スと酸素（Ｏ2 ）とを原料ガスとしたＬＰＣＶＤによ
り、膜厚５００ｎｍ程度のＢＰＳＧ膜を全面に形成す
る。７５０〜９００℃の温度でＢＰＳＧ膜をシフローし
た後、化学機械研磨法（ＣＭＰ）によりＢＰＳＧ膜を表
面を平坦化してこれらＨＴＯ膜およびＢＰＳＧ膜からな
る層間絶縁膜１０８を形成する。なお、必要に応じて、
層間絶縁膜１０８の表面に酸化シリコン膜もしくは窒化
シリコン膜を形成することもある。また、層間絶縁膜１
０８はＨＴＯ膜とＢＰＳＧ膜とから形成するこのに限定
されるものではなく、例えばＨＴＯ膜と常圧気相成長法
（ＡＰＣＶＤ）による酸化シリコン膜とから構成しても
よく、あるいはＨＴＯ膜の代りに窒化シリコン膜を用い
ることもできる。
する。層間絶縁膜１０８がＨＴＯ膜とＢＰＳＧ膜とから
なる場合、これの形成方法の一例は次のようになってい
る。シラン（ＳＨ4 ）と亜酸化窒素（Ｎ2 Ｏ）とを原料
ガスとした８００℃程度でのＬＰＣＶＤにより、全面に
膜厚５０ｎｍ程度のＨＴＯ膜を形成する。さらに、ＴＥ
ＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）ガスとホスフィン（ＰＨ
3 ）とトリ・メチル・ボレイト（Ｂ（ＯＣＨ3 ）3 ）ガ
スと酸素（Ｏ2 ）とを原料ガスとしたＬＰＣＶＤによ
り、膜厚５００ｎｍ程度のＢＰＳＧ膜を全面に形成す
る。７５０〜９００℃の温度でＢＰＳＧ膜をシフローし
た後、化学機械研磨法（ＣＭＰ）によりＢＰＳＧ膜を表
面を平坦化してこれらＨＴＯ膜およびＢＰＳＧ膜からな
る層間絶縁膜１０８を形成する。なお、必要に応じて、
層間絶縁膜１０８の表面に酸化シリコン膜もしくは窒化
シリコン膜を形成することもある。また、層間絶縁膜１
０８はＨＴＯ膜とＢＰＳＧ膜とから形成するこのに限定
されるものではなく、例えばＨＴＯ膜と常圧気相成長法
（ＡＰＣＶＤ）による酸化シリコン膜とから構成しても
よく、あるいはＨＴＯ膜の代りに窒化シリコン膜を用い
ることもできる。
【００４１】その後、フルオロ・カーボン系のエッチン
グガスを用いた異方性エッチングにより、Ｎ+ 型ソース
領域１０６Ａに達するビット・コンタクト孔１０９を層
間絶縁膜１０８に形成する。全面に膜厚２００ｎｍ程度
のＮ+ 型の多結晶シリコン膜を形成し、この多結晶シリ
コン膜をパターニングしてビット線１１０を形成する。
平坦化された表面を有する層間絶縁膜１１１を形成す
る。層間絶縁膜１１１がＨＴＯ膜とＢＰＳＧ膜とからな
る場合、これの形成方法の上記層間絶縁膜１０８の形成
と同様に、全面に膜厚５０ｎｍ程度のＨＴＯ膜を形成
し、膜厚５００ｎｍ程度のＢＰＳＧ膜を全面に形成し、
リフローした後ＣＭＰにより表面を平坦化する。なおこ
の場合の層間絶縁膜１１１にも必要に応じてその表面に
酸化シリコン膜もしくは窒化シリコン膜を形成すること
もある。〔図１，図２，図３（ｂ），図５（ｂ）〕。
グガスを用いた異方性エッチングにより、Ｎ+ 型ソース
領域１０６Ａに達するビット・コンタクト孔１０９を層
間絶縁膜１０８に形成する。全面に膜厚２００ｎｍ程度
のＮ+ 型の多結晶シリコン膜を形成し、この多結晶シリ
コン膜をパターニングしてビット線１１０を形成する。
平坦化された表面を有する層間絶縁膜１１１を形成す
る。層間絶縁膜１１１がＨＴＯ膜とＢＰＳＧ膜とからな
る場合、これの形成方法の上記層間絶縁膜１０８の形成
と同様に、全面に膜厚５０ｎｍ程度のＨＴＯ膜を形成
し、膜厚５００ｎｍ程度のＢＰＳＧ膜を全面に形成し、
リフローした後ＣＭＰにより表面を平坦化する。なおこ
の場合の層間絶縁膜１１１にも必要に応じてその表面に
酸化シリコン膜もしくは窒化シリコン膜を形成すること
もある。〔図１，図２，図３（ｂ），図５（ｂ）〕。
【００４２】フルオロ・カーボン系のエッチングガスを
用いた異方性エッチングにより、層間絶縁膜１１１，１
０８を貫通してＮ+ 型ドレイン領域１０６Ｂに達するノ
ード・コンタクト孔１１２を形成する。さらに、ビット
線，ワード線と容量素子との間の耐圧を上昇させる目的
で、全面にＨＴＯ膜もしくは窒化シリコン膜を形成し、
これをエッチ・バックしてノード・コンタクト孔１１２
の側面に絶縁膜スペーサを形成し、これの開口径を狭く
することもある。その後、全面に（第１の導電体膜であ
る）膜厚５００ｎｍ程度のＮ+ 型多結晶シリコン膜１４
３を形成する。このＮ+ 型多結晶シリコン膜１４３の形
成方法としては、ノンドープの多結晶シリコン膜もしく
は非晶質シリコン膜を堆積し，燐をドーピングして形成
する方法、ｉｎ−ｓｉｔｕでＮ+ 型の多結晶シリコン膜
を形成する方法等があるが、ノード・コンタクト孔１１
２の側面に絶縁膜スペーサが形成されている場合には、
ｉｎ−ｓｉｔｕでＮ+ 型の非晶質シリコン膜を形成し，
熱処理により多結晶化する方法が好ましい。続いて、ス
トレージ・ノード電極の形成予定領域とＮウェル１０２
とを覆う膜厚１μｍ程度の（第１の）フォト・レジスト
膜１４４をＮ+ 型多結晶シリコン膜１４３表面上に形成
する〔図１，図２，図３（ｃ），図５（ｃ）〕。
用いた異方性エッチングにより、層間絶縁膜１１１，１
０８を貫通してＮ+ 型ドレイン領域１０６Ｂに達するノ
ード・コンタクト孔１１２を形成する。さらに、ビット
線，ワード線と容量素子との間の耐圧を上昇させる目的
で、全面にＨＴＯ膜もしくは窒化シリコン膜を形成し、
これをエッチ・バックしてノード・コンタクト孔１１２
の側面に絶縁膜スペーサを形成し、これの開口径を狭く
することもある。その後、全面に（第１の導電体膜であ
る）膜厚５００ｎｍ程度のＮ+ 型多結晶シリコン膜１４
３を形成する。このＮ+ 型多結晶シリコン膜１４３の形
成方法としては、ノンドープの多結晶シリコン膜もしく
は非晶質シリコン膜を堆積し，燐をドーピングして形成
する方法、ｉｎ−ｓｉｔｕでＮ+ 型の多結晶シリコン膜
を形成する方法等があるが、ノード・コンタクト孔１１
２の側面に絶縁膜スペーサが形成されている場合には、
ｉｎ−ｓｉｔｕでＮ+ 型の非晶質シリコン膜を形成し，
熱処理により多結晶化する方法が好ましい。続いて、ス
トレージ・ノード電極の形成予定領域とＮウェル１０２
とを覆う膜厚１μｍ程度の（第１の）フォト・レジスト
膜１４４をＮ+ 型多結晶シリコン膜１４３表面上に形成
する〔図１，図２，図３（ｃ），図５（ｃ）〕。
【００４３】次に、フォト・レジスト膜１４４をマスク
に用い，例えば６弗化硫黄（ＳＦ6）に窒素（Ｎ2 ）を
添加したエッチング・ガスあるいは臭化水素（ＨＢｒ）
をエッチング・ガスに用いて、Ｎ+ 型多結晶シリコン膜
１４３の異方性エッチングを行ない、ノード・コンタク
ト孔１１２を介してＮ+ 型ドレイン領域１０６Ｂに接続
されるストレージ・ノード電極１１３を形成，Ｎウェル
１０２上にＮ+ 型多結晶シリコン膜パターン１４３ａを
残置形成する。このフォト・レジスト膜１４４（および
ストレージ・ノード電極１１３，Ｎ+ 型多結晶シリコン
膜パターン１４３ａ）をマスクにして、５００ｋｅＶ，
７×１０12〜１×１０13ｃｍ-2程度のボロンのイオン注
入を行ない、Ｐ型拡散層１１６Ａ，１１６Ｂを形成す
る。これらＰ型拡散層１１６Ａ，１１６Ｂの不純物濃度
は、３×１０17ｃｍ-3程度である〔図１，図２，図３
（ｄ），図５（ｄ）〕。層間絶縁膜１０８，１１１の表
面を平坦化する目的は、Ｐ型拡散層１１６Ａ，１１６Ｂ
の（Ｐ型シリコン基板１０１表面からの）深さが概ね同
じになるようにするためである。ボロンのイオン注入に
対する酸化シリコン膜とシリコン層との阻止能が概ね同
じであることから、層間絶縁膜１０８の表面を平坦化し
ておくならば、これが可能になる。
に用い，例えば６弗化硫黄（ＳＦ6）に窒素（Ｎ2 ）を
添加したエッチング・ガスあるいは臭化水素（ＨＢｒ）
をエッチング・ガスに用いて、Ｎ+ 型多結晶シリコン膜
１４３の異方性エッチングを行ない、ノード・コンタク
ト孔１１２を介してＮ+ 型ドレイン領域１０６Ｂに接続
されるストレージ・ノード電極１１３を形成，Ｎウェル
１０２上にＮ+ 型多結晶シリコン膜パターン１４３ａを
残置形成する。このフォト・レジスト膜１４４（および
ストレージ・ノード電極１１３，Ｎ+ 型多結晶シリコン
膜パターン１４３ａ）をマスクにして、５００ｋｅＶ，
７×１０12〜１×１０13ｃｍ-2程度のボロンのイオン注
入を行ない、Ｐ型拡散層１１６Ａ，１１６Ｂを形成す
る。これらＰ型拡散層１１６Ａ，１１６Ｂの不純物濃度
は、３×１０17ｃｍ-3程度である〔図１，図２，図３
（ｄ），図５（ｄ）〕。層間絶縁膜１０８，１１１の表
面を平坦化する目的は、Ｐ型拡散層１１６Ａ，１１６Ｂ
の（Ｐ型シリコン基板１０１表面からの）深さが概ね同
じになるようにするためである。ボロンのイオン注入に
対する酸化シリコン膜とシリコン層との阻止能が概ね同
じであることから、層間絶縁膜１０８の表面を平坦化し
ておくならば、これが可能になる。
【００４４】次に、上記フォト・レジスト膜１４４を除
去し，洗浄およびストレージ・ノード電極１１３表面の
自然酸化膜の除去を行なった後、全面に膜厚７ｎｍ程度
の窒化シリコン膜（図に明示せず）を形成し、８００℃
程度でのスチーム酸化を行なって容量絶縁膜１１４を形
成する。全面に（第２の導電体膜である）膜厚１５０ｎ
ｍ程度のＮ+ 型多結晶シリコン膜１４５を形成する〔図
４（ａ），図６（ａ）〕。
去し，洗浄およびストレージ・ノード電極１１３表面の
自然酸化膜の除去を行なった後、全面に膜厚７ｎｍ程度
の窒化シリコン膜（図に明示せず）を形成し、８００℃
程度でのスチーム酸化を行なって容量絶縁膜１１４を形
成する。全面に（第２の導電体膜である）膜厚１５０ｎ
ｍ程度のＮ+ 型多結晶シリコン膜１４５を形成する〔図
４（ａ），図６（ａ）〕。
【００４５】少なくとも周辺回路が形成される領域に開
口部を有する（第２の）フォト・レジスト膜１４６をＮ
+ 型多結晶シリコン膜１４５表面上に形成し、これらＮ
+ 型多結晶シリコン膜１４５，容量絶縁膜１１４および
Ｎ+ 型多結晶シリコン膜パターン１４３ａを順次エッチ
ングし、セル・アレイの領域にこの多結晶シリコン膜か
らなるセル・プレート電極１１５と容量絶縁膜１１４と
を残置形成する。Ｎ+型多結晶シリコン膜１４５のエッ
チングは、等方性エッチングであり，容量絶縁膜１１４
に対して選択比が高いことが好ましく、例えば６弗化硫
黄（ＳＦ6 ）をエッチング・ガスに用いて行なう。この
エッチングが異方性エッチングであると、Ｎ+ 型多結晶
シリコン膜パターン１４３ａの側面に形成されている容
量絶縁膜１１４の除去が困難になる。容量絶縁膜１１４
のエッチングも等方性エッチングであることが好まし
く、フルオロ・メタン系のエッチング・ガスを用いて行
なう。この容量絶縁膜１１４のエッチングでは、容量絶
縁膜１１４自体の膜厚が薄いことから、層間絶縁膜１１
１に対する選択比は重要ではない。Ｎ+ 型多結晶シリコ
ン膜パターン１４３ａのエッチングは、例えば臭化水素
（ＨＢｒ）あるいは６弗化硫黄（ＳＦ6 ）により行な
う。このエッチングでは、等方性でも異方性でもよい
が、層間絶縁膜１１１に対する選択比は重要である〔図
１，図２〕。その後は公知の製造方法により、第３の層
間絶縁膜，コンタクト孔，上層金属配線，表面保護膜等
が形成され、本実施の形態によるＤＲＡＭが完成する。
口部を有する（第２の）フォト・レジスト膜１４６をＮ
+ 型多結晶シリコン膜１４５表面上に形成し、これらＮ
+ 型多結晶シリコン膜１４５，容量絶縁膜１１４および
Ｎ+ 型多結晶シリコン膜パターン１４３ａを順次エッチ
ングし、セル・アレイの領域にこの多結晶シリコン膜か
らなるセル・プレート電極１１５と容量絶縁膜１１４と
を残置形成する。Ｎ+型多結晶シリコン膜１４５のエッ
チングは、等方性エッチングであり，容量絶縁膜１１４
に対して選択比が高いことが好ましく、例えば６弗化硫
黄（ＳＦ6 ）をエッチング・ガスに用いて行なう。この
エッチングが異方性エッチングであると、Ｎ+ 型多結晶
シリコン膜パターン１４３ａの側面に形成されている容
量絶縁膜１１４の除去が困難になる。容量絶縁膜１１４
のエッチングも等方性エッチングであることが好まし
く、フルオロ・メタン系のエッチング・ガスを用いて行
なう。この容量絶縁膜１１４のエッチングでは、容量絶
縁膜１１４自体の膜厚が薄いことから、層間絶縁膜１１
１に対する選択比は重要ではない。Ｎ+ 型多結晶シリコ
ン膜パターン１４３ａのエッチングは、例えば臭化水素
（ＨＢｒ）あるいは６弗化硫黄（ＳＦ6 ）により行な
う。このエッチングでは、等方性でも異方性でもよい
が、層間絶縁膜１１１に対する選択比は重要である〔図
１，図２〕。その後は公知の製造方法により、第３の層
間絶縁膜，コンタクト孔，上層金属配線，表面保護膜等
が形成され、本実施の形態によるＤＲＡＭが完成する。
【００４６】６４ＭビットのＤＲＡＭにおける８Ｍビッ
ト中の累積不良ビット数のデート保持時間依存性を示す
グラフである図７を参照すると、上記第１の実施と形態
によるＤＲＡＭのメモリ・セルのデータ保持特性は、本
発明者による上記試行例によるＤＲＡＭのメモリ・セル
のデータ保持特性より改善されている。すなわち、本実
施の形態によれば、３０秒程度の保持時間で初めて不良
ビットが発生する。
ト中の累積不良ビット数のデート保持時間依存性を示す
グラフである図７を参照すると、上記第１の実施と形態
によるＤＲＡＭのメモリ・セルのデータ保持特性は、本
発明者による上記試行例によるＤＲＡＭのメモリ・セル
のデータ保持特性より改善されている。すなわち、本実
施の形態によれば、３０秒程度の保持時間で初めて不良
ビットが発生する。
【００４７】図１〜図７を参照して以上に説明したよう
に、上記第１の実施の形態には、以下のような効果があ
る。
に、上記第１の実施の形態には、以下のような効果があ
る。
【００４８】スタックド型の容量素子とＣＭＯＳトラン
ジスタからなる周辺回路とを有するＤＲＡＭの上記第１
の実施の形態によると、周辺回路を構成する第２のＮチ
ャネルＭＯＳトランジスタでは、本発明者による上記試
行例と同じ構造であることから、この第２のＮチャネル
ＭＯＳトランジスタを構成するＮ+ 型ソース・ドレイン
領域１０６Ｃの寄生容量の増大，接合耐圧の低下，接合
リークの増大の抑制と、第２のＮチャネル型ＭＯＳトラ
ンジスタの狭チャネル効果の抑制と、周辺回路をなすＣ
ＭＯＳトランジスタのラッチ・アップ耐性の向上とが、
同時に達成される。
ジスタからなる周辺回路とを有するＤＲＡＭの上記第１
の実施の形態によると、周辺回路を構成する第２のＮチ
ャネルＭＯＳトランジスタでは、本発明者による上記試
行例と同じ構造であることから、この第２のＮチャネル
ＭＯＳトランジスタを構成するＮ+ 型ソース・ドレイン
領域１０６Ｃの寄生容量の増大，接合耐圧の低下，接合
リークの増大の抑制と、第２のＮチャネル型ＭＯＳトラ
ンジスタの狭チャネル効果の抑制と、周辺回路をなすＣ
ＭＯＳトランジスタのラッチ・アップ耐性の向上とが、
同時に達成される。
【００４９】また、上記第１の実施の形態によると、メ
モリ・セルを構成する第１のＮチャネル型ＭＯＳトラン
ジスタでは、チャネル・ストッパー用のＰ型拡散層１１
６Ａがストレージ・ノード電極１１３直下を除く領域の
Ｐ型シリコン基板１０１中の設けられている。また、こ
のＰ型拡散層１１６Ａはフィールド酸化膜１０３の底面
に直接に接触する姿態を有して設けられており、このフ
ィールド酸化膜１０３の底面はＮ+ 型ソース領域１０６
Ａ並びにＮ+ 型ドレイン領域１０６Ｂの底面より深くな
っている。さらに、Ｎ+ 型ソース領域１０６ＡとＰ型拡
散層１１６Ａとは深さ方向において（１次元的に）隔離
されている。すなわち、Ｎ+ 型ソース領域１０６Ａ（お
よびＮ+ 型ドレイン領域１０６Ｂ）の底面よりもＰ型拡
散層１１６Ａの上面の方が深くなっている。
モリ・セルを構成する第１のＮチャネル型ＭＯＳトラン
ジスタでは、チャネル・ストッパー用のＰ型拡散層１１
６Ａがストレージ・ノード電極１１３直下を除く領域の
Ｐ型シリコン基板１０１中の設けられている。また、こ
のＰ型拡散層１１６Ａはフィールド酸化膜１０３の底面
に直接に接触する姿態を有して設けられており、このフ
ィールド酸化膜１０３の底面はＮ+ 型ソース領域１０６
Ａ並びにＮ+ 型ドレイン領域１０６Ｂの底面より深くな
っている。さらに、Ｎ+ 型ソース領域１０６ＡとＰ型拡
散層１１６Ａとは深さ方向において（１次元的に）隔離
されている。すなわち、Ｎ+ 型ソース領域１０６Ａ（お
よびＮ+ 型ドレイン領域１０６Ｂ）の底面よりもＰ型拡
散層１１６Ａの上面の方が深くなっている。
【００５０】以上のことから、Ｎ+ 型ソース領域１０６
Ａの寄生容量の増大，接合耐圧の低下，接合リークの増
大の抑制が容易になる。また、Ｎ+ 型ドレイン領域１０
６ＢとＰ型拡散層１１６Ａとが３次元的に隔離されてい
る（上記特開平４−２４２９３４号公報記載の第１の発
明ではＮ+ 型拡散層とチャネル・ストッパー用のＰ型拡
散層との隔離は２次元的である）ことになり、ストレー
ジ・ノード電極１１３に接続されたＮ+ 型ドレイン領域
１０６Ｂから延びる空乏層がＰ型拡散層１１６Ａにより
到達しにくくなり、Ｎ+ 型ドレイン領域１０６Ｂの寄生
容量の増大，接合耐圧の低下，接合リークの増大の抑制
が容易になるとともに、メモリ・セルのデータ保持特性
が向上することになる。特にデータ保持特性に関して
は、Ｎ+ 型ドレイン領域１０６ＢとＰ型拡散層１１６Ａ
との離間が３次元的であることからも明らかなように、
上記公開公報記載の第１の発明より本実施の形態の方が
優れている。さらに、ワード線１０５Ａに平行な方向で
隣接する２つのＮ+ 型ドレイン領域１０６Ｂの間のフィ
ールド酸化膜１０３の直下にも分断されることなく上記
Ｐ型拡散層１１６Ａが設けられていることから、第１の
Ｎチャネル型ＭＯＳトランジスタの寄生ＭＯＳ効果およ
び狭チャネル効果の抑制と、メモリ・セル間のパンチ・
スルーの抑制とが容易になる。なお、Ｎ+ 型ソース領域
１０６Ａから延びる空乏層はＰ型拡散層１１６Ａに到達
しやすいが、Ｎ+ 型ソース領域１０６Ａはビット線１１
０に接続されているため、これによるメモリ・セルのデ
ータ保持特性の劣化は発生しない。
Ａの寄生容量の増大，接合耐圧の低下，接合リークの増
大の抑制が容易になる。また、Ｎ+ 型ドレイン領域１０
６ＢとＰ型拡散層１１６Ａとが３次元的に隔離されてい
る（上記特開平４−２４２９３４号公報記載の第１の発
明ではＮ+ 型拡散層とチャネル・ストッパー用のＰ型拡
散層との隔離は２次元的である）ことになり、ストレー
ジ・ノード電極１１３に接続されたＮ+ 型ドレイン領域
１０６Ｂから延びる空乏層がＰ型拡散層１１６Ａにより
到達しにくくなり、Ｎ+ 型ドレイン領域１０６Ｂの寄生
容量の増大，接合耐圧の低下，接合リークの増大の抑制
が容易になるとともに、メモリ・セルのデータ保持特性
が向上することになる。特にデータ保持特性に関して
は、Ｎ+ 型ドレイン領域１０６ＢとＰ型拡散層１１６Ａ
との離間が３次元的であることからも明らかなように、
上記公開公報記載の第１の発明より本実施の形態の方が
優れている。さらに、ワード線１０５Ａに平行な方向で
隣接する２つのＮ+ 型ドレイン領域１０６Ｂの間のフィ
ールド酸化膜１０３の直下にも分断されることなく上記
Ｐ型拡散層１１６Ａが設けられていることから、第１の
Ｎチャネル型ＭＯＳトランジスタの寄生ＭＯＳ効果およ
び狭チャネル効果の抑制と、メモリ・セル間のパンチ・
スルーの抑制とが容易になる。なお、Ｎ+ 型ソース領域
１０６Ａから延びる空乏層はＰ型拡散層１１６Ａに到達
しやすいが、Ｎ+ 型ソース領域１０６Ａはビット線１１
０に接続されているため、これによるメモリ・セルのデ
ータ保持特性の劣化は発生しない。
【００５１】さらに、上記第１の実施の形態によるＤＲ
ＡＭの製造方法によれば、ストレージ・ノード電極１１
３を形成するための第１のフォト・レジスト膜１４４の
形状に工夫を加えることにより、このフォト・リソグラ
フィ工程でチャネル・ストッパー用のＰ型拡散層１１６
Ａ，１１６Ｂを形成している。すなわち、本実施の形態
によれば、特段のフォト・リソグラフィ工程を設けるこ
となくチャネル・ストッパー用のＰ型拡散層１１６Ａ，
１１６Ｂを形成することが可能になる。
ＡＭの製造方法によれば、ストレージ・ノード電極１１
３を形成するための第１のフォト・レジスト膜１４４の
形状に工夫を加えることにより、このフォト・リソグラ
フィ工程でチャネル・ストッパー用のＰ型拡散層１１６
Ａ，１１６Ｂを形成している。すなわち、本実施の形態
によれば、特段のフォト・リソグラフィ工程を設けるこ
となくチャネル・ストッパー用のＰ型拡散層１１６Ａ，
１１６Ｂを形成することが可能になる。
【００５２】スタックド型の容量素子を有するＤＲＡＭ
のセル・アレイの平面模式図である図８と、セル・アレ
イおよび周辺回路とセル・アレイとの断面模式図である
図９とを参照すると、本発明の第２の実施の形態は、上
記第１の実施の形態とはゲート電極およびビット線の形
成材料とチャネル・ストッパー用のＰ型拡散層の形状と
が相違し、以下のとおりになっている。なお、図９
（ａ）は図８のＡＡ線での断面模式図であり、図９
（ｂ）は図８のＢＢ線での断面模式図であり、図９
（ｃ）は図８のＣＣ線での断面模式図であり、図９
（ｄ）は図８のＤＤ線での断面模式図である。
のセル・アレイの平面模式図である図８と、セル・アレ
イおよび周辺回路とセル・アレイとの断面模式図である
図９とを参照すると、本発明の第２の実施の形態は、上
記第１の実施の形態とはゲート電極およびビット線の形
成材料とチャネル・ストッパー用のＰ型拡散層の形状と
が相違し、以下のとおりになっている。なお、図９
（ａ）は図８のＡＡ線での断面模式図であり、図９
（ｂ）は図８のＢＢ線での断面模式図であり、図９
（ｃ）は図８のＣＣ線での断面模式図であり、図９
（ｄ）は図８のＤＤ線での断面模式図である。
【００５３】１×１０15ｃｍ-3程度の不純物濃度のＰ型
シリコン基板２０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル２０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、膜厚３００ｎｍ程度の（変形
された）ＬＯＣＯＳ型のフィールド酸化膜２０３により
分離されている。このフィールド酸化膜２０３の上面
は、概ねＰ型シリコン基板２０１（およびＮウェル２０
２）の表面と同じ高さである。
シリコン基板２０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル２０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、膜厚３００ｎｍ程度の（変形
された）ＬＯＣＯＳ型のフィールド酸化膜２０３により
分離されている。このフィールド酸化膜２０３の上面
は、概ねＰ型シリコン基板２０１（およびＮウェル２０
２）の表面と同じ高さである。
【００５４】第１のＮチャネル型ＭＯＳトランジスタ
は、（Ｐ型シリコン基板２０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜２０４を介してＰ型
シリコン基板２０１表面上に設けられた（第１のゲート
電極である）ワード線２２５Ａと、ワード線２２５Ａ並
びにフィールド酸化膜２０３に自己整合的にＰ型シリコ
ン基板２０１表面に設けられた（第１の）Ｎ+ 型ソース
領域２０６Ａおよび（第１の）Ｎ+ 型ドレイン領域２０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板２０１表面に設け
られた）ゲート酸化膜２０４を介してＰ型シリコン基板
２０１表面上に設けられた（第２の）ゲート電極２２５
Ｂと、ゲート電極２２５Ｂ並びにフィールド酸化膜２０
３に自己整合的にＰ型シリコン基板２０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域２０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル２０２表面に設けられた）ゲート酸
化膜２０４を介してＮウェル２０２表面上に設けられた
（第３の）ゲート電極２２５Ｃと、ゲート電極２２５Ｃ
並びにフィールド酸化膜２０３に自己整合的にＮウェル
２０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
２０７とから構成されている。
は、（Ｐ型シリコン基板２０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜２０４を介してＰ型
シリコン基板２０１表面上に設けられた（第１のゲート
電極である）ワード線２２５Ａと、ワード線２２５Ａ並
びにフィールド酸化膜２０３に自己整合的にＰ型シリコ
ン基板２０１表面に設けられた（第１の）Ｎ+ 型ソース
領域２０６Ａおよび（第１の）Ｎ+ 型ドレイン領域２０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板２０１表面に設け
られた）ゲート酸化膜２０４を介してＰ型シリコン基板
２０１表面上に設けられた（第２の）ゲート電極２２５
Ｂと、ゲート電極２２５Ｂ並びにフィールド酸化膜２０
３に自己整合的にＰ型シリコン基板２０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域２０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル２０２表面に設けられた）ゲート酸
化膜２０４を介してＮウェル２０２表面上に設けられた
（第３の）ゲート電極２２５Ｃと、ゲート電極２２５Ｃ
並びにフィールド酸化膜２０３に自己整合的にＮウェル
２０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
２０７とから構成されている。
【００５５】ワード線２２５Ａ，ゲート電極２２５Ｂお
よびゲート電極２２５Ｃは膜厚１００ｎｍ程度のＮ+ 型
の多結晶シリコン膜に膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜が積層されたタングステン・ポリサイ
ド膜から構成され、ワード線２２５Ａ，ゲート電極２２
５Ｂおよびゲート電極２２５Ｃのゲート長（線幅）はそ
れぞれ０．４μｍ程度，０．５μｍ程度および０．６μ
ｍ程度である。ワード線２２５Ａの間隔は０．５μｍ程
度である。Ｎ+ 型ソース領域２０６Ａ，Ｎ+ 型ドレイン
領域２０６ＢおよびＮ+ 型ソース・ドレイン領域２０６
Ｃの（接合の）深さは１５０ｎｍ程度であり、Ｐ+ 型ソ
ース・ドレイン領域２０７の（接合の）深さは２００ｎ
ｍ程度である。Ｎ+ 型ドレイン領域２０６Ｂの幅（ゲー
ト幅）および最小間隔は０．４μｍ程度および０．５μ
ｍ程度である。
よびゲート電極２２５Ｃは膜厚１００ｎｍ程度のＮ+ 型
の多結晶シリコン膜に膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜が積層されたタングステン・ポリサイ
ド膜から構成され、ワード線２２５Ａ，ゲート電極２２
５Ｂおよびゲート電極２２５Ｃのゲート長（線幅）はそ
れぞれ０．４μｍ程度，０．５μｍ程度および０．６μ
ｍ程度である。ワード線２２５Ａの間隔は０．５μｍ程
度である。Ｎ+ 型ソース領域２０６Ａ，Ｎ+ 型ドレイン
領域２０６ＢおよびＮ+ 型ソース・ドレイン領域２０６
Ｃの（接合の）深さは１５０ｎｍ程度であり、Ｐ+ 型ソ
ース・ドレイン領域２０７の（接合の）深さは２００ｎ
ｍ程度である。Ｎ+ 型ドレイン領域２０６Ｂの幅（ゲー
ト幅）および最小間隔は０．４μｍ程度および０．５μ
ｍ程度である。
【００５６】上記Ｐチャネル型ＭＯＳトランジスタと第
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜２０８により覆われている。層間絶縁
膜２０８表面（上面）は、平坦化されており、高さは４
００ｎｍ程度である。層間絶縁膜２０８は、例えばＨＴ
Ｏ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成されて
いる。層間絶縁膜２０８にはＮ+ 型ソース領域２０６Ａ
に達する０．３５μｍ□程度のビット・コンタクト孔２
０９が設けられており、層間絶縁膜２０８表面上に設け
られたビット線２３０はビット・コンタクト孔２０９を
介してＮ+ 型ソース領域２０６Ａに接続されている。ビ
ット線２３０は例えば膜厚１００ｎｍ程度のＮ+ 型の多
結晶シリコン膜に膜厚１００ｎｍ程度のタングステン・
シリサイド膜が積層されたタングステン・ポリサイド膜
から構成され、ビット線２３０の最小線幅および最大間
隔はそれぞれ０．４μｍ程度および０．５μｍ程度であ
る。なお、本実施の形態においては、ビット線２３０と
ワード線２２５Ａ，ゲート電極２２５Ｂおよびゲート電
極２２５Ｃとは、それぞれ上記のようにタングステン・
ポリサイド膜に限定されるものではなく、他の高融点金
属膜あるいは高融点金属シリサイド膜でも支障はない。
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜２０８により覆われている。層間絶縁
膜２０８表面（上面）は、平坦化されており、高さは４
００ｎｍ程度である。層間絶縁膜２０８は、例えばＨＴ
Ｏ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成されて
いる。層間絶縁膜２０８にはＮ+ 型ソース領域２０６Ａ
に達する０．３５μｍ□程度のビット・コンタクト孔２
０９が設けられており、層間絶縁膜２０８表面上に設け
られたビット線２３０はビット・コンタクト孔２０９を
介してＮ+ 型ソース領域２０６Ａに接続されている。ビ
ット線２３０は例えば膜厚１００ｎｍ程度のＮ+ 型の多
結晶シリコン膜に膜厚１００ｎｍ程度のタングステン・
シリサイド膜が積層されたタングステン・ポリサイド膜
から構成され、ビット線２３０の最小線幅および最大間
隔はそれぞれ０．４μｍ程度および０．５μｍ程度であ
る。なお、本実施の形態においては、ビット線２３０と
ワード線２２５Ａ，ゲート電極２２５Ｂおよびゲート電
極２２５Ｃとは、それぞれ上記のようにタングステン・
ポリサイド膜に限定されるものではなく、他の高融点金
属膜あるいは高融点金属シリサイド膜でも支障はない。
【００５７】ビット線２３０を含めて層間絶縁膜２０８
は、（第２の）層間絶縁膜２１１により覆われている。
層間絶縁膜２１１表面（上面）も平坦化されており、こ
れの層間絶縁膜２０８表面（上面）からの高さも４００
ｎｍ程度である。層間絶縁膜２１１も、例えばビット線
２３０および層間絶縁膜２０８の露出面を直接に覆うＨ
ＴＯ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成され
ている。０．３５μｍ□程度のノード・コンタクト孔２
１２は、層間絶縁膜２１１，２０８を貫通してＮ+ 型ド
レイン領域２０６Ｂに達している。このノード・コンタ
クト孔を介して、層間絶縁膜２１１表面に設けられたス
トレージ・ノード電極２１３はＮ+ 型ドレイン領域２０
６Ｂに接続されている。
は、（第２の）層間絶縁膜２１１により覆われている。
層間絶縁膜２１１表面（上面）も平坦化されており、こ
れの層間絶縁膜２０８表面（上面）からの高さも４００
ｎｍ程度である。層間絶縁膜２１１も、例えばビット線
２３０および層間絶縁膜２０８の露出面を直接に覆うＨ
ＴＯ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成され
ている。０．３５μｍ□程度のノード・コンタクト孔２
１２は、層間絶縁膜２１１，２０８を貫通してＮ+ 型ド
レイン領域２０６Ｂに達している。このノード・コンタ
クト孔を介して、層間絶縁膜２１１表面に設けられたス
トレージ・ノード電極２１３はＮ+ 型ドレイン領域２０
６Ｂに接続されている。
【００５８】ストレージ・ノード電極２１３は、第１の
導電体膜である例えば膜厚５００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極２１３の間隔は、ワード線２２５Ａの間隔および
Ｎ+ 型ドレイン領域２０６Ｂの間隔より狭く、０．４μ
ｍ程度である。ストレージ・ノード電極２１３の幅およ
び長さは０．５μｍ程度および１．４μｍ程度である。
それぞれのストレージ・ノード電極２１３は、ノード・
コンタクト孔２１２を介して接続されるＮ+ 型ドレイン
領域２０６Ｂをそれぞれ覆い，ノード・コンタクト孔２
１２を挟んだ２つのワード線２２５Ａ上にをそれぞれ交
差する姿態を有して延在している。ストレージ・ノード
電極２１３は、ワード線２２５Ａに平行な２つの側面と
ビット線２３０に平行な２つの側面とを有している。こ
れらの側面のうち、ワード線２２５Ａに平行な側面の一
方はＮ+ 型ソース領域２０６Ａ直上にあり、他方はフィ
ールド酸化膜２０３上にある。また、これらの側面のう
ち、ビット線２３０に平行な２つの側面はそれぞれが２
つのワード線２２５Ａ上を交差してフィールド酸化膜２
０３上にある。また、ストレージ・ノード電極２１３の
間の直下にビット線２３０が設けられていることにな
る。ストレージ・ノード電極２１３の上面および側面
は、例えば酸化シリコン膜に換算した膜厚が５ｎｍ程度
の容量絶縁膜２１４により覆われている。この容量絶縁
膜２１４は、酸化シリコン膜および窒化シリコン膜から
構成された積層膜からなる。容量絶縁膜２１４は、第２
の導電体膜である例えば膜厚１５０ｎｍ程度のＮ+ 型の
多結晶シリコン膜からなるセル・プレート電極２１５に
より覆われている。メモリ・セルを構成する容量素子
は、これらストレージ・ノード電極２１３，容量絶縁膜
２１４およびセル・プレート電極２１５からなる。
導電体膜である例えば膜厚５００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極２１３の間隔は、ワード線２２５Ａの間隔および
Ｎ+ 型ドレイン領域２０６Ｂの間隔より狭く、０．４μ
ｍ程度である。ストレージ・ノード電極２１３の幅およ
び長さは０．５μｍ程度および１．４μｍ程度である。
それぞれのストレージ・ノード電極２１３は、ノード・
コンタクト孔２１２を介して接続されるＮ+ 型ドレイン
領域２０６Ｂをそれぞれ覆い，ノード・コンタクト孔２
１２を挟んだ２つのワード線２２５Ａ上にをそれぞれ交
差する姿態を有して延在している。ストレージ・ノード
電極２１３は、ワード線２２５Ａに平行な２つの側面と
ビット線２３０に平行な２つの側面とを有している。こ
れらの側面のうち、ワード線２２５Ａに平行な側面の一
方はＮ+ 型ソース領域２０６Ａ直上にあり、他方はフィ
ールド酸化膜２０３上にある。また、これらの側面のう
ち、ビット線２３０に平行な２つの側面はそれぞれが２
つのワード線２２５Ａ上を交差してフィールド酸化膜２
０３上にある。また、ストレージ・ノード電極２１３の
間の直下にビット線２３０が設けられていることにな
る。ストレージ・ノード電極２１３の上面および側面
は、例えば酸化シリコン膜に換算した膜厚が５ｎｍ程度
の容量絶縁膜２１４により覆われている。この容量絶縁
膜２１４は、酸化シリコン膜および窒化シリコン膜から
構成された積層膜からなる。容量絶縁膜２１４は、第２
の導電体膜である例えば膜厚１５０ｎｍ程度のＮ+ 型の
多結晶シリコン膜からなるセル・プレート電極２１５に
より覆われている。メモリ・セルを構成する容量素子
は、これらストレージ・ノード電極２１３，容量絶縁膜
２１４およびセル・プレート電極２１５からなる。
【００５９】なお、本実施の形態において、容量絶縁膜
をタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構成する
こともできる。このとき、ストレージ・ノード電極を構
成する第１の導電体膜は、タングステン膜等の高融点金
属膜，高融点金属シリサイド膜，窒化チタン膜，Ｎ+ 型
の多結晶シリコン膜等であることが好ましい。また、セ
ル・プレート電極を構成する第２の導電体膜は、例えば
窒化チタン膜と高融点金属シリサイド膜（例えばタング
ステン・シリサイド膜）との積層膜であることが好まし
い。また、本実施の形態においては、ノード・コンタク
ト孔２１２はストレージ・ノード２１３を構成するＮ+
型の多結晶シリコン膜により充填されているが、ノード
・コンタクト孔２１２のみをタングステン膜等により充
填しておくこともある。
をタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構成する
こともできる。このとき、ストレージ・ノード電極を構
成する第１の導電体膜は、タングステン膜等の高融点金
属膜，高融点金属シリサイド膜，窒化チタン膜，Ｎ+ 型
の多結晶シリコン膜等であることが好ましい。また、セ
ル・プレート電極を構成する第２の導電体膜は、例えば
窒化チタン膜と高融点金属シリサイド膜（例えばタング
ステン・シリサイド膜）との積層膜であることが好まし
い。また、本実施の形態においては、ノード・コンタク
ト孔２１２はストレージ・ノード２１３を構成するＮ+
型の多結晶シリコン膜により充填されているが、ノード
・コンタクト孔２１２のみをタングステン膜等により充
填しておくこともある。
【００６０】セル・アレイが形成された領域では、スト
レージ・ノード電極２１３直下とビット・コンタクト孔
２０９直下の中心部とを除いた領域のＰ型シリコン基板
２０１中に、チャネル・ストッパー用のＰ型拡散層２１
６Ａが設けられている。Ｐ型拡散層２１６Ａの不純物濃
度は、３〜４×１０17ｃｍ-3程度である。ストレージ・
ノード電極２１３に覆われた部分を除いたフィールド酸
化膜２０３の直下にも、フィールド酸化膜２０３の底面
に直接に接触する姿態を有してＰ型拡散層２１６Ａが設
けられている。特にビット線２３０に覆われた部分にお
けるフィールド酸化膜２０３の直下では、Ｐ型拡散層２
１６Ａが断続することなく必ず存在している。このＰ型
拡散層２１６Ａは、メモリ・セルを構成する第１のＮチ
ャネル型ＭＯＳトランジスタのチャネル領域直下および
Ｎ+ 型ドレイン領域２０６Ｂ直下には存在せず，かつＮ
+ 型ドレイン領域２０６Ｂから３次元的に隔離された所
定の位置に設けられている。すなわち、このＰ型拡散層
２１６Ａは、セル・アレイが形成された領域において、
Ｐ型シリコン基板２０１中に０．４μｍ程度の幅を有し
て概ね格子状に設けられている。ビット線２３０に覆わ
れていない部分でのＮ+ 型ソース領域２０６Ａ直下で
は、このＮ+ 型ソース領域２０６Ａの底面から深さ方向
に１００ｎｍ程度の間隔を有した位置に隔離された姿態
を有して設けられている。ビット線２３０に覆わた部分
でのＮ+ 型ソース領域２０６Ａ直下では、このＮ+ 型ソ
ース領域２０６Ａの底面から深さ方向に５０ｎｍ程度の
間隔を有した位置に隔離された姿態を有して設けられて
いる。ビット線２３０に覆われていない部分におけるＮ
+ 型ソース領域２０６Ａ直下でのＰ型拡散層２１６Ａの
底面の深さに比べて、ビット線２３０並びにワード線２
２５Ａに覆われた部分におけるフィールド酸化膜２０３
直下でのＰ型拡散層２１６Ａの底面の深さは１００ｎｍ
程度浅く、ビット線２３０のみに覆われた部分における
フィールド酸化膜２０３直下でのＰ型拡散層２１６Ａの
底面の深さは５０ｎｍ程度浅く、ビット線２３０にもワ
ード線２２５Ａにも覆われていない部分におけるフィー
ルド酸化膜２０３直下でのＰ型拡散層２１６Ａの底面の
深さは同じである。
レージ・ノード電極２１３直下とビット・コンタクト孔
２０９直下の中心部とを除いた領域のＰ型シリコン基板
２０１中に、チャネル・ストッパー用のＰ型拡散層２１
６Ａが設けられている。Ｐ型拡散層２１６Ａの不純物濃
度は、３〜４×１０17ｃｍ-3程度である。ストレージ・
ノード電極２１３に覆われた部分を除いたフィールド酸
化膜２０３の直下にも、フィールド酸化膜２０３の底面
に直接に接触する姿態を有してＰ型拡散層２１６Ａが設
けられている。特にビット線２３０に覆われた部分にお
けるフィールド酸化膜２０３の直下では、Ｐ型拡散層２
１６Ａが断続することなく必ず存在している。このＰ型
拡散層２１６Ａは、メモリ・セルを構成する第１のＮチ
ャネル型ＭＯＳトランジスタのチャネル領域直下および
Ｎ+ 型ドレイン領域２０６Ｂ直下には存在せず，かつＮ
+ 型ドレイン領域２０６Ｂから３次元的に隔離された所
定の位置に設けられている。すなわち、このＰ型拡散層
２１６Ａは、セル・アレイが形成された領域において、
Ｐ型シリコン基板２０１中に０．４μｍ程度の幅を有し
て概ね格子状に設けられている。ビット線２３０に覆わ
れていない部分でのＮ+ 型ソース領域２０６Ａ直下で
は、このＮ+ 型ソース領域２０６Ａの底面から深さ方向
に１００ｎｍ程度の間隔を有した位置に隔離された姿態
を有して設けられている。ビット線２３０に覆わた部分
でのＮ+ 型ソース領域２０６Ａ直下では、このＮ+ 型ソ
ース領域２０６Ａの底面から深さ方向に５０ｎｍ程度の
間隔を有した位置に隔離された姿態を有して設けられて
いる。ビット線２３０に覆われていない部分におけるＮ
+ 型ソース領域２０６Ａ直下でのＰ型拡散層２１６Ａの
底面の深さに比べて、ビット線２３０並びにワード線２
２５Ａに覆われた部分におけるフィールド酸化膜２０３
直下でのＰ型拡散層２１６Ａの底面の深さは１００ｎｍ
程度浅く、ビット線２３０のみに覆われた部分における
フィールド酸化膜２０３直下でのＰ型拡散層２１６Ａの
底面の深さは５０ｎｍ程度浅く、ビット線２３０にもワ
ード線２２５Ａにも覆われていない部分におけるフィー
ルド酸化膜２０３直下でのＰ型拡散層２１６Ａの底面の
深さは同じである。
【００６１】一方、周辺回路が形成された領域では、Ｎ
ウェル２０２を除いた領域のＰ型シリコン基板２０１中
に、連続した面をなすＰ型拡散層２１６Ｂが設けられて
いる。周辺回路を構成する第２のＮチャネル型ＭＯＳト
ランジスタ直下において、Ｐ型拡散層２１６Ｂの上面
は、Ｎ+ 型ソース・ドレイン領域２０６Ｃの底面から１
００ｎｍの深さの位置にあり、このトランジスタのチャ
ネル領域直下では１５０ｎｍ程度の深さの位置にある。
フィールド酸化膜２０３直下でのＰ型拡散層２１６Ｂ
は、フィールド酸化膜２０３の底面に直接に接触する姿
態を有して設けられている。フィールド酸化膜２０３直
下におけるＰ型拡散層２１６Ｂの底面の深さは、ゲート
電極２２５Ｂに覆われた部分（図示せず）ではこの第２
のＮチャネル型ＭＯＳトランジスタのチャネル領域直下
でのＰ型拡散層２１６Ｂの底面と同じ深さであり、ゲー
ト電極２２５Ｂに覆われていない部分ではＮ+ 型ソース
・ドレイン領域２０６Ｃ直下でのＰ型拡散層２１６Ｂの
底面と同じ深さである。Ｐ型拡散層２１６Ｂの不純物濃
度も、３〜４×１０17ｃｍ-3程度である。Ｐ型拡散層２
１６ＡとＰ型拡散層２１６Ｂとはセル・アレイの領域と
周辺回路の領域との境界において切れ目なく接続してい
る。
ウェル２０２を除いた領域のＰ型シリコン基板２０１中
に、連続した面をなすＰ型拡散層２１６Ｂが設けられて
いる。周辺回路を構成する第２のＮチャネル型ＭＯＳト
ランジスタ直下において、Ｐ型拡散層２１６Ｂの上面
は、Ｎ+ 型ソース・ドレイン領域２０６Ｃの底面から１
００ｎｍの深さの位置にあり、このトランジスタのチャ
ネル領域直下では１５０ｎｍ程度の深さの位置にある。
フィールド酸化膜２０３直下でのＰ型拡散層２１６Ｂ
は、フィールド酸化膜２０３の底面に直接に接触する姿
態を有して設けられている。フィールド酸化膜２０３直
下におけるＰ型拡散層２１６Ｂの底面の深さは、ゲート
電極２２５Ｂに覆われた部分（図示せず）ではこの第２
のＮチャネル型ＭＯＳトランジスタのチャネル領域直下
でのＰ型拡散層２１６Ｂの底面と同じ深さであり、ゲー
ト電極２２５Ｂに覆われていない部分ではＮ+ 型ソース
・ドレイン領域２０６Ｃ直下でのＰ型拡散層２１６Ｂの
底面と同じ深さである。Ｐ型拡散層２１６Ｂの不純物濃
度も、３〜４×１０17ｃｍ-3程度である。Ｐ型拡散層２
１６ＡとＰ型拡散層２１６Ｂとはセル・アレイの領域と
周辺回路の領域との境界において切れ目なく接続してい
る。
【００６２】図８および図９と、図８のＡＡ線での主要
製造工程の断面模式図である図１０と、図８のＢＢ線で
の主要製造工程の断面模式図である図１１と、図８のＣ
Ｃ線での主要製造工程の断面模式図である図１２と、図
８のＤＤ線での主要製造工程の断面模式図である図１３
とを併せて参照すると、上記第２の実施の形態のＤＲＡ
Ｍは、以下のとおりに形成される。
製造工程の断面模式図である図１０と、図８のＢＢ線で
の主要製造工程の断面模式図である図１１と、図８のＣ
Ｃ線での主要製造工程の断面模式図である図１２と、図
８のＤＤ線での主要製造工程の断面模式図である図１３
とを併せて参照すると、上記第２の実施の形態のＤＲＡ
Ｍは、以下のとおりに形成される。
【００６３】まず、Ｐ型シリコン基板２０１の表面の所
要の領域に、Ｎウェル２０２を形成する。上記第１の実
施の形態と同様の方法により、Ｎウェル２０２表面を含
めたＰ型シリコン基板２０１表面の素子分離領域に、膜
厚３００ｎｍ程度の（変形された）ＬＯＣＯＳ型のフィ
ールド酸化膜２０３を形成する。素子形成予定領域に熱
酸化により膜厚１０〜１２ｎｍ程度のゲート酸化膜２０
４を形成する。全面に膜厚１００ｎｍ程度のＮ+ 型の多
結晶シリコン膜および膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜（図に明示せず）を形成し、このタン
グステン・ポリサイド膜をパターニングしてワード線２
２５Ａ，ゲート電極２２５Ｂおよびゲート電極２２５Ｃ
を形成する。このタングステン・ポリサイド膜のパター
ニングには、例えば６弗化硫黄（ＳＦ6 ）とペンタ・フ
ルオロ・クロロ・エタン（Ｃ2 ＣｌＦ5 ）との混合ガス
をエッチング・ガスに用いて行なう。Ｎウェル２０２を
覆うフォト・レジスト膜（図示せず）をマスクにした砒
素等のイオン注入等により、Ｎ+ 型ソース領域２０６
Ａ，Ｎ+ 型ドレイン領域２０６ＢおよびＮ+ 型ソース・
ドレイン領域２０６Ｃを形成する。Ｐ型シリコン基板２
０１の表面が露出した領域を覆う別のフォト・レジスト
（図示せず）をマスクにした２弗化ボロン（ＢＦ2 ）等
のイオン注入等により、Ｐ+ 型ソース・ドレイン領域２
０７を形成する。
要の領域に、Ｎウェル２０２を形成する。上記第１の実
施の形態と同様の方法により、Ｎウェル２０２表面を含
めたＰ型シリコン基板２０１表面の素子分離領域に、膜
厚３００ｎｍ程度の（変形された）ＬＯＣＯＳ型のフィ
ールド酸化膜２０３を形成する。素子形成予定領域に熱
酸化により膜厚１０〜１２ｎｍ程度のゲート酸化膜２０
４を形成する。全面に膜厚１００ｎｍ程度のＮ+ 型の多
結晶シリコン膜および膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜（図に明示せず）を形成し、このタン
グステン・ポリサイド膜をパターニングしてワード線２
２５Ａ，ゲート電極２２５Ｂおよびゲート電極２２５Ｃ
を形成する。このタングステン・ポリサイド膜のパター
ニングには、例えば６弗化硫黄（ＳＦ6 ）とペンタ・フ
ルオロ・クロロ・エタン（Ｃ2 ＣｌＦ5 ）との混合ガス
をエッチング・ガスに用いて行なう。Ｎウェル２０２を
覆うフォト・レジスト膜（図示せず）をマスクにした砒
素等のイオン注入等により、Ｎ+ 型ソース領域２０６
Ａ，Ｎ+ 型ドレイン領域２０６ＢおよびＮ+ 型ソース・
ドレイン領域２０６Ｃを形成する。Ｐ型シリコン基板２
０１の表面が露出した領域を覆う別のフォト・レジスト
（図示せず）をマスクにした２弗化ボロン（ＢＦ2 ）等
のイオン注入等により、Ｐ+ 型ソース・ドレイン領域２
０７を形成する。
【００６４】次に、層間絶縁膜２０８を形成する。この
層間絶縁膜２０８表面（上面）はＣＭＰ等により平坦化
されている。層間絶縁膜２０８にＮ+ 型ソース領域２０
６Ａに達するビット・コンタクト孔２０９を形成する。
全面に膜厚１００ｎｍ程度のＮ+ 型の多結晶シリコン膜
および膜厚１００ｎｍ程度のタングステン・シリサイド
膜を形成し、このタングステン・ポリサイド膜をパター
ニングしてビット線２３０を形成する。平坦化された表
面を有する層間絶縁膜２１１を形成する。層間絶縁膜２
１１，２０８を貫通してＮ+ 型ドレイン領域２０６Ｂに
達するノード・コンタクト孔２１２を形成する。全面に
（第１の導電体膜である）膜厚５００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）を形成する。ストレ
ージ・ノード電極の形成予定領域とＮウェル２０２とを
覆う膜厚１μｍ程度の（第１の）フォト・レジスト膜２
４４をこのＮ+ 型多結晶シリコン膜表面上に形成する。
層間絶縁膜２０８表面（上面）はＣＭＰ等により平坦化
されている。層間絶縁膜２０８にＮ+ 型ソース領域２０
６Ａに達するビット・コンタクト孔２０９を形成する。
全面に膜厚１００ｎｍ程度のＮ+ 型の多結晶シリコン膜
および膜厚１００ｎｍ程度のタングステン・シリサイド
膜を形成し、このタングステン・ポリサイド膜をパター
ニングしてビット線２３０を形成する。平坦化された表
面を有する層間絶縁膜２１１を形成する。層間絶縁膜２
１１，２０８を貫通してＮ+ 型ドレイン領域２０６Ｂに
達するノード・コンタクト孔２１２を形成する。全面に
（第１の導電体膜である）膜厚５００ｎｍ程度のＮ+ 型
多結晶シリコン膜（図に明示せず）を形成する。ストレ
ージ・ノード電極の形成予定領域とＮウェル２０２とを
覆う膜厚１μｍ程度の（第１の）フォト・レジスト膜２
４４をこのＮ+ 型多結晶シリコン膜表面上に形成する。
【００６５】次に、フォト・レジスト膜２４４をマスク
にして上記Ｎ+ 型多結晶シリコン膜のパターニングを行
ない、ノード・コンタクト孔２１２を介してＮ+ 型ドレ
イン領域２０６Ｂに接続されるストレージ・ノード電極
２１３を形成し，Ｎウェル２０２上にＮ+ 型多結晶シリ
コン膜パターン２４３ａを残置する。このフォト・レジ
スト膜２４４（およびストレージ・ノード電極２１３，
Ｎ+ 型多結晶シリコン膜パターン２４３ａ）をマスクに
して、５００ｋｅＶ，５〜８×１０12程度のボロンのイ
オン注入を行ない、Ｐ型拡散層２３６Ａ，２３６Ｂを形
成する〔図８，図９，図１０（ａ），図１１（ａ），図
１２（ａ），図１３（ａ）〕。
にして上記Ｎ+ 型多結晶シリコン膜のパターニングを行
ない、ノード・コンタクト孔２１２を介してＮ+ 型ドレ
イン領域２０６Ｂに接続されるストレージ・ノード電極
２１３を形成し，Ｎウェル２０２上にＮ+ 型多結晶シリ
コン膜パターン２４３ａを残置する。このフォト・レジ
スト膜２４４（およびストレージ・ノード電極２１３，
Ｎ+ 型多結晶シリコン膜パターン２４３ａ）をマスクに
して、５００ｋｅＶ，５〜８×１０12程度のボロンのイ
オン注入を行ない、Ｐ型拡散層２３６Ａ，２３６Ｂを形
成する〔図８，図９，図１０（ａ），図１１（ａ），図
１２（ａ），図１３（ａ）〕。
【００６６】本実施の形態では、ワード線２２５Ａ（お
よびゲート電極２２５Ｂ，２２５Ｃ）とビット線２３０
とがそれぞれ膜厚２００ｎｍのタングステン・ポリサイ
ド膜から形成されているため、５００ｋｅＶ程度の高加
速エネルギーによるボロンのイオン注入では、ワード線
２２５Ａ並びにビット線２３０とに覆われた部分でのＰ
型拡散層２３６Ａの底面が浅くなり、これらの部分では
Ｐ型シリコン基板２０１中にＰ型拡散層２３６Ａが形成
されないことになる（図１１（ａ）参照）。このままで
あると、メモリ・セルの第１のＮチャネル型ＭＯＳトラ
ンジスタは、この部分における寄生ＭＯＳトランジスタ
効果を抑制することが困難になり、データ保持特定等に
悪影響を与えることになる。このため、本実施の形態で
は、５００ｋｅＶよりさらに高加速でのボロンのイオン
注入を少なくともさらに１回行なっている。なお、上記
第１の実施の形態では１回の高加速エネルギーによるボ
ロンのイオン注入によりチャネル・ストッパー用のＰ型
拡散層を形成したが、本実施の形態のように２段回の高
加速エネルギーによるボロンのイオン注入によりこれら
チャネル・ストッパー用のＰ型拡散層を形成してもよ
い。
よびゲート電極２２５Ｂ，２２５Ｃ）とビット線２３０
とがそれぞれ膜厚２００ｎｍのタングステン・ポリサイ
ド膜から形成されているため、５００ｋｅＶ程度の高加
速エネルギーによるボロンのイオン注入では、ワード線
２２５Ａ並びにビット線２３０とに覆われた部分でのＰ
型拡散層２３６Ａの底面が浅くなり、これらの部分では
Ｐ型シリコン基板２０１中にＰ型拡散層２３６Ａが形成
されないことになる（図１１（ａ）参照）。このままで
あると、メモリ・セルの第１のＮチャネル型ＭＯＳトラ
ンジスタは、この部分における寄生ＭＯＳトランジスタ
効果を抑制することが困難になり、データ保持特定等に
悪影響を与えることになる。このため、本実施の形態で
は、５００ｋｅＶよりさらに高加速でのボロンのイオン
注入を少なくともさらに１回行なっている。なお、上記
第１の実施の形態では１回の高加速エネルギーによるボ
ロンのイオン注入によりチャネル・ストッパー用のＰ型
拡散層を形成したが、本実施の形態のように２段回の高
加速エネルギーによるボロンのイオン注入によりこれら
チャネル・ストッパー用のＰ型拡散層を形成してもよ
い。
【００６７】再度上記フォト・レジスト膜２４４（およ
びストレージ・ノード電極２１３，Ｎ+ 型多結晶シリコ
ン膜パターン２４３ａ）をマスクにして、５５０ｋｅ
Ｖ，５〜８×１０12程度のボロンのイオン注入を行な
い、結果としてＰ型拡散層２１６Ａ，２１６Ｂを形成す
る。なお、ビット・コンタクト孔２０９直下の中心部に
Ｐ型拡散層２１６Ａが形成されないのは、この部分直上
ではビット線２３０を構成するタングステン・シリサイ
ド膜の実効的な膜厚が充分に厚くなり、５００〜５５０
ｋｅＶ程度のイオン注入ではＰ型シリコン基板２０１中
にボロンが到達しないためである。これらＰ型拡散層２
１６Ａ，２１６Ｂの不純物濃度は、３〜４×１０17ｃｍ
-3程度である〔図８，図９，図１０（ｂ），図１１
（ｂ），図１２（ｂ），図１３（ｂ）〕。
びストレージ・ノード電極２１３，Ｎ+ 型多結晶シリコ
ン膜パターン２４３ａ）をマスクにして、５５０ｋｅ
Ｖ，５〜８×１０12程度のボロンのイオン注入を行な
い、結果としてＰ型拡散層２１６Ａ，２１６Ｂを形成す
る。なお、ビット・コンタクト孔２０９直下の中心部に
Ｐ型拡散層２１６Ａが形成されないのは、この部分直上
ではビット線２３０を構成するタングステン・シリサイ
ド膜の実効的な膜厚が充分に厚くなり、５００〜５５０
ｋｅＶ程度のイオン注入ではＰ型シリコン基板２０１中
にボロンが到達しないためである。これらＰ型拡散層２
１６Ａ，２１６Ｂの不純物濃度は、３〜４×１０17ｃｍ
-3程度である〔図８，図９，図１０（ｂ），図１１
（ｂ），図１２（ｂ），図１３（ｂ）〕。
【００６８】その後、上記第１の実施の形態と同様の方
法により、上記フォト・レジスト膜２４４を除去し、ス
トレージ・ノード電極２１３表面の洗浄，自然酸化膜を
除去等を行なった後、全面に膜厚７ｎｍ程度の窒化シリ
コン膜（図に明示せず）を形成し、８００℃程度でのス
チーム酸化を行なって容量絶縁膜２１４を形成する。全
面に（第２の導電体膜である）膜厚１５０ｎｍ程度のＮ
+ 型多結晶シリコン膜（図に明示せず）を形成する。少
なくとも周辺回路が形成された領域に開口部を有する第
２のフォト・レジスト膜（図示せず）をこのＮ+ 型多結
晶シリコン膜表面上に形成し、このＮ+ 型多結晶シリコ
ン膜，容量絶縁膜２１４およびＮ+ 型多結晶シリコン膜
パターン２４３ａを順次エッチングし、セル・アレイの
領域にこの多結晶シリコン膜からなるセル・プレート電
極２１５と容量絶縁膜２１４とを残置形成する〔図８，
図９〕。その後は公知の製造方法により、第３の層間絶
縁膜，コンタクト孔，上層金属配線，表面保護膜等が形
成され、本実施の形態によるＤＲＡＭが完成する。
法により、上記フォト・レジスト膜２４４を除去し、ス
トレージ・ノード電極２１３表面の洗浄，自然酸化膜を
除去等を行なった後、全面に膜厚７ｎｍ程度の窒化シリ
コン膜（図に明示せず）を形成し、８００℃程度でのス
チーム酸化を行なって容量絶縁膜２１４を形成する。全
面に（第２の導電体膜である）膜厚１５０ｎｍ程度のＮ
+ 型多結晶シリコン膜（図に明示せず）を形成する。少
なくとも周辺回路が形成された領域に開口部を有する第
２のフォト・レジスト膜（図示せず）をこのＮ+ 型多結
晶シリコン膜表面上に形成し、このＮ+ 型多結晶シリコ
ン膜，容量絶縁膜２１４およびＮ+ 型多結晶シリコン膜
パターン２４３ａを順次エッチングし、セル・アレイの
領域にこの多結晶シリコン膜からなるセル・プレート電
極２１５と容量絶縁膜２１４とを残置形成する〔図８，
図９〕。その後は公知の製造方法により、第３の層間絶
縁膜，コンタクト孔，上層金属配線，表面保護膜等が形
成され、本実施の形態によるＤＲＡＭが完成する。
【００６９】なお、上記第２の実施と形態において、第
１の導電体膜がタングステン膜から構成され、容量絶縁
膜がタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構成さ
れ、さらに第２の導電体膜が窒化チタン膜とタングステ
ン・シリサイド膜との積層膜から構成される場合のエッ
チングの一例は、次のとおりになる。（第２の導電体膜
を構成する）タングステン・シリサイド膜のエッチング
は、６弗化硫黄（ＳＦ6 ）をエッチング・ガスに用いた
等方性エッチングである。（第２の導電体膜を構成す
る）窒化チタン膜とタンタル・オキサイド膜とのエッチ
ングは、塩素（Ｃｌ2 ）をエッチング・ガスに用いた等
方性エッチングである。タングステン膜の（ストレージ
・ノード電極形成のため，およびＮウェル上に残置され
た第２の導電体膜パターンの除去のための）エッチング
は、６弗化硫黄（ＳＦ6 ）に窒素（Ｎ2 ）を添加したエ
ッチング・ガスに用いた異方性エッチングである。
１の導電体膜がタングステン膜から構成され、容量絶縁
膜がタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構成さ
れ、さらに第２の導電体膜が窒化チタン膜とタングステ
ン・シリサイド膜との積層膜から構成される場合のエッ
チングの一例は、次のとおりになる。（第２の導電体膜
を構成する）タングステン・シリサイド膜のエッチング
は、６弗化硫黄（ＳＦ6 ）をエッチング・ガスに用いた
等方性エッチングである。（第２の導電体膜を構成す
る）窒化チタン膜とタンタル・オキサイド膜とのエッチ
ングは、塩素（Ｃｌ2 ）をエッチング・ガスに用いた等
方性エッチングである。タングステン膜の（ストレージ
・ノード電極形成のため，およびＮウェル上に残置され
た第２の導電体膜パターンの除去のための）エッチング
は、６弗化硫黄（ＳＦ6 ）に窒素（Ｎ2 ）を添加したエ
ッチング・ガスに用いた異方性エッチングである。
【００７０】上記第２の実施の形態は、上記第１の実施
の形態の有する効果を有している。さらに、周辺回路を
構成する第２のＮチャネル型ＭＯＳトランジスタのパン
チ・スルーの抑制に関しては、本実施の形態の方が上記
第１の実施の形態より優れている。
の形態の有する効果を有している。さらに、周辺回路を
構成する第２のＮチャネル型ＭＯＳトランジスタのパン
チ・スルーの抑制に関しては、本実施の形態の方が上記
第１の実施の形態より優れている。
【００７１】上記第１，第２の実施の形態のＤＲＡＭは
いずれもビット線が容量素子より下層に設けられていた
が、本発明はこのような構造に限定されるものではな
い。スタックド型の容量素子を有するＤＲＡＭのセル・
アレイの平面模式図である図１４と、セル・アレイおよ
び周辺回路とセル・アレイとの断面模式図である図１５
とを参照すると、本発明の第３の実施の形態は、ビット
線が容量素子より上層に設けられており、以下のように
なっている。なお、図１５（ａ）は図１４のＡＡ線での
断面模式図であり、図１５（ｂ）は図１４のＢＢ線での
断面模式図であり、図１５（ｃ）は図１４のＣＣ線での
断面模式図である。
いずれもビット線が容量素子より下層に設けられていた
が、本発明はこのような構造に限定されるものではな
い。スタックド型の容量素子を有するＤＲＡＭのセル・
アレイの平面模式図である図１４と、セル・アレイおよ
び周辺回路とセル・アレイとの断面模式図である図１５
とを参照すると、本発明の第３の実施の形態は、ビット
線が容量素子より上層に設けられており、以下のように
なっている。なお、図１５（ａ）は図１４のＡＡ線での
断面模式図であり、図１５（ｂ）は図１４のＢＢ線での
断面模式図であり、図１５（ｃ）は図１４のＣＣ線での
断面模式図である。
【００７２】１×１０15ｃｍ-3程度の不純物濃度のＰ型
シリコン基板３０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル３０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、（深さが４００ｎｍ程度の溝
に埋め込まれた）膜厚４００ｎｍ程度のフィールド絶縁
膜３２３により分離されている。このフィールド絶縁膜
３２３は、例えば上記溝の表面を覆う酸化シリコン膜と
この酸化シリコン膜を覆うＢＰＳＧ膜とからなる。フィ
ールド絶縁膜３２３の上面は平坦化されており、概ねＰ
型シリコン基板３０１（およびＮウェル３０２）の表面
と同じ高さである。
シリコン基板３０１表面の周辺回路が形成される領域の
所要の領域には、深さが３〜４μｍ程度のＮウェル３０
２が設けられている。メモリ・セルを構成する第１のＮ
チャネル型ＭＯＳトランジスタ，周辺回路を構成するＰ
チャネル型ＭＯＳトランジスタおよび第２のＮチャネル
型ＭＯＳトランジスタは、（深さが４００ｎｍ程度の溝
に埋め込まれた）膜厚４００ｎｍ程度のフィールド絶縁
膜３２３により分離されている。このフィールド絶縁膜
３２３は、例えば上記溝の表面を覆う酸化シリコン膜と
この酸化シリコン膜を覆うＢＰＳＧ膜とからなる。フィ
ールド絶縁膜３２３の上面は平坦化されており、概ねＰ
型シリコン基板３０１（およびＮウェル３０２）の表面
と同じ高さである。
【００７３】第１のＮチャネル型ＭＯＳトランジスタ
は、（Ｐ型シリコン基板３０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜３０４を介してＰ型
シリコン基板３０１表面上に設けられた（第１のゲート
電極である）ワード線３２５Ａと、ワード線３２５Ａ並
びにフィールド絶縁膜３２３に自己整合的にＰ型シリコ
ン基板３０１表面に設けられた（第１の）Ｎ+ 型ソース
領域３０６Ａおよび（第１の）Ｎ+ 型ドレイン領域３０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板３０１表面に設け
られた）ゲート酸化膜３０４を介してＰ型シリコン基板
３０１表面上に設けられた（第２の）ゲート電極３２５
Ｂと、ゲート電極３２５Ｂ並びにフィールド絶縁膜３２
３に自己整合的にＰ型シリコン基板３０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域３０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル３０２表面に設けられた）ゲート酸
化膜３０４を介してＮウェル３０２表面上に設けられた
（第３の）ゲート電極３２５Ｃと、ゲート電極３２５Ｃ
並びにフィールド絶縁膜３２３に自己整合的にＮウェル
３０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
３０７とから構成されている。
は、（Ｐ型シリコン基板３０１表面に設けられた）膜厚
１０〜１２ｎｍ程度のゲート酸化膜３０４を介してＰ型
シリコン基板３０１表面上に設けられた（第１のゲート
電極である）ワード線３２５Ａと、ワード線３２５Ａ並
びにフィールド絶縁膜３２３に自己整合的にＰ型シリコ
ン基板３０１表面に設けられた（第１の）Ｎ+ 型ソース
領域３０６Ａおよび（第１の）Ｎ+ 型ドレイン領域３０
６Ｂとから構成されている。第２のＮチャネル型ＭＯＳ
トランジスタは、（Ｐ型シリコン基板３０１表面に設け
られた）ゲート酸化膜３０４を介してＰ型シリコン基板
３０１表面上に設けられた（第２の）ゲート電極３２５
Ｂと、ゲート電極３２５Ｂ並びにフィールド絶縁膜３２
３に自己整合的にＰ型シリコン基板３０１表面に設けら
れた（第２のＮ+ 型ソース領域および第２のＮ+ 型ドレ
イン領域からなる）Ｎ+ 型ソース・ドレイン領域３０６
Ｃとから構成されている。Ｐチャネル型ＭＯＳトランジ
スタは、（Ｎウェル３０２表面に設けられた）ゲート酸
化膜３０４を介してＮウェル３０２表面上に設けられた
（第３の）ゲート電極３２５Ｃと、ゲート電極３２５Ｃ
並びにフィールド絶縁膜３２３に自己整合的にＮウェル
３０２表面に設けられた（Ｐ+ 型ソース領域およびＰ+
型ドレイン領域からなる）Ｐ+ 型ソース・ドレイン領域
３０７とから構成されている。
【００７４】ワード線３２５Ａ，ゲート電極３２５Ｂお
よびゲート電極３２５Ｃは膜厚１００ｎｍ程度のＮ+ 型
の多結晶シリコン膜に膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜が積層されたタングステン・ポリサイ
ド膜から構成され、ワード線３２５Ａ，ゲート電極３２
５Ｂおよびゲート電極３２５Ｃのゲート長（線幅）はそ
れぞれ０．４μｍ程度，０．５μｍ程度および０．６μ
ｍ程度である。ワード線３２５Ａの間隔は０．５μｍ程
度である。Ｎ+ 型ソース領域３０６Ａ，Ｎ+ 型ドレイン
領域３０６ＢおよびＮ+ 型ソース・ドレイン領域３０６
Ｃの（接合の）深さは１５０ｎｍ程度であり、Ｐ+ 型ソ
ース・ドレイン領域３０７の（接合の）深さは２００ｎ
ｍ程度である。Ｎ+ 型ドレイン領域３０６Ｂの幅（ゲー
ト幅）および最小間隔は０．４μｍ程度および０．５μ
ｍ程度である。なお、本実施の形態においても、上記第
２の実施の形態と同様に、ワード線３２５Ａ，ゲート電
極３２５Ｂおよびゲート電極３２５Ｃの構成材料が上記
のようにタングステン・ポリサイド膜に限定されるもの
ではなく、他の高融点金属膜あるいは高融点金属シリサ
イド膜でも支障はない。さらには、Ｎ+ 型の多結晶シリ
コン膜であってもよい。
よびゲート電極３２５Ｃは膜厚１００ｎｍ程度のＮ+ 型
の多結晶シリコン膜に膜厚１００ｎｍ程度のタングステ
ン・シリサイド膜が積層されたタングステン・ポリサイ
ド膜から構成され、ワード線３２５Ａ，ゲート電極３２
５Ｂおよびゲート電極３２５Ｃのゲート長（線幅）はそ
れぞれ０．４μｍ程度，０．５μｍ程度および０．６μ
ｍ程度である。ワード線３２５Ａの間隔は０．５μｍ程
度である。Ｎ+ 型ソース領域３０６Ａ，Ｎ+ 型ドレイン
領域３０６ＢおよびＮ+ 型ソース・ドレイン領域３０６
Ｃの（接合の）深さは１５０ｎｍ程度であり、Ｐ+ 型ソ
ース・ドレイン領域３０７の（接合の）深さは２００ｎ
ｍ程度である。Ｎ+ 型ドレイン領域３０６Ｂの幅（ゲー
ト幅）および最小間隔は０．４μｍ程度および０．５μ
ｍ程度である。なお、本実施の形態においても、上記第
２の実施の形態と同様に、ワード線３２５Ａ，ゲート電
極３２５Ｂおよびゲート電極３２５Ｃの構成材料が上記
のようにタングステン・ポリサイド膜に限定されるもの
ではなく、他の高融点金属膜あるいは高融点金属シリサ
イド膜でも支障はない。さらには、Ｎ+ 型の多結晶シリ
コン膜であってもよい。
【００７５】上記Ｐチャネル型ＭＯＳトランジスタと第
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜３０８により覆われている。層間絶縁
膜３０８表面（上面）は、平坦化されており、高さは４
００ｎｍ程度である。層間絶縁膜３０８は、例えばＨＴ
Ｏ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成されて
いる。層間絶縁膜３０８にはＮ+ 型ドレイン領域２０６
Ｂに達する０．３５μｍ□程度のノード・コンタクト孔
３３２が設けられており、このノード・コンタクト孔３
３２を介して、層間絶縁膜３０８表面に設けられたスト
レージ・ノード電極３３３はＮ+ 型ドレイン領域３０６
Ｂに接続されている。
１，第２のＮチャネル型ＭＯＳトランジスタとは、（第
１の）層間絶縁膜３０８により覆われている。層間絶縁
膜３０８表面（上面）は、平坦化されており、高さは４
００ｎｍ程度である。層間絶縁膜３０８は、例えばＨＴ
Ｏ膜とこのＨＴＯ膜を覆うＢＰＳＧ膜とから構成されて
いる。層間絶縁膜３０８にはＮ+ 型ドレイン領域２０６
Ｂに達する０．３５μｍ□程度のノード・コンタクト孔
３３２が設けられており、このノード・コンタクト孔３
３２を介して、層間絶縁膜３０８表面に設けられたスト
レージ・ノード電極３３３はＮ+ 型ドレイン領域３０６
Ｂに接続されている。
【００７６】ストレージ・ノード電極３３３は、第１の
導電体膜である例えば膜厚６００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極３１３の最小間隔および最大間隔は、０．４μｍ
程度および０．５μｍ程度である。ストレージ・ノード
電極３３３は概ねＮ+ 型ソース領域３０６Ａを覆わず、
この部分でストレージ・ノード電極３３３の間隔が最大
になる。ストレージ・ノード電極３３３の幅および長さ
は０．５μｍ程度および１．３５μｍ程度である。スト
レージ・ノード電極３３３の上面および側面は、例えば
酸化シリコン膜に換算した膜厚が５ｎｍ程度の容量絶縁
膜３３４により覆われている。この容量絶縁膜３３４
は、酸化シリコン膜および窒化シリコン膜から構成され
た積層膜からなる。容量絶縁膜３３４は、第２の導電体
膜である例えば膜厚１５０ｎｍ程度のＮ+ 型の多結晶シ
リコン膜からなるセル・プレート電極３３５により覆わ
れている。メモリ・セルを構成する容量素子は、これら
ストレージ・ノード電極３３３，容量絶縁膜３３４およ
びセル・プレート電極３３５からなる。なお、本実施の
形態においても、上記第２の実施の形態と同様に、容量
絶縁膜をタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構
成することもできる。
導電体膜である例えば膜厚６００ｎｍ程度のＮ+ 型の多
結晶シリコン膜から構成されている。ストレージ・ノー
ド電極３１３の最小間隔および最大間隔は、０．４μｍ
程度および０．５μｍ程度である。ストレージ・ノード
電極３３３は概ねＮ+ 型ソース領域３０６Ａを覆わず、
この部分でストレージ・ノード電極３３３の間隔が最大
になる。ストレージ・ノード電極３３３の幅および長さ
は０．５μｍ程度および１．３５μｍ程度である。スト
レージ・ノード電極３３３の上面および側面は、例えば
酸化シリコン膜に換算した膜厚が５ｎｍ程度の容量絶縁
膜３３４により覆われている。この容量絶縁膜３３４
は、酸化シリコン膜および窒化シリコン膜から構成され
た積層膜からなる。容量絶縁膜３３４は、第２の導電体
膜である例えば膜厚１５０ｎｍ程度のＮ+ 型の多結晶シ
リコン膜からなるセル・プレート電極３３５により覆わ
れている。メモリ・セルを構成する容量素子は、これら
ストレージ・ノード電極３３３，容量絶縁膜３３４およ
びセル・プレート電極３３５からなる。なお、本実施の
形態においても、上記第２の実施の形態と同様に、容量
絶縁膜をタンタル・オキサイド（Ｔａ2 Ｏ5 ）膜から構
成することもできる。
【００７７】上記容量素子を含めて層間絶縁膜３０８は
（第２の）層間絶縁膜３１１により覆われている。この
層間絶縁膜３１１も例えばＨＴＯ膜と例えばＢＰＳＧ膜
との積層膜からなる。層間絶縁膜３１１上面は、平坦化
されているが、これに限定されるものではなく、滑らか
であればよい。容量素子の直上における層間絶縁膜３１
１の膜厚は２００ｎｍ程度である。０．３５μｍ□程度
のビット・コンタクト孔３３９は、層間絶縁膜３１１，
３０８を貫通してＮ+ 型ソース領域２０６Ｃに達してい
る。層間絶縁膜３１１表面上に設けられたビット線３４
０はビット・コンタクト孔３３９を介してＮ+ 型ソース
領域３０６Ａに接続されている。ビット線３４０の最小
線幅および最大間隔もそれぞれ０．４μｍ程度および
０．５μｍ程度である。
（第２の）層間絶縁膜３１１により覆われている。この
層間絶縁膜３１１も例えばＨＴＯ膜と例えばＢＰＳＧ膜
との積層膜からなる。層間絶縁膜３１１上面は、平坦化
されているが、これに限定されるものではなく、滑らか
であればよい。容量素子の直上における層間絶縁膜３１
１の膜厚は２００ｎｍ程度である。０．３５μｍ□程度
のビット・コンタクト孔３３９は、層間絶縁膜３１１，
３０８を貫通してＮ+ 型ソース領域２０６Ｃに達してい
る。層間絶縁膜３１１表面上に設けられたビット線３４
０はビット・コンタクト孔３３９を介してＮ+ 型ソース
領域３０６Ａに接続されている。ビット線３４０の最小
線幅および最大間隔もそれぞれ０．４μｍ程度および
０．５μｍ程度である。
【００７８】セル・アレイが形成された領域では、スト
レージ・ノード電極３３３直下を除いた領域のＰ型シリ
コン基板３０１中に、チャネル・ストッパー用のＰ型拡
散層２１６Ａが設けられている。Ｐ型拡散層３１６Ａの
不純物濃度は、３×１０17ｃｍ-3程度である。ストレー
ジ・ノード電極３３３に覆われた部分を除いたフィール
ド絶縁膜３２３の直下にも、フィールド絶縁膜３２３の
底面に直接に接触する姿態を有してＰ型拡散層３１６Ａ
が設けられている。このＰ型拡散層３１６Ａは、メモリ
・セルを構成する第１のＮチャネル型ＭＯＳトランジス
タのチャネル領域直下およびＮ+ 型ドレイン領域３０６
Ｂ直下には存在せず，かつＮ+ 型ドレイン領域３０６Ｂ
から３次元的に隔離された所定の位置に設けられてい
る。また、Ｎ+ 型ソース領域３０６Ａ直下では、これの
底面から２００ｎｍ程度深い位置に、Ｐ型拡散層３１６
Ａが設けらている。すなわち、このＰ型拡散層３１６Ａ
は、セル・アレイが形成された領域において、フィール
ド絶縁膜３２３直下のＰ型シリコン基板３０１中では
０．４μｍ程度の幅を有し，Ｎ+ 型ソース領域３０６Ａ
直下のＰ型シリコン基板３０１中では０．５μｍ程度の
幅を有して、概ね格子状に設けられている。Ｎ+ 型ソー
ス領域３０６Ａ直下でのＰ型拡散層３１６Ａの底面の深
さに比べて、ワード線３２５Ａに覆われた部分における
フィールド絶縁膜３２３直下でのＰ型拡散層３１６Ａの
底面の深さは５０ｎｍ程度浅く、ワード線３２５Ａに覆
われていない部分におけるフィールド絶縁膜３２３直下
でのＰ型拡散層３１６Ａの底面の深さは同じである。
レージ・ノード電極３３３直下を除いた領域のＰ型シリ
コン基板３０１中に、チャネル・ストッパー用のＰ型拡
散層２１６Ａが設けられている。Ｐ型拡散層３１６Ａの
不純物濃度は、３×１０17ｃｍ-3程度である。ストレー
ジ・ノード電極３３３に覆われた部分を除いたフィール
ド絶縁膜３２３の直下にも、フィールド絶縁膜３２３の
底面に直接に接触する姿態を有してＰ型拡散層３１６Ａ
が設けられている。このＰ型拡散層３１６Ａは、メモリ
・セルを構成する第１のＮチャネル型ＭＯＳトランジス
タのチャネル領域直下およびＮ+ 型ドレイン領域３０６
Ｂ直下には存在せず，かつＮ+ 型ドレイン領域３０６Ｂ
から３次元的に隔離された所定の位置に設けられてい
る。また、Ｎ+ 型ソース領域３０６Ａ直下では、これの
底面から２００ｎｍ程度深い位置に、Ｐ型拡散層３１６
Ａが設けらている。すなわち、このＰ型拡散層３１６Ａ
は、セル・アレイが形成された領域において、フィール
ド絶縁膜３２３直下のＰ型シリコン基板３０１中では
０．４μｍ程度の幅を有し，Ｎ+ 型ソース領域３０６Ａ
直下のＰ型シリコン基板３０１中では０．５μｍ程度の
幅を有して、概ね格子状に設けられている。Ｎ+ 型ソー
ス領域３０６Ａ直下でのＰ型拡散層３１６Ａの底面の深
さに比べて、ワード線３２５Ａに覆われた部分における
フィールド絶縁膜３２３直下でのＰ型拡散層３１６Ａの
底面の深さは５０ｎｍ程度浅く、ワード線３２５Ａに覆
われていない部分におけるフィールド絶縁膜３２３直下
でのＰ型拡散層３１６Ａの底面の深さは同じである。
【００７９】一方、周辺回路が形成された領域では、Ｎ
ウェル３０２を除いた領域のＰ型シリコン基板３０１中
に、連続した面をなすＰ型拡散層３１６Ｂが設けられて
いる。周辺回路を構成する第２のＮチャネル型ＭＯＳト
ランジスタ直下において、Ｐ型拡散層３１６Ｂの上面
は、Ｎ+ 型ソース・ドレイン領域３０６Ｃの底面から２
００ｎｍ深い位置にあり、このトランジスタのチャネル
領域直下では３００ｎｍ程度の深さの位置にある。フィ
ールド絶縁膜３２３直下でのＰ型拡散層３１６Ｂは、フ
ィールド絶縁膜３２３の底面に直接に接触する姿態を有
して設けられている。フィールド絶縁膜３２３直下にお
けるＰ型拡散層３１６Ｂの底面の深さは、ゲート電極３
２５Ｂに覆われた部分（図示せず）ではこの第２のＮチ
ャネル型ＭＯＳトランジスタのチャネル領域直下でのＰ
型拡散層３１６Ｂの底面と同じ深さであり、ゲート電極
３２５Ｂに覆われていない部分ではＮ+ 型ソース・ドレ
イン領域３０６Ｃ直下でのＰ型拡散層３１６Ｂの底面と
同じ深さである。Ｐ型拡散層３１６Ｂの不純物濃度も、
３×１０17ｃｍ-3程度である。Ｐ型拡散層３１６ＡとＰ
型拡散層３１６Ｂとはセル・アレイの領域と周辺回路の
領域との境界において切れ目なく接続している。
ウェル３０２を除いた領域のＰ型シリコン基板３０１中
に、連続した面をなすＰ型拡散層３１６Ｂが設けられて
いる。周辺回路を構成する第２のＮチャネル型ＭＯＳト
ランジスタ直下において、Ｐ型拡散層３１６Ｂの上面
は、Ｎ+ 型ソース・ドレイン領域３０６Ｃの底面から２
００ｎｍ深い位置にあり、このトランジスタのチャネル
領域直下では３００ｎｍ程度の深さの位置にある。フィ
ールド絶縁膜３２３直下でのＰ型拡散層３１６Ｂは、フ
ィールド絶縁膜３２３の底面に直接に接触する姿態を有
して設けられている。フィールド絶縁膜３２３直下にお
けるＰ型拡散層３１６Ｂの底面の深さは、ゲート電極３
２５Ｂに覆われた部分（図示せず）ではこの第２のＮチ
ャネル型ＭＯＳトランジスタのチャネル領域直下でのＰ
型拡散層３１６Ｂの底面と同じ深さであり、ゲート電極
３２５Ｂに覆われていない部分ではＮ+ 型ソース・ドレ
イン領域３０６Ｃ直下でのＰ型拡散層３１６Ｂの底面と
同じ深さである。Ｐ型拡散層３１６Ｂの不純物濃度も、
３×１０17ｃｍ-3程度である。Ｐ型拡散層３１６ＡとＰ
型拡散層３１６Ｂとはセル・アレイの領域と周辺回路の
領域との境界において切れ目なく接続している。
【００８０】図１４および図１５と、図１４のＡＡ線で
の主要製造工程の断面模式図である図１６および図１７
と、図１４のＢＢ線での主要製造工程の断面模式図であ
る図１８および図１９とを併せて参照すると、上記第３
の実施の形態のＤＲＡＭは、以下のとおりに形成され
る。
の主要製造工程の断面模式図である図１６および図１７
と、図１４のＢＢ線での主要製造工程の断面模式図であ
る図１８および図１９とを併せて参照すると、上記第３
の実施の形態のＤＲＡＭは、以下のとおりに形成され
る。
【００８１】まず、Ｐ型シリコン基板３０１の表面の所
要の領域に、Ｎウェル３０２を形成する。Ｎウェル３０
２表面を含めたＰ型シリコン基板３０１表面の素子形成
予定領域にフォト・レジスト膜等のマスクを形成し、Ｎ
ウェル２０２表面を含めたＰ型シリコン基板２０１表面
のシリコンを４００ｎｍ程度の深さだけ異方性エッチン
グして分離溝を形成する。分離溝の表面に熱酸化による
酸化シリコン膜もしくはＨＴＯ膜を形成し、全面に例え
ば５００ｎｍ程度のＢＰＳＧ膜等の形成等を行ない、Ｃ
ＭＰ等を行なって膜厚４００ｎｍ程度のフィールド絶縁
膜３２３を形成する。膜厚１０〜１２ｎｍ程度のゲート
酸化膜３０４を形成する。全面に膜厚１００ｎｍ程度の
Ｎ+ 型の多結晶シリコン膜および膜厚１００ｎｍ程度の
タングステン・シリサイド膜（図に明示せず）を形成
し、このタングステン・ポリサイド膜をパターニングし
てワード線３２５Ａ，ゲート電極３２５Ｂおよびゲート
電極３２５Ｃを形成する。砒素等のイオン注入等により
Ｎ+ 型ソース領域３０６Ａ，Ｎ+ 型ドレイン領域３０６
ＢおよびＮ+ 型ソース・ドレイン領域３０６Ｃを形成
し、２弗化ボロン（ＢＦ2 ）等のイオン注入等によりＰ
+ 型ソース・ドレイン領域３０７を形成する〔図１４，
図１５，図１６（ａ），図１８（ａ）〕。
要の領域に、Ｎウェル３０２を形成する。Ｎウェル３０
２表面を含めたＰ型シリコン基板３０１表面の素子形成
予定領域にフォト・レジスト膜等のマスクを形成し、Ｎ
ウェル２０２表面を含めたＰ型シリコン基板２０１表面
のシリコンを４００ｎｍ程度の深さだけ異方性エッチン
グして分離溝を形成する。分離溝の表面に熱酸化による
酸化シリコン膜もしくはＨＴＯ膜を形成し、全面に例え
ば５００ｎｍ程度のＢＰＳＧ膜等の形成等を行ない、Ｃ
ＭＰ等を行なって膜厚４００ｎｍ程度のフィールド絶縁
膜３２３を形成する。膜厚１０〜１２ｎｍ程度のゲート
酸化膜３０４を形成する。全面に膜厚１００ｎｍ程度の
Ｎ+ 型の多結晶シリコン膜および膜厚１００ｎｍ程度の
タングステン・シリサイド膜（図に明示せず）を形成
し、このタングステン・ポリサイド膜をパターニングし
てワード線３２５Ａ，ゲート電極３２５Ｂおよびゲート
電極３２５Ｃを形成する。砒素等のイオン注入等により
Ｎ+ 型ソース領域３０６Ａ，Ｎ+ 型ドレイン領域３０６
ＢおよびＮ+ 型ソース・ドレイン領域３０６Ｃを形成
し、２弗化ボロン（ＢＦ2 ）等のイオン注入等によりＰ
+ 型ソース・ドレイン領域３０７を形成する〔図１４，
図１５，図１６（ａ），図１８（ａ）〕。
【００８２】次に、層間絶縁膜３０８を形成する。この
層間絶縁膜３０８表面（上面）はＣＭＰ等により平坦化
されている。層間絶縁膜３０８にＮ+ 型ドレイン領域３
０６Ｂに達するノード・コンタクト孔３３２を形成す
る。全面に（第１の導電体膜である）膜厚６００ｎｍ程
度のＮ+ 型多結晶シリコン膜３６３を形成する。ストレ
ージ・ノード電極の形成予定領域とＮウェル３０２とを
覆う膜厚１μｍ程度の（第１の）フォト・レジスト膜３
６４をこのＮ+ 型多結晶シリコン膜３６３表面上に形成
する〔図１４，図１５，図１６（ｂ），図１８
（ｂ）〕。
層間絶縁膜３０８表面（上面）はＣＭＰ等により平坦化
されている。層間絶縁膜３０８にＮ+ 型ドレイン領域３
０６Ｂに達するノード・コンタクト孔３３２を形成す
る。全面に（第１の導電体膜である）膜厚６００ｎｍ程
度のＮ+ 型多結晶シリコン膜３６３を形成する。ストレ
ージ・ノード電極の形成予定領域とＮウェル３０２とを
覆う膜厚１μｍ程度の（第１の）フォト・レジスト膜３
６４をこのＮ+ 型多結晶シリコン膜３６３表面上に形成
する〔図１４，図１５，図１６（ｂ），図１８
（ｂ）〕。
【００８３】次に、フォト・レジスト膜３６４をマスク
にしてＮ+ 型多結晶シリコン膜３６３のパターニングを
行ない、ノード・コンタクト孔３３２を介してＮ+ 型ド
レイン領域３０６Ｂに接続されるストレージ・ノード電
極３３３を形成し，Ｎウェル３０２上にＮ+ 型多結晶シ
リコン膜パターン３６３ａを残置する。このフォト・レ
ジスト膜３６４（およびストレージ・ノード電極３３
３，Ｎ+ 型多結晶シリコン膜パターン３６３ａ）をマス
クにして、３５０ｋｅＶ，５×１０12程度のボロンのイ
オン注入を行ない、Ｐ型拡散層３１６Ａ，３１６Ｂを形
成する〔図１４，図１５，図１６（ｃ），図１８
（ｃ）〕。
にしてＮ+ 型多結晶シリコン膜３６３のパターニングを
行ない、ノード・コンタクト孔３３２を介してＮ+ 型ド
レイン領域３０６Ｂに接続されるストレージ・ノード電
極３３３を形成し，Ｎウェル３０２上にＮ+ 型多結晶シ
リコン膜パターン３６３ａを残置する。このフォト・レ
ジスト膜３６４（およびストレージ・ノード電極３３
３，Ｎ+ 型多結晶シリコン膜パターン３６３ａ）をマス
クにして、３５０ｋｅＶ，５×１０12程度のボロンのイ
オン注入を行ない、Ｐ型拡散層３１６Ａ，３１６Ｂを形
成する〔図１４，図１５，図１６（ｃ），図１８
（ｃ）〕。
【００８４】その後、上記フォト・レジスト膜３６４を
除去し、洗浄等によりストレージ・ノード電極３３３表
面の自然酸化膜を除去した後、全面に膜厚７ｎｍ程度の
窒化シリコン膜（図に明示せず）を形成し、８００℃程
度でのスチーム酸化を行なって容量絶縁膜３３４を形成
する。全面に（第２の導電体膜である）膜厚１５０ｎｍ
程度のＮ+ 型多結晶シリコン膜３６５を形成する〔図１
４，図１５，図１６（ｄ），図１８（ｄ）〕。少なくと
も周辺回路が形成された領域に開口部を有する第２のフ
ォト・レジスト膜３６６をこのＮ+ 型多結晶シリコン膜
３６５表面上に形成する。このＮ+ 型多結晶シリコン膜
３６５，容量絶縁膜３３４およびＮ+ 型多結晶シリコン
膜パターン３６３ａを順次エッチングし、セル・アレイ
の領域にこの多結晶シリコン膜からなるセル・プレート
電極３３５と容量絶縁膜３３４とを残置形成する〔図１
４，図１５，図１７，図１９〕。
除去し、洗浄等によりストレージ・ノード電極３３３表
面の自然酸化膜を除去した後、全面に膜厚７ｎｍ程度の
窒化シリコン膜（図に明示せず）を形成し、８００℃程
度でのスチーム酸化を行なって容量絶縁膜３３４を形成
する。全面に（第２の導電体膜である）膜厚１５０ｎｍ
程度のＮ+ 型多結晶シリコン膜３６５を形成する〔図１
４，図１５，図１６（ｄ），図１８（ｄ）〕。少なくと
も周辺回路が形成された領域に開口部を有する第２のフ
ォト・レジスト膜３６６をこのＮ+ 型多結晶シリコン膜
３６５表面上に形成する。このＮ+ 型多結晶シリコン膜
３６５，容量絶縁膜３３４およびＮ+ 型多結晶シリコン
膜パターン３６３ａを順次エッチングし、セル・アレイ
の領域にこの多結晶シリコン膜からなるセル・プレート
電極３３５と容量絶縁膜３３４とを残置形成する〔図１
４，図１５，図１７，図１９〕。
【００８５】フォト・レジスト膜３６６を除去した後、
全面を覆う層間絶縁膜３１１を形成する。この層間絶縁
膜もＨＴＯ膜とこれを覆うＢＰＳＧ膜とからなる。例え
ばＨＴＯ膜を形成し，膜厚１０００ｎｍ程度のＢＰＳＧ
膜を形成し，リフローおよびＣＭＰを行なって、平坦化
された表面を有する層間絶縁膜３１１を形成する。本実
施の形態においては、層間絶縁膜３１１の上面が平坦で
あるこのは必ずしも必要ではない。例えば、膜厚３００
ｎｍ程度のＢＰＳＧ膜を形成し，リフロー等を行なって
滑らかな上面を有する第２の層間絶縁膜を形成してもよ
い。なお、いずれの場合でも、ストレージ・ノード電極
３３３の直上における第２の層間絶縁膜の膜厚として
は、少なくとも２００ｎｍ程度有ることが好ましい。層
間絶縁膜３１１，３０８を貫通してＮ+ 型ソース領域３
０６Ａに達するビット・コンタクト孔３３９を形成した
後、ビット線３４０を形成する〔図１４，図１５〕。そ
の後は公知の製造方法により、第３の層間絶縁膜，コン
タクト孔，上層金属配線，表面保護膜等が形成され、本
実施の形態によるＤＲＡＭが完成する。
全面を覆う層間絶縁膜３１１を形成する。この層間絶縁
膜もＨＴＯ膜とこれを覆うＢＰＳＧ膜とからなる。例え
ばＨＴＯ膜を形成し，膜厚１０００ｎｍ程度のＢＰＳＧ
膜を形成し，リフローおよびＣＭＰを行なって、平坦化
された表面を有する層間絶縁膜３１１を形成する。本実
施の形態においては、層間絶縁膜３１１の上面が平坦で
あるこのは必ずしも必要ではない。例えば、膜厚３００
ｎｍ程度のＢＰＳＧ膜を形成し，リフロー等を行なって
滑らかな上面を有する第２の層間絶縁膜を形成してもよ
い。なお、いずれの場合でも、ストレージ・ノード電極
３３３の直上における第２の層間絶縁膜の膜厚として
は、少なくとも２００ｎｍ程度有ることが好ましい。層
間絶縁膜３１１，３０８を貫通してＮ+ 型ソース領域３
０６Ａに達するビット・コンタクト孔３３９を形成した
後、ビット線３４０を形成する〔図１４，図１５〕。そ
の後は公知の製造方法により、第３の層間絶縁膜，コン
タクト孔，上層金属配線，表面保護膜等が形成され、本
実施の形態によるＤＲＡＭが完成する。
【００８６】本実施と形態は、上記第２の実施の形態の
有する効果を有している。
有する効果を有している。
【００８７】なお、上記第３の実施の形態において、フ
ィールド絶縁膜３２３を採用したが、これに限定される
ものではなく、上記第１，第２の実施の形態と同様に、
（変形された）ＬＯＣＯＳ型のフィールド酸化膜を採用
することが可能である。同様に、上記第１，第２の実施
の形態でも、本実施の形態のように溝分離構造によるフ
ィールド絶縁膜を採用してもさしつかえない。また、本
実施の形態において、上記第２の実施の形態と同様に、
少なくともＤ段階の高加速エネルギーによるボロンのイ
オン注入により、チャネル・ストッパー用のＰ型拡散層
３１６Ａ，３１６Ｂを形成してもよい。
ィールド絶縁膜３２３を採用したが、これに限定される
ものではなく、上記第１，第２の実施の形態と同様に、
（変形された）ＬＯＣＯＳ型のフィールド酸化膜を採用
することが可能である。同様に、上記第１，第２の実施
の形態でも、本実施の形態のように溝分離構造によるフ
ィールド絶縁膜を採用してもさしつかえない。また、本
実施の形態において、上記第２の実施の形態と同様に、
少なくともＤ段階の高加速エネルギーによるボロンのイ
オン注入により、チャネル・ストッパー用のＰ型拡散層
３１６Ａ，３１６Ｂを形成してもよい。
【００８８】また、上記第１，第２および第３の実施の
態様では、メモリ・セル（およびセル・アレイ）がＰ型
シリコン基板表面に設けられているが、本発明はこれに
限定されるものではない。周辺回路用のＮウェルよりも
深い別のＮウェルをセル・アレイ領域に設け，この表面
にＰウェルを設け、このＰウェル表面にメモリ・セルを
設けることも可能である。
態様では、メモリ・セル（およびセル・アレイ）がＰ型
シリコン基板表面に設けられているが、本発明はこれに
限定されるものではない。周辺回路用のＮウェルよりも
深い別のＮウェルをセル・アレイ領域に設け，この表面
にＰウェルを設け、このＰウェル表面にメモリ・セルを
設けることも可能である。
【００８９】
【発明の効果】以上説明したように本発明の半導体記憶
装置による素子分離構造により、スタックド型の容量素
子とＣＭＯＳトランジスタからなる周辺回路とを有する
ＤＲＡＭにおいて、メモリ・セルのＮチャネル型ＭＯＳ
トランジスタのＮ+ 型拡散層の寄生容量の増大，接合耐
圧の低下，接合リークの増大の抑制と、このＮチャネル
型ＭＯＳトランジスタの狭チャネル効果の抑制と、この
メモリ・セルのデータ保持特性の向上と、周辺回路をな
すＣＭＯＳトランジスタのラッチ・アップ耐性の向上と
が同時に実現できる。また、本発明の半導体記憶装置の
製造方法は、上記素子分離構造を形成するための専用の
フォト・リソグラフィ工程を特段に設けることなく目的
の半導体記憶装置を形成することができる。
装置による素子分離構造により、スタックド型の容量素
子とＣＭＯＳトランジスタからなる周辺回路とを有する
ＤＲＡＭにおいて、メモリ・セルのＮチャネル型ＭＯＳ
トランジスタのＮ+ 型拡散層の寄生容量の増大，接合耐
圧の低下，接合リークの増大の抑制と、このＮチャネル
型ＭＯＳトランジスタの狭チャネル効果の抑制と、この
メモリ・セルのデータ保持特性の向上と、周辺回路をな
すＣＭＯＳトランジスタのラッチ・アップ耐性の向上と
が同時に実現できる。また、本発明の半導体記憶装置の
製造方法は、上記素子分離構造を形成するための専用の
フォト・リソグラフィ工程を特段に設けることなく目的
の半導体記憶装置を形成することができる。
【図１】本発明の第１の実施の形態の平面模式図であ
る。
る。
【図２】上記第１の実施の形態の断面模式図であり、図
１のＡＡ線，ＢＢ線およびＣＣ線での断面模式図であ
る。
１のＡＡ線，ＢＢ線およびＣＣ線での断面模式図であ
る。
【図３】上記第１の実施の形態の主要製造工程の断面模
式図であり、図１のＡＡ線での断面模式図である。
式図であり、図１のＡＡ線での断面模式図である。
【図４】上記第１の実施の形態の主要製造工程の断面模
式図であり、図１のＡＡ線での断面模式図である。
式図であり、図１のＡＡ線での断面模式図である。
【図５】上記第１の実施の形態の主要製造工程の断面模
式図であり、図１のＢＢ線での断面模式図である。
式図であり、図１のＢＢ線での断面模式図である。
【図６】上記第１の実施の形態の主要製造工程の断面模
式図であり、図１のＢＢ線での断面模式図である。
式図であり、図１のＢＢ線での断面模式図である。
【図７】上記第１の実施の形態の効果を説明するための
図であり、累積不良ビット数のデータ保持時間依存性を
示すグラフである。
図であり、累積不良ビット数のデータ保持時間依存性を
示すグラフである。
【図８】本発明の第２の実施の形態の平面模式図であ
る。
る。
【図９】上記第２の実施の形態の断面模式図であり、図
８のＡＡ線，ＢＢ線，ＣＣ線およびＤＤ線での断面模式
図である。
８のＡＡ線，ＢＢ線，ＣＣ線およびＤＤ線での断面模式
図である。
【図１０】上記第２の実施の形態の主要製造工程の断面
模式図であり、図８のＡＡ線での断面模式図である。
模式図であり、図８のＡＡ線での断面模式図である。
【図１１】上記第２の実施の形態の主要製造工程の断面
模式図であり、図８のＢＢ線での断面模式図である。
模式図であり、図８のＢＢ線での断面模式図である。
【図１２】上記第２の実施の形態の主要製造工程の断面
模式図であり、図８のＣＣ線での断面模式図である。
模式図であり、図８のＣＣ線での断面模式図である。
【図１３】上記第２の実施の形態の主要製造工程の断面
模式図であり、図８のＤＤ線での断面模式図である。
模式図であり、図８のＤＤ線での断面模式図である。
【図１４】本発明の第３の実施の形態の平面模式図であ
る。
る。
【図１５】上記第３の実施の形態の断面模式図であり、
図１４のＡＡ線，ＢＢ線およびＣＣ線での断面模式図で
ある。
図１４のＡＡ線，ＢＢ線およびＣＣ線での断面模式図で
ある。
【図１６】上記第３の実施の形態の主要製造工程の断面
模式図であり、図１４のＡＡ線での断面模式図である。
模式図であり、図１４のＡＡ線での断面模式図である。
【図１７】上記第３の実施の形態の主要製造工程の断面
模式図であり、図１４のＡＡ線での断面模式図である。
模式図であり、図１４のＡＡ線での断面模式図である。
【図１８】上記第３の実施の形態の主要製造工程の断面
模式図であり、図１４のＢＢ線での断面模式図である。
模式図であり、図１４のＢＢ線での断面模式図である。
【図１９】上記第３の実施の形態の主要製造工程の断面
模式図であり、図１４のＢＢ線での断面模式図である。
模式図であり、図１４のＢＢ線での断面模式図である。
【図２０】従来のＤＲＡＭの技術を基盤にした本発明者
の試行例の平面模式図である。
の試行例の平面模式図である。
【図２１】上記試行例の断面模式図であり、図２０のＡ
Ａ線，ＢＢ線およびＣＣ線での断面模式図である。
Ａ線，ＢＢ線およびＣＣ線での断面模式図である。
【図２２】上記試行例の主要製造工程の断面模式図であ
り、図２０のＡＡ線での断面模式図である。
り、図２０のＡＡ線での断面模式図である。
【図２３】上記試行例の主要製造工程の断面模式図であ
り、図２０のＢＢ線での断面模式図である。
り、図２０のＢＢ線での断面模式図である。
【図２４】上記試行例の課題を説明するための図であ
り、累積不良ビット数のデータ保持時間依存性を示すグ
ラフである。
り、累積不良ビット数のデータ保持時間依存性を示すグ
ラフである。
１０１，２０１，３０１，４０１ Ｐ型シリコン基板 １０２，２０２，３０２，４０２ Ｎウェル １０３，２０３，４０３ フィールド酸化膜 １０４，２０４，３０４，４０４ ゲート酸化膜 １０５Ａ，２２５Ａ，３２５Ａ，４０５Ａ ワード線 １０５Ｂ，１０５Ｃ，２２５Ｂ，２２５Ｃ，３２５Ｂ，
３２５Ｃ，４０５Ｂ，４０５Ｃ ゲート電極 １０６Ａ，２０６Ａ，３０６Ａ，４０６Ａ Ｎ+ 型ソ
ース領域 １０６Ｂ，２０６Ｂ，３０６Ｂ，４０６Ｂ Ｎ+ 型ド
レイン領域 １０６Ｃ，２０６Ｃ，３０６Ｃ，４０６Ｃ Ｎ+ 型ソ
ース・ドレイン領域 １０７，２０７，３０７，４０７ Ｐ+ 型ソース・ド
レイン領域 １０８，１１１，２０８，２１１，３０８，３１１，４
０８，４１１ 層間絶縁膜 １０９，２０９，３３９，４０９ ビット・コンタク
ト孔 １１０，２３０，３４０，４１０ ビット線 １１２，２１２，３３２，４１２ ノード・コンタク
ト孔 １１３，２１３，３３３，４１３ ストレージ・ノー
ド電極 １１４，２１４，３３４，４１４ 容量絶縁膜 １１５，２１５，３３５，４１５ セル・プレート電
極 １１６Ａ，１１６Ｂ，２１６Ａ，２１６Ｂ，２３６Ａ，
２３６Ｂ，３１６Ａ，３１６Ｂ，４１６Ａ，４１６Ｂ
Ｐ型拡散層 １４３，１４５，３６３，３６５ Ｎ+ 型多結晶シリ
コン膜 １４３ａ，２４３ａ，３６３ａ Ｎ+ 型多結晶シリコ
ン膜パターン １４４，１４６，２４４，３６４，３６６ フォト・
レジスト膜 ３２３ フィールド絶縁膜
３２５Ｃ，４０５Ｂ，４０５Ｃ ゲート電極 １０６Ａ，２０６Ａ，３０６Ａ，４０６Ａ Ｎ+ 型ソ
ース領域 １０６Ｂ，２０６Ｂ，３０６Ｂ，４０６Ｂ Ｎ+ 型ド
レイン領域 １０６Ｃ，２０６Ｃ，３０６Ｃ，４０６Ｃ Ｎ+ 型ソ
ース・ドレイン領域 １０７，２０７，３０７，４０７ Ｐ+ 型ソース・ド
レイン領域 １０８，１１１，２０８，２１１，３０８，３１１，４
０８，４１１ 層間絶縁膜 １０９，２０９，３３９，４０９ ビット・コンタク
ト孔 １１０，２３０，３４０，４１０ ビット線 １１２，２１２，３３２，４１２ ノード・コンタク
ト孔 １１３，２１３，３３３，４１３ ストレージ・ノー
ド電極 １１４，２１４，３３４，４１４ 容量絶縁膜 １１５，２１５，３３５，４１５ セル・プレート電
極 １１６Ａ，１１６Ｂ，２１６Ａ，２１６Ｂ，２３６Ａ，
２３６Ｂ，３１６Ａ，３１６Ｂ，４１６Ａ，４１６Ｂ
Ｐ型拡散層 １４３，１４５，３６３，３６５ Ｎ+ 型多結晶シリ
コン膜 １４３ａ，２４３ａ，３６３ａ Ｎ+ 型多結晶シリコ
ン膜パターン １４４，１４６，２４４，３６４，３６６ フォト・
レジスト膜 ３２３ フィールド絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/76 H01L 21/8242
Claims (20)
- 【請求項１】 ゲート酸化膜を介してＰ型シリコン基板
上に設けられたワード線を兼る第１のゲート電極，該Ｐ
型シリコン基板表面に設けられた第１のＮ+型ソース領
域および第１のＮ+ 型ドレイン領域からなる第１のＮチ
ャネル型ＭＯＳトランジスタと、ストレージ・ノード電
極，容量絶縁膜およびセル・プレート電極からなる容量
素子とから１つのメモリ・セルが構成され、ゲート酸化
膜を介して該Ｐ型シリコン基板上に設けられた第２のゲ
ート電極，該Ｐ型シリコン基板表面に設けられた第２の
Ｎ+ 型ソース領域および第２のＮ+ 型ドレイン領域から
なる第２のＮチャネル型ＭＯＳトランジスタと、該Ｐ型
シリコン基板表面に形成されたＮウェル上にゲート酸化
膜を介して設けられた第３のゲート電極，該Ｎウェル表
面に設けられたＰ+ 型ソース領域およびＰ+ 型ドレイン
領域からなるＰチャネル型ＭＯＳトランジスタとから周
辺回路が構成される半導体記憶装置であって、 前記第１，第２のＮチャネル型ＭＯＳトランジスタおよ
びＰチャネル型ＭＯＳトランジスタは、前記Ｎウェル表
面を含めた前記Ｐ型シリコン基板表面に設けられたフィ
ールド絶縁膜により分離され、さらに該フィールド絶縁
膜の底面は前記第１のＮ+ 型ソース領域，第１のＮ+ 型
ドレイン領域，第２のＮ+ 型ソース領域並びに第２のＮ
+ 型ドレイン領域の底面より深い位置に設けられてお
り、 前記第１，第２のＮチャネル型ＭＯＳトランジスタおよ
びＰチャネル型ＭＯＳトランジスタは、平坦化された表
面を有する第１の層間絶縁膜により覆われており、 前記第１の層間絶縁膜表面上に設けられたビット線は、
該第１の層間絶縁膜に設けられたビット・コンタクト孔
を介して前記第１のＮ+ 型ソース領域に接続されてお
り、 前記ビット線を含めて前記第１の層間絶縁膜は平坦化さ
れた表面を有する第２の層間絶縁膜により覆われてお
り、 前記第１のＮチャネル型トランジスタのチャネル領域並
びに第１のＮ+ 型ドレイン領域上を覆う姿態を有して前
記第２の層間絶縁膜表面上に設けられた前記スノレージ
・ノード電極は、該第２の層間絶縁膜および該第１の層
間絶縁膜を貫通して該第１のＮ+ 型ドレイン領域に達す
るノード・コンタクト孔を介して、該第１のＮ+ 型ドレ
イン領域に接続されており、 前記メモリ・セルが設けられた領域における前記スノレ
ージ・ノード電極，第１のＮ + 型ドレイン領域並びに第
１のＮチャネル型ＭＯＳトランジスタのチャネル領域の
直下を除いた領域と、前記周辺回路が設けられた領域に
おける前記Ｎウェルを除いた領域との前記シリコン基板
中にはＰ型拡散層が設けられ、該Ｐ型拡散層は前記フィ
ールド絶縁膜の底面に接触し、さらに該Ｐ型拡散層の上
面は前記第１のＮ+ 型ソース領域，第１のＮ+ 型ソース
領域並びに第１のＮ+ 型ドレイン領域の底面より深い位
置に設けられていることを併せて特徴とする半導体記憶
装置。 - 【請求項２】 前記フィールド絶縁膜がＬＯＣＯＳ型の
フィールド酸化膜からなることを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記フィールド絶縁膜が、前記Ｐ型シリ
コン基板表面に設けられた溝を充填する姿態を有するこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記第１，第２並びに第３のゲート電極
が、高融点金属膜，高融点金属シリサイド膜もしくは高
融点金属ポリサイド膜からなることを特徴とする請求項
１，請求項２あるいは請求項３記載の半導体記憶装置。 - 【請求項５】 前記ビット線が高融点金属膜，高融点金
属シリサイド膜もしくは高融点金属ポリサイド膜からな
ることを特徴とする請求項４記載の半導体記憶装置。 - 【請求項６】 ゲート酸化膜を介してＰ型シリコン基板
上に設けられたワード線を兼る第１のゲート電極，該Ｐ
型シリコン基板表面に設けられた第１のＮ+型ソース領
域および第１のＮ+ 型ドレイン領域からなる第１のＮチ
ャネル型ＭＯＳトランジスタと、ストレージ・ノード電
極，容量絶縁膜およびセル・プレート電極からなる容量
素子とから１つのメモリ・セルが構成され、ゲート酸化
膜を介して該Ｐ型シリコン基板上に設けられた第２のゲ
ート電極，該Ｐ型シリコン基板表面に設けられた第２の
Ｎ+ 型ソース領域および第２のＮ+ 型ドレイン領域から
なる第２のＮチャネル型ＭＯＳトランジスタと、該Ｐ型
シリコン基板表面に形成されたＮウェル上にゲート酸化
膜を介して設けられた第３のゲート電極，該Ｎウェル表
面に設けられたＰ+ 型ソース領域およびＰ+ 型ドレイン
領域からなるＰチャネル型ＭＯＳトランジスタとから周
辺回路が構成される半導体記憶装置であって、 前記第１，第２のＮチャネル型ＭＯＳトランジスタおよ
びＰチャネル型ＭＯＳトランジスタは、前記Ｎウェル表
面を含めた前記Ｐ型シリコン基板表面に設けられたフィ
ールド絶縁膜により分離され、さらに該フィールド絶縁
膜の底面は前記第１のＮ+ 型ソース領域，第１のＮ+ 型
ドレイン領域，第２のＮ+ 型ソース領域並びに第２のＮ
+ 型ドレイン領域の底面より深い位置に設けられてお
り、 前記第１，第２のＮチャネル型ＭＯＳトランジスタおよ
びＰチャネル型ＭＯＳトランジスタは、平坦化された表
面を有する第１の層間絶縁膜により覆われており、 前記第１のＮチャネル型トランジスタのチャネル領域並
びに第１のＮ+ 型ドレイン領域上を覆う姿態を有して前
記第１の層間絶縁膜表面上に設けられた前記スノレージ
・ノード電極は、該第１の層間絶縁膜に設けられたノー
ド・コンタクト孔を介して該第１のＮ+ 型ドレイン領域
に接続されており、 前記容量素子を含めて前記第１の層間絶縁膜は第２の層
間絶縁膜により覆われており、 前記第２の層間絶縁膜表面上に設けられたビット線は、
該第２の層間絶縁膜および該第１の層間絶縁膜を貫通し
て前記第１のＮ+ 型ソース領域に達するノード・コンタ
クト孔を介して、該第１のＮ+ 型ソース領域に接続され
ており、 前記メモリ・セルが設けられた領域における前記スノレ
ージ・ノード電極，第１のＮ + 型ドレイン領域並びに第
１のＮチャネル型ＭＯＳトランジスタのチャネル領域の
直下を除いた領域と、前記周辺回路が設けられた領域に
おける前記Ｎウェルを除いた領域との前記シリコン基板
中にはＰ型拡散層が設けられ、該Ｐ型拡散層は前記フィ
ールド絶縁膜の底面に接触し、さらに該Ｐ型拡散層の上
面は前記第１のＮ+ 型ソース領域，第１のＮ+ 型ソース
領域並びに第１のＮ+ 型ドレイン領域の底面より深い位
置に設けられていることを併せて特徴とする半導体記憶
装置。 - 【請求項７】 前記フィールド絶縁膜がＬＯＣＯＳ型の
フィールド酸化膜からなることを特徴とする請求項６記
載の半導体記憶装置。 - 【請求項８】 前記フィールド絶縁膜が、前記Ｐ型シリ
コン基板表面に設けられた溝を充填する姿態を有するこ
とを特徴とする請求項６記載の半導体記憶装置。 - 【請求項９】 前記第１，第２並びに第３のゲート電極
が、高融点金属膜，高融点金属シリサイド膜もしくは高
融点金属ポリサイド膜からなることを特徴とする請求項
６，請求項７あるいは請求項８記載の半導体記憶装置。 - 【請求項１０】 Ｐ型シリコン基板表面の所要の領域に
Ｎウェルを形成し、該Ｎウェル表面を含めた該Ｐ型シリ
コン基板表面の素子分離領域にフィールド絶縁膜を形成
し、該Ｎウェル表面を含めた該Ｐ型シリコン基板表面の
素子形成領域にゲート酸化膜を形成し、該ゲート絶縁膜
を介してメモリ・セルの形成予定領域の該Ｐ型シリコン
基板表面上，周辺回路形成予定領域の該Ｐ型シリコン基
板表面上および該周辺回路形成予定領域の該Ｎウェル表
面上にそれぞれ第１，第２および第３のゲート電極を形
成する工程と、 前記第３のゲート電極に自己整合的なＰ+ 型ソース領域
およびＰ+ 型ドレイン領域を前記Ｎウェル表面に形成す
る工程と、 前記フィールド絶縁膜の底面より浅い接合の深さを有し
て前記第１のゲート電極に自己整合的な第１のＮ+ 型ソ
ース領域並びに第１のＮ+ 型ドレイン領域を前記メモリ
・セルの形成予定領域の前記Ｐ型シリコン基板表面に形
成するとともに、該フィールド絶縁膜の底面より浅い接
合の深さを有して前記第２のゲート電極に自己整合的な
第２のＮ+ 型ソース領域並びに第２のＮ+ 型ドレイン領
域を前記周辺回路形成予定領域の該Ｐ型シリコン基板表
面に形成する工程と、 表面が平坦化された第１の層間絶縁膜を全面に形成し、
前記第１のＮ+ 型ソース領域に達するビット・コンタク
ト孔を該第１の層間絶縁膜に形成し、該ビット・コンタ
クト孔を介して該第１のＮ+ 型ソース領域に接続される
ビット線を該第１の層間絶縁膜表面上に形成する工程
と、 表面が平坦化された第２の層間絶縁膜を全面に形成し、
該第２の層間絶縁膜および前記第１の層間絶縁膜を貫通
して前記第１のＮ+ 型ドレイン領域に達するノード・コ
ンタクト孔を形成する工程と、 全面に第１の導電体膜を形成し、前記第１のＮ+ 型ドレ
イン領域上を覆う姿態を有したストレージ・ノード電極
の形成予定領域と、前記Ｎウェルとを覆う第１のフォト
・レジスト膜を形成する工程と、 前記第１のフォト・レジスト膜をマスクにした該第１の
導電体膜のエッチングにより、ストレージ・ノード電極
を形成するとともに該Ｎウェル上に導電体膜パターンを
残置する工程と、 前記第１のフォト・レジスト膜をマスクにした高加速エ
ネルギーのボロンのイオン注入により、前記第１，第２
のＮ+ 型ソース領域および第２のＮ+ 型ドレイン領域よ
り深い前記Ｐ型シリコン基板中に、前記フィールド絶縁
膜の底面に接触するＰ型拡散層を形成する工程と、 前記第１のフォト・レジスト膜を除去し、全面に容量絶
縁膜と第２の導電体膜とを順次形成し、前記メモリ・セ
ルの形成予定領域の所要の領域を覆う第２のフォト・レ
ジスト膜を形成し、該第２のフォト・レジスト膜をマス
クにした等方性エッチングにより前記第２の導電体膜を
エッチングしてセル・プレート電極を形成し、該第２の
フォト・レジスト膜をマスクにした等方性エッチングに
より前記容量絶縁膜を除去し、さらに該第２のフォト・
レジスト膜をマスクにしたエッチングにより前記導電体
膜パターンを除去し、該第２のフォト・レジスト膜を除
去する工程とを有することを特徴とする半導体記憶装置
の製造方法。 - 【請求項１１】 前記フィールド絶縁膜がＬＯＣＯＳ型
のフィールド酸化膜からなり、該フィールド酸化膜の形
成が窒化シリコン膜をマスクにした前記素子分離領域の
前記Ｐ型シリコン基板表面の所定の深さのエッチングと
該窒化シリコン膜をマスクにした選択酸化とからなるこ
とを特徴とする請求項１０記載の半導体記憶装置の製造
方法。 - 【請求項１２】 前記フィールド絶縁膜の形成が、前記
素子分離領域の前記Ｐ型シリコン基板表面に溝を形成
し、該溝に絶縁膜を充填してなることを特徴とする請求
項１０記載の半導体記憶装置の製造方法。 - 【請求項１３】 前記第１，第２並びに第３のゲート電
極が、高融点金属膜，高融点金属シリサイド膜もしくは
高融点金属ポリサイド膜からなることを特徴とする請求
項１０，請求項１１あるいは請求項１２記載の半導体記
憶装置。 - 【請求項１４】 前記ビット線が高融点金属膜，高融点
金属シリサイド膜もしくは高融点金属ポリサイド膜から
なることを特徴とする請求項１３記載の半導体記憶装
置。 - 【請求項１５】 前記高加速エネルギーのボロンのイオ
ン注入が、少なくとを２段階の高加速エネルギーによる
ボロンのイオン注入からなることを特徴とする請求項１
３もしくは請求項１４記載の半導体記憶装置。 - 【請求項１６】 Ｐ型シリコン基板表面の所要の領域に
Ｎウェルを形成し、該Ｎウェル表面を含めた該Ｐ型シリ
コン基板表面の素子分離領域にフィールド絶縁膜を形成
し、該Ｎウェル表面を含めた該Ｐ型シリコン基板表面の
素子形成領域にゲート酸化膜を形成し、該ゲート絶縁膜
を介してメモリ・セルの形成予定領域の該Ｐ型シリコン
基板表面上，周辺回路形成予定領域の該Ｐ型シリコン基
板表面上および該周辺回路形成予定領域の該Ｎウェル表
面上にそれぞれ第１，第２および第３のゲート電極を形
成する工程と、 前記第３のゲート電極に自己整合的なＰ+ 型ソース領域
およびＰ+ 型ドレイン領域を前記Ｎウェル表面に形成す
る工程と、 前記フィールド絶縁膜の底面より浅い接合の深さを有し
て前記第１のゲート電極に自己整合的な第１のＮ+ 型ソ
ース領域並びに第１のＮ+ 型ドレイン領域を前記メモリ
・セルの形成予定領域の前記Ｐ型シリコン基板表面に形
成するとともに、該フィールド絶縁膜の底面より浅い接
合の深さを有して前記第２のゲート電極に自己整合的な
第２のＮ+ 型ソース領域並びに第２のＮ+ 型ドレイン領
域を前記周辺回路形成予定領域の該Ｐ型シリコン基板表
面に形成する工程と、 表面が平坦化された第１の層間絶縁膜を全面に形成し、
該第１の層間絶縁膜を貫通して前記第１のＮ+ 型ドレイ
ン領域に達するノード・コンタクト孔を形成する工程
と、 全面に第１の導電体膜を形成し、前記第１のＮ+ 型ドレ
イン領域上を覆う姿態を有したストレージ・ノード電極
の形成予定領域と、前記Ｎウェルとを覆う第１のフォト
・レジスト膜を形成する工程と、 前記第１のフォト・レジスト膜をマスクにした該第１の
導電体膜のエッチングにより、ストレージ・ノード電極
を形成するとともに該Ｎウェル上に導電体膜パターンを
残置する工程と、 前記第１のフォト・レジスト膜をマスクにした高加速エ
ネルギーのボロンのイオン注入により、前記第１，第２
のＮ+ 型ソース領域および第２のＮ+ 型ドレイン領域よ
り深い前記Ｐ型シリコン基板中に、前記フィールド絶縁
膜の底面に接触するＰ型拡散層を形成する工程と、 前記第１のフォト・レジスト膜を除去し、全面に容量絶
縁膜と第２の導電体膜とを順次形成し、前記メモリ・セ
ルの形成予定領域の所要の領域を覆う第２のフォト・レ
ジスト膜を形成し、該第２のフォト・レジスト膜をマス
クにした等方性エッチングにより前記第２の導電体膜を
エッチングしてセル・プレート電極を形成し、該第２の
フォト・レジスト膜をマスクにした等方性エッチングに
より前記容量絶縁膜を除去し、さらに該第２のフォト・
レジスト膜をマスクにしたエッチングにより前記導電体
膜パターンを除去し、該第２のフォト・レジスト膜を除
去する工程と、 第２の層間絶縁膜を全面に形成し、該第２の層間絶縁膜
および前記第１の層間絶縁膜を貫通して前記第１のＮ+
型ソース領域に達するビット・コンタクト孔を形成し、
該ビット・コンタクト孔を介して該第１のＮ+ 型ソース
領域に接続されるビット線を該第１の層間絶縁膜表面上
に形成する工程とを有することを特徴とする半導体記憶
装置の製造方法。 - 【請求項１７】 前記フィールド絶縁膜がＬＯＣＯＳ型
のフィールド酸化膜からなり、該フィールド酸化膜の形
成が窒化シリコン膜をマスクにした前記素子分離領域の
前記Ｐ型シリコン基板表面の所定の深さのエッチングと
該窒化シリコン膜をマスクにした選択酸化とからなるこ
とを特徴とする請求項１６記載の半導体記憶装置の製造
方法。 - 【請求項１８】 前記フィールド絶縁膜の形成が、前記
素子分離領域の前記Ｐ型シリコン基板表面に溝を形成
し、該溝に絶縁膜を充填してなることを特徴とする請求
項１６記載の半導体記憶装置の製造方法。 - 【請求項１９】 前記第１，第２並びに第３のゲート電
極が、高融点金属膜，高融点金属シリサイド膜もしくは
高融点金属ポリサイド膜からなることを特徴とする請求
項１６，請求項１７あるいは請求項１８記載の半導体記
憶装置。 - 【請求項２０】 前記高加速エネルギーのボロンのイオ
ン注入が、少なくとを２段階の高加速エネルギーによる
ボロンのイオン注入からなることを特徴とする請求項１
９記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193573A JP3008824B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193573A JP3008824B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945876A JPH0945876A (ja) | 1997-02-14 |
| JP3008824B2 true JP3008824B2 (ja) | 2000-02-14 |
Family
ID=16310261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193573A Expired - Lifetime JP3008824B2 (ja) | 1995-07-28 | 1995-07-28 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008824B2 (ja) |
-
1995
- 1995-07-28 JP JP7193573A patent/JP3008824B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0945876A (ja) | 1997-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991102 |