KR100426811B1 - 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 - Google Patents
셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims description 55
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000010410 layer Substances 0.000 claims description 66
- 238000005530 etching Methods 0.000 claims description 27
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 230000003068 static effect Effects 0.000 abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
Description
Claims (19)
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판과;상기 셀프얼라인 콘택영역에 형성되어 상기 반도체 기판을 노출시키는 셀프얼라인 콘택과;상기 셀프얼라인 콘택을 제외한 기판상에 형성된 제1절연막과;상기 제1절연막상에 형성된 다수의 도전막패턴과;상기 각 도전막 패턴의 측벽에 형성된 스페이서와;상기 셀프얼라인 콘택영역에서는 상기 셀프얼라인 콘택을 제외한 제1절연막에 형성되고, 상기 비셀프얼라인 콘택영역에서는 상기 제1절연막의 전면상에 형성된 제2절연막과;상기 스페이서 하부의 제2절연막상에 형성된 제3절연막과;상기 비셀프얼라인 콘택영역의 전면상부 및 상기 셀프얼라인 콘택영역의 스페이서의 측벽에 형성된 제4절연막과;상기 비셀프얼라인 콘택영역의 제4절연막상에 형성된 제5절연막을 포함하며,상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자.
- 제 1 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 2 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시킨 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 1 항에 있어서, 상기 제2절연막은 상기 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 삭제
- 제 3 항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 6 항에 있어서, 상기 비셀프얼라인 콘택영역에서는 상기 제3절연막이 상기 제4절연막하부의 제2절연막상에 일부 남아있는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 7 항에 있어서, 상기 비셀프얼라인 콘택영역에서의 제2 및 제3절연막의 두께의 합은 적어도 20Å이상인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 삭제
- 제 1 항에 있어서, 상기 제4절연막은 에치스톱퍼용 질화막이고, 상기 제5절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판을 제공하는 단계와;상기 반도체 기판상에 제1절연막을 형성하는 단계와;상기 제1절연막상에 다수의 도전막패턴을 형성하는 단계와;상기 도전막패턴을 포함한 제1절연막상에 제2절연막, 제3절연막 및 제4절연막을 순차 형성하는 단계와;상기 제4절연막을 식각하여 상기 도전막패턴의 측벽에 스페이서를 형성하는 단계와;상기 스페이서를 포함한 기판상에 에치스톱퍼용 절연막과 층간 절연막을 순차 형성하는 단계와;상기 셀프얼라인 콘택영역의 에치스톱퍼용 절연막을 이용하여 상기 층간 절연막을 식각하고, 이어서 상기 제5절연막을 식각하여 셀프얼라인 콘택을 형성하는 단계를 포함하며,상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시켜 형성한 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 14 항에 있어서, 상기 제4절연막은 스페이서용 절연막으로서, 상기 제2 및 제3절연막에 대한 식각선택비를 갖는 질화막으로 이루어지는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 15항에 있어서, 상기 스페이서형성공정후 이온주입공정 및 세정공정이 더 추가되는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 16항에 있어서, 상기 이온주입공정 및 세정공정후 남아있는 제2절연막의 두께 또는 제2 및 제3절연막의 두께는 적어도 20Å이상인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 남아있는 제2절연막 및/또는 제3절연막은 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 제5절연막은 에치스톱퍼용 질화막이고, 상기 제6절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
US10/193,091 US6573602B2 (en) | 2001-07-12 | 2002-07-12 | Semiconductor device with a self-aligned contact and a method of manufacturing the same |
US10/410,340 US6784097B2 (en) | 2001-07-12 | 2003-04-10 | Method of manufacturing a semiconductor device with a self-aligned contact |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030006300A KR20030006300A (ko) | 2003-01-23 |
KR100426811B1 true KR100426811B1 (ko) | 2004-04-08 |
Family
ID=19712108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6573602B2 (ko) |
KR (1) | KR100426811B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4969001B2 (ja) * | 2001-09-20 | 2012-07-04 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
US7094684B2 (en) * | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
TWI338346B (en) | 2002-09-20 | 2011-03-01 | Semiconductor Energy Lab | Display device and manufacturing method thereof |
KR100645458B1 (ko) * | 2003-10-02 | 2006-11-13 | 주식회사 하이닉스반도체 | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 |
US6790765B1 (en) * | 2003-11-25 | 2004-09-14 | Nanya Technology Corporation | Method for forming contact |
US7217647B2 (en) * | 2004-11-04 | 2007-05-15 | International Business Machines Corporation | Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern |
US7727888B2 (en) * | 2005-08-31 | 2010-06-01 | International Business Machines Corporation | Interconnect structure and method for forming the same |
US20080023748A1 (en) * | 2006-07-27 | 2008-01-31 | Promos Technologies Pte. Ltd. | Self-aligned contacts to source/drain regions |
DE102009023251B4 (de) * | 2009-05-29 | 2011-02-24 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung |
KR20190093705A (ko) | 2009-11-27 | 2019-08-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
EP3570317A1 (en) | 2018-05-17 | 2019-11-20 | IMEC vzw | Area-selective deposition of a mask material |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04211120A (ja) * | 1990-02-19 | 1992-08-03 | Matsushita Electric Ind Co Ltd | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
KR19990057330A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체 소자의 제조방법 |
KR20000028534A (ko) * | 1998-10-16 | 2000-05-25 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
KR20000050641A (ko) * | 1999-01-13 | 2000-08-05 | 윤종용 | 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69029046T2 (de) * | 1989-03-16 | 1997-03-06 | Sgs Thomson Microelectronics | Kontakte für Halbleiter-Vorrichtungen |
KR930020669A (ko) * | 1992-03-04 | 1993-10-20 | 김광호 | 고집적 반도체장치 및 그 제조방법 |
FR2711275B1 (fr) * | 1993-10-15 | 1996-10-31 | Intel Corp | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. |
US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
US5858865A (en) * | 1995-12-07 | 1999-01-12 | Micron Technology, Inc. | Method of forming contact plugs |
JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP3957945B2 (ja) * | 2000-03-31 | 2007-08-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-07-12 KR KR10-2001-0042010A patent/KR100426811B1/ko active IP Right Grant
-
2002
- 2002-07-12 US US10/193,091 patent/US6573602B2/en not_active Expired - Lifetime
-
2003
- 2003-04-10 US US10/410,340 patent/US6784097B2/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04211120A (ja) * | 1990-02-19 | 1992-08-03 | Matsushita Electric Ind Co Ltd | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
KR19990057330A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 반도체 소자의 제조방법 |
KR20000028534A (ko) * | 1998-10-16 | 2000-05-25 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
KR20000050641A (ko) * | 1999-01-13 | 2000-08-05 | 윤종용 | 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20030011076A1 (en) | 2003-01-16 |
KR20030006300A (ko) | 2003-01-23 |
US6573602B2 (en) | 2003-06-03 |
US20030211717A1 (en) | 2003-11-13 |
US6784097B2 (en) | 2004-08-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 16 |