KR20030006300A - 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 - Google Patents
셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 Download PDFInfo
- Publication number
- KR20030006300A KR20030006300A KR1020010042010A KR20010042010A KR20030006300A KR 20030006300 A KR20030006300 A KR 20030006300A KR 1020010042010 A KR1020010042010 A KR 1020010042010A KR 20010042010 A KR20010042010 A KR 20010042010A KR 20030006300 A KR20030006300 A KR 20030006300A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- self
- insulating film
- aligned contact
- insulating
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000010410 layer Substances 0.000 claims abstract description 91
- 125000006850 spacer group Chemical group 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
Claims (19)
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판과;상기 셀프얼라인 콘택영역에 형성되어 상기 반도체 기판을 노출시키는 셀프얼라인 콘택과;상기 셀프얼라인 콘택을 제외한 기판상에 형성된 제1절연막과;상기 제1절연막상에 형성된 다수의 도전막패턴과;상기 각 도전막 패턴의 측벽에 형성된 스페이서와;상기 셀프얼라인 콘택영역에서는 상기 셀프얼라인 콘택을 제외한 제1절연막에 형성되고, 상기 비셀프얼라인 콘택영역에서는 상기 제1절연막의 전면상에 형성된 제2절연막과;상기 스페이서 하부의 제2절연막상에 형성된 제3절연막과;상기 비셀프얼라인 콘택영역의 전면상부 및 상기 셀프얼라인 콘택영역의 스페이서의 측벽에 형성된 제4절연막과;상기 비셀프얼라인 콘택영역의 제4절연막상에 형성된 제5절연막을 포함하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자.
- 제 1 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 2 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시킨 고온산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 1 항에 있어서, 상기 제2절연막은 상기 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 4 항에 있어서, 상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 3 항에 있어서, 상기 제3절연막은 상기 제2절연막에 비하여 상대적으로 저온에서 형성된 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 6 항에 있어서, 상기 비셀프얼라인 콘택영역에서는 상기 제3절연막이 상기 제4절연막하부의 제2절연막상에 일부 남아있는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 7 항에 있어서, 상기 비셀프얼라인 콘택영역에서의 제2 및 제3절연막의두께의 합은 적어도 20Å이상인 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 1 항에 있어서, 상기 제4절연막은 상기 제2 및 제3절연막 및 제5절연막에 대한 식각선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 9 항에 있어서, 상기 제4절연막은 에치스톱퍼용 질화막이고, 상기 제5절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판을 제공하는 단계와;상기 반도체 기판상에 제1절연막을 형성하는 단계와;상기 제1절연막상에 다수의 도전막패턴을 형성하는 단계와;상기 도전막패턴을 포함한 제1절연막상에 제2절연막, 제3절연막 및 제4절연막을 순차 형성하는 단계와;상기 제4절연막을 식각하여 상기 도전막패턴의 측벽에 스페이서를 형성하는 단계와;상기 스페이서를 포함한 기판상에 에치스톱퍼용 절연막과 층간 절연막을 순차 형성하는 단계와;상기 셀프얼라인 콘택영역의 에치스톱퍼용 절연막을 이용하여 상기 층간 절연막을 식각하고, 이어서 상기 제5절연막을 식각하여 셀프얼라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시켜 형성한 고온산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 제3절연막은 상기 제2절연막에 대해 상대적으로 저온에서 증착된 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 14 항에 있어서, 상기 제4절연막은 스페이서용 절연막으로서, 상기 제2 및 제3절연막에 대한 식각선택비를 갖는 질화막으로 이루어지는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 15항에 있어서, 상기 스페이서형성공정후 이온주입공정 및 세정공정이 더 추가되는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 16항에 있어서, 상기 이온주입공정 및 세정공정후 남아있는 제2절연막의 두께 또는 제2 및 제3절연막의 두께는 적어도 20Å이상인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 남아있는 제2절연막 및/또는 제3절연막은 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 제5절연막은 에치스톱퍼용 질화막이고, 상기 제6절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
US10/193,091 US6573602B2 (en) | 2001-07-12 | 2002-07-12 | Semiconductor device with a self-aligned contact and a method of manufacturing the same |
US10/410,340 US6784097B2 (en) | 2001-07-12 | 2003-04-10 | Method of manufacturing a semiconductor device with a self-aligned contact |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030006300A true KR20030006300A (ko) | 2003-01-23 |
KR100426811B1 KR100426811B1 (ko) | 2004-04-08 |
Family
ID=19712108
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0042010A KR100426811B1 (ko) | 2001-07-12 | 2001-07-12 | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6573602B2 (ko) |
KR (1) | KR100426811B1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4969001B2 (ja) * | 2001-09-20 | 2012-07-04 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
TWI357616B (en) * | 2002-09-20 | 2012-02-01 | Semiconductor Energy Lab | Display device and manufacturing method thereof |
US7094684B2 (en) * | 2002-09-20 | 2006-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
KR100645458B1 (ko) * | 2003-10-02 | 2006-11-13 | 주식회사 하이닉스반도체 | 습식 세정에 의한 어택을 방지할 수 있는 반도체 장치제조 방법 |
US6790765B1 (en) * | 2003-11-25 | 2004-09-14 | Nanya Technology Corporation | Method for forming contact |
US7217647B2 (en) * | 2004-11-04 | 2007-05-15 | International Business Machines Corporation | Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern |
US7727888B2 (en) * | 2005-08-31 | 2010-06-01 | International Business Machines Corporation | Interconnect structure and method for forming the same |
US20080023748A1 (en) * | 2006-07-27 | 2008-01-31 | Promos Technologies Pte. Ltd. | Self-aligned contacts to source/drain regions |
DE102009023251B4 (de) * | 2009-05-29 | 2011-02-24 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung |
KR101844972B1 (ko) | 2009-11-27 | 2018-04-03 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작방법 |
EP3570317A1 (en) | 2018-05-17 | 2019-11-20 | IMEC vzw | Area-selective deposition of a mask material |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0388075B1 (en) * | 1989-03-16 | 1996-11-06 | STMicroelectronics, Inc. | Contacts for semiconductor devices |
JPH04211120A (ja) * | 1990-02-19 | 1992-08-03 | Matsushita Electric Ind Co Ltd | コンタクトの形成方法およびそれを用いた半導体装置の製造方法 |
KR930020669A (ko) * | 1992-03-04 | 1993-10-20 | 김광호 | 고집적 반도체장치 및 그 제조방법 |
FR2711275B1 (fr) * | 1993-10-15 | 1996-10-31 | Intel Corp | Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits. |
US5439846A (en) * | 1993-12-17 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
US5607879A (en) * | 1995-06-28 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for forming buried plug contacts on semiconductor integrated circuits |
US5858865A (en) * | 1995-12-07 | 1999-01-12 | Micron Technology, Inc. | Method of forming contact plugs |
JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR100261684B1 (ko) * | 1997-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 제조방법 |
KR100284905B1 (ko) * | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
KR20000050641A (ko) * | 1999-01-13 | 2000-08-05 | 윤종용 | 산화막에 대해 높은 식각 선택비를 갖는 질화막 식각 방법 |
JP3957945B2 (ja) * | 2000-03-31 | 2007-08-15 | 富士通株式会社 | 半導体装置及びその製造方法 |
-
2001
- 2001-07-12 KR KR10-2001-0042010A patent/KR100426811B1/ko active IP Right Grant
-
2002
- 2002-07-12 US US10/193,091 patent/US6573602B2/en not_active Expired - Lifetime
-
2003
- 2003-04-10 US US10/410,340 patent/US6784097B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6784097B2 (en) | 2004-08-31 |
US6573602B2 (en) | 2003-06-03 |
US20030211717A1 (en) | 2003-11-13 |
KR100426811B1 (ko) | 2004-04-08 |
US20030011076A1 (en) | 2003-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100338778B1 (ko) | 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 | |
KR100426811B1 (ko) | 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 | |
KR100281124B1 (ko) | 반도체소자 및 그의 제조방법 | |
KR20040013529A (ko) | 스플릿 게이트형 플래쉬 메모리소자의 제조방법 | |
KR20030001827A (ko) | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 | |
KR100410980B1 (ko) | 반도체 소자의 셀프얼라인 콘택패드 형성방법 | |
KR100574358B1 (ko) | 반도체 장치 및 그 제조방법 | |
KR20010004237A (ko) | 자기정렬 콘택 공정을 포함하는 반도체 메모리 소자 제조방법 | |
KR100443345B1 (ko) | 반도체 소자의 자기정렬콘택 형성 방법 | |
KR100811258B1 (ko) | 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 | |
KR20050052027A (ko) | 리세스된 게이트를 갖는 반도체소자 및 그 제조방법 | |
KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
US20070161190A1 (en) | Split-gate-type nonvolatile memory device and method of fabricating the same | |
US20080220576A1 (en) | Manufacturing method of anti-punch-through semiconductor device | |
KR100327663B1 (ko) | 반도체소자의 층간절연막 형성방법 | |
US6391764B1 (en) | Method for fabricating semiconductor device | |
KR100323725B1 (ko) | 반도체소자 및 그의 제조방법 | |
KR20010109677A (ko) | 반도체소자의 모스 트랜지스터 제조방법 및 그에 의해제조된 모스 트랜지스터 | |
KR20100077633A (ko) | 스파이크라디칼산화를 이용한 반도체장치 제조 방법 | |
KR20050024667A (ko) | 반도체소자의 버팅컨택 형성방법 | |
KR20010046916A (ko) | 반도체 소자의 제조 방법 | |
KR20020049346A (ko) | 반도체 소자의 제조방법 | |
KR20030050671A (ko) | 반도체소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 16 |