CN105789048A - 半导体器件制造方法 - Google Patents

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徐唯佳
马小龙
殷华湘
周华杰
徐秋霞
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Abstract

本发明提供了一种半导体器件制造方法，用于叠层晶体管的制造，基于多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构而形成鳍片，并通过选择性地去除其中的SiGe材料层、形成栅极堆栈，非常方便地形成了以多层Si材料层为沟道区域的叠层晶体管结构。本发明的形成的叠层晶体管结构，相比传统晶体管，具有更高的集成度，同时，由于采用了围栅结构，晶体管的性能也得以提高。另外，本发明的方法与常规CMOS集成电路工艺兼容性好，不需要对常规工艺进行重大改变即可实现。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件及其制造方法领域，尤其涉及一种堆叠晶体管结构的制造方法。
背景技术
近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如100nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，例如，FinFET，3D晶体管等。
如何在现有工艺的基础上，方便地形成具有更高集成度的晶体管结构并保持晶体管的性能，是摆在研究人员面前的问题。为了解决这一问题，本发明提供了一种半导体晶体管结构及其制造方法。
发明内容
本发明提供一种堆叠纳米线晶体管的制造方法，采用了外延工艺形成Si/SiGe超晶格结构，获得了高集成度和高性能的晶体管。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，包括如下步骤：
提供衬底；
在所述衬底上形成由多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构；
将所述叠层结构形成为鳍片，并且，形成包围所述鳍片的隔离结构；
形成具有第一开口的第一硬掩模层，去除所述第一开口暴露出的所述多层SiGe材料层；
经由所述第一开口，形成栅极堆栈，所述栅极堆栈围绕所述多层Si材料层；
在所述第一硬掩膜层中形成第二开口，在所述第二开口的侧壁上形成间隙壁；
经由所述第二开口，去除剩余的所述多层SiGe材料层，之后，经由所述第二开口，填充氧化物；
自对准刻蚀形成接触孔；
在所述接触孔中填充接触材料。
在本发明的方法中，采用外延工艺形成所述多层Si材料层和所述多层SiGe材料层；所述多层Si材料层中的每层厚度为10-20nm，所述多层SiGe材料层中的每层厚度为20-30nm。
在本发明的方法中，所述第一硬掩膜层的材料为氮化硅；所述间隙壁的材料为氮化硅。
在本发明的方法中，所述隔离结构的材料为氧化硅，并且，经由所述第二开口，填充氧化物的材料为氧化硅。
在本发明的方法中，所述栅极堆栈包括栅极绝缘层和栅极，其中，所述栅极绝缘层为高K栅极绝缘材料，所述栅极为金属、合金或金属化合物材料。
在本发明的方法中，所述接触材料包括Ti，TiN，W。
本发明的优点在于：基于多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构而形成鳍片，并通过选择性地去除其中的SiGe材料层、形成栅极堆栈，非常方便地形成了以多层Si材料层为沟道区域的叠层晶体管结构。本发明的形成的叠层晶体管结构，相比传统晶体管，具有更高的集成度，同时，由于采用了围栅结构，晶体管的性能也得以提高。另外，本发明的方法与常规CMOS集成电路工艺兼容性好，不需要对常规工艺进行重大改变即可实现。
附图说明
图1-11本发明的半导体器件制造方法流程及其结构示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，利用Si/SiGe超晶格叠层形成了堆叠晶体管，其制造流程参见附图1-11，其中，每幅图中的(a)图为俯视图，(b)图为沿图1(a)中虚线方向的横截面图。
首先，参见附图1，提供衬底1，并且，在衬底1上形成由多层Si材料层3和多层SiGe材料层2交替堆叠组成的叠层结构。其中，衬底1可以依器件用途需要而合理选择，包括但不限于体硅衬底，SOI衬底等。由于Si与Ge的晶格常数分别为0.5431nm和0.5675nm，大小较为接近，不易出现晶格失配的情况，同时，出于与传统CMOS工艺兼容性的考虑，本实施例中的衬底1优选地采用了体硅衬底。对于多层Si材料层3和多层SiGe材料层2交替堆叠组成的叠层结构，其中，采用外延工艺形成，多层Si材料层3中的每层厚度为10-20nm，多层SiGe材料层2中的每层厚度为20-30nm。
在本发明中，外延形成了Si/SiGe叠层，因为其间形成了超晶格，因此材料的薄膜可以堆叠而不产生负作用(如晶格适配导致的应力释放等)。而叠层中的SiGe材料层在本发明可以充当牺牲层的作用，在后续的工艺中可被去除，从而是保留下的Si材料层成为堆叠纳米线晶体管的沟道层。另外，可以通过控制叠层中Si材料层的厚度，获得所需要的晶体管参数。
接着，参见附图2，将多层Si材料层3和多层SiGe材料层2交替堆叠组成的叠层结构形成为鳍片，并且，形成包围所述鳍片的隔离结构4。其中具体包括：利用图案化的掩模层对叠层结构进行各向异性腐蚀，形成多个鳍片(为了简明，图中仅显示出一个鳍片，附图2(a))，之后，填充隔离介质，例如氧化物，优选为氧化硅，并进行平坦化处理，从而形成隔离结构4，隔离结构4与鳍片顶面平齐。
接着，参见附图3和4，形成具有第一开口的第一硬掩模层5，去除所述第一开口暴露出的多层SiGe材料层2。其中，形成具有第一开口的第一硬掩模层5具体包括：全面性沉积第一硬掩模层5的材料，优选为氮化硅，沉积工艺包括CVD等，厚度优选为200-300nm，通过以图案化光刻胶层为掩模，在第一硬掩模层5中形成第一开口。通过第一开口(参见附图3(a))，可以去除第一开口暴露的多层SiGe材料层2，而保留叠层结构中的多层Si材料层3和未暴露的多层SiGe材料层2(参见附图4(b))。去除多层SiGe材料层2的工艺包括但不限于湿法腐蚀。
接着，参见附图5，经由所述第一开口，形成栅极堆栈，所述栅极堆栈围绕多层Si材料层2。其中，栅极堆栈包括栅极绝缘层6和栅极7。栅极绝缘层6的材料为氧化硅，或者高K栅极绝缘材料，例如选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。栅极7的材料为金属、合金或金属化合物，例如TiN，TaN，W等。由于去除了部分多层SiGe材料层2，使得栅极堆栈得以包围多层Si材料层3。被包围的多层Si材料层3成为晶体管沟道区域，由于存在多层沟道区域，因而可以基于此形成叠层晶体管。形成栅极堆栈具体包括：先后沉积栅极绝缘层6的材料和栅极7的材料，完全填充去除了部分多层SiGe材料层2后形成的空隙，然后，进行平坦化处理，以第一硬掩膜层5的上表面为终点，使得栅极堆栈的上表面与第一硬掩膜层5上表面平齐。
接着，参见附图6和附图7，在第一硬掩膜层5中形成第二开口，在所述第二开口的侧壁上形成间隙壁8。其中，利用图案化的光刻胶层为掩膜，对第一硬掩膜层5进行各向异性干法刻蚀，形成第二开口，参见附图6(a)。接着，全面沉积间隙壁材料层，例如其材料与第一硬掩膜层5的材料相同，均为氮化硅，然后进行回刻蚀处理，形成间隙壁8。参见附图7(b)，通过对间隙壁材料层回刻蚀而形成间隙壁，靠近栅极堆栈的间隙壁被赋予附图标记8，而远离栅极堆栈的间隙壁由于具有与第一硬掩膜层相同的材料，与第一硬掩膜层5一起被赋予附图标记5。
接着，参见附图8，经由所述第二开口，去除剩余的多层SiGe材料层3，之后，参见附图9，经由所述第二开口，填充氧化物。首先，通过第二开口，去除剩余的多层SiGe材料层3，具体工艺包括但不限于湿法腐蚀。接着经由第二开口，填充氧化物，优选为氧化硅，其完全填充去除剩余的多层SiGe材料层3所留下的空隙。由于填充的氧化物与隔离结构同为氧化硅材料，因此，被整体赋予附图标记4。在填充氧化物后，进行平坦化处理，以第一硬掩膜层5的上表面为终点。
接着，参见附图10，自对准刻蚀形成接触孔9。利用第一硬掩膜层5、间隙壁8和栅极堆栈为掩膜，自对准地向下刻蚀隔离结构4和多层Si材料层3，直至衬底1的表面，从而形成接触孔9，其中，衬底1可以被少量刻蚀。
接着，参见附图11，在接触孔9中填充接触材料。其中，接触材料包括选自Ti，TiN，W的至少一种，例如，接触材料的形成包括上述材料的叠层，例如Ti/TiN。接触材料用作叠层晶体管源漏区域接触。在填充接触材料后，进行平坦化处理，以第一硬掩膜层5的上表面为终点，
至此，依据上述具体实施方式详述了本发明的方法。在本发明的方法中，基于多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构而形成鳍片，并通过选择性地去除其中的SiGe材料层、形成栅极堆栈，从而形成了以多层Si材料层为沟道区域的叠层晶体管结构。本发明的形成的叠层晶体管结构，相比传统晶体管，具有更高的集成度，同时，由于采用了围栅结构，晶体管的性能也得以提高。另外，本发明的方法与常规CMOS集成电路工艺兼容性好，不需要对常规工艺进行重大改变即可实现。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (8)

1.一种半导体器件制造方法，用于制造叠层晶体管，其特征在于包括如下步骤：
提供衬底；
在所述衬底上形成由多层Si材料层和多层SiGe材料层交替堆叠组成的叠层结构；
将所述叠层结构形成为鳍片，并且，形成包围所述鳍片的隔离结构；
形成具有第一开口的第一硬掩模层，去除所述第一开口暴露出的所述多层SiGe材料层；
经由所述第一开口，形成栅极堆栈，所述栅极堆栈围绕所述多层Si材料层；
在所述第一硬掩膜层中形成第二开口，在所述第二开口的侧壁上形成间隙壁；
经由所述第二开口，去除剩余的所述多层SiGe材料层，之后，经由所述第二开口，填充氧化物；
自对准刻蚀形成接触孔；
在所述接触孔中填充接触材料。
2.根据权利要求1所述的方法，其特征在于，采用外延工艺形成所述多层Si材料层和所述多层SiGe材料层。
3.根据权利要求1所述的方法，其特征在于，所述多层Si材料层中的每层厚度为10-20nm，所述多层SiGe材料层中的每层厚度为20-30nm。
4.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层的材料为氮化硅。
5.根据权利要求1所述的方法，其特征在于，所述隔离结构的材料为氧化硅，并且，经由所述第二开口，填充氧化物的材料为氧化硅。
6.根据权利要求1所述的方法，其特征在于，所述间隙壁的材料为氮化硅。
7.根据权利要求1所述的方法，其特征在于，所述栅极堆栈包括栅极绝缘层和栅极，其中，所述栅极绝缘层为高K栅极绝缘材料，所述栅极为金属、合金或金属化合物材料。
8.根据权利要求1所述的方法，其特征在于，所述接触材料包括Ti，TiN，W。
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