TWI804735B - 半導體裝置及其製造方法 - Google Patents

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朱熙甯
江國誠
蔡慶威
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Abstract

一種半導體裝置之製造方法，包括：提供一第一鰭部於一第一裝置類型區內及提供一第二鰭部於第二裝置類型區內。 第一鰭部及第二鰭部中的每一者包括複數半導體通道層。對位於第一鰭部及第二鰭部的每一者的兩相對側進行於第一裝置類型區形成一第一閘極結構的兩階段回蝕刻，以露出第一鰭部的第一數量的半導體通道層及第二鰭部的第二數量的半導體通道層。 形成一第一閘極結構於第一裝置類型區，且形成一第二閘極結構於第二裝置類型區。第一閘極結構形成 於具有第一數量的露出的半導體通道層的第一鰭部上方，且第二閘極結構形成於具有第二數量的露出的半導體通道層的第二鰭部上方。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置及其製造方法。
電子工業已經歷了對於更小及更快的電子裝置不斷增長的需求，這些電子裝置同時能夠支持更多數量的日益複雜及深奧的功能。 因此，半導體工業中持續存在製造低成本、高效能及低功率積體電路（integrated circuit, IC）的趨勢。迄今為止，透過比例微縮半導體IC的尺寸（例如最小特徵部件尺寸）並由此提高生產效率並降低相關成本，已經大大地實現了這些目標。然而，上述比例微縮也增加了半導體製造製程的複雜性。 因此，半導體IC及裝置的持續進展的實現要求半導體製造製程及技術上取得類似的進展。
近來，已經導入多閘極裝置，以透過增加閘極-通道耦合，減小截止態電流以及減小短通道效應（short-channel effect, SCE）來致力改善閘極控制。鰭部式場效應電晶體（fin field-effect transistor, FinFET）就是其中一種多閘極裝置。 FinFET因其鰭狀結構而得名，鰭狀結構自一基底延伸而形成於基底上，並用於形成FET通道。為解決關於FinFET效能挑戰而導入的另一種多閘極裝置為環繞閘極（gate-all-around, GAA）電晶體。 GAA電晶體因其閘極結構完全沿通道延伸而得名，與FinFET相比，它提供了更好的靜電控制。 FinFET及GAA電晶體與傳統的互補式金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）製程相容，其三維結構能夠容許在維持閘極控制及減輕SCE的同時大幅地進行比例為縮。
一般而言，當FinFET不再滿足效能需求的情況下，可採用GAA電晶體。然而，半導體IC通常可包括具有不同效能需求的各種不同的裝置類型。因此，提供一種能夠滿足上述多樣化的裝置效能需求的多閘極裝置（例如，GAA電晶體）仍然是一個挑戰。 因此，現有技術尚未於所有方面都完全令人滿意。
一種半導體裝置之製造方法包括：提供一第一鰭部於一第一裝置類型區內及提供一第二鰭部於第一二裝置類型區內。第一鰭部及第二鰭部中的每一者包括複數半導體通道層；對第一鰭部及第二鰭部的每一者的兩相對側進行淺溝槽隔離（STI）區的兩階段回蝕刻，以露出第一裝置類型區的第一鰭部的複數半導體通道層中的第一數量的半導體通道層，及露出第二裝置類型區的第二鰭部的複數半導體通道層中的第二數量的半導體通道層；以及形成一第一閘極結構於第一裝置類型區，且形成一第二閘極結構於第二裝置類型區，其中第一閘極結構形成於具有第一數量的露出的半導體通道的第一鰭部上方，且其中第二閘極結構形成於具有第二數量的露出的半導體通道層的第二鰭部上方。
一種半導體裝置之製造方法包括：提供從一基底延伸的複數鰭部，其中鰭部的每一者包括一磊晶層堆疊，其具有複數第一類型膜層及複數第二類型膜層；形成複數淺溝槽隔離（STI）特徵部件插入鰭部；進行一第一淺溝槽隔離（STI）回蝕刻製程，以露出位於鰭部的每一者內具有第一數量的第一及第二類型膜層的每一者，且在進行第一淺溝槽隔離（STI）回蝕刻製程之後，具有第二數量的第一及第二類型膜層的每一者維持埋入於淺溝槽隔離（STI）特徵部件內；以及進行第二淺溝槽隔離（STI）回蝕刻製程，以露出位於半導體裝置的第一區域具有第二數量的第一及第二類型膜層的每一者，其中在進行第二淺溝槽隔離（STI）回蝕刻製程之後，具有第二數量的第一及第二類型膜層的每一者維持埋入於半導體裝置的第二區域的淺溝槽隔離（STI）特徵部件內。
一種半導體裝置包括：一第一電晶體，位於一基底的一第一裝置類型區，第一電晶體包括一第一閘極結構及與第一閘極結構相鄰的一第一源極/汲極特徵部件；以及一第二電晶體，位於基底的一第二裝置類型區，第二電晶體包括一第二閘極結構及與第二閘極結構相鄰的一第二源極/汲極特徵部件；其中第一電晶體包括一第一鰭部，具有第一數量的半導體通道層設置於第一淺溝槽隔離（STI）區上方，並側向接觸第一源極/汲極特徵部件；其中第二電晶體包括一第二鰭部，具有第二數量的半導體通道層設置於第二淺溝槽隔離（STI）區上方，並側向接觸第二源極/汲極特徵部件，且其中半導體通道層的第一數量不同於半導體通道層的第二數量。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係
再者，於空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
需注意的是本說明以多閘極電晶體的形式呈現實施例。多閘極電晶體包括其閘極結構形成於通道區的至少兩側上的電晶體。這些多閘極裝置可包括P型金屬氧化物半導體裝置或N型金屬氧化物半導體多閘極裝置。由於其類鰭部結構而呈現特定的示例，並將其稱作FinFET。本說明也提出了一種稱作環繞閘極（GAA）電晶體的多閘極電晶體類型的實施例。GAA電晶體包括其閘極結構或其一部分形成於通道區的4側（例如，環繞通道區的一部分）的任何裝置。本說明提出的裝置也包括具有通道區設置於半導體通道層內的實施例。於各種不同的實施例中，半導體通道層可包括奈米片通道、奈米線通道，條形通道及/或其他合適的通道配置。本說明呈現的是可具有與單一連續閘極結構相關的一或多個通道區（例如，半導體通道層）的裝置的實施例。然而，所屬技術領域中具有通常知識者可理解上述教示可應用於單一通道（例如，單一半導體通道層）或任意數量的通道。所屬技術領域中具有通常知識者可理解可從本說明中受益的半導體裝置的其他示例。
本說明的實施例提供了優於現有技術的諸多優點，然而可理解其他實施例可提供不同的優點，於本說明中不討論所有優點，且所有實施例都不需特定的優點。舉例來說，本說明討論的實施例包括提供具有基於多閘極裝置的裝置類型所選擇的複數半導體通道層的多閘極裝置（例如，GAA電晶體）的方法及結構。GAA電晶體可用於多種裝置類型，例如核心（邏輯）裝置、靜態隨機存取記憶體（static random-access memory, SRAM）裝置及類比裝置等。對於採用GAA電晶體的各種裝置類型，並且在一些實施例中，核心（邏輯）裝置相較於SRAM及類比裝置，可使用較少數量的半導體通道層，而與核心（邏輯）裝置相比，SRAM及類比裝置使用了更多數量的半導體通道層。在一些示例中，核心（邏輯）裝置可使用較少數量的半導體通道層，以便減小總裝置電容並提供增加的裝置速度。另外，在各種不同實施例中，SRAM裝置使用較多數量的半導體通道層，以便提供增加的單元電流。在一些實施例中，類比裝置可使用較多數量的半導體通道層，以提供增加的單元電容。在一些示例中，用於核心（邏輯）裝置的半導體通道層的數量可小於或等於三（3），且用於SRAM及類比裝置的半導體通道層的數量可都大於或等於四（4）。一般而言，透過提供具有基於裝置類型（例如，核心、SRAM或類比裝置）選擇的多個半導體通道層的多閘極裝置，本說明實施例提供了方法及裝置結構，其能夠同時滿足各種不同裝置類型的各種效能要求。再者，如以下更詳細地敘述，可使用單一連續的製程流程來製造本說明所述並且包括具有不同數量的半導體通道層的多閘極裝置的各種實施例。透過閱讀本說明，其他實施例及優點對於所屬技術領域中具有通常知識者將是明顯的。
為了以下進行的討論，第1圖提供簡化的多閘極裝置100的由上而下的佈局圖。於各種不同實施例中，多閘極裝置100可包括FinFET裝置、GAA電晶體或其他類型的多閘極裝置。多閘極裝置100可包括自基底延伸的複數鰭部元件104、設置於鰭部元件104上方及周圍的一閘極結構108以及源極/汲極區105、107，其中源極/汲極區105、107位於鰭部104之內、之上及/或環繞鰭部104。多閘極裝置100的一通道區包括複數半導體通道層（例如，當多閘極裝置100包括GAA電晶體時），通道區設置於鰭部104內、位於閘極結構108下方且沿著實質上平行於由第1圖的截面A-A’所定義的平面的平面。在一些實施例中，側壁間隙壁也可形成於閘極結構108的側壁上。以下參照第2圖的方法詳細討論多閘極裝置100的各種不同的其他特徵部件。
請參照第2圖，其繪示出製造半導體裝置的方法200，上述方法包括於單一基底上具有不同數量的半導體通道層的半導體裝置300（例如，其包括多閘極裝置）的製造，其中根據各種實施例，基於實施的裝置類型來選擇一給定的多閘極裝置的半導體通道層數量。以下參照用於實施包括核心（邏輯）裝置、靜態隨機存取記憶體（SRAM）裝置及類比裝置的各種裝置類型的GAA電晶體的製造來進行上述方法200的討論。然而，可理解的是於不脫離本說明的範圍的情況下，方法200的各種型態可等同地應用於其他類型的多閘極裝置或實施為多閘極裝置的其他類型的裝置。在一些實施例中，方法200可用於製造多閘極裝置100，如以上參照第1圖所述。因此，以上參照多閘極裝置100討論的一或多個型態也可應用於方法200。可理解的是方法200包括具有互補式金屬氧化物半導體（CMOS）技術製程流程的特徵部件的步驟。因此，這裡僅簡要描述製程流程。再者，可於方法200之前、之後及/或期間進行額外的步驟。
需注意的是方法200的某些型態係以進行於包括特定裝置類型（例如，核心（邏輯）裝置、SRAM裝置及/或類比裝置）的半導體裝置300的一區域作為敘述。然而，若未以進行於包括特定裝置類型的區域作為敘述，則可將所述的方法200的步驟視為進行於包括多種裝置類型的複數區域（例如，跨越複數裝置類型區域）。再者，半導體裝置300可包括各種其他裝置及特徵部件，例如其他類型的裝置，諸如額外的電晶體、雙極接面電晶體、電阻器、電容器、電感器、二極體、熔絲及/或其他邏輯電路等，然而為了更好理解本說明的發明概念而進行了簡化。在一些實施例中，半導體裝置300包括內連接的複數半導體裝置（例如，電晶體），包括PFET、NFET等。再者，需注意的是方法200的製程步驟，包括參照圖式所作出的任何敘述僅為示例性，並未超出請求項中具體記載的限制。
方法200在步驟區塊202開始，其中提供包括複數鰭部的一基底。請參照第3圖的示例，在步驟區塊202中，提供了包括複數鰭部304的一基底302。第3圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在一些實施例中，基底302可為半導體基底。，例如矽基底。基底302可包括各種不同膜層，其包括形成於一半導體基底上的導電或絕緣層。如所屬技術領域所熟知的，基底302可根據設計需求而包括各種不同摻雜配置。基底302也可包括其他半導體，例如鍺、碳化矽（SiC）、矽鍺（SiGe）或鑽石。或者，基底302可包括化合物半導體及/或合金半導體。再者，基底302可選擇性包括磊晶層（epi-layer）、可施加應變以提高效能、可包括絕緣體上覆矽（silicon-on-insulator, SOI）結構及/或具有其他合適的強化特徵部件。
包括複數膜層308及310的鰭部304可透過生長第一組成的複數磊晶層（例如，隨後被圖案化以形成膜層310），上述磊晶層內插入第二組成的複數磊晶層（例如，隨後將其圖案化以形成膜層308）。在一實施例中，第一組成的磊晶層（例如，用於形成膜層310）為SiGe，第二組成的磊晶層（例如，用於形成膜層308）為矽（Si）。然而，也可能為其他實施例，包括提供具有不同氧化速率及/或蝕刻選擇性的第一組成及第二組成的那些實施例。舉例來說，在一些實施例中，第一組成或第二組成的磊晶層可包括其他材料，例如鍺、化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（例如，SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP）或其組合。舉例來說，第一組成的磊晶層或第二組成的磊晶層的磊晶生長可透過分子束磊晶（molecular beam epitaxy, MBE）製程、金屬有機化學氣相沉積（metalorganic chemical vapor deposition, MOCVD）製程及/或其他合適的磊晶生長製程來進行。也需注意的是儘管所繪示的膜層308、310於鰭部304內具有特定的堆疊順序，其中膜層308為膜層308、310的堆疊中的最頂層，然而也可能具有其他配置。舉例來說，於一些情況下，膜層310可替代為膜層308、310的堆疊中的最頂層。換句話說，膜層308、310的生長順序以及所造成的堆疊順序可切換或不同於圖式中所示，然而仍涵蓋於本說明的範圍內。
在形成第一組成的磊晶層（例如，用於形成膜層310）及第二組成的磊晶層（例如，用於形成膜層308）之後，可形成硬式罩幕（hard mask, HM）層於半導體裝置300上。在一些實施例中，如以下所述，後續可圖案化硬式罩幕（HM）層，以形成硬式罩幕（HM）層312，其中硬式罩幕（HM）層312包括氧化物層314（例如，可包括SiO2 的墊氧化物層）及形成於氧化物層314上的氮化物層316（例如，可包括Si3 N4 的墊氮化物層）。在一些示例中，氧化物層314可包括熱生長的氧化物、CVD沉積的氧化物及/或ALD沉積的氧化物。氮化物層316可包括透過CVD或其他合適技術沉積的氮化物層。一般而言，在一些實施例中，硬式罩幕（HM）層，可包括透過CVD、ALD、PVD或其他合適的製程沉積的含氮化物的材料。
在形成硬式罩幕（HM）層之後，形成自基底302延伸的複數鰭部304。可使用包括微影及蝕刻製程的合適製程來製造鰭部304。微影製程可包括於半導體裝置300上方形成一光阻層、對光阻層進行曝光而形成圖案、進行曝後烤製程以及顯影光阻以形成包括光阻的罩幕部件。在一些實施例中，可使用電子束（e-beam）微影製程來圖案化光阻層以形成罩幕部件。然後可使用罩幕部件來保護基底302的複數區域以及形成於其上的複數膜層，而蝕刻製程形成複數溝槽307，其於未受保護的區域中穿過硬式罩幕（HM）層，穿過第一組成及第二組成的磊晶層並進入基底302內，進而留下複數延伸的鰭部304。可使用乾蝕刻（例如，反應離子蝕刻）、濕蝕刻及/或其他合適的製程來蝕刻形成溝槽307。
在各種不同實施例中，每個鰭部304包括由基底302、膜層310（例如，包括第一組成）、膜層308（例如，包括第二組成）以及硬式罩幕（HM）層312形成的基底部302A。在一些實施例中，可於在形成鰭部304之前去除硬式罩幕（HM）層312（例如，透過CMP製程）。在一些示例中，硬式罩幕（HM）層312用於減少鰭部304於後續的閘極蝕刻製程期間的材料損失。在各種不同實施例中，磊晶膜層308（例如，包括第二組成）或其部分可形成半導體裝置300的GAA電晶體的通道區。舉例來說，膜層308可稱作半導體通道層，其用於形成GAA電晶體的通道區。在各種不同實施例中，半導體通道層（例如，膜層308或其部分）可包括奈米片通道、奈米線通道、條形通道及/或其他合適的通道配置。如下所述，半導體通道層也用於形成GAA電晶體的部分的源極/汲極特徵部件。
需注意的是儘管所繪示的鰭部304包括四（4）層磊晶膜層310及四（4）層磊晶膜層308，然而此僅出於說明目的，並未超出請求項中具體記載的限制。可理解的是可形成任何數量的磊晶膜層，其中，舉例來說，磊晶膜層的數量取決於GAA電晶體所需的半導體通道層的數量。在一些示例中，基於由GAA電晶體的裝置類型（例如，核心（邏輯）裝置、SRAM裝置或類比裝置）選擇磊晶膜層的數量。在一些實施例中，磊晶膜層308的數量因半導體通道層的數量而介於4至10之間。
在一些實施例中，每個磊晶膜層310的厚度範圍約在4-8奈米（nm）。在某些情況下，磊晶膜層308各自具有約4-8nm的厚度範圍。如上所述，磊晶膜層308可用作後續形成的多閘極裝置（例如，GAA電晶體）的通道區，且其厚度可至少基於裝置效能考量來進行選擇。磊晶膜層310可用於定義後續形成的多閘極裝置的相鄰通道區之間的間隙距離，且其厚度也可至少基於裝置效能考量來進行選擇。
接著方法200進行至步驟區塊204，形成淺溝槽隔離（shallow trench isolation, STI）特徵部件。請參照第3及4圖，在步驟區塊204的實施例中，形成淺溝槽隔離（STI）特徵部件402位於複數鰭部304之間。第4圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在一些示例中，於形成鰭部304之後，可於鰭部304之間的溝槽307內填充介電材料。在一些實施例中，用於填充溝槽307的介電材料可包括SiO2 、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、低k值介電材料、其組合及/或於所屬技術領域中熟習的其他合適材料。在各種不同示例中，可透過CVD製程、次常壓CVD（subatmospheric CVD, SACVD）製程、流動式CVD製程、ALD製程、PVD製程及/或其他合適製程來沉積介電材料。
在一些示例中，在沉積介電材料之後，可進行CMP製程，以去除介電材料的多餘部分，使半導體裝置300的上表面平坦化，進而形成淺溝槽隔離（STI）特徵部件402，如第4圖所示。在一些實施例中，CMP製程也可去除位於每個鰭部304上方的硬式罩幕（HM）層312，以露出膜層308、310堆疊的最頂層。在本示例中，膜層308、310堆疊的最頂層包括磊晶膜層308。然而，如先前所述，也可能微其他堆疊配置。
接著方法200進行到步驟區塊206，進行第一淺溝槽隔離（STI）回蝕刻製程。請參照第4及5圖，在步驟區塊206的實施例中，進行淺溝槽隔離（STI）回蝕刻製程，以回蝕刻淺溝槽隔離（STI）特徵部件402，進而形成凹陷的淺溝槽隔離（STI）特徵部件402A，如第5圖所示。第5圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在各種不同實施例中，透過第一淺溝槽隔離（STI）回蝕刻製程形成的凹陷的淺溝槽隔離（STI）特徵部件402A可跨越包括多種裝置類型（例如，核心裝置、SRAM裝置及類比裝置）的半導體裝置300的複數區域。在各種不同示例中，回蝕刻淺溝槽隔離（STI）特徵部件402A，使得鰭部304延伸於淺溝槽隔離（STI）特徵部件402A上方。在一些實施例中，回蝕刻製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在一些實施例中，控制第一淺溝槽隔離（STI）回蝕刻製程的凹陷深度（例如，透過控制蝕刻時間），以得到鰭部304露出的上部的所需高度’H1’。在一些實施例中，高度’H1’露出每個鰭部304的膜層308、310的磊晶堆疊的一子集（subset）502。在各個不同示例中，膜層308、310的磊晶堆疊露出的子集502包括第一數量的露出的磊晶膜層308。換句話說，膜層308、310的磊晶堆疊的露出子集502包括第一數量的露出的半導體通道層。未透過第一淺溝槽隔離（STI）回蝕刻製程露出的磊晶膜層308、310（包括至少一半導體通道層）可維持埋入於淺溝槽隔離（STI）特徵部件402A內。如以下更詳細的說明，由子集502所提供的第一數量的露出半導體通道層可定義出設置於半導體裝置300的第一區域內的第一裝置類型的第一數量的半導體通道層。在本示例中，對應於第一數量的露出的半導體通道層的第一裝置類型可包括核心（邏輯）裝置。再者，儘管所繪示的子集502包括三（3）個半導體通道層，然而於某些情況下，子集502可替代為包括少於三（3）個半導體通道層。
接著方法200進行至步驟區塊208，進行第二淺溝槽隔離（STI）回蝕刻製程。請參照第5及6A/6B/6C圖，在步驟區塊208的實施例中，進行淺溝槽隔離（STI）回蝕刻製程，以進一步凹陷淺溝槽隔離（STI）特徵部件402A，進而形成凹陷的淺溝槽隔離（STI）特徵部件402B，如第6A及6C圖所示。第6A/6B/6C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在一些實施例中，由第二淺溝槽隔離（STI）回蝕刻製程形成的凹陷淺溝槽隔離（STI）特徵部件402B可形成於半導體裝置300的類比裝置區域（第6A圖）及SRAM裝置區域（第6C圖）內，而淺溝槽隔離（STI）特徵部件402A保留於半導體裝置300的核心裝置區域內（第6B圖）。舉例來說，在形成凹陷的淺溝槽隔離（STI）特徵部件402B之前，於半導體裝置300上方形成光阻層並對其圖案化，以形成一圖案化光阻層602，其露出半導體裝置300的類比及SRAM裝置區域，而圖案化光阻層602保持設置於核心裝置區域上方。在一些實施例中，在形成圖案化光阻層602之後，進行第二淺溝槽隔離（STI）回蝕刻製程，以進一步凹陷淺溝槽隔離（STI）特徵部件402A，以於類比及SRAM裝置區域內形成淺溝槽隔離（STI）特徵部件402B，同時核心裝置區域保持被圖案化光阻層602遮蓋。在一些實施例中，回蝕刻製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在進行第二淺溝槽隔離（STI）回蝕刻製程之後，可透過溶劑、光阻剝離劑、灰化或其他合適的技術來去除圖案化光阻層602。
在一些實施例中，控制第二淺溝槽隔離（STI）回蝕刻製程的凹陷深度（例如，透過控制蝕刻時間），以於類比及SRAM裝置區域內得到鰭部304的露出的上部的所需高度’H2’。在一些實施例中，高度’H2’露出先前被淺溝槽隔離（STI）特徵部件402A覆蓋的膜層308、310的磊晶堆疊中的一或多層。在各種不同示例中，第二淺溝槽隔離（STI）回蝕刻製程用於露出一或複數額外磊晶膜層308，進而導致露出的磊晶膜層308的總數量大於透過第一淺溝槽隔離（STI）回蝕刻製程所露出的磊晶膜層308的第一數量。換句話說，第二淺溝槽隔離（STI）回蝕刻製程用於露出一或複數額外半導體通道層，進而導致露出的半導體通道層的總數量大於透過第一淺溝槽隔離（STI）回蝕刻製程所露出的半導體通道層的第一數量。因此，在各種不同實施例中，類比及SRAM裝置區域（第6A及6C圖）中的露出的半導體通道層的數量大於核心裝置區域（第6B圖）中的露出的半導體通道層的數量。在至少一些實施例中，第二淺溝槽隔離（STI）回蝕刻製程用於露出類比及SRAM裝置區域中的所有磊晶膜層308。如以下更詳細的說明，於類比及SRAM裝置區域中露出的磊晶膜層308的數量可定義出半導體裝置300的各個區域中形成的類比及SRAM裝置的半導體通道層的數量。第6A及6C圖繪示出分別於類比及SRAM裝置區域內包括四（4）個半導體通道層。於一些情況下，類比及SRAM裝置區域可替代地包括多於四（4）個半導體通道層。
接著方法200進行至步驟區塊210，形成鰭部披覆層。請參照第6A/6B/6C及7A/7B/7C圖，在步驟區塊210的實施例中，可形成一鰭部披覆層702於半導體裝置300的每個類比、核心及SRAM裝置區域內的鰭部304上方。第7A/7B/7C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在一些實施例中，鰭部披覆層702包括磊晶SiGe層。鰭部披覆層702可順應性沉積於每個鰭部304上。在一示例中，鰭部披覆層702可透過MBE製程、MOCVD製程、ALD製程及/或其他合適的磊晶生長製程來沉積。在各種不同實施例中，鰭部披覆層702為一犧牲層，並於後續的製程階段去除，如以下所述。再者，鰭部披覆層702可用於增加形成於半導體裝置300上的GAA電晶體的閘極面積密度。舉例來說，於裝置的閘極區（例如，於類比、核心或SRAM裝置區域內）內，由鰭部披覆層702佔據的區域隨後可替代為閘極結構（例如，包括一介電層及一金屬閘極層）。於某些情況下，鰭部披覆層702的厚度約在4-16nm的範圍。在各種不同實施例中，可選擇鰭部披覆層702的厚度，以為後續形成的閘極結構提供所需的面積密度（例如，提供較低的閘極電阻），同時也提供製造半導體裝置300的足夠的製程容許度。
接著方法200進行至步驟區塊212，形成雙層式介電層。請參照第7A/7B/7C及8A/8B/8C圖，在步驟區塊212的實施例中，可形成一雙層式介電層802於半導體裝置300的每個類比、核心及SRAM裝置區域內。第8A/8B/8C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’或截面CC’所定義的平面。在一些實施例中，雙層式介電層802的製作係透過第一材料804及位於第一材料804上的第二材料806來填充相鄰於鰭部披覆層702（沉積於每個鰭部304上）的溝槽，進而形成雙層式介電層802。於各種不同情況下，可透過CVD製程、ALD製程、PVD製程及/或其他合適的製程來沉積雙層式介電層802。在一些示例中，在沉積第一材料804及第二材料806之後，可進行CMP製程，以去除多餘的材料部分，並平坦化半導體裝置300的上表面，以形成雙層式介電層802。第一材料804可包括低K值（LK）材料，包括SiCN、SiOC、SiOCN或另一種低K值材料（例如，介電常數’k’ ＜7）。在一些示例中，第二材料806可包括高K值（HK）材料，包括HfO2 、ZrO2 、HfAlOx 、HfSiOx 、Al2 O3 或另一種高K值材料（例如，介電常數’k’> 7）。因此，於各種不同情況下，雙層式介電層802包括HK上部（例如，第二材料806）及LK下部（例如，第一材料804）。在一些示例中，上部與下部的比率，即HK/LK比率，約為1/20至20/1。在一些實施例中，雙層式介電層802用於擴大阻斷金屬閘極（cut metal gate, CMG）製程容許度。再者，在某些情況下，雙層式介電層802可用於防止後續形成於相鄰鰭部304上的源極/汲極磊晶層不必要的側向合併。
接著方法200進行至步驟區塊214，形成虛置閘極結構。儘管本說明為一種替代閘極（後閘極）製程，其中形成的虛置閘極結構於後續中被取代，然而也可能有其他配置。
請參照第9A/9B/9C及10A/10B/10C圖，在步驟區塊214的實施例中，方形成閘極堆疊903、905、907於半導體裝置300的類比、核心及SRAM裝置區域的每一者內的鰭部304上。第9A/9B/9C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面CC’所定義的平面。第10A/10B/10C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一實施例中，閘極堆疊903、905、907為虛置（犧牲）閘極堆疊，隨後於半導體裝置300的後續製程階段去除閘極堆疊903、905、907並替代為最終閘極堆疊，如下所述。閘極堆疊903、905、907可於後續的製程階段替代為高K值介電層（HK）及金屬閘極電極（metal gate electrode, MG）。在一些實施例中，閘極疊層903、905、907形成於基底302上方，且至少局部設置於半導體裝置300的類比、核心及SRAM裝置區域的每一者內的鰭部304上方。位於閘極堆疊903、905、907下方的鰭部304可稱作通道區。閘極堆疊903、905、907也可定義鰭部304的源極/汲極區，例如，相鄰於鰭部304並位於通道區域的兩相對側的區域。
在一些實施例中，閘極堆疊903、905、907包括一介電層904及一電極層906。閘極堆疊903、905、907也包括一或多個硬式罩幕層908、910。硬式罩幕層908可包括氧化物層，且硬式罩幕層910可包括氮化物層。在一些實施例中，閘極堆疊903、905、907透過各種製程步驟形成，例如膜層沉積、圖案化、蝕刻以及其他合適的製程步驟。在一些示例中，膜層沉積製程包括CVD（包括低壓CVD及電漿增強CVD兩者）、PVD、ALD、熱氧化、電子束蒸鍍或其他合適的沉積技術或其組合。舉例來說，於形成閘極堆疊903、905、907時，圖案化製程包括微影製程（例如，光學微影或電子束微影），其可進一步包括光阻塗佈（例如，旋轉塗佈）、軟烤、光罩對準、曝光、曝後烤，光阻顯影、清洗、乾燥（例如，旋轉乾燥及/或硬烤）、其他合適的微影技術及/或其組合。在一些實施例中，蝕刻製程可包括乾蝕刻（例如，RIE蝕刻）、濕蝕刻及/或其他蝕刻方法。
在一些實施例中，介電層904包括氧化矽。替代地或額外地，介電層904可包括氮化矽、高K值介電材料或其他合適的材料。在一些實施例中，電極層906可包括多晶矽（polysilicon）。 在一些實施例中，硬式罩幕層908的氧化物包括墊氧化物層，其包括SiO2 。在一些實施例中，硬式罩幕層910的氮化物包括墊氮化物層，其可包括Si3 N4 、氮氧化矽或碳化矽。
在一些實施例中，並且於形成閘極堆疊903、905、907之後，沉積一間隙壁層1202於基底上。間隙壁層1202可為一順應性層。間隙壁層1202繪示於不同圖式中，例如第12A/12B/12C圖。間隙壁層1202可沉積於閘極堆疊903、905、907上方及側壁上。在一些情況下，間隙壁層1202可具有約2-10nm的厚度。在一些示例中，間隙壁層1202可包括介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽，SiOCN、低K值材料（例如，介電常數’k’> 7）及/或其組合。在一些實施例中，間隙壁層1202包括多層，例如主間隙壁層、襯層或相似物。舉例來說，間隙壁層1202可透過製程，諸如CVD製程、低壓CVD（SACVD）製程、可流動CVD製程、ALD製程、PVD製程或其他合適的製程，於半導體裝置300上方順應性沉積一介電材料來形成。
接著方法200進行至步驟區塊216，進行第一源極/汲極蝕刻製程。請參照第11A/11B/11C及12A/12B/12C圖，在步驟區塊216的實施例中，對半導體裝置300的類比及SRAM裝置區域進行第一源極/汲極蝕刻製程。第11A/11B /11C提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’所定義的平面。第12A/12B/12C提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一些實施例中，光阻層形成於半導體裝置300上方並圖案化，以形成圖案化光阻層1102，圖案化光阻層1102露出半導體裝置300的類比及SRAM裝置區域，而圖案化光阻層1102保持設置於核心裝置區域上方。在一些實施例中，在形成圖案化光阻層1102之後，進行第一源極/汲極蝕刻製程，以去除類比及SRAM裝置區域的源極/汲極區的鰭部披覆層702及露出的磊晶膜層308、310而形成溝槽1104，其露出位於類比及SRAM裝置區域的鰭部304下方的基底部302A，同時圖案化光阻層1102維持遮蓋核心裝置區域。在一示例中，第一源極/汲極蝕刻製程可用於去除步驟區塊208中第二淺溝槽隔離（STI）回蝕刻製程期間露出的磊晶膜層308，310部分（位於類比及SRAM裝置區域的源極/汲極區），如上所述。請參照第12A及12C圖，第一源極/汲極蝕刻製程也可去除部分的間隙壁層1202（例如，從閘極堆疊903及907的上表面）。在一些實施例中，第一源極/汲極蝕刻製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在進行第一源極/汲極蝕刻製程之後，可透過溶劑、光阻剝離劑、灰化或其他合適的技術來去除圖案化光阻層1102。
接著方法200進行至步驟區塊218，進行第二源極/汲極蝕刻製程。請參照第13A/13B/13C及14A/14B/14C圖，在步驟區塊218的實施例中，對半導體裝置300的核心裝置區域進行第二源極/汲極蝕刻製程。第13A/13B 13C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’所定義的平面。第14A/14B/14C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一些實施例中，光阻層形成於半導體裝置300上方並圖案化，以形成圖案化光阻層1302，圖案化光阻層1302露出半導體裝置300的核心裝置區域，而圖案化光阻層1302維持位於類比及SRAM裝置區域上方。在一些實施例中，在形成圖案化光阻層1302之後，進行第二源極/汲極蝕刻製程，以去除位於核心裝置區域的源極/汲極區的鰭部披覆層702及露出的磊晶膜層308、310而以形成溝槽1304，其露出位於核心裝置區域的鰭部304的下方部分，而圖案化光阻層1302維持遮蓋類比及SRAM裝置區域。在一示例中，第二源極/汲極蝕刻製程可用於去除部分的磊晶膜層308、310（位於核心裝置區域的源極/汲極區），其在步驟區塊206的第一淺溝槽隔離（STI）回蝕刻製程期間露出（例如，包括膜層308、310的磊晶堆疊的子集502），如以上所述。未透過第一淺溝槽隔離（STI）回蝕刻製程露出的磊晶膜層308、310（包括至少一個半導體通道層）可維持埋入於溝槽1304下方的淺溝槽隔離（STI）特徵部件402A內。請參照第14B圖，第二源極/汲極蝕刻製程也可去除部分的間隙壁層1202（例如，從閘極堆疊905的上表面）。在一些實施例中，第二源極/汲極蝕刻製程可包括乾蝕刻製程、濕蝕刻製程及/或其組合。在第二源極/汲極蝕刻製程之後，可透過溶劑、光阻剝離劑、灰化或其他合適的技術來去除圖案化光阻層1302。
接著方法200進行至步驟區塊220，形成內間隔層。請參照第15A/15B/15C及16A/16B/16C圖，在步驟區塊220的實施例中，內間隙壁層1602形成於半導體裝置300的類比、核心及SRAM裝置區域的每一者內。第15A/15B/15C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’所定義的平面。第16A/16B/16C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一些實施例中，內間隙壁層1602的製作可包括磊晶膜層310（SiGe層）的側向蝕刻，接著沉積及回蝕刻介電材料，以形成內間隙壁層1602。內間隙壁層1602包括非晶矽。在一些示例中，內間隙壁層1602可包括氧化矽、氮化矽、碳化矽、氮氧化矽、SiCN、碳氧化矽、SiOCN、低K值材料（例如，介電常數”k”>7）及/或其組合。在各種不同示例中，內間隙壁層1602可形成於間隙壁層1202（形成於閘極堆疊903、905、907的側壁上）下方，同時相鄰於後續形成的源極/汲極特徵部件，如下所述。
接著方法200進行至步驟區塊222，形成源極/汲極特徵部件。請參照第17A/17B/17C及18A/18B/18C圖，在步驟區塊222的實施例中，形成源極/汲極特徵部件1702於半導體裝置300的類比及SRAM裝置區域內，且形成源極/汲極特徵部件1802於半導體裝置300的核心裝置區域內。第17A/17B/17C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’所定義的平面。第18A/18B/18C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一些實施例中，源極/汲極特徵部件1702、1802形成於與閘極堆疊903、905、907相鄰的源極/汲極區內，且位於閘極堆疊903、905、907兩側。舉例來說，源極/汲極特徵部件1702可形成於類比及SRAM裝置區域的溝槽1104內、位於露出的基底部302A上方以及接觸相鄰的內間隙壁層1602及半導體通道層（磊晶膜層308）。相似地，源極/汲極特徵部件1802可形成於核心裝置區域的溝槽1304內、位於埋入於淺溝槽隔離（STI）特徵部件402的磊晶膜層308、310上方以及接觸相鄰的內間隙壁層1602及半導體通道層（磊晶膜層308）。
在一些實施例中，透過於源極/汲極區中磊晶生長半導體材料層來形成源極/汲極特徵部件1702、1802。在各種不同實施例中，形成源極/汲極特徵1702、1802所生長的半導體材料層可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合適的材料。源極/汲極特徵部件1702、1802可透過一或多種磊晶（epi）製程形成。在一些實施例中，源極/汲極特徵部件1702、1802可於磊晶（epi）製程期間進行原位摻雜。舉例來說，在一些實施例中，磊晶生長的SiGe源極/汲極特徵部件可摻雜硼。於某些情況下，磊晶生長的Si磊晶（epi）源極/汲極特徵部件可摻雜碳以形成Si：C源極/汲極特徵部件、摻雜磷以形成Si：P源極/汲極特徵部件或摻雜碳及磷兩者以形成SiCP源極/汲極特徵部件。在一些實施例中，未原位摻雜源極/汲極特徵部件1702、1802，而是進行佈值製程以摻雜源極/汲極特徵部件1702、1802。在一些實施例中，源極/汲極特徵部件1702、1802的製作係對於N型及P型源極/汲極特徵部件中的每一者依序進行各自的製程。請參照第17A/17B/17C圖，雙層式介電層802可有效防止形成於相鄰鰭部304上的源極/汲極特徵部件1702、1802發生不必要的側向合併。
接著方法200進行至步驟區塊224，形成內層介電（inter-layer dielectric, ILD）層。請參照第19A/19B/19C及20A/20B/20C圖，在步驟區塊224的實施例中，形成一內層介電（ILD）層1902於半導體裝置300的類比、核心及SRAM裝置區域的每一者內。第19A/19B/19C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面BB’所定義的平面。第20A/20B/20C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。在一些實施例中，在形成內層介電（ILD）層1902之前，形成一接觸蝕刻停止層（contact etch stop layer, CESL）1904於半導體裝置300上方。在一些示例中，接觸蝕刻停止層（CESL）1904包括氮化矽層、氧化矽層、氧氮化矽層、及/或所屬技術領域所熟習的其他材料。接觸蝕刻停止層（CESL）1904可透過電漿增強化學氣相沉積（plasma-enhanced chemical vapor deposition, PECVD）製程及/或其他合適的沉積或氧化製程形成。在一些實施例中，內層介電（ILD）層1902包括四乙基正矽酸鹽（tetraethylorthosilicate, TEOS）氧化物、未摻雜矽酸鹽玻璃或摻雜矽氧化物（諸如，硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、氟矽酸鹽玻璃（fluorosilicate glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼摻雜矽玻璃（boron doped silicon glass, BSG）及/或其他合適的介電材料。可透過PECVD製程或其他合適的沉積技術來沉積內層介電（ILD）層1902。在一些實施例中，在形成內層介電（ILD）層1902之後，可對半導體裝置300進行高熱預算製程，以對內層介電（ILD）層1902進行退火。
於某些示例中，在沉積內層介電（ILD）層1902（及/或接觸蝕刻停止層（CESL）1904或其他介電層）之後，可進行平坦化製程，以露出閘極堆疊903、905、907的上表面。平坦化製程包括CMP製程，其去除覆蓋於閘極堆疊903、905、907上方的內層介電（ILD）層1902（及接觸蝕刻停止層（CESL）1904（若存在））的部分，且平坦化半導體裝置300的上表面。另外，CMP製程可去除位於閘極堆疊903、905、907上方的硬式罩幕層908、910，以露出下方的虛置閘極的電極層906，例如多晶矽電極層。
方法200進行至步驟區塊226，去除虛置閘極。請參照第20A/20B/20C及21A/21B/21C圖，在步驟區塊226的實施例中，可透過適當的蝕刻製程來去除閘極堆疊903、905、907的露出的電極層906。第21A/21B/21C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面CC’所定義的平面。在各種不同實施例中，可使用濕蝕刻、乾蝕刻或其組合來蝕刻電極層906。在一些實施例中，去除電極層906的結果露出下方的介電層904。
方法200進行至步驟區塊228，去除閘極堆疊介電層及下方的SiGe層。請參照第21A/21B/21C及22A/22B/22C圖，在步驟區塊228的實施例中，可先透過適當蝕刻製程，諸如濕蝕刻、乾蝕刻或其組合來去除閘極堆疊903、905、907的露出的介電層904。第22A/22B/22C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面CC’所定義的平面。在去除介電層904之後，且在步驟區塊228的另一實施例中，選擇性去除位於半導體裝置300的類比，核心及SRAM裝置區域的每一者的閘極電極內的GAA電晶體的通道區的SiGe層（包括鰭部披覆層702及磊晶膜層310）。在一些實施例中，從透過去除虛置閘極電極層906及介電層904而形成的溝槽內的鰭部304中去除SiGe層。在各種不同示例中，使用選擇性濕蝕刻製程從露出的鰭部304去除SiGe層（包括鰭部層702及磊晶膜層310）。在一些實施例中，選擇性濕蝕刻包括氨及/或臭氧。僅作為一個示例，選擇性濕刻蝕製程包括四甲基氫氧化銨（tetra-methyl ammonium hydroxide, TMAH）。在一實施例中，鰭部披覆層702及磊晶膜層310為SiGe，而磊晶膜層308為矽，進而容許選擇性地去除SiGe層。需注意的是在選擇性去除SiGe層之後，可形成間隙於通道區中的兩相鄰半導體通道層之間（例如，磊晶膜層308之間的間隙2202）。在一些示例中，如上所述，選擇性去除SiGe層可稱作半導體通道層解除（release）製程。
接著方法200進行至步驟區塊230，形成一閘極結構。請參照第23A/23B/23C及24A/24B/24C圖，在步驟區塊230的實施例中，形成一閘極結構於半導體裝置300的類比、核心及SRAM裝置區域的每一者內。第23A/23B/23C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面CC’所定義的平面。第24A/24B/24C圖提供半導體裝置300的實施例的剖面示意圖，其沿著實質上平行於由第1圖的截面AA’所定義的平面。本說明所述的閘極結構可包括高K值/金屬閘極堆疊，然而也可能為其他組成。在一些實施例中，閘極結構可形成與多通道相關的閘極，而多通道係由半導體裝置300的類比、核心及SRAM裝置區域的每一者的GAA電晶體的通道區域中複數露出的半導體通道層（露出的磊晶膜層308，現於其間具有間隙）所形成。在一些實施例中，一閘極介電層形成於半導體裝置300的類比、核心及SRAM裝置區域的每一者內的GAA電晶體的溝槽內，如上所述。在各種不同實施例中，閘極介電層包括一界面層（interfacial layer, IL）2302及形成於界面層2302上方的高K值閘極介電層2304。在一些實施例中，閘極介電層的總厚度約在1-5nm。如本說明所使用及敘述的，高K值閘極介電層包括具有高介電常數的介電材料，例如，介電常數大於熱氧化矽的介電常數（~3.9）。
在一些實施例中，界面層2302可包括一介電材料，諸如氧化矽（SiO2 ）、HfSiO或氮氧化矽（SiON）。可透過化學氧化、熱氧化、原子層沉積（atomic layer deposition, ALD）、化學氣相沉積（CVD）及/或其他合適的方法來形成界面層2302。高K值閘極介電層2304可包括高K值介電層，例如氧化鉿（HfO2 ）。或者，高K值閘極介電層2304可包括其他高K值介電材料，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO、LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 （STO）、BaTiO3 （BTO）、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、（Ba,Sr）TiO3 （BST）、Al2 O3 、Si3 N4 、氧氮化物（SiON），其組合或其他合適的材料。高K值閘極介電層2304可透過ALD、物理氣相沉積（physical vapor deposition, PVD）、CVD、氧化及/或其他合適的方法形成。
在步驟區塊230的另一實施例中，包括金屬層2306的金屬閘極形成於閘極介電上方（例如，界面層（IL）2302及高K值閘極介電層2304上方）。金屬層2306可包括金屬、金屬合金或金屬矽化物。另外，閘極介電/金屬閘極堆疊的製作可包括形成各種不同的閘極材料、一或多個襯層的沉積以及進行一或多個CMP製程，以去除過多的閘極材料而平坦化半導體裝置300的上表面。
在一些實施例中，金屬層2306可包括單層或替代為多層結構（例如，具增加裝置效能而選擇功函數的一金屬層、一襯層、一潤濕層、一黏著層、一金屬合金或一金屬矽化物的各種組合）。舉例來說，金屬層2306可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合適金屬材料或其組合。在各種不同實施例中，金屬層2306可透過ALD、PVD、CVD、電子束蒸鍍或其他合適製程形成。再者，金屬層2306可分別形成以用於N型及P型電晶體（其使用不同金屬層）。另外，金屬層2306可提供N型或P型功函數、可作為電晶體（例如，GAA電晶體）閘極電極，且於至少一些實施例中，金屬層2306可包含一多晶矽層。關於所繪示及討論的GAA電晶體，閘極結構包括多個部分插入每個磊晶膜層308間，每個磊晶膜層308形成用於GAA電晶體的半導體通道層。
在各種不同實施例中，由磊晶膜層308形成並定義為半導體通道層的通道區於半導體裝置300的每個類比、核心及SRAM裝置區域內可具有各種不同的尺寸。舉例來說，從磊晶膜層308的側視來看，磊晶膜層308的整體厚度尺寸’T1’及整體寬度尺寸’W1’（例如，第23A/23B/23C圖）。在一些實施例中，磊晶膜層308於半導體裝置300的每個類比、核心及SRAM裝置區域內可具有約在4-8nm範圍的厚度尺寸’T1’。在一些示例中，磊晶膜層308的寬度尺寸’W1’於半導體裝置300的類比裝置區域（第23A圖）內可大於或等於約15nm，於半導體裝置300的核心裝置區域（第23B圖）內可約在10-60nm範圍內，於半導體裝置300的SRAM裝置區域（第23C圖）內可約在6-20nm的範圍。另外，對於磊晶膜層308的整體長度尺寸’L1’（例如，參照第24A/24B/24C圖），磊晶膜層308的長度尺寸’L1’於半導體裝置300的類比裝置區域（第24A圖）內可大於約20nm，於半導體裝置300的核心裝置區域（第24B圖）內小於或等於約20nm，且於半導體裝置300的SRAM裝置區域（第24C圖）內小於或等於約20 nm。在某些情況下，兩相鄰的半導體通道層（磊晶膜層308）之間的間隔/間隙約等於4-8nm（例如，取決於解除的磊晶膜層310的厚度）。
另外，由於兩階段的淺溝槽隔離（STI）回蝕刻製程（方法200的步驟區塊206及208），以及所得的磊晶膜層308、310（其埋入於淺溝槽隔離（STI）特徵部件402A內（例如，位於核心裝置區域內 ）），於核心裝置區域的淺溝槽隔離（STI）特徵部件402A與類比/SRAM裝置區域中的淺溝槽隔離（STI）特徵部件402B之間會有淺溝槽隔離（STI）偏移量’S1’。在一些實施例中，淺溝槽隔離（STI）偏移量’S1’大於或等於一對磊晶膜層308、310的厚度。一般而言，淺溝槽隔離（STI）偏移量’S1’可等於維持埋入（或未解除）於核心裝置區域的淺溝槽隔離（STI）特徵部件402A內的磊晶層308、310的總數的厚度。在某些情況下，淺溝槽隔離（STI）偏移量’S1’約在8-16 nm的範圍。在一些示例中，核心裝置區域內埋入（未解除）的磊晶膜層308、310（例如，由線2308表示）的數量可大於或等於一（1）對磊晶膜層308、310。在各種不同實施例中，於半導體裝置300的類比或SRAM裝置區域內可能沒有埋入的（未解除的）磊晶膜層308、310。
相似地，且再次由於兩階段淺溝槽隔離（STI）回蝕刻製程，位於核心裝置區域的源極/汲極特徵部件1802與位於類比/ SRAM裝置區域的源極/汲極特徵部件1702之間為源極/汲極偏移量’S2’。在一些實施例中，源極/汲極偏移量’S2’大於或等於一對磊晶膜層308、310的厚度。一般而言，源極/汲極偏移量’S2’可等於位於於核心裝置區域的淺溝槽隔離（STI）特徵部件402A內維持埋入或未蝕刻（例如，在步驟區塊218的第二源極/汲極蝕刻製程期間）的磊晶膜層308、310總數的厚度。在某些情況下，源極/汲極偏移量’S2’約在16 nm的範圍內。在一些示例中，位核心裝置區域的源極/汲極區且位於源/汲極特徵1802之下未蝕刻的磊晶膜層308、310（例如，由線2408表示）的數量大於或等於一（1）對磊晶膜層308、310。
接著方法200進行至步驟區塊232，進行阻斷金屬閘極製程。舉例來說，請參照第23A/23B/23C圖，在步驟區塊232的實施例中且於形成金屬層2306之後，可進行阻斷金屬閘極製程以隔開金屬層2306的相鄰結構。在一示例中，可先進行微影及蝕刻製程，以去除位於阻斷金屬閘極區2310的一部分的金屬層2306。在一些實施例中，去除位於阻斷金屬閘極區2310的一部分的金屬層2306可形成一溝槽，以露出下方雙層式介電層802的第二材料806。之後，在各種不同示例中，可於溝槽內沉積阻斷金屬閘極材料2312，以電性隔離金屬層2306的相鄰結構。在一些實施例中，阻斷金屬閘極材料2312包括透過ALD、CVD、PVD或其他合適製程沉積而成的氮化物基材料。在一些情況下，於沉積阻斷金屬閘極材料2312之後，可進行CMP製程，以去除多餘的材料並平坦化半導體裝置300的上表面。
在一些實施例中，也可形成複數接觸特徵部件。舉例來說，在一些實施例中，可回蝕刻一部分的金屬層2306，且可於回蝕刻的金屬層2306上方沉積一鎢（W）層或無氟鎢（fluorine-free W, FFW）層。舉例來說，鎢（W）層或無氟鎢（FFW）層可作為一蝕刻停止層，且也可用以降低接觸電阻（例如，至金屬層2306）。在一些情況下，可於鎢（W）層或無氟鎢（FFW）層上方形成一自對準接觸層，其中自對準接觸層可包括一介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽、其組合或其他合適的材料。在各種不同實施例中，形成複數源極/汲極接觸電極，以提供源極/汲極特徵部件1702、1802的接點，且可形成通孔電極（via），以提供源極/汲極接觸電極的電性連接。在一些實施例中，也可形成金屬接觸蝕刻停止層（metal contact etch stop layer, MCESL）及內層介電（ILD）層。
一般而言，半導體裝置300可進行進一步的製程以形成所屬技術領域中熟習的各種特徵部件及區域。舉例來說，後續製程可形成複數接觸開口、接觸金屬以及各種接觸電極/通孔電極/線及多層內連接特徵部件（例如，金屬層及內層介電層）於基底302上，用以連接各種特徵部件以形成功能電路（其可包括一或多個多閘極裝置（例如，一或多個GAA電晶體）。在另一示例中，多層內連接可包括垂直內連接（諸如通孔電極或接觸電極）以及水平內連接（諸如金屬線）。各種內連接特徵部件可採用各種不同的導電材料，包括銅、鎢及/或矽化物。在一示例中，金屬鑲嵌及/或雙金屬鑲嵌製程係用於形成銅相關的多層內連接結構。再者，可於方法200進行之前、期間及之後實施額外的製程步驟，且根據方法200的各種實施例可替換或排除上述的某些製程步驟。另外，儘管繪示包括具有GAA電晶體的半導體裝置300並說明於方法200，然而可理解也可能採用其他裝置配置。在一些實施例中，方法200可用於製造FinFET裝置或其他多閘極裝置。
參照本文實施例，其說明了用於提供具有複數半導體通道層的多閘極裝置（例如，GAA電晶體）的方法及結構，半導體通道層根據多閘極裝置的裝置類型進行選擇。在一些實施例中，相較於SRAM及類比裝置，核心（邏輯）裝置可使用較少數量的半導體通道層，而相較於核心（邏輯）裝置，SRAM及類比裝置都可使用數量更多的半導體通道層。在一些示例中，核心（邏輯）裝置可使用更少數量的半導體通道層，以便減小總裝置電容並提供增加的裝置速度。或著，在各種不同實施例中，SRAM裝置可使用更多數量的半導體通道層，以便提供增加的單元電流。在一些實施例中，類比裝置可使用更多數量的半導體通道層，以提供增加的單元電容。在一些示例中，用於核心（邏輯）裝置的半導體通道層的數量可小於或等於三（3），並且用於SRAM及類比裝置的半導體通道層的數量可都大於或等於四（4）。一般而言，透過提供具有的裝置類型（例如，核心、SRAM或類比裝置）選擇複數半導體通道層的多閘極裝置，本文的實施例提供了方法及裝置結構，其能夠同時滿足各種不同裝置類型的各種效能要求。所屬技術領域中具有通常知識者將容易理解到，本說明敘述的方法及結構可應用於多種其他半導體裝置，以有利地從其他裝置獲得相似的益處，而不背離本公開的範圍。
因此，本文實施例之一提供一種半導體裝置之製造方法，其包括提供一第一鰭部於一第一裝置類型區內及提供一第二鰭部於第一二裝置類型區內。在一些實施例中，第一鰭部及第二鰭部中的每一者包括複數半導體通道層。在一些示例中，上述方法更包括對第一鰭部及第二鰭部的每一者的兩相對側進行淺溝槽隔離（STI）區的兩階段回蝕刻，以露出第一裝置類型區的第一鰭部的複數半導體通道層中的第一數量的半導體通道層，及露出第二裝置類型區的第二鰭部的複數半導體通道層中的第二數量的半導體通道層。在各種不同實施例中，上述方法也包括形成一第一閘極結構於第一裝置類型區，且形成一第二閘極結構於第二裝置類型區，其中第一閘極結構形成於具有第一數量的露出的半導體通道的第一鰭部上方，且其中第二閘極結構形成於具有第二數量的露出的半導體通道層的第二鰭部上方。
於另一實施例中，提供一種半導體裝置之製造方法，上述方法包括提供從基底延伸的複數鰭部，其中鰭部的每一者包括一磊晶層堆疊，其具有複數第一類型膜層及複數第二類型膜層。在一些實施例中，上述方法也包括形成複數淺溝槽隔離（STI）特徵部件插入鰭部。之後，在一些情況下，進行一第一淺溝槽隔離（STI）回蝕刻製程，以露出位於鰭部的每一者內具有第一數量的第一及第二類型膜層的每一者。在一些實施例中，在進行第一淺溝槽隔離（STI）回蝕刻製程之後，具有第二數量的第一及第二類型膜層的每一者維持埋入於淺溝槽隔離（STI）特徵部件內。在一些示例中，上述方法也包括進行第二淺溝槽隔離（STI）回蝕刻製程，以露出位於半導體裝置的第一區域具有第二數量的第一及第二類型膜層的每一者，其中在進行第二淺溝槽隔離（STI）回蝕刻製程之後，具有第二數量的第一及第二類型膜層的每一者維持埋入於半導體裝置的第二區域的淺溝槽隔離（STI）特徵部件內。
又於另一實施例中，提供一種半導體裝置，其包括位於一基底的一第一裝置類型區的一第一電晶體及位於基底的一第二裝置類型區的一第二電晶體。在一些實施例中，第一電晶體包括一第一閘極結構及與第一閘極結構相鄰的一第一源極/汲極特徵部件，而第二電晶體包括一第二閘極結構及與第二閘極結構相鄰的一第二源極/汲極特徵部件。於各種示例中，第一電晶體包括一第一鰭部，具有第一數量的半導體通道層設置於第一淺溝槽隔離（STI）區上方，並側向接觸第一源極/汲極特徵部件，第二電晶體包括一第二鰭部，具有第二數量的半導體通道層設置於第二淺溝槽隔離（STI）區上方，並側向接觸第二源極/汲極特徵部件，並且半導體通道層的第一數量不同於半導體通道層的第二數量。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可於不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。。
100:多閘極裝置 104:鰭部元件 105,107:源極/汲極區 108:閘極結構 200:方法202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232:步驟區塊 300:半導體裝置 302:基底 302A:基底部 304:鰭部 307,1104,1304:溝槽 308,310:（磊晶）膜層 312,908,910:硬式罩幕（HM）層 314:氧化物層 316:氮化物層 402,402A:淺溝槽隔離（STI）特徵部件 402B:凹陷的淺溝槽隔離（STI）特徵部件402B 502:子集 602:圖案化光阻層 702:鰭部披覆層 802:雙層式介電層 804:第一材料 806:第二材料 903,905,907:閘極堆疊 904:介電層 906:電極層 1102,1302:圖案化光阻層 1202:間隙壁層 1602:內間隙壁層 1702,1802:源極/汲極特徵部件 1902:內層介電（ILD）層 1904:接觸蝕刻停止層（CESL） 2202:間隙 2302:界面層 2304:高K值閘極介電層 2306:金屬層 2308,2408:線 2310:阻斷金屬閘極區 2312:阻斷金屬閘極材料 L1:長度尺寸 H1,H2:高度 S1:淺溝槽隔離（STI）偏移量 S2:源極/汲極偏移量 T1:厚度尺寸 W1:寬度尺寸
第1圖係提供根據一些實施例之簡化的多閘極裝置的由上而下的佈局示意圖。 第2圖係根據本說明中一或多個實施例之製造半導體裝置300的方法流程圖。 第3、4、5、6A/6B/6C、7A/7B/7C及8A/8B/8C圖係根據一些實施例提供沿著實質上平行於由第1圖的截面BB’或截面CC’所定義平面的半導體裝置300的剖面示意圖。 第9A/9B/9C、21A/21B/21C、22A/22B/22C及23A/23B/23C圖係根據一些實施例提供沿著實質上平行於由第1圖的截面CC’ 所定義平面的半導體裝置300的剖面示意圖。 第10A/10B/10C、12A/12B/12C、14A/14B/14C、16A/16B/16C、18A/18B/18C、20A/20B/20C及24A/24B/24C圖係根據一些實施例提供沿著實質上平行於由第1圖的截面AA’ 所定義平面的半導體裝置300的剖面示意圖。 第11A/11B/11C、13A/13B/13C、15A/15B/15C、17A/17B/17C及19A/19B/19C圖係根據一些實施例提供沿著實質上平行於由第1圖的截面BB’ 所定義平面的半導體裝置300的剖面示意圖。
無
200:方法
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232:步驟區塊

Claims (15)

  1. 一種半導體裝置之製造方法，包括：提供一第一鰭部於一第一裝置類型區內及提供一第二鰭部於一第二裝置類型區內，其中該第一鰭部及該第二鰭部中的每一者包括材料及數量相同的複數半導體通道層；在提供該第一鰭部於該第一裝置類型區內及提供該第二鰭部於該第二裝置類型區內之後，對該第一鰭部及該第二鰭部的每一者的兩相對側進行一淺溝槽隔離區的兩階段回蝕刻，以露出該第一裝置類型區的該第一鰭部的該等半導體通道層中的第一數量的半導體通道層，及露出該第二裝置類型區的該第二鰭部的該等半導體通道層中的第二數量的半導體通道層；以及形成一第一閘極結構於該第一裝置類型區，且形成一第二閘極結構於該第二裝置類型區，其中該第一閘極結構形成於具有該第一數量的露出的半導體通道的該第一鰭部上方，且其中該第二閘極結構形成於具有該第二數量的露出的半導體通道層的該第二鰭部上方。
  2. 如請求項1之半導體裝置之製造方法，其中該兩階段回蝕刻的第一階段露出該第一裝置類型區的該第一鰭部及該第二裝置類型區的該第二鰭部的具有該第一數量的半導體通道層，且其中該兩階段回蝕刻的第二階段露出該第二裝置類型區的該第二鰭部的至少一附加的半導體通道層，以提供具有該第二數量的露出的半導體通道層。
  3. 如請求項1或2之半導體裝置之製造方法，其中在進行該兩階段回蝕刻之後，該第一鰭部的至少一半導體通道層維持埋入於該第一裝置類型區的該淺溝槽隔離區內。
  4. 如請求項1或2之半導體裝置之製造方法，其中具有該第二數量的半導體通道層的數量大於具有該第一數量的半導體通道層的數量。
  5. 如請求項1或2之半導體裝置之製造方法，其中該第一裝置類型區包括一核心裝置區域、其中該第二裝置類型區包括一類比裝置區域或一靜態隨機存取記憶體裝置區域、其中該第一閘極結構對應於一第一電晶體、其中該第二閘極結構對應於一第二電晶體，且其中該第一電晶體及該第二電晶體均包括複數環繞閘極電晶體。
  6. 如請求項1或2之半導體裝置之製造方法，更包括：在進行該淺溝槽隔離區的該兩階段回蝕刻之後，且在形成該第一閘極結構及該第二閘極結構之前，在該淺溝槽隔離區上方以及在該第一鰭部及該第二鰭部的每一者的兩相對側上形成一雙層式介電層，其中該雙層式介電層包括一低K值介電層設置於該淺溝槽隔離區上方及一高K值介電層設置於該低K值介電層上方。
  7. 如請求項1或2之半導體裝置之製造方法，更包括：在進行該淺溝槽隔離區的該兩階段回蝕刻之後，且在形成該第一閘極結構及該第二閘極結構之前，蝕刻該第二裝置類型區的複數源極/汲極區，以去除具有該第二數量的露出的半導體通道層的複數第一部分而形成一第一凹槽於第二裝置類型區的該等源極/汲極區；在蝕刻該第二裝置類型區的該等源極/汲極區之後，蝕刻該第一裝置類型區的複數源極/汲極區，以去除具有該第一數量的露出的半導體通道層的複數第一部分而形成一第二溝槽於該第一裝置類型區的該等源極/汲極區；以及在形成該第一溝槽及該第二溝槽之後，磊晶生長複數源極/汲極特徵部件於該 第一溝槽及該第二溝槽的每一者內，其中生長於該第一溝槽內的該等源極/汲極特徵部件接觸設置於該第二閘極結構方下方具有該第二數量的露出的半導體通道層的複數第二部分，且其中生長於該第二溝槽內的該等源極/汲極特徵部件接觸設置於該第一閘極結構下方具有該第一數量的露出的半導體通道層的複數第二部分。
  8. 一種半導體裝置之製造方法，包括：提供從一基底延伸的複數鰭部，其中該等鰭部的每一者包括一磊晶層堆疊，具有複數第一類型膜層及複數第二類型膜層；形成複數淺溝槽隔離特徵部件插入該等鰭部；進行一第一淺溝槽隔離回蝕刻製程，以露出位於鰭部的每一者內具有第一數量的該等第一及該等第二類型膜層的每一者，其中在進行該第一淺溝槽隔離回蝕刻製程之後，具有第二數量的該等第一及該等第二類型膜層的每一者維持埋入於該等淺溝槽隔離特徵部件內；以及進行一第二淺溝槽隔離回蝕刻製程，以露出位於該半導體裝置的一第一區域具有該第二數量的該等第一及該等第二類型膜層的每一者，其中在進行該第二淺溝槽隔離回蝕刻製程之後，具有該第二數量的該等第一及該等第二類型膜層的每一者維持埋入於該半導體裝置的一第二區域的該等淺溝槽隔離特徵部件內。
  9. 如請求項8之半導體裝置之製造方法，其中該第一區域包括一類比裝置區域或一靜態隨機存取記憶體裝置區域，且其中該第二區域包括一核心裝置區域。
  10. 如請求項8或9之半導體裝置之製造方法，更包括： 在進行該第二淺溝槽隔離回蝕刻製程之後，選擇性去除位於該半導體裝置的該第一區域及該第二區域的每一者內透過該第一及該第二淺溝槽隔離回蝕刻製程而露出的該等第二類型膜層的每一者的一部分，以在該等第一類型膜層的兩相鄰膜層之間形成複數間隙；以及在選擇性去除該等第二類型膜層的每一者的該部分之後，在該等第一類型膜層的該等相鄰膜層之間的該等間隙的每一者形成一閘極結構的一部分。
  11. 如請求項8或9之半導體裝置之製造方法，其中具有該第一及該第二數量的露出的該等第一類型膜層包括與位於該第一及該第二區域的每一者內的一電晶體相關的複數通道層、其中位於該第一區域的該等通道層的第一數量大於位於該第二區域的該等通道層溝道層的第二數量，且其中該第一及該第二區域的每一者內的該電晶體包括一環繞閘極電晶體。
  12. 一種半導體裝置，包括：一第一電晶體，位於一基底的一第一裝置類型區，其中該第一電晶體包括一第一閘極結構及與該第一閘極結構相鄰的一第一源極/汲極特徵部件；以及一第二電晶體，位於該基底的一第二裝置類型區，其中該第二電晶體包括一第二閘極結構及與該第二閘極結構相鄰的一第二源極/汲極特徵部件，其中該第一電晶體包括一第一鰭部，具有第一數量的複數半導體通道層設置於一第一淺溝槽隔離區上方及第二數量的該等半導體通道層埋入於該第一淺溝槽隔離區內，並側向接觸該第一源極/汲極特徵部件，其中該第二電晶體包括一第二鰭部，具有第三數量的複數半導體通道層設置於一第二淺溝槽隔離區上方，並側向接觸該第二源極/汲極特徵部件，且其中該第一數量及該第二數量的總和相同於該第三數量。
  13. 如請求項12之半導體裝置，其中該第二數量至少為1。
  14. 如請求項12或13之半導體裝置，更包括：一第一雙層式介電層，設置於該第一淺溝槽隔離區上方，且位於該第一閘極結構的兩相對側上；以及一第二雙層式介電層，設置於該第二淺溝槽隔離區上方，且位於該第二閘極結構的兩相對側上。
  15. 如請求項12或13之半導體裝置，其中該第一淺溝槽隔離區的一第一上表面自該第二淺溝槽隔離區的一第二上表面偏移的量等於埋入於該第一淺溝槽隔離區的該第一鰭部的至少一對Si/SiGe磊晶層的一厚度。
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