CN109686704B - 具不同驱动电流的环栅场效晶体管的集成电路结构及方法 - Google Patents

具不同驱动电流的环栅场效晶体管的集成电路结构及方法 Download PDF

Info

Publication number
CN109686704B
CN109686704B CN201810789735.5A CN201810789735A CN109686704B CN 109686704 B CN109686704 B CN 109686704B CN 201810789735 A CN201810789735 A CN 201810789735A CN 109686704 B CN109686704 B CN 109686704B
Authority
CN
China
Prior art keywords
transistor
gate
semiconductor material
fin
nanotopography
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810789735.5A
Other languages
English (en)
Other versions
CN109686704A (zh
Inventor
成敏圭
谢瑞龙
B·C·保罗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of CN109686704A publication Critical patent/CN109686704A/zh
Application granted granted Critical
Publication of CN109686704B publication Critical patent/CN109686704B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明涉及具不同驱动电流的环栅场效晶体管的集成电路结构及方法，于形成具不同驱动电流的场效晶体管(FET)的结构的方法中，堆叠形成于基板上。基板为第一半导体材料，且堆叠包括第二及第一半导体材料的交替层。填充牺牲材料的凹槽形成于堆叠的某些区域中。堆叠被图案化为鳍片，且执行环栅FET工艺。环栅FET工艺包括移除牺牲栅极以形成环栅FET的栅极开口及从栅极开口移除第二半导体材料和任何牺牲材料(如果存在)，使得在各栅极开口中保留源/漏区域间横向延伸的纳米形貌。牺牲材料被移除的环栅FET的栅极开口将具少于其他栅极开口的纳米形貌。因此于结构中，一些环栅FET将具有更少的沟道区域，而具有较其他更低的驱动电流。

Description

具不同驱动电流的环栅场效晶体管的集成电路结构及方法
技术领域
本发明涉及集成电路(IC)结构，更详而言之，涉及包含具有不同驱动电流的多个环栅场效晶体管(gate-all-around field effect transistor；GAAFET)的IC结构及形成该IC结构的方法。
背景技术
集成电路(IC)结构通常包括多个场效晶体管(FET)。对于最佳电路性能，与其他FET相比，同一芯片上的一些FET可能需要一更高的驱动电流。可以通过形成不同FET，使得它们具有不同的有效沟道宽度，实现不同的驱动电流。然而，根据FET的设计，用于形成具有不同有效沟道宽度的FET的技术将有所不同。例如，在平面单栅FET中，通过在不同FET中使用具有不同宽度的平面半导体本体，可以实现不同的沟道宽度。在非平面多栅FET(multi-gate FET；MUGFET)中，例如双栅FET(也称为鳍式EFT(FINFET))或三栅FET，通过在不同FET中使用不同数量的半导体鳍片及/或在不同FET中使用具有不同高度的半导体鳍片，可以实现不同的有效的沟道宽度。近年来，已经发展出环栅场效晶体管(GAAFET)，现在需要在同一基板(substrate)上形成具有不同有效沟道宽度的不同GAAFET的新技术。
发明内容
有鉴于上述，本文揭露形成具有不同驱动电流的环栅场效晶体管的一集成电流(IC)结构的一方法的不同实施例。于该方法中，一多层堆叠可形成于一基板上。该基板可以是一第一半导体材料且该多层堆叠可以包括一第二半导体材料以及该第一半导体材料的交替层。填充牺牲材料的一个或多个凹槽可形成在堆叠的一个或多个区域中。随后，该堆叠可以被图案化为多层鳍片，并可执行GAAFET工艺。此GAAFET工艺可以包括移除牺牲栅极以形成栅极开口以及移除从栅极开口移除该第二半导体材料及任何牺牲材料(如果存在)，使得在各栅极开口中，仅由该第一半导体材料所制成且在源/漏区域之间横向延伸的纳米形貌(nanoshape)予以保留。牺牲材料被移除的栅极开口将具有相较于其他更少的纳米形貌，因此，在所得到的IC结构中，GAAFET中的至少一些将具有更少的沟道区域，从而具有相较于其他更低的驱动电流。
更具体而言，本文为揭露形成具有不同驱动电流的至少二环栅场效晶体管(GAAFET)的一集成电流(IC)结构的一方法的一实施例。该方法可包括提供由一第一半导体材料所制成的一基板，然后于该基板上形成包括一第二半导体材料以及该第一半导体材料的交替层的一多层堆叠。填充一牺牲材料的一凹槽可被形成于该堆叠的一区域中，且该凹槽的该最大深度可位于该第一牺牲材料的该第一层的该顶表面上或位于其上方。
该多层堆叠可然后被图案化为多层鳍片。该鳍片可包括至少一第一鳍片以及一第二鳍片。具体而言，可以执行此图案化工艺使得该第一鳍片包括所有在该堆叠中存在的相同的交替层，并且使得该第二鳍片包括该牺牲材料位于该第一半导体材料的至少一层的上方。
然后可使用这些多层鳍片形成晶体管(例如GAAFET)。该GAAFET可包括：一第一晶体管，其具有使用该第一鳍片中的该第一半导体材料的多层所形成的多个第一沟道区域；以及一第二晶体管，其包括使用该第二鳍片中的该第一半导体材料的该至少一层所形成的至少一第二沟道区域。由于该第二晶体管具有少于该第一晶体管的沟道区域，这两种晶体管将具有不同的驱动电流。也就是说，该第一晶体管将具有高于该第二晶体管的一驱动电流。
本文还揭露形成具有不同驱动电流的至少三环栅场效晶体管(GAAFET)的一集成电路(IC)结构的一方法的一实施例。该方法可包括提供有一第一半导体材料制成的一基板，然后于该基板上形成包括一第二半导体材料以及该第一半导体材料的交替层的一多层堆叠。填充一牺牲材料的凹槽可形成于该堆叠的不同区域中，且该填充牺牲材料的凹槽中的至少两个的最大深度可为不同。也就是说，该填充牺牲材料的凹槽中的至少两个可延伸至该多层堆叠中的不同深度。例如，于一晶体管区域中，形成无填充牺牲材料的凹槽。于另一晶体管区域中，可形成一填充牺牲材料的凹槽使得其延伸至该堆叠中位于该第一半导体材料的至少两层的上方的一第一深度。于另一晶体管区域中，可以形成一牺牲材料填充的凹槽使得其延伸至该堆叠中大于该第一深度的一第二深度，该第二深度位于该第一半导体材料的至少一层的上方，特别是，少于该第一深度的该第一半导体的层的上方。
然后可以将该多层堆叠图案化为多层鳍片。该鳍片可以包括至少一第一鳍片、一第二鳍片以及一第三鳍片。具体而言，可以执行该图案化使得该第一鳍片包括所有的交替层。执行该图案化还可使得该第二鳍片包括位于该第一半导体材料的至少两层的上方的该牺牲材料，且特别是，使得该第二鳍片具有少于该第一鳍片的该第一半导体材料的层。执行该图案化还可使得该第三鳍片包括位于该第一半导体材料的至少一层的上方的该牺牲材料，且特别是，该第三鳍片具有少于该第二鳍片的该第一半导体材料的层。
随后可以使用这些多层鳍片形成晶体管(例如GAAFET)。该GAAFET可包括：一第一晶体管，其具有使用该第一鳍片中的该第一半导体材料的多层所形成的多个第一沟道区域；一第二晶体管，其具有使用该第二鳍片中的该第一半导体材料的该至少两层所形成的至少二第二沟道区域；以及一第三晶体管，其包括使用该第三鳍片中的该第一半导体材料的该至少一层所形成的至少一沟道区域。由于该第三晶体管具有少于该第二晶体管的沟道区域，且该第二晶体管具有小于该第一晶体管的沟道区域，这三种晶体管将具有不同驱动电流。也就是说，该第一晶体管将具有高于该第二晶体管的一驱动电流，且该第二晶体管将具有高于该第三晶体管的一驱动电流。
本文还揭露根据上述方法所形成的一集成电路(IC)结构的实施例。该IC结构可包括一基板，以及位于该基板上的多个晶体管(例如环栅场效晶体管(GAAFET))。此外，这些多个晶体管中的至少一些可以具有不同的驱动电流。
例如，该IC结构可以包括第一晶体管。该第一晶体管可以包括位于该基板上的第一源/漏区域以及第一沟道区域，且特别是，于该第一源/漏区域之间横向延伸的第一纳米形貌。该第一晶体管可进一步包括围绕该第一纳米形貌的一第一栅极。
该IC结构也可包括一第二晶体管。该第二晶体管可以包括位于该基板上的第二源/漏区域以及一个或多个第二沟道区域，且特别是，于该第二源/漏区域之间横向延伸的一个或多个纳米形貌。该第二晶体管还进一步包括围绕该一个或多个纳米形貌的一第二栅极。虽然该第二晶体管可具有多个第二沟道区域，但是根据上述的方法实施例，该第二晶体管将具有比该第一晶体管更少的沟道区域，从而具有比该第一晶体管更低的一驱动电流。
可选的，该IC结构可包括一第三晶体管。该第三晶体管可具有位于该基板上的第三源/漏区域以及一个或多个第三沟道区域，且特别是，于该第三源/漏区域之间横向延伸的一个或多个第三纳米形貌。该第三晶体管还进一步包括围绕该一个或多个第三纳米形貌的一第三栅极。于此情况下，该第二晶体管将具有多个第二沟道区域，根据上述的方法实施例，该第三晶体管将具有比该第二晶体管更少的沟道区域。由于该第三晶体管具有比该第二晶体管更少的沟道区域，该第三晶体管将具有比该第二晶体管更低的一驱动电流。
附图说明
参见以下附图的详细说明将能更好地理解本发明，这些图式不一定按照比例绘制，其中：
图1为显示形成包括具有不同驱动电流的两个或更多的环栅场效晶体管(GAAFET)的一集成电路(IC)结构(例如，一静态随机存取存储器(static random access memory；SRAM)单元)的一方法的一流程图；
图2A为一示例性六晶体管(6T)静态随机存取存储器(SRAM)单元的一示意图，且图2B是显示SRAM单元的FET区域的一示例性布局的图示；
图3至图5为说明根据图1的流程图所形成的部分完成结构的横截面图；
图6A及图6B为说明根据图1的流程图所形成的一部分完成结构的顶视图及横截面图；
图7A及图7B分别为说明根据图1的流程图所形成的一部分完成结构的顶视图及横截面图；
图8A及图8B分别为说明根据图1的流程图所形成的一部分完成结构的顶视图及横截面图；
图9A及图9B至图9D分别为说明根据图1的流程图所形成的一部分完成结构的一顶视图及不同的横截面图；
图10A至图10C为说明根据图1的流程图所形成的一部分完成结构的不同横截面图；
图11A至图11C为说明根据图1的流程图所形成的一部分完成结构的不同横截面图；
图12A至图12C为说明根据图1的流程图所形成的一部分完成结构的不同横截面图；
图13A至图13C为说明根据图1的流程图所形成的一部分完成结构的不同横截面图；以及
图14A及图14B至图14E为说明根据图1的流程图所形成的一IC结构的一顶视图及不同横截面图。
符号说明
102至128 步骤
200 IC(集成电路)结构
201 基板或半导体基板
202 多层堆叠
203 第二半导体材料
204 第一半导体材料
205 介电硬掩膜层或介电硬掩膜材料
206 牺牲材料
207a 凹槽
207b 凹槽
211 第一鳍片或多层鳍片
212 第二鳍片或多层鳍片
213 第三鳍片或多层鳍片
214 第四鳍片或多层鳍片
231 介电层
232 介电层或覆盖介电填充层
240a 第一源极/漏极开口
240b 第二源极/漏极开口
240c 第三源极/漏极开口
241a 第一源/漏区域
241b 第二源/漏区域
241c 第三源/漏区域
242a 第一栅极开口
242b 第二栅极开口
242c 第三栅极开口
243a 栅极、第一栅极或第一RMG(替换金属栅极)
243b 栅极、第二栅极或第二RMG(替换金属栅极)
243c 栅极、第三栅极或第三RMG(替换金属栅极)
244a 纳米形貌或第一纳米形貌
244b 纳米形貌或第二纳米形貌
244c 纳米形貌或第三纳米形貌
245a至245c 高度
250a 第一晶体管
250b 第二晶体管
250c 第三晶体管
260 牺牲栅极
261 栅极侧壁间隔件
262 牺牲栅极帽
263 介电栅极帽
265 隔离区域
BL-L、BL-R 位线
PD-L、PD-R 下拉晶体管
PG-L、PG-R 通栅晶体管
PU-L、PU-R 上拉晶体管
SN-L、SN-R 存储节点
WL 字线。
具体实施方式
如上所述，集成电路(IC)结构通常包含多个场效晶体管(FET)。对于最佳电路形成，与其他芯片相比，位于同一芯片上的一些FET可能需要一更高的驱动电流。通过形成不同FET以使其具有不同有效沟道宽度，可以实现不同驱动电流。然而，根据FET的设计，用于形成具有不同有效沟道宽度的FET的技术将有所不同。例如，在平面单栅FET中，通过在不同FET中使用具有不同宽度的平面型半导体本体，可以实现不同沟道宽度。在非平面多栅FET(MUGFET)中，例如双栅FET(也称为鳍式FET(FINFET))或三栅FET，通过在不同FET中使用不同数量的半导体鳍片和/或在不同FET中使用具有不同高度的半导体鳍片，可以实现不同有效沟道宽度。
近年来，已经发展出环栅场效晶体管(GAAFET)(也称为纳米形貌(nanoshape；NS)FET)以改善驱动电流和静电，并进一步允许装置尺寸的缩放，现在需要在同一芯片上形成具有不同有效沟道宽度的不同GAAFET的技术。更具体而言，一GAAFET，例如一纳米线型(nanowire-type)FET或一纳米片型(nanosheet-type)FET，其包括作为在源/漏区域之间横向延伸的沟道区域的一个或多个细长的纳米形貌，以及围绕该纳米形貌的顶面、底面及侧面的一栅极结构。
为了本揭露的目的，一细长的纳米形貌(NS)指的是具有与其厚度(也被称为其高度)和/或其宽度(也别称为其深度)相对较长的一长度，且其厚度和/或其宽度尺寸限制在几十纳米或更小(即，限制在100nm或更小)的一特征。纳米形貌包括纳米线，纳米片和纳米鳍片(nanofin)。具体而言，一纳米线(nanowire；NW)是指其厚度(或高度)及其宽度尺寸限制在几十纳米或更小(即，100nm或更小)并且优选地厚度尺寸与宽度尺寸的比率，例如，接近1：1的一纳米形貌。一纳米片指的是其厚度尺寸(或高度)被限制在几十纳米或更小(即，限制在100nm或更小)，其宽度尺寸大于100nm，且厚度尺寸与宽度尺寸的比率为，例如，显着大于1：1(例如，2:1，5:1，10:1，100:1等)的一纳米形貌。也就是说，一纳米片相对较短且较宽。一纳米鳍片是指其宽度尺寸被限制在几十纳米或更小(即限制在100nm或更小)，其厚度(或高度)尺寸大于100nm，且厚度尺寸与宽度尺寸的比率为，例如，显着小于1:1(例如：1:2，1:5，1:10，1:100等)的一纳米形貌。也就是说，一纳米鳍片相对较高且较薄。
GAAFET通常是通过在一基板上形成一多层堆叠，然后将该堆叠图案化为多个多层鳍片而形成，其中，各多层鳍片包括具有两个不同的半导体材料的交替层。对个各GAAFET，一牺牲栅极形成于一多层鳍片的上方，源/漏区域形成在该栅极的相对两侧，且该牺牲栅极被移除，从而形成一栅极开口。然后执行一选择性各向同性蚀刻工艺，以选择性地从该栅极开口中移除该半导体材料中的一种，以仅剩下该另一半导体层的细长的纳米形貌。该细长的纳米形貌在源/漏区域之间横向延伸，且在多个纳米形貌的情况下，它们彼此物理性地分离，彼此平行，且一个堆叠在另一个之上。然后一栅极结构形成于该栅极开口中以使其围绕该细长的纳米形貌，且细长的纳米形貌作为沟道区域。与由FINFET所展现出的二维场效应相比，这些GAAFET展现出多维场效应，因此，他们在沟道区域上展现出改进的栅极控制。然而，由于在形成于一基板上的一给定GAAFET中的纳米形貌的数量和尺寸取决于其层数及所使用的多层鳍片的宽度，且由于用于形成所有GAAFET的多层鳍片通常是由相同多层堆叠的图案化而来，该GAAFET将具有相同的有效沟道宽度，从而具有相同的驱动电流。因此，现在需要在同一基板上形成具有不同有效沟道宽度的不同GAAFET的新技术。
有鉴于上述，本文揭露了包括形成具有不同驱动电流的环栅场效晶体管(GAAFET)的一集成电路(IC)结构的一方法的实施例。于该方法中，一多层堆叠可形成在一基板上。该基板可以是一第一半导体材料，该多层堆叠可包括一第二半导体材料以及该第一半导体材料的交替层。填充有牺牲材料的一个或多个凹槽可堆叠地形成于一个或多个区域中。随后，该堆叠可被图案化成多层鳍片，且可执行GAAFET工艺。此GAAFET工艺可包括移除牺牲栅极以形成栅极开口以及从该栅极开口移除该第二半导体材料以及任何牺牲材料(若存在的话)，使得在各栅极开口内部，仅保留由第一半导体材料制成且在源/漏区域之间横向延伸的纳米形貌。移除了牺牲材料的栅极开口将比其他栅极开口具有更少的纳米形貌，因此，在所得到的IC结构中，至少一些GAAFET将具有更少的沟道区域，从而降低驱动电流。
更具体而言，参见图1的流程图，本文公开了一种形成包括具有不同驱动电流的两个或多个环栅场效晶体管(GAAFET)的一集成电路(IC)结构的一方法的实施例。
为了说明的目的，以下将更为详细地描述关于包括具有一静态随机存取存储器(SRAM)阵列的一IC结构的方法，其中，该SRAM阵列包括六晶体管(6T)SRAM单元，各晶体管需要不同的驱动电流以获得最佳性能。
具体而言，图2A为一SRAM阵列的一示例性六晶体管(6T)静态随机存取存储器(SRAM)单元的一示意图。此SRAM单元包括一对存取晶体管(参见左侧和右侧的通栅晶体管PG-L和PG-R)，其为N型场效晶体管(NFET)。该SRAM单元还包括一对交叉耦合的逆变器。一左侧逆变器包括一上拉(pull-up)晶体管PU-L(即，一P型场效晶体管(PFET))，其串联到一下拉(pull-down)晶体管PD-L(即，一NFET)。PG-L的漏极连接至位于PU-L和PD-L之间的一存储节点SN-L，并且PG-R的漏极连接至位于PU-R和PD-R之间的一存储节点SN-R。此外，PG-L的源极连接至一互补对的位线(bitline)的一位线(参见BL-L)，该PG-R的源极连接至该互补对的位线中的另一位线(参见BL-R)。最后，PG-L以及PG-R的栅极被连接到一字线(wordline；WL)。图2B为显示用于一SRAM的FET区域的一示例性布局的一图示。具体而言，图2B为显示横向位于一半导体基板上的NFET区域之间的一PFET区域，并且进一步示出了如图2A所示的一6T SRAM单元，PFET区域布局中的PU-L以及PU-R的布局的典型区域，左侧的NFET区域中的PG-L以及PD-L的布局的区域，以及右侧NFET区域中的PG-R以及PD-R的布局的区域。
SRAM单元操作包括写操作，其中，一数据值被存储于该单元中，以及读操作，其中，一存储的数据值从该单元被读取。在一写操作期间，如果“1”的一数据值(即一高数据值)被写入该单元，一“1”被应用于BL-L，以及一“0”被应用于BL-R。相反的，如果一“0”的数据值(即，一低数据值)被写入该单元，一“0”被应用于BL-L以及一“1”被应用于BL-R。然后，该WL被激活以致能PG-L以及PG-R，且该数据值被存储。针对可写性(为了确保先前所存储的数据值可以翻转(flipped))，其与伽马(gamma)比率有一很强的相关性(即通栅FET(Ion_PG)的导通电流(on-current)与该上拉FET(Ion_PU)的导通电流之间的比率)。在一读操作期间，BL-L以及BL-R均预充电至高值(即，至“1”)，且该WL被激活以致能该PG-L以及PG-R。当“1”的数据值被存储于该单元中时，BL-L将保持充电在其“1”的预充电水平，BL-R将通过该右侧通栅(pass-gate)以及下拉FET被放电至“0”。当“0”的数据值被存储于该单元中时，BL-L将通过该左侧通栅以及下拉FET被放电至“0”，且BL-R将保持充电在其“1”的预充电水平。一感测放大器感测是否BL-L或BL-R较高，从而检测该存储在该单元中的数据值。针对可读性(即，为了确保一被存储的数据值可以被读取)，BL-L和BL-R之间的电压差必须足够大，以允许感测一差异，且该单元需要保持稳定(即，需要能够在一读操作之后保留所存储的数据值)。在此情况下，其与贝塔(beta)比率具有一很强的相关性(即该下拉FET(Ion_PD)的导通电流以及该通栅FET(Ion_PG)的导通电流之间的比率)。必须调整用于展现Ion_PG以及该SRAM单元结构的冲突需求的两个比率(即伽马比率以及贝塔比率)，以平衡这些需求从而提高软产率(即，最小化软错误或存储器写入或读取失败)。
可例如通过设计SRAM单元来平衡Ion-PG的冲突需求，使得该通栅FET具有比该上拉FET更低的驱动电流。SRAM性能可以通过设计该SRAM单元来进一步优化，使得该上拉FET具有比该通栅FET更低的驱动电流。因此，本文揭露的方法可用于形成包括具有这些不同驱动电流的下拉、通栅、以及上拉GAAFET的一SRAM单元。
返回参见图1的流程图，该方法可以包括提供一半导体基板201(102，参见图3)。该半导体基板201可例如为由一第一半导体材料204制成的一块体半导体基板。此第一半导体材料204可例如为单晶硅。
该方法还包括形成一多层堆叠202于该基板201上(104，参见图3)。此多层堆叠202可包括一第二半导体材料203以及该第一半导体材料204的交替层。也就是说，该第二半导体材料203的一初始层可以紧邻该基板201的顶表面，该第一半导体材料204的一初始层可以位于该第二半导体材料的该初始层上，该第二半导体材料203的另一层可以位于该第一半导体材料204的该初始层上，以此类推。这些交替层可例如通过外延沉积而形成，使得该第二半导体材料203以及该第一半导体材料204是不同的单晶半导体材料。例如，如上所述，该第一半导体材料204可以是单晶硅。该第二半导体材料203可以是单晶硅锗或其他合适的半导体材料，其可用于生长单晶硅，并可在后续工艺期间从单晶硅中被选择性地蚀刻掉。
为了说明的目的，该多层堆叠202如图3所示，具有总共六层，包括三层第二半导体材料203以及三层第一半导体材料204。然而，应当了解的是，该图示并非用于限制，可选的，该多层堆叠可以包括总共4层或更多的该第二半导体材料以及该一半导体材料的交替层。另外，应该注意的是，在多层堆叠中的第一半导体材料204的每个层的厚度应该等于细长的纳米形貌的期望高度，其将在所得到的晶体管中形成该沟道区域。另外，该第二半导体材料203的各层的厚度应该等于堆叠的细长的纳米形貌之间的期望间隔，尤其是足够大到可以允许在所得到的晶体管中的堆叠的细长的纳米形貌之间沉积栅极材料。
接着，一个或多个凹槽(例如，参见凹槽207a-207b)可形成在多层堆叠202的不同区域中，并填充牺牲材料206(参见步骤106)。具体而言，牺牲材料填充的凹槽可形成在有待形成的具有相对较低驱动电流的GAAFET的区域中(即，在PG-L,PG-R,PU-L,及PU-R)。可选的，凹槽的深度可以变化以进一步调节该驱动电流。例如，考虑如图2A-图2B所示的六晶体管SRAM，其包括具有一高驱动电流的下拉晶体管，以及具有低驱动电流的通栅晶体管和上拉晶体管，其中，可选的，该上拉晶体管具有比该通栅晶体管一更低的驱动电流。在这种情况下，在PD-L以及PD-R区域中不会形成牺牲材料填充的凹槽。因此，在这些区域内，多层堆叠中的所有层将在步骤104之后保持完整。然而，牺牲材料填充的凹槽将在PU-L以及PU-R区域和PG-L以及PG-R区域中形成。因此，在这些区域中，第一半导体材料204的少数几层将在步骤104之后保持完整。如上所述，如果该上拉晶体管具有比该通栅晶体管一更低的驱动电流，该牺牲材料填充的凹槽可以选择性地形成，使得在PG-L以及PG-R区域中，它们将延伸以第一深度至多层堆叠202中(例如，使得它们在第一半导体材料204的至少两层的上方，参见凹槽207a)，因此，在PU-L以及PU-R区域中，它们延伸到多层堆叠202中至大于该第一深度的一第二深度(例如，它们位于第一半导体材料204的至少一层的上方，具体而言，位于比该PG-L以及PG-R区域中的该凹槽较少的该第一半导体材料204的层的上方，参见凹槽207b)。
为了形成牺牲材料填充的凹槽，可以光刻图案化具有一第一深度的一个或多个第一凹槽，以蚀刻至多层堆叠202中，然后填充牺牲材料206。可以通过例如外延沉积或通过其他任何适合的沉积技术来填充该第一凹槽。一旦第一凹槽被填充，可以执行一抛光工艺(例如，一化学机械抛光(CMP)工艺)以从第一凹槽的上方及外部移除所有牺牲材料。可选的，可以光刻图案化具有比该第一深度更深的一第二深度的一个或多个第二凹槽，以蚀刻至多层堆叠202中，并同样填充牺牲材料206。一旦第二凹槽被填充，可以执行另一抛光工艺(例如，另一CMP工艺)以从第二凹槽的上方及外部移除所有牺牲材料。
牺牲材料206与第二半导体材料203可为相同的材料(例如：多晶硅锗)。在此情况下，牺牲材料206可被外延生长至凹槽中。可选的，牺牲材料206可与第二半导体材料203不同。例如，牺牲材料206可以是多晶硅锗或其他任何适合的牺牲材料，这是可以选择的，以便在后续工艺期间，其可被选择性地蚀刻在第一半导体材料204以及任何相邻的介电材料的上方，且较优选的，使得牺牲材料206以及第二半导体材料203可以在步骤124期间从第一半导体材料204被选择性的蚀刻移除(即，同时且使用相同的蚀刻化学剂)，以下将予以详述。
在形成牺牲材料填充的凹槽207a-207b之后，可从多层堆叠202形成多层鳍片(参见步骤108)。为了本揭露的目的，一“鳍片”是指一细长的，相对较高，基本呈矩形的本体。为了形成多层鳍片，一介电硬掩膜层205(例如，一硅硬掩膜层)可被沉积在多层堆叠202的上方(参见图5)。然后多层堆叠202可使用传统工艺技术(例如，光刻图案化以及蚀刻技术，侧壁图像转移(sidewall image transfer；SIT)技术等)被图案化并蚀刻为鳍片(参见图6A-图6B)。本领域的技术人员应当了解，虽然使用这种技术形成的鳍片可基本上是矩形的，但是根据所使用的蚀刻规范以及材料，鳍片的侧壁可能不完全垂直于基板的表面(例如，侧壁可能变细)。在任何情况下，多层鳍片都应该被图案化，以便具有与该细长的纳米形貌所需的宽度相等的一宽度，其将在所得到的晶体管中形成沟道区域。
在步骤108中形成的多层鳍片可以包括至少一第一鳍片211、一第二鳍片212、一第三鳍片213等。具体而言，可以执行图案化，使得第一鳍片211(或至少其一部分)包括所有的交替层，使得第二鳍片212(或至少其一部分)包括位于第一半导体材料204的至少一层上方的牺牲材料206，并且特别的，这样的第二鳍片212(或至少其一部分)比第一鳍片211具有较少的第一半导体材料204的层。可以进一步执行图案化使得一第三鳍片213(或至少其一部分)包括位于第一半导体材料204的至少一层上方的牺牲材料206，并且特别的，这样的第三鳍片213与第二鳍片212相比，具有相同数量或更少数量的第一半导体材料204的层，以此类推。
例如，图6A为显示四个多层鳍片211-214的布局的一顶视图，其在步骤108中已从一多层堆叠202被图案化以用于形成一SRAM单元。在这种情况下，第一多层鳍片211具有两个部分：位于PD-L区域中的一部分(如图6A及图6B所示)，使得其包括第二半导体材料203与第一半导体材料204的所有交替层，且特别是，使得其包括第一半导体材料204的三层；以及位于PG-L区域中的另一部分(如图6A所示)，使得其包括位于第一半导体材料204的两层上方的牺牲材料206的一相对较薄的层。第二多层鳍片212同样具有两个部分：位于PG-R区域中的一部分(如图6A及图6B所示)，使得其具有位于第一半导体材料204的两层上方的牺牲材料206的一相对较厚的层；以及位于PD-R区域中的具有第一半导体材料的三层的另一部分(如图6A所示)。第三鳍片213位于PU-L区域中(如图6A及图6B所示)，使得其包括位于第一半导体材料204的一层上方的牺牲材料206的一相对较厚的层。另外，一第四鳍片214位于PU-R区域中(如图6A所示)，使得其同第三鳍片213一样，包括位于第一半导体材料204的一层上方的牺牲材料206的一相对较厚的层。
在形成多层鳍片之后，晶体管，尤其是环栅场效晶体管(GAAFET)可使用这些多层鳍片而形成(参见步骤110)。该GAAFET可以形成为包括：一第一GAAFET，其包括使用第一鳍片211中的第一半导体材料204的多层而形成的多个第一纳米形貌；一第二GAAFET，其包括使用第二鳍片212中的第一半导体材料204的一层或多层所形成的一个或多个第二纳米形貌，以使其与该第一GAAFET相比，具有较少数量的沟道区域；以及，可选的，一第三GAAFET，其包括使用第三鳍片213中的第一半导体材料204的一层或多层所形成的一个或多个第一纳米形貌，使得其与该第二GAAFET相比，具有相同数量或较少数量的沟道区域。由于第二GAAFET与第一GAAFET相比，具有较少的沟道区域，第二GAAFETA将具有比第一GAAFET较低的一驱动电流。此外，如果第三GAAFET具有比第二GAAFET更少的沟道区域，第三GAAFET将具有比第二GAAFET更少的一驱动电流。对于一6T SRAM，该方法可用于形成两个第一晶体管，尤其是，具有一相对较高的驱动电流的两个下拉晶体管PD-L以及PD-R；两个第二晶体管，尤其是，具有一相对较低的驱动电流的两个通栅晶体管PG-L以及PG-R；以及两个第三晶体管，特别是，具有与通栅晶体管相同的驱动电流或一更低驱动电流的两个上拉晶体管PU-L以及PU-R。
可用于在步骤110中形成这些GAAFET的示例性工艺的描述如下。
剩余的介电硬掩膜材料205可从鳍片211-214的顶部被选择性的移除。然后，具有栅极侧壁间隔件261以及牺牲栅极帽(cap)262的牺牲栅极260可形成在多层鳍片211-214上(参见步骤112及图7A至图7B)。例如，可在多层鳍片211-214的上方沉积一薄的共形介电层(例如，一薄的二氧化硅层(未示出))。然后，可以在该共形介电层上沉积一覆盖牺牲栅极层。此覆盖牺牲栅极层可例如为一多晶硅层、一非晶硅层、或不同于该多层鳍片的材料的任何其他适合的牺牲栅极材料(例如，与第一半导体材料204、第二半导体材料203、以及牺牲材料206不同)，并且可以在随后的步骤期间从该多层鳍片被选择性地且各向同性地蚀刻移除。然后可以对该牺牲栅极层进行抛光(例如，使用一CMP工艺)，且一牺牲介电覆盖层(例如，一氮化硅覆盖层)可以被沉积到该牺牲栅极层上。然后，所得到的牺牲栅极堆叠可被光刻图案化并被蚀刻，以形成具有牺牲栅极帽262的牺牲栅极260于各不同的晶体管区域内的多层鳍片211-214的第一部分上(例如，PD-L区域，PU-L区域，PG-R区域，PG-L区域，PU-R区域，以及PD-R区域内)。
应当注意的是，可在各晶体管区域中形成一分离牺牲栅极。或者，可以形成通过多个晶体管区域的共享牺牲栅极(例如，参见图7A的PD-L以及PU-L的共享牺牲栅极，以及PD-R和PU-R的共享牺牲栅极)。在任何情况下，牺牲栅极260将被图案化且被蚀刻，以使其基本上垂直于多层鳍片211-214，且进一步使得牺牲栅极材料位于邻接多层鳍片211-214的第一部分的顶表面和相对两侧。
然后，可以使用传统侧壁间隔件形成技术形成栅极侧壁间隔件261于牺牲栅极260的侧壁上。这样的侧壁间隔件形成技术在本领域中是众所周知的，因此，这些技术的细节已从说明书中被省略，以便于读者关注在所揭露方法的显着方面。在任何情况下，栅极侧壁间隔件261可以由氮化硅、硅-硅-碳氮化物、硅-硼-碳氮化物或与牺牲栅极260所用材料不同的任何其它合适的侧壁间隔材料所制成。因此，在形成牺牲栅极以及侧壁间隔件之后，晶体管区域中的多层鳍片211-214的第一部分将由具有栅极侧壁间隔件261的牺牲栅极260所覆盖，在那些相同区域中的多层鳍片211-214的第二部分将横向延伸超过牺牲栅极260以及栅极侧壁间隔件261(即，位于各牺牲栅极的两侧上的多层鳍片的第二部分将维持被暴露)。
可以沉积一介电层231(例如，二氧化硅层)，然后凹陷以暴露多层鳍片211-214的第二部分的顶部(即，多层鳍片211-214的部分)(参见图8A及图8B)。然后，可以选择性的移除暴露的多层鳍片211-214的第二部分(参见步骤114和图9A及图9B)。具体而言，可以执行一各向异性蚀刻工艺，其中，所使用的蚀刻化学剂对于介电层231、栅极侧壁间隔件261以及牺牲栅极帽262的相邻介电材料上方的多层鳍片的材料(例如，对于牺牲材料206、第一半导体材料204以及第二半导体材料203)具有选择性。因此，所得到的部分完成的结构将包括位于各晶体管区域中的牺牲栅极的相对两侧上的各GAAFET的源极/漏极开口。例如，参见PD-L区域中的一牺牲栅极260的相对两侧上的一第一晶体管(一下拉晶体管)的第一源极/漏极开口240a(如图9A及图9B所示)；参见PG-R区域中的一牺牲栅极的相对两侧上的一第二晶体管(一通栅晶体管)的第二源极/漏极开口240b(参见图9A及图9C)；参见PU-L区域中的牺牲栅极的相对两侧上的一第三晶体管(一上拉晶体管)的第三源极/漏极开口240c(参见图9A及图9D)；以此类推。
在形成源极/漏极开口之后，栅极侧壁间隔件261下方的多层鳍片的剩余部分中的第二半导体材料203的暴露的垂直表面可以被横向蚀刻以形成底切第一半导体材料204的浅空腔，这些浅空腔可以填充一隔离材料，从而形成隔离区域265(参见步骤116-118及图10A至图10C)。也就是说，可以执行对第一半导体材料204的上方的第二半导体材料203具有选择性的一各向同性蚀刻工艺，以仅回蚀刻第二半导体材料203的该暴露的垂直表面，从而产生该浅空腔。为了在空腔中形成隔离区域265，隔离材料(例如二氧化硅，氮化硅等)的一覆盖层可以被沉积，填充空腔及相邻区域。然后，可以执行一各向异性蚀刻工艺，使用牺牲栅极260以及栅极侧壁间隔件261作为一掩膜，使得空腔外的任何隔离材料被移除。或者，为了在空腔中形成隔离区域265，可以进行一氧化工艺，从而在第一半导体材料204的暴露的表面上形成一第一氧化材料(例如，二氧化硅)，以及在第二半导体材料203(即，空腔内部)的暴露的表面上的与该第一氧化材料不同的一第二氧化材料(例如，硅锗氧化物)。然后，第一氧化材料可以在第二氧化材料的上方被选择性的蚀刻以暴露第一半导体材料204的表面而不暴露第二半导体材料203的表面。例如，一种基于等离子体的氟化铵(NH4F)蚀刻工艺，例如一SiConiTM工艺，可用于选择性蚀刻在硅锗氧化物的上方蚀刻二氧化硅(即，以比硅锗氧化物明显更快的蚀刻速率蚀刻二氧化硅)。或者，任何其他蚀刻的技术以形成隔离区域265。
然后可以在源极/漏极开口中形成GAAFET的源/漏区域，特别的，使得它们横向紧邻第一半导体材料204的暴露的垂直表面(参见步骤120以及图11A至图11C)。例如，一第一晶体管(一下拉晶体管)的第一源/漏区域241a可以形成在PD-L区域中的第一鳍片211的剩余部分中紧邻第一半导体材料204的暴露表面的位置(参见图11A)；一第二晶体管(一通栅晶体管)的第二源/漏区域241b可以形成在PG-R区域中的第二鳍片212的剩余部分中紧邻第一半导体材料204的暴露表面的位置(参见图11B)；一第三晶体管(一上拉晶体管)的第三源/漏区域241c可形成在PU-L区域中的第三鳍片213的剩余部分中紧邻第一半导体材料204的暴露表面的位置(参见图11C)，以此类推。这些源/漏区域可以例如通过外延沉积原位掺杂半导体材料(例如，在第一半导体材料204的暴露表面上)而形成。
如上所述，在一SRAM单元中，下拉以及通栅晶体管为N型场效晶体管(NFET)，上拉晶体管为P型场效晶体管(PFET)。在这种情况下，应该理解的是，在NFET的原位掺杂半导体材料的外延沉积期间，PFET的源极/漏极开口可以被遮蔽，反之亦然。此外，应该注意的是，用于沉积PFET的源/漏区域的半导体材料与用于沉积NFET的源/漏区域的半导体材可以为相同的半导体材料。或者，用于沉积PFET的源/漏区域的半导体材料与用于沉积NFET的源/漏区域的半导体材料可以是不同的半导体材料，其被预先选择以提高电荷载流子迁移率。
在形成源/漏区域之后，可以沉积一覆盖介电填充层232(例如，一覆盖二氧化硅层)，并执行一抛光工艺(例如，一CMP工艺)以暴露牺牲栅极260的顶部(即，为了移除牺牲栅极帽262)。
接着，可以选择性移除牺牲栅极260，从而生成栅极开口(参见步骤122及图12A-图12C)。也就是说，可以执行一选择性蚀刻工艺以选择性蚀刻移除多层鳍片211-214的材料上方的牺牲栅极层的材料(即，第一半导体材料204，第二半导体材料203以及牺牲材料206的上方)，以及栅极侧壁间隔件261以及介电层232的介电材料的上方，从而生成暴露多层鳍片211-214的剩余部分的栅极开口。如上所述，牺牲栅极260的形成通常包括在沉积并图案化该牺牲栅极材料之前沉积一薄的共形介电层(例如，一薄的共形二氧化硅层)。这种薄的共形介电层将在移除牺牲栅极260期间保护多层鳍片的半导体材料。在移除牺牲栅极260之后，此共形介电层也可以从栅极开口(例如，在二氧化硅层的情况下通过缓冲氢氟酸(buffered hydrofluoric acid；BHF))被移除。
具体而言，牺牲栅极260(以及该共形介电层)的选择性移除可以生成PD-L区域中的一第一晶体管(一下拉晶体管)的一第一栅极开口242a(参见图12A)，PG-R区域中的一第二晶体管(一通栅晶体管)的一第二栅极开口242b(参见图12B)，PU-L区域中的一第三晶体管(一上拉晶体管)的一第三栅极开口242c(参见图12C)，以此类推。如图所示，在PU-L区域中的第一栅极开口242a中暴露的第一多层鳍片211的剩余部分包括最初存在于多层堆叠202中的第二半导体材料203和第一半导体材料204的所有交替层；暴露于PG-R区域中的第二栅极开口242b中的第二多层鳍片212的剩余部分包括位于第一半导体材料204的至少两层上方的牺牲材料206的一相对较薄的层；暴露于PU-L区域中的第三栅极开口242c中的第三鳍片213的剩余部分包括位于第一半导体材料204的至少一层上方的牺牲材料206的一相对较厚的层(但是少于PG-R区域中的的第一半导体材料204的层)，以此类推。
一旦形成栅极开口，暴露于栅极开口中的第二半导体材料203以及任何牺牲材料206可被选择性的蚀刻移除(参见步骤124及图13A-图13C)。例如，如果第一半导体材料204是硅，且牺牲材料206和第二半导体材料203均为硅锗(不管晶体结构)，该硅锗可使用任何下列示例性工艺而从硅的上方以及栅极侧壁间隔件261以及介电层232的介电材料的上方被选择性的蚀刻：具有工艺规范的一热蚀刻工艺(例如，使用气态盐酸(hydrochloricacid；HCl))、一干式等离子蚀刻工艺、或一湿蚀刻工艺，该工艺规范设计为确保在硅以及不同介电材料上方的硅锗的选择性蚀刻。可选的，也可使用选择性蚀刻硅锗的其他任何适合的各向同性选择性蚀刻工艺。
作为步骤124的结果，第一半导体材料204的分离的细长的纳米形貌(例如硅纳米形貌)在源/漏区域之间横向延伸。各栅极开口的尺寸的大小基本上是相同的，但是在一给定栅极开口中的纳米形貌的数量将对应于在步骤122中暴露于给定栅极开口内的第一半导体材料204的层数。例如，如果第一栅极开口242a在步骤122暴露第一半导体材料204的三层，则随后的步骤124，第一栅极开口242a将包含在第一源/漏区域241a之间横向延伸的三个第一纳米形貌244a，如图所示。如果第二栅极开口242b在步骤122仅暴露第一半导体材料204的两层，则在后续步骤124中，第二栅极开口242b将包含在第二源/漏区域241b之间横向延伸的两个第二纳米形貌244b，如图所示。如果第三栅极开口242c在步骤122仅暴露第一半导体材料204的一层，则在后续步骤124中，第三栅极开口242c将包含在第三源/漏区域241c之间横向延伸的一第三纳米形貌244c，如图所示，以此类推。在任何栅极开口中的最低的纳米形貌将被物理性地分开并通过一间隔与基板的顶表面平行，且任何额外的纳米形貌将被一个堆叠在另一个之上，且同样彼此隔开一间隔。
然后可以在栅极开口中形成替换金属栅极(replacement metal gate；RMG)(参见步骤126及图14A-图14E)。也就是说，一第一RMG 243a可以形成在第一栅极开口242a以环绕第一纳米形貌244a，其将用作一第一晶体管250a的第一沟道区域(一6T SRAM中的一下拉晶体管(PD-L))；一第二RMG 243b可以形成在第二栅极开口242b中以环绕第二纳米形貌244b，其将作为一第二晶体管250b(一6T SRAM中的一通栅晶体管(PG-R))的第二沟道区域；一第三RMG 243c可形成在第三栅极开口242c中以环绕第三纳米形貌244c，其将作为一第三晶体管250c(一6T SRAM中的一上拉晶体管(PU-L))的第三沟道区域，以此类推。
这些RMG可以使用传统RMG形成技术而形成。也就是说，一栅极介电层(例如一高K栅极介电层)可以被共形地沉积，以使栅极开口内的纳米形貌的暴露表面被覆盖(即，使得栅极介电层完全围绕各栅极开口中的各纳米形貌)。本领域技术人员应了解，由于共形沉积工艺，栅极介电层可同样覆盖栅极开口中的其他暴露的表面(例如，栅极侧壁间隔件261以及半导体基板201的暴露表面)。一功函数金属层可以被共形沉积在栅极开口中，以覆盖各纳米线沟道区域上的栅极介电层。可以预选该共形功函数金属层的金属材料或金属合金材料，以实现用于形成RMG的晶体管的最佳栅极导电功函数给定导电类型。然后，可选的，功函数金属层被倒角(chamfer)。倒角工艺可以包括：沉积一保护填充材料于功函数金属层上；凹陷该保护填充材料；从该保护填充材料的上方蚀刻移除该暴露的功函数金属材料，使得该功函数金属层的最大高度低于该栅极侧壁间隔件的顶表面的高度；以及移除该保护填充材料。最后，可以沉积一导电填充材料以填充栅极开口中的任何剩余空间，以及可以执行一抛光工艺(例如，一CMP工艺)以从介电层232的顶表面上方移除任何RMG材料。
如上所述，于一SRAM单元中，该下拉以及通栅晶体管为N型场效晶体管(NFET)，该上拉晶体管为P型场效晶体管(PFET)。本领域的技术人员应了解，于此情况下，PFET的栅极开口在NFET的RMG形成期间将被遮蔽，反之亦然。此外，在通过移除一共享牺牲栅极(例如，参见通过移除PD-L以及PU-L的共享牺牲栅极所生成的共享栅极开口以及通过移除PD-R以及PU-R的共享牺牲栅极所形成的共享栅极开口)来形成一NFET以及一PFET的一共享栅极开口的情况下，各种掩膜沉积以及蚀刻工艺步骤可以被执行以确保在共享栅极开口内，一第一功函数层与NFET的纳米形貌相邻，且一第二功函数金属层与PFET的纳米形貌相邻。由于各种RMG结构及其制造方法在本领域中是所众周知的，并且可以被纳入根据本揭露的方法所形成的晶体管中，仅在图14A-图14E中识别和示出作为一个整体的RMG 243a-243c。为避免图示的混乱，并允许读者关注在所公开方法的显着方面，RMG 243a-243c的各独立组件，包括栅极介电层、功函数金属层、导电填充材料等未被详细标识或图示。
接着，介电栅极帽263可以形成在RMG的顶表面上。例如，栅极开口中导电填充材料可以被凹陷(即，回蚀刻)，以及一介电覆盖层(例如，一氮化硅覆盖层)可以被沉积在部分完成结构的上方。可以执行一抛光工艺(例如，一CMP工艺)以从介电层232的顶表面的上方移除任何介电覆盖材料，从而形成介电栅极帽263。
因此，如图14B-图14E所示，在所得到的IC结构中，各晶体管(参见晶体管250a-250c)中的最低纳米形貌(即，最低沟道区域或，更具体而言，最靠近基板的沟道区域)将处于相同的水平；各晶体管中的次低纳米形貌，如果有的话(参见晶体管250a-250b)将处于同一水平但高于最低沟道区域的一水平，以此类推。此外，所有晶体管250a-252c的栅极243a-243c将具有与介电栅极帽263相邻的基本共平面的顶表面，以及相邻与基板的基本共平面的底表面，使得那些栅极243a-243c的高度245a-245c基本相等。
可以执行额外的工艺以完成该集成电路(IC)结构(参见步骤128)。此额外的工艺可以包括，但不限于，源/漏区域上的金属柱塞的形成，与该RMG以及金属柱塞的中段工艺(middle of the line；MOL)接触件的形成，后段工艺(back end of the line；BEOL)线的形成，等。
参考图14A-图14E，本文还揭露了根据上述方法所形成的一集成电路(IC)结构200的实施例。IC结构200可以包括具有六晶体管(6T)SRAM单元的一静态随机存取存储器(SRAM)阵列，其包括具有不同驱动电流的多个环栅场效晶体管(GAAFET)。或者，该IC结构可以是包含具有不同驱动电流的多个GAAFET的任何其他类型的电路结构。
具体而言，IC结构200可以包括一基板201。基板201可以是由一第一半导体材料204(例如，硅)制成的一块体半导体基板。
IC结构200可进一步包括位于基板201上的多个GAAFET。这些GAAFET可以包括至少一第一晶体管250a，至少一第二晶体管250b，以及可选的，至少一第三晶体管250c。例如，在一SRAM单元的情况下，IC结构可以包括两个第一晶体管250a(即左侧以及右侧的N型下拉晶体管PD-L以及PD-R)；两个第二晶体管250b(即，左侧和右侧的N型通栅晶体管PG-L以及PG-R)；以及两个第三晶体管250c(即，左侧和右侧的P型上拉晶体管PU-L以及PU-R)。
各第一晶体管250a(例如PD-L以及PD-R)可以具有位于基板201以及多个第一沟道区域上的第一源/漏区域241a，尤其是，多个水平取向的第一纳米形貌244a，其在第一源/漏区域241a之间横向延伸。具体而言，各第一纳米形貌244a可平行于基板201的顶表面，并彼此平行，且一个堆叠在另一个之上。最低的第一纳米形貌可与基板201的顶表现隔开一间隔，且额外的第一纳米形貌244a可通过间隔彼此隔开。各第一晶体管250a可进一步包括一第一栅极243a。第一栅极243a可环绕第一纳米形貌244a(例如，填充基板201与最低第一纳米形貌之间、第一纳米形貌的两侧上、第一纳米形貌及其上方的最高第一纳米形貌之间的间隔)。
各第二晶体管250b(例如PG-L以及PG-R)可以具有位于基板201上的第二源/漏区域241b，以及一个或多个第二沟道区域，特别是，一个或多个水平取向的第二纳米形貌244b，其在第二源/漏区域241b之间横向延伸。各第二晶体管250b中的第二纳米形貌244b的数量可具体小于各第一晶体管250a中的第一纳米形貌244a的数量。当各第二晶体管250b仅具有单一第二纳米形貌244b时，该第二纳米形貌平行于基板201的顶表面，并与基板201的顶表面隔开一间距。当各第二晶体管250b具有多个第二纳米形貌244b时，第二纳米形貌244b可平行于基板的顶表面，并彼此平行，且一个堆叠在另一个之上。该最低的第二纳米形貌可与基板201的顶表面隔开一间距，额外的第二纳米形貌244b可通过间距彼此隔开。在任何情况下，各第二晶体管250b可进一步包括一第二栅极243b。第二栅极243b可环绕各第二纳米形貌244b。
各第三晶体管250c(例如PU-L以及PU-R)可具有位于基板201上的第三源/漏区域241c以及一个或多个第三沟道区域，尤其是，一个或多个水平取向的第三纳米形貌244c，其在第三源/漏区域241c之间横向延伸。各第三晶体管250c中的第三纳米形貌244c的数量可以与第二晶体管中的第二纳米形貌的数量相同，或者可选择，可以少于各第二晶体管250b中的第二纳米形貌244b的数量。当各第三晶体管250c仅具有单一第三纳米形貌244c时，该第三纳米形貌平行于基板201的顶表面，并与基板201的顶表面隔开一间距。当各第三晶体管250b具有多个第三纳米形貌244c时，第三纳米形貌244c可平行于基板的顶表面，并彼此平行，且一个堆叠在另一个之上。该最低的第三纳米形貌可通过一间距与基板201的顶表面隔开，额外的第三纳米形貌244c可通过间隔相互隔开。在任何情况下，各第三晶体管250c可进一步包括一第三栅极243c。该第三栅极243c可环绕各第三纳米形貌244c。
为了说明的目的，图中所示的第一晶体管250a具有三个第一纳米形貌244a(即三个第一沟道区域)，图中所示的第二晶体管250b具有两个第二纳米形貌244b(两个第二沟道区域)，以及图中所示的第三晶体管250c具有一个第三纳米形貌244c(一第三沟道区域)。然而，应当了解的是，这些图示并非用于限制。或者，第一晶体管250a可具有任何数量的多纳米形貌244a(即，任何数量的多沟道区域)，第二晶体管250b可具有比第一晶体管250a相对较少的纳米形貌244b(即，较少的沟道区域)，第三晶体管250c与第二晶体管250b具有相同或较少的纳米形貌244c。因此，各第二晶体管250b具有比各第一晶体管250a一较低的驱动电流，各第三晶体管250c具有与各第二晶体管250b相同的或更低的驱动电流。由于第三晶体管250c具有比第二晶体管250b更少的沟道区域244c，第三晶体管250c将具有比第二晶体管一更低的驱动电流。应当了解的是，由于用于形成晶体管250a-250c的方法，各晶体管中的最低的纳米形貌(即最低的沟道区域，或，更具体而言，最靠近基板的沟道区域)(参见晶体管250a-250c)处于相同的水平；各晶体管中的次低纳米形貌，如果有的话(参见晶体管250a-250b)同样处于相同的水平上，但在比最低沟道区域更高的水平上，以此类推。
在任何情况下，在如上所述的各晶体管250a-250b中，栅极243a-243c可例如为替换金属栅极(RMG)。各RMG可包括紧邻并环绕细长的纳米形貌244a-244c的各暴露的表面的一栅极介电层(即，一高K栅极介电层)。各栅极243a-243c还进一步包括紧邻该栅极介电层，环绕纳米形貌244a-244c的一共形功函数金属层。可以预选该共形功函数金属层的金属材料或金属合金材料，以实现晶体管的最佳栅极导电功函数给定导电类型。各栅极243a-243c还包括共形功函数金属层上的一导电填充材料。这些栅极243a-243c可还包括横向紧邻该栅极的侧壁的栅极侧壁间隔件261，以及该栅极的顶部上的介电栅极帽263。由于各种RMG结构及其制造方法为领域所悉知，并可被纳入晶体管250a-250c中，图14A-图14E中仅示出作为一整体的RMG 243a-243c。为了避免图示的混乱并允许读者关注在所揭露方法的显着方面，RMG 243a-243c中的独立组件，包括栅极介电层、功函数金属层、导电填充材料等，为被具体标识或示出。在任何情况下，所有晶体管250a-250c的RMG 243a-243c具有邻接介电栅极帽263的共平面的顶表面，以及连接基板的共平面的底表面，使得那些RMG 243a-243c的高度245a-245c基本相等。
此外，在上述的各晶体管250a-250c中，隔离区域265可以在栅极243a-243c之间以及相邻源/漏区域241a-241c之间分别提供电性隔离。具体而言，隔离区域265可以在栅极侧壁间隔件261的下方对准，且可在纳米形貌的末端的上方或下方，使得一晶体管的各源/漏区域具有与晶体管的各纳米形貌的一末端以及与那些纳米形貌的上方或下方的隔离区域265接触的一侧。
在这样的IC结构中，特别是相同SRAM单元的第一晶体管250a为N型下拉晶体管(PD-L以及PD-R)以及第二晶体管250b为N型通栅晶体管(PG-L以及PG-R)的一SRAM中，比N型下拉晶体管的驱动电流更低的N型通栅晶体管的驱动电流平衡了SRAM单元中伽马比率和贝塔比率中Ion_PG的冲突需求，从而提高软产率(即，最小化软错误或存储器的写入或读取失败)。此外，如果相同SRAM单元的第三晶体管250c为P型上拉晶体管，P型上拉晶体管的较低驱动电流提高了SRAM单元的性能。
关于如上所述的方法和结构实施例，第一以及第二晶体管250a和250b(例如，下拉以及通栅晶体管)可以为N型GAAFET，第三晶体管250c(例如，上拉晶体管)可以是P型GAAFET。
对于N型GAAFET和P型GAAFET，沟道区域(即，纳米形貌)将由相同的半导体材料204(即，硅)制成。用于N型GAAFET以及P型GAAFET两者的源/漏区域也可以由相同的半导体材料(例如，硅)制成。然而，可替代的，为不同类型FET沉积的半导体材料可以是不同的，且可以预先选择以提高在不同FET中的电荷载流子迁移率。例如，对于P型GAAFET，源/漏区域可以是硅锗(SiGe)，这将增强P型沟道区域内的空穴迁移率，从而提高性能。对于N型GAAFET，源/漏区域可以为碳化硅(SiC)或一些其他的硅基半导体材料，其将增加N型GAAFET沟道区域内的电子迁移率，从而提高性能。
此外，对于N型GAAFET，沟道区域(即，纳米形貌)可以具有在一相对较低导电性水平(或可以被掺杂)的P型导电性，且源/漏区域可以具有在一相对较高导电性水平的N性导电性；反之，对于P型GAAFET，沟道区域(即纳米形貌)可以具有一相对较低导电性水平(或可以被掺杂)的N型导电性，且源/漏区域可以具有一相对较高导电性水平的P型导电性。本领域技术人员应该了解，不同的掺杂剂可被用于实现不同的导电性类型，且掺杂剂可以根据所使用的不同的半导体材料而有所不同。例如，具有N型导电性的一硅基半导体材料(例如，硅、硅锗、等)通常掺杂一N型掺杂剂(例如，一V族掺杂剂，如砷(As)、磷(P)或锑(Sb))，反之，具有P型导电性的一硅基半导体材料通常掺杂一P型掺杂剂(例如，一III族掺杂剂，例如硼(B)或铟(In))。本领域的技术人员应该了解，不同的导电性水平将取决于掺杂剂的相对浓度水平。
另外，对于N型GAAFET，RMG栅极可以具有一第一功函数，且对于P型GAAFET，RMG栅极可以具有不同于该第一功函数的一第二功函数。具体而言，RMG可以具有一高K栅极介电层。本领域的技术人员应该了解，一高K栅极介电层是指由一介电材料的一介电常数大于二氧化硅的介电常数(即大于3.9)所制成的一栅极介电层。示例性的高K介电材料包括，但不限于，铪(Hf)基电介质(例如，铪氧化物、铪硅氧化物、铪硅氮氧化物、铪铝氧化物、等)或其他适合的高K介电层(例如，铝氧化物、钽氧化物、锆氧化物，等)。N型GAAFET的最佳栅极导体功函数可以是，例如，介于3.9eV和大约4.2eV之间。具有该范围内的一功函数的示例性金属(及金属合金)包括，但不限于，铪、锆、钛、钽、铝及其合金，例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。P型GAAFET的最佳栅极导体功函数可以是，例如，介于4.9eV和大约5.2eV之间。具有该范围内的一功函数的示例性金属(及金属合金)包括，但不限于，钌、钯、铂、钴和镍，以及金属氧化物(铝碳氧化物、铝钛碳氧化物等)和金属氮化物(例如氮化钛、氮化硅钛、氮化硅钽、氮化铝钛、氮化铝钽等)。所使用的任何导电填充材料可以是一填充金属或填充金属合金，例如钨、钨合金(例如氮化钨、或钛钨)、钴、铝或任何其他适合的填充金属或填充金属合金。
应了解的是，本文所使用的术语是为了描述所揭露的结构和方法的目的，而不是旨在限制。例如，本文所使用的，单数形式的“一”、“一个”和“该”的意图也包括复数形式，除非上下文清楚的表明。此外，如本文所使用的，术语“包括”、“包括有”、“包含”、“包含有”用于指定所述的特征、整数、步骤、操作、元件、及/或组件的存在，但不排除一个或多个特征、整数、步骤、操作、元件、组件及其组合的存在或添加。此外如本文所使用的术语，如“右”、“左”、“垂直”、“顶部”、“底部”、“上部”、“下部”、“底部”、“下方”、“下层”、“上方”、“上面”、“平行”、“垂直”等，都是用于描述相对位置，如其在图示中被导向和说明的(除非另有说明)，诸如“接触”、“直接接触”、“邻接”、“直接相邻”、“紧邻”等术语意指至少一个元件物理接触另一个元件(没有其他元件隔离所描述的元件)。本文所使用的术语“横向”用于描述元件的相对位置，更具体而言，用于指示一元件相对于另一个元件的上方或下方，位于该另一个元件的侧面，如图示中被导向和说明的那些元件。例如，横向邻接另一元件的一元件将位于另一元件的旁边，横向邻近另一元件的一元件将直接位于另一元件的旁边，且横向围绕另一元件的一元件将与另一元件相邻，并与另一元件的外侧壁相交。随附权利要求中的相应方法、材料、动作和所有方法或步骤加上功能元件的等效物旨在包括与具体要求保护的其他所要求的元件组合的执行该功能的任何结构、材料、或动作。
本发明的各种实施例的描述是为了说明的目的而提出，并不打算穷尽或局限于所公开的实施例。在不脱离所描述的各种实施例的范围和精神的情况下，许多修改和变化对本领域的普通技术人员来说是显而易见的。本文所使用的术语被选择来最好地解释实施例的原理、实际应用或相较于市场上的现有技术的技术改进，或者使本领域的技术人员能够理解本文所揭露的实施例。

Claims (20)

1.一种形成集成电路结构的方法，其特征在于，该方法包括：
形成包括一第二半导体材料以及一第一半导体材料的交替层的多层堆叠于包含该第一半导体材料的一基板上；
形成一凹槽于该多层堆叠中；
填充一牺牲材料于该凹槽中；
图案化该多层堆叠为包括至少一第一鳍片与一第二鳍片的多层鳍片，其中，该第一鳍片包括交替层，且其中，该第二鳍片包括位于该第一半导体材料的至少一层的上方的该牺牲材料；以及
形成多个晶体管，其包括：包括使用该第一鳍片中的该第一半导体材料的多层所形成的用于多个第一沟道区域的多个第一纳米形貌的一第一晶体管；以及包括使用该第二鳍片中的该第一半导体材料的至少一层所形成的用于至少一第二沟道区域的至少一第二纳米形貌的一第二晶体管，
其中，该第一晶体管被形成为具有一第一数量的该第一纳米形貌，以及该第二晶体管被形成为具有小于该第一数量的一第二数量的该第二纳米形貌。
2.根据权利要求1所述的方法，其特征在于，该第一晶体管具有一第一驱动电流，该第二晶体管具有低于该第一驱动电流的一第二驱动电流。
3.根据权利要求1所述的方法，其特征在于，该第一半导体材料包括硅，且该第二半导体材料包括硅锗。
4.根据权利要求1所述的方法，其特征在于，该第二半导体材料以及该牺牲材料包括单晶硅锗。
5.根据权利要求1所述的方法，其特征在于，该第二半导体材料包括单晶硅锗，且该牺牲材料包括多晶硅锗。
6.根据权利要求1所述的方法，其特征在于，形成该晶体管包括：
形成具有侧壁间隔件于该第一鳍片的一第一部分上以及该第二鳍片的一第一部分上的牺牲栅极；
移除横向延伸超过该牺牲栅极以及该侧壁间隔件的该第一鳍片的第二部分以及该第二鳍片的第二部分，以于该第一鳍片的第一部分以及该第二鳍片的该第一部分两者上暴露该第一半导体材料的垂直表面以及该第二半导体材料的垂直表面；
横向蚀刻该第一鳍片的该第一部分以及该第二鳍片的该第一部分两者上的该第二半导体材料的暴露的垂直表面；
沉积隔离材料于该第一鳍片的该第一部分以及该第二鳍片的该第一部分两者上的该第二半导体材料的该暴露的垂直表面上；
外延生长邻接该第一鳍片上的该第一半导体材料的该暴露的垂直表面的第一晶体管的第一源/漏区域，以及外延生长邻接该第二鳍片上的该第一半导体材料的该暴露的垂直表面的该第二晶体管的第二源/漏区域；
选择性移除该牺牲栅极以形成栅极开口，该栅极开口包括暴露该第一鳍片的该第一部分的一第一栅极开口，以及暴露该第二鳍片的该第一部分的一第二栅极开口；
从暴露于该第一栅极开口中的该第一鳍片的该第一部分选择性蚀刻移除该第二半导体材料，以及从暴露于该第二栅极开口中的该第二鳍片的该第一部分选择性蚀刻移除该第二半导体材料以及该牺牲材料；以及
形成替换金属栅极于该栅极开口中。
7.根据权利要求1所述的方法，其特征在于，该第一晶体管为一静态随机存取存储器单元的一下拉晶体管，且该第二晶体管为该静态随机存取存储器单元的一通栅晶体管。
8.一种形成集成电路结构的方法，其特征在于，该方法包括：
形成包括一第二半导体材料与一第一半导体材料的交替层的一多层堆叠于包含该第一半导体材料的一基板上；
形成凹槽于该多层堆叠中，其中，该凹槽中的至少两个延伸至该多层堆叠中的不同深度，且其中，该凹槽填充有一牺牲材料；
图案化该多层堆叠为包含至少一第一鳍片、一第二鳍片、以及一第三鳍片的多层鳍片，
其中，该第一鳍片包括该交替层，
其中，该第二鳍片包括位于该第一半导体材料的至少两层的上方的该牺牲材料，并具有少于该第一鳍片的该第一半导体材料的层，以及
其中，该第三鳍片包括位于该第一半导体材料的至少一层的上方的该牺牲材料，并具有少于该第二鳍片的该第一半导体材料的层；
形成晶体管，其包括：包括使用该第一鳍片中的该第一半导体材料的多层所形成的多个第一沟道区域的一第一晶体管；包括使用该第二鳍片中的该第一半导体材料的至少两层所形成的至少二第二沟道区域的一第二晶体管；以及包括使用该第三鳍片中的该第一半导体材料的至少一层所形成的至少一沟道区域的一第三晶体管。
9.根据权利要求8所述的方法，其特征在于，该第一晶体管被形成为具有一第一数量的第一沟道区域，该第二晶体管被形成为具有小于该第一数量的一第二数量的第二沟道区域，以及该第三晶体管被形成为具有小于该第二数量的一第三数量的第三沟道区域，使得该第一晶体管具有一第一驱动电流，该第二晶体管具有低于该第一驱动电流的一第二驱动电流，以及该第三晶体管具有低于该第二驱动电流的一第三驱动电流。
10.根据权利要求8所述的方法，其特征在于，该第一半导体材料包括硅，且该第二半导体材料包括硅锗。
11.根据权利要求8所述的方法，其特征在于，该第二半导体材料以及该牺牲材料包括单晶硅锗。
12.根据权利要求8所述的方法，其特征在于，该第二半导体材料包括单晶硅锗，且该牺牲材料包括多晶硅锗。
13.根据权利要求8所述的方法，其特征在于，该晶体管的形成包括：
形成具有该第一鳍片的一第一部分上、该第二鳍片的一第一部分上、以及该第三鳍片上的一第一部分上的侧壁间隔件的牺牲栅极；
移除横向延伸超过该牺牲栅极以及该侧壁间隔件的该多层鳍片的第二部分；
横向蚀刻该第二半导体材料的暴露的垂直表面；
在蚀刻该第二半导体材料的该暴露的垂直表面之后，沉积隔离材料于该第二半导体材料的该暴露的垂直表面上；
外延生长邻接该第一鳍片的该第一半导体材料的暴露表面的该第一晶体管的第一源/漏区域，邻接该第二鳍片的该第一半导体材料的暴露表面的该第二晶体管的第二源/漏区域，以及邻接该第三鳍片的该第一半导体材料的暴露表面的该第三晶体管的第三源/漏区域；
选择性移除该牺牲栅极以形成栅极开口；
选择性蚀刻移除该栅极开口中的该第二半导体材料以及任何该牺牲材料；以及
形成替换金属栅极于该栅极开口中。
14.根据权利要求8所述的方法，其特征在于，该第一晶体管为一静态随机存取存储器单元的一下拉晶体管，该第二晶体管为该静态随机存取存储器单元的一通栅晶体管，且该第三晶体管为该静态随机存取存储器单元的一上拉晶体管。
15.一种集成电路结构，其特征在于，包括：
一基板；
一存储器单元，其位于该基板上，该存储器单元包括：
一第一晶体管，其包括：
一第一源极区域，其位于该基板上；
一第一漏极区域，其位于该基板上；
一第一数量的第一纳米形貌，其于该第一源极区域以及该第一漏极区域之间横向延伸，其中，该第一纳米形貌平行于该基板的一顶表面，彼此物理分离且相互垂直堆叠，且其中，各第一纳米形貌包括一第一沟道区域；以及
一第一栅极，其围绕该第一纳米形貌；以及
一第二晶体管，其包括：
一第二源极区域，其位于该基板上；
一第二漏极区域，其位于该基板上；
一第二数量的第二纳米形貌，其于该第二源极区域以及该第二漏极区域之间横向延伸，其中，该第二纳米形貌平行于该基板的该顶表面，彼此物理分离且相互垂直堆叠，其中，各第二纳米形貌包括一第二沟道区域，且其中，该第二数量小于该第一数量，以使该第一晶体管具有一第一驱动电流以及该第二晶体管具有低于该第一驱动电流的一第二驱动电流；以及
一第二栅极，其围绕该第二纳米形貌，其中，该第一栅极以及该第二栅极的顶表面基本上是共面的，且其中，该第一栅极和该第二栅极的高度相等。
16.根据权利要求15所述的集成电路结构，其特征在于，该第一纳米形貌以及该第二纳米形貌包括纳米线、纳米片以及纳米鳍片中的任一种。
17.根据权利要求15所述的集成电路结构，其特征在于，该第一纳米形貌以及该第二纳米形貌包括硅纳米形貌。
18.根据权利要求15所述的集成电路结构，其特征在于，该存储器单元还包括硅锗氧化物隔离区域，其将该第一栅极物理地分离且电隔离该第一源极区域和该第一漏极区域，并进一步将该第二栅极物理隔离且电隔离该第二源极区域和该第二漏极区域。
19.根据权利要求15所述的集成电路结构，其特征在于，该存储器单元还包括一第三晶体管，其包括：
一第三源极区域，其位于该基板上；
一第三漏极区域，其位于该基板上；
一第三数量的第三纳米形貌，其于该第三源极区域以及该第三漏极区域之间横向延伸，其中，任何第三纳米形貌均平行于该基板的该顶表面，且彼此物理隔离并相互垂直堆叠，其中，各第三纳米形貌包括一第三沟道区域，且其中，该第三数量等于一个或多个并小于该第二数量，使得该第三晶体管具有小于该第二晶体管的该第二驱动电流的一第三驱动电流；以及
一第三栅极，其围绕该第三纳米形貌。
20.根据权利要求15所述的集成电路结构，
其中，该存储器单元包括一静态随机存取存储器单元，
其中，该第一晶体管为一N型下拉晶体管以及该第二晶体管为一N型通栅晶体管，
其中，该N型通栅晶体管具有一导通电流，
其中，于该静态随机存取存储器单元的不同操作期间，该N型通栅晶体管的导通电流的要求是不同的，以及
其中，该第一晶体管的该第一驱动电流大于该第二晶体管的该第二驱动电流以平衡该N型通栅晶体管的导通电流的不同要求并减少软错误。
CN201810789735.5A 2017-10-18 2018-07-18 具不同驱动电流的环栅场效晶体管的集成电路结构及方法 Active CN109686704B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/787,009 2017-10-18
US15/787,009 US10170484B1 (en) 2017-10-18 2017-10-18 Integrated circuit structure incorporating multiple gate-all-around field effect transistors having different drive currents and method

Publications (2)

Publication Number Publication Date
CN109686704A CN109686704A (zh) 2019-04-26
CN109686704B true CN109686704B (zh) 2023-07-28

Family

ID=64739724

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810789735.5A Active CN109686704B (zh) 2017-10-18 2018-07-18 具不同驱动电流的环栅场效晶体管的集成电路结构及方法

Country Status (3)

Country Link
US (1) US10170484B1 (zh)
CN (1) CN109686704B (zh)
TW (1) TWI697998B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177364B2 (en) * 2017-11-03 2021-11-16 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US10748935B2 (en) * 2018-06-29 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked vertically isolated MOSFET structure and method of forming the same
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11621195B2 (en) * 2019-10-30 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US11362096B2 (en) 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102020110792B4 (de) * 2019-12-27 2022-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit Finnenstruktur und mehreren Nanostrukturen und Verfahren zum Bilden derselben
US11444197B2 (en) * 2020-02-07 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10971505B1 (en) * 2020-02-10 2021-04-06 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
DE102020112203A1 (de) * 2020-03-13 2021-09-16 Taiwan Semiconductor Manufacturing Co. Ltd. Verfahren zum einbetten planarer fets mit finfets
US11158632B1 (en) * 2020-04-01 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd Fin-based strap cell structure for improving memory performance
US11164960B1 (en) 2020-04-28 2021-11-02 International Business Machines Corporation Transistor having in-situ doped nanosheets with gradient doped channel regions
US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection
EP3971986A1 (en) * 2020-09-18 2022-03-23 Imec VZW A method for forming a semiconductor device
US11527535B2 (en) 2021-01-21 2022-12-13 International Business Machines Corporation Variable sheet forkFET device
US11710737B2 (en) * 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US11942145B2 (en) 2021-07-16 2024-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory layout
US11984493B2 (en) 2021-09-23 2024-05-14 International Business Machines Corporation Formation of nanosheet transistor channels using epitaxial growth
CN114388349A (zh) * 2022-03-22 2022-04-22 广州粤芯半导体技术有限公司 半导体器件的制备方法
US20230320056A1 (en) * 2022-04-05 2023-10-05 International Business Machines Corporation Nanosheet pull-up transistor in sram

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110702A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
TW201719886A (zh) * 2012-06-29 2017-06-01 英特爾公司 製造用於奈米線裝置之內部間隔件的整合方法（二）

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7547947B2 (en) * 2005-11-15 2009-06-16 International Business Machines Corporation SRAM cell
FR2905197B1 (fr) 2006-08-25 2008-12-19 Commissariat Energie Atomique Procede de realisation d'un dispositif comportant une structure dotee d'un ou plusieurs micro-fils ou nano-fils a base d'un compose de si et de ge, par condensation germanium.
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US8173993B2 (en) 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8679902B1 (en) 2012-09-27 2014-03-25 International Business Machines Corporation Stacked nanowire field effect transistor
US9502518B2 (en) * 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
US9881830B2 (en) * 2015-01-06 2018-01-30 Globalfoundries Inc. Electrically insulated fin structure(s) with alternative channel materials and fabrication methods
US9859430B2 (en) 2015-06-30 2018-01-02 International Business Machines Corporation Local germanium condensation for suspended nanowire and finFET devices
US9716145B2 (en) 2015-09-11 2017-07-25 International Business Machines Corporation Strained stacked nanowire field-effect transistors (FETs)
US9437501B1 (en) 2015-09-22 2016-09-06 International Business Machines Corporation Stacked nanowire device width adjustment by gas cluster ion beam (GCIB)
US10411007B2 (en) * 2015-09-25 2019-09-10 Intel Corporation High mobility field effect transistors with a band-offset semiconductor source/drain spacer
FR3060840B1 (fr) * 2016-12-15 2019-05-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un dispositif semi-conducteur a espaceurs internes auto-alignes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060110702A (ko) * 2005-04-21 2006-10-25 삼성전자주식회사 다중채널을 갖는 반도체 장치 및 그의 제조방법.
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
TW201719886A (zh) * 2012-06-29 2017-06-01 英特爾公司 製造用於奈米線裝置之內部間隔件的整合方法（二）

Also Published As

Publication number Publication date
TW201931565A (zh) 2019-08-01
TWI697998B (zh) 2020-07-01
CN109686704A (zh) 2019-04-26
US10170484B1 (en) 2019-01-01

Similar Documents

Publication Publication Date Title
CN109686704B (zh) 具不同驱动电流的环栅场效晶体管的集成电路结构及方法
US10622051B2 (en) Memory cell and methods thereof
USRE49988E1 (en) Integrated circuit devices
US10756096B2 (en) Integrated circuit structure with complementary field effect transistor and buried metal interconnect and method
CN112103291B (zh) 具有埋置交叉耦接互连的结构及sram位单元
CN105702568B (zh) 静态随机存取存储器的制造方法与半导体装置的制造方法
CN111668219B (zh) 集成互补场效应晶体管的结构及sram位单元
US10332588B2 (en) Static random access memory device having interconnected stacks of transistors
CN110634870B (zh) Sram单元及包括sram单元的存储器和电子设备
US11355502B2 (en) Semiconductor device with gate recess and methods of forming the same
US10741564B2 (en) SRAM device provided with a plurality of sheets serving as a channel region
TW202119557A (zh) 半導體裝置之形成方法
CN113257818B (zh) 半导体器件、存储器单元及其制造方法
US12009428B2 (en) Semiconductor device and method
US20220262798A1 (en) Semiconductor device with improved device performance
TW202335255A (zh) 具有後側升壓電容器的記憶體裝置及其形成方法
US10068902B1 (en) Integrated circuit structure incorporating non-planar field effect transistors with different channel region heights and method
TWI758032B (zh) 積體電路結構
US20240040762A1 (en) Semiconductor structure and manufacturing method thereof
US20230068359A1 (en) Compact static random-access memory structure
US20240147684A1 (en) Semiconductor structure and manufacturing method thereof
CN117525064A (zh) 具有pn结结构的3d堆叠场效应晶体管器件
TW202325650A (zh) 用於先進積體電路結構的跨接閘極
CN117238344A (zh) 用于sram的位单元

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20210303

Address after: California, USA

Applicant after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: Greater Cayman Islands, British Cayman Islands

Applicant before: GLOBALFOUNDRIES INC.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant