TW202335255A - 具有後側升壓電容器的記憶體裝置及其形成方法 - Google Patents

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Abstract

一種裝置包括形成於基底的前側上的記憶陣列。記憶陣列能夠藉由多條位元線進行存取。記憶體裝置包括形成於基底的前側上的開關電晶體。開關電晶體能夠操作地耦合至所述多條位元線。記憶體裝置包括形成於基底的後側上的第一電容器。第一電容器被配置成因應於開關電晶體被關斷而降低所述多條位元線中的至少一者上存在的電壓位準。

Description

具有後側升壓電容器的記憶體裝置及其形成方法
靜態隨機存取記憶體（static random access memory，SRAM）是用於需要例如高速資料存取的計算應用中的一種類型的半導體記憶體。舉例而言，快取記憶體應用使用SRAM來對頻繁存取的資料（例如由中央處理單元存取的資料）進行儲存。
SRAM的胞結構及架構使得能夠達成高速資料存取。SRAM胞（SRAM cell）包括雙穩態正反器結構（bi-stable flip-flop structure），所述雙穩態正反器結構包括例如四個電晶體至八個電晶體。SRAM架構可包括記憶胞的一或多個陣列及支援電路系統（support circuitry）。SRAM陣列中的每一者被佈置成多個列及多個行（分別被稱為「字元線」及「位元線」）。支援電路系統包括位址及驅動器電路，以藉由多條字元線及多條位元線對SRAM胞中的每一者進行存取，以用於各種SRAM操作。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下」、「位於…下方」、「下部的」、「位於…上方」、「上部的」、「頂部」、「底部」及類似用語等空間相對性用語來闡述圖中所示的一個裝置或特徵與另一（其他）裝置或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。
以下揭露內容闡述記憶體裝置的各個態樣，例如靜態隨機存取記憶體（SRAM）裝置。具體而言，本揭露闡述與SRAM記憶體寫入操作相關的不同實施例。為了易於闡釋，揭露某些SRAM電路元件及控制邏輯，以有利於對不同實施例進行闡述。應理解，SRAM裝置亦包括其他電路元件及控制邏輯。該些其他電路元件及控制邏輯處於本揭露的精神及範圍內。
典型的SRAM裝置包括個別SRAM胞的陣列。每一SRAM胞能夠在其中儲存二進制電壓值，此電壓值表示邏輯資料位元（例如，「0」或「1」）。SRAM胞的一種現有配置包括一對交叉耦合的裝置（cross-coupled device），例如反相器（inverter）。利用互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）技術，反相器更包括連接至互補下拉N型場效電晶體（N-type field effect transistor，NFET）（n通道）電晶體的上拉P型場效電晶體（P-type field effect transistor，PFET）（p通道）電晶體。以交叉耦合配置連接的反相器充當鎖存器（latch），只要向記憶陣列供電，鎖存器便在其中儲存資料位元。在傳統的六電晶體（six-transistor，6T）胞中，一對存取電晶體或傳輸閘（pass gate）（當被字元線啟用時）選擇性地將反相器耦合至一對互補位元線。其他SRAM胞設計可包括不同數目的電晶體，例如4T、8T等。
SRAM胞的設計傳統上涉及記憶胞的讀取功能與寫入功能之間的折衷，以維持胞穩定性、讀取效能及寫入效能。構成交叉耦合鎖存器的電晶體必須足夠弱以在寫入操作期間被過驅動（overdriven），同時亦必須足夠強以在讀取操作期間驅動位元線時維持其資料值。將交叉耦合胞節點連接至真實及互補位元線的存取電晶體影響胞的穩定性及效能。在單埠SRAM胞（one-port SRAM cell）中，單對存取電晶體通常用於對胞的讀取存取及寫入存取。閘極被驅動至數位值，以便在接通狀態與關斷狀態之間對電晶體進行切換。針對寫入操作的存取的最佳化將驅動裝置的接通電阻（on-resistance，R on）的降低。另一方面，針對讀取操作的存取電晶體的最佳化驅動R on的增大，以便將胞與位元線電容隔離且防止胞干擾。
一種最近提出的用於改善SRAM裝置的寫入效能的方式是使用所謂的「負升壓」來將位元線放電至低於標稱低供應軌條值（nominal low supply rail value）（例如，接地（ground））的電壓位準。換言之，當被寫入時，SRAM胞的對應位元線可呈現負電壓。此種位元線通常藉由電容器放電至負電壓，所述電容器有時被稱為升壓電容器。以此種方式，耦合至經放電的位元線的SRAM胞的傳輸閘經歷由此帶來的閘極至源極電壓與汲極至源極電壓二者的增大。相較於更傳統的寫入技術，此種負升壓可使得能夠增大3σ或大於3σ的裕度（就預期的裝置故障而言），其中位元線被簡單地放電至標稱低電壓軌條（例如，接地）的值。
然而，儘管存在負升壓的益處，但現有的具有負升壓的SRAM裝置在許多態樣中可能仍然無法完全令人滿意。舉例而言，升壓電容器通常被形成為金屬-絕緣體-金屬（metal-insulator-metal，MIM）或金屬-氧化物-金屬（metal-oxide-metal，MOM）結構。此種電容器結構通常設置於基底的前側上的一或多個金屬化層中，其中形成有多個主動裝置（例如，SRAM胞的對應電晶體）。隨著先進技術節點中電晶體大小的不斷縮小，升壓電容器的大小可能被迫相應縮小，此可不利地降低升壓電容的電容值。另一方面，保持升壓電容器的大小會顯著消耗前側金屬化層的寶貴的面積，該些面積可用於形成其他路由訊號。
本揭露提供具有負電壓產生器的SRAM裝置的各種實施例，負電壓產生器包括形成於基底的後側上的一或多個組件，後側與基底的其中形成對應SRAM胞的前側相對。在各種實施例中，如本文中所揭露，當寫入多個SRAM胞時，負電壓產生器可向耦合至該些SRAM胞的多條位元線產生負電壓。負電壓產生器可包括至少一個升壓電容器，所述至少一個升壓電容器的至少大部分形成於基底的後側上。舉例而言，升壓電容器可藉由並聯方式連接多個子電容器來形成。多個子電容器中的一或多者的相應（正及負）端子被形成為基底的後側上的多條導電線。在後側上形成升壓電容器的至少一部分可為SRAM裝置整體提供各種優點。舉例而言，由於後側導電線用作升壓電容器，因此可節省大量前側面積（例如，導電線）用於其他用途或應用。在另一實例中，後側導電線可被形成為具有較前側導電線高的厚度，此本質上會增大升壓電容器的導體板的表面積。如此一來，在相同的佈局面積內，當與僅形成於前側上的傳統升壓電容器相比時，如本文所揭露的升壓電容器可表徵為具有更高的電容值（例如，高約16%至25%）。
圖1示出根據本揭露各種實施例的具有包括升壓電容器的寫入輔助電路110的實例性靜態隨機存取記憶體（SRAM）裝置/電路100的示意圖。SRAM裝置100包括列解碼器（row decoder）120、字元線驅動器130、行解碼器140、行多工器（multiplexer，MUX）150、寫入驅動器電路160及SRAM陣列180。
SRAM陣列180包括多個記憶胞（也稱為SRAM胞）190。多個記憶胞190可佈置成SRAM裝置100中的一或多個陣列。在圖1的所示實例中，示出單個SRAM陣列180，以簡化對所揭露實施例的說明。SRAM陣列180具有「M+1」個列及「N+1」個行。舉例而言，SRAM陣列180包括佈置成列（例如列 0至列 M）及行170 0至170 N的多個記憶胞190。因此，符號「190 00」是指多個記憶胞190中的位於列 0及行170 0中的一者。類似地，符號「190 MN」是指記憶胞190中的位於列列 M及行170 N中的另一者。
使用記憶體位址來對SRAM陣列180中的多個SRAM胞中的每一者進行存取，例如用於記憶體讀取及記憶體寫入操作。基於記憶體位址的一部分，列解碼器120選擇多個記憶胞的列（例如，列 0至列 M中的一者）以經由字元線驅動器130（例如，多個字元線驅動器130 0…130 M中的對應一者）進行存取。另外，根據本揭露的一些實施例，基於記憶體位址，行解碼器140選擇多個記憶胞的行170 0至170 N以經由寫入輔助電路110及行MUX 150進行存取。基於記憶體位址的另一部分，行解碼器140輸出對應的YSEL訊號，以啟用行MUX 150中對應的一對y選擇電晶體152及154，以存取對應的行。每一行包括一對位元線BL及BLB。符號「BL」是指位元線，且符號「BLB」是指「BL」的補碼。舉例而言，為了對行170 0中的多個記憶胞進行存取，行解碼器140輸出YSEL[0]訊號以啟用與行170 0對應的所述一對電晶體152[0]及154[0]，以容許存取對應的一對位元線BL[0]及BLB[0]。在另一實例中，為了存取行170 N中的多個記憶胞，行解碼器140輸出YSEL[N]訊號以啟用與行170 N對應的所述一對電晶體152[N]及154[N]，以容許存取對應的一對位元線BL[N]及BLB[N]。在一些實施例中，寫入驅動器電路160針對行170 0至170 N中被存取的一者中的一對位元線BL及BLB產生電壓。如此一來，多個記憶胞的被存取列與被存取行的交叉會引起對單個記憶胞190的存取。
記憶胞190可具有各種電路拓撲（circuit topology）中的任意者。舉例而言，記憶胞190可具有「6T」電路拓撲。圖2示出針對記憶胞190的實例性6T電路拓撲。6T電路拓撲包括n通道金屬氧化物半導體（n-channel metal-oxide-semiconductor，NMOS）傳輸裝置（pass device）（也稱為NMOS裝置、電晶體）220及230、NMOS下拉裝置（也稱為NMOS裝置、電晶體）240及250、以及p通道金屬氧化物半導體（p-channel metal-oxide-semiconductor，PMOS）上拉裝置（也稱為PMOS裝置、電晶體）260及270。來自字元線驅動器130的電壓會控制NMOS裝置220及230將來自一對位元線BL及BLB的電壓傳輸至由NMOS裝置240及250以及PMOS裝置260及270形成的雙穩態正反器結構。一對位元線BL及BLB的電壓可在記憶體寫入操作期間使用。舉例而言，若位元線BL處於「1」或邏輯高值（例如，電源供應電壓VDD，例如0.4伏、0.6伏、0.7伏、1.0伏、1.2伏、1.8伏、2.4伏、3.3伏、5伏或其任意組合）且位元線BLB處於「0」或邏輯低值（例如，接地或0伏），則由字元線驅動器130施加至NMOS傳輸裝置220及230的閘極端子的電壓可處於足夠的電壓位準以將位元線BL的邏輯高值及位元線BLB的邏輯低值傳輸至雙穩態正反器結構。因此，該些邏輯值被寫入（或程式化）至雙穩態正反器結構中。
圖3示出根據本揭露各種實施例的寫入輔助電路110的實例的示意圖。寫入輔助電路110被配置成向寫入驅動器電路160提供參考電壓118作為參考電壓。根據本揭露的一些實施例，參考電壓118可為接地（例如，0伏）、負電壓（例如，– 100毫伏、–200毫伏或–300毫伏）或其組合。寫入輔助電路110包括被配置成提供此種負參考電壓118的一或多個升壓電容器，此將在以下進行論述。
在一些實施例中，寫入驅動器電路160包括位準轉換器裝置（level-shifter device）162及164，位準轉換器裝置162及164各自接收參考電壓118。在位準轉換器裝置162或164接收到邏輯低輸入的情況下，對應的位準轉換器裝置輸出邏輯高值（例如，反相器邏輯裝置的電源供應電壓VDD，例如0.4伏、0.6伏、0.7伏、1.0伏、1.2伏、1.8伏、2.4伏、3.3伏、5伏或其任何組合）。相反，在位準轉換器裝置162或164接收到邏輯高輸入的情況下，對應的位準轉換器裝置輸出參考電壓118。舉例而言，在圖3中，位準轉換器裝置162接收邏輯高值且位準轉換器裝置164接收邏輯低值，且因此，位準轉換器裝置162將參考電壓118輸出至被存取的行的位元線BL（例如，由YSEL訊號所啟用）且位準轉換器裝置164將邏輯高值輸出至同一被存取的行的位元線BLB。
寫入輔助電路110在節點X處耦合至寫入驅動器電路160。寫入輔助電路110包括耦合於接地與節點X之間的NMOS開關電晶體（也稱為開關電晶體、電晶體）306及直接耦合於電晶體306的汲極端子（節點X）與閘極端子（節點Y）之間的升壓電容器304。在一些實施例中，開關電晶體306及升壓電容器304可向經耦合的位元線提供負電壓。開關電晶體306與升壓電容器304有時被統稱為（負）電壓產生器。在節點Y處自邏輯電路302提供位元線升壓賦能控制訊號（也稱為升壓訊號）307，此是因應於寫入賦能訊號309。邏輯電路302可包括與一或多個反相器以串聯方式連接的多個延遲元件，所述多個延遲元件向寫入賦能訊號309提供延遲。因此可對寫入賦能訊號309進行延遲及反相，以在節點Y處提供升壓訊號（也稱為位元線升壓賦能控制訊號）307。在寫入賦能訊號309變高之前（在寫入操作/週期的開始時），升壓訊號307為高，此會將電晶體306接通且對升壓電容器304進行充電。當升壓訊號307為高時，節點X亦藉由電晶體306連接至接地。在延遲之後，升壓訊號307變低，此會將電晶體306關斷，且同時使得能夠自升壓電容器304進行放電，此將節點X（即，參考電壓118）自接地（低）驅動至負值。然後藉由寫入驅動器電路160（如上所論述）將此負參考電壓118提供至多條位元線（BL/BLB），此為對耦合至位元線（BL/BLB）的SRAM胞190實行的寫入操作提供升壓。
圖4示出根據各種實施例的連接於節點X與節點Y之間的升壓電容器304的示意圖。具體而言，升壓電容器304具有連接至節點X的第一端子及連接至節點Y的第二端子。根據各種實施例，升壓電容器304具有以並聯方式連接的多個子電容器（或電容器）。多個子電容器中的每一者具有相應的一對端子，所述一對端子之間夾置有介電材料。在一些實施例中，升壓電容器的電容值可與以並聯方式連接的子電容器的數目成正比。
舉例而言，在圖4中，升壓電容器304具有以並聯方式連接的子電容器C 1、C 2、C 3及C 4，子電容器C 1、C 2、C 3及C 4至少部分地被實施成多條第一金屬線（也稱為金屬線）402及404以及多條第二金屬線（也稱為金屬線）406、408及410。第一金屬線402至404連接至用作升壓電容器304的第一端子的節點X，且第二金屬線406至410連接至用作升壓電容器304的第二端子的節點Y。具體而言，子電容器C 1具有第一金屬線402及第二金屬線406作為其對應的端子（或子端子）；子電容器C 2具有第一金屬線402及第二金屬線408作為其對應的端子（或子端子）；子電容器C 3具有第一金屬線404及第二金屬線408作為其對應的端子（或子端子）；且子電容器C 4具有第一金屬線404及第二金屬線410作為其對應的端子（或子端子）。儘管升壓電容器304由兩條第一金屬線及三條第二金屬線形成（例如，作為以並聯方式連接的四個子電容器），但應理解，升壓電容器304可由任何數目的第一金屬線及任何數目的第二金屬線形成（作為以並聯方式連接的任何數目的子電容器），同時維持處於本揭露的範圍內。
圖5示出半導體裝置500的剖視圖，半導體裝置500可被實施為SRAM裝置100的至少一部分，例如寫入輔助電路110。圖5所示剖視圖是沿半導體裝置500的多個電晶體的通道的長度方向所切割，所述多個電晶體各自被實施為全環繞閘極場效電晶體（gate-all-around field-effect-transistor，GAA FET）裝置。然而，應理解，半導體裝置500的電晶體可被實施為各種其他電晶體結構中的任意者（例如，鰭式場效電晶體（fin field effect transistor，FinFET）、平面FET或其他奈米結構電晶體等），同時維持處於本揭露的範圍內。附加地，圖5被簡化以示出上述組件（例如，升壓電容器304、開關電晶體306）的相對空間配置，且因此，應理解，完成的GAA FET裝置的一或多個特徵/結構可能未在圖5中示出。
在基底（由虛線圍繞，此乃因在形成後側內連線結構時基底已被移除）的前側上，半導體裝置500包括主動區502，主動區502具有被形成為多個通道504的部分及被形成為多個源極/汲極結構506的部分。在各種實施例中，多個通道504各自包括在垂直方向上彼此間隔開的一或多個奈米結構（例如，奈米片材、奈米配線）。半導體裝置500包括多個（例如金屬）閘極結構508，所述多個（例如金屬）閘極結構508各自在上面包繞於對應通道504的奈米結構周圍。
在源極/汲極結構506之上，半導體裝置500包括多個源極/汲極內連線結構（有時被稱為MD）510，其中一些源極/汲極內連線結構510與形成於上面的汲極通孔結構（有時稱被為VD）512耦合。在閘極結構508之上，半導體裝置500包括多個閘極通孔結構（有時被稱為VG）514。
VD 512可將MD 510耦合至第一（例如，最底部）前側金屬化層（有時被稱為M0跡線（M0 track））516中的第一金屬線。VG 514可將閘極結構508耦合至第二M0跡線518。在M0跡線516及518（以及最底部前側金屬化層中的各種其他金屬線）之上，半導體裝置500包括多個通孔結構（有時被稱為V0）520及522，以將M0跡線516及518耦合至更遠離基底的下一個前側金屬化層中的相應金屬線（有時被稱為M1跡線）524及526。此外，在M1跡線524及526（以及同一前側金屬化層中的各種其他金屬線）之上，半導體裝置500包括多個通孔結構（有時被稱為V1）528及530，以將M1跡線524及526耦合至更遠離基底的下一個前側金屬化層中的相應金屬線（有時被稱為M2跡線）532及534。儘管示出三個前側金屬化層，但應理解，半導體裝置500可包括任何數目的前側金屬化層。根據各種實施例，跨越此種前側金屬化層形成的多個金屬跡線可被配置成對SRAM裝置100的不同組件進行電性耦合（以便對訊號進行路由及/或對功率進行輸送）。
在基底的後側上，半導體裝置500包括多個後側通孔結構（有時被稱為BV）542及544，所述多個後側通孔結構542及544可將源極/汲極結構506及閘極結構508分別耦合至第一（例如，最底部）後側金屬化層（有時被稱為BM0跡線）546及548中的多條金屬線。此外，在BM0跡線546及548之上，半導體裝置500包括多個通孔結構（有時被稱為BV0）550及552，所述多個通孔結構550及552可將BM0跡線546及548分別耦合至更遠離基底的下一後側金屬化層中的多條金屬線（有時被稱為BM1跡線）554及556。再此外，在BM1跡線554及556之上，半導體裝置500包括多個通孔結構（有時被稱為BV1）558及560，所述多個通孔結構558及560可將BM1跡線554及556分別耦合至更遠離基底的下一後側金屬化層中的多條金屬線（有時被稱為BM2跡線）562及564。
根據本揭露的各種實施例，多個通道504中的至少一者連同多個閘極結構508中的包繞於此通道周圍的對應的一個閘極結構508以及對應的一對源極/汲極結構506可形成寫入輔助電路110的開關電晶體306。此外，至少一對後側金屬線可形成寫入輔助電路110的升壓電容器304的至少一部分。舉例而言，在圖5中，耦合至開關電晶體306的多個源極/汲極結構506中的一者的BM0跡線546可充當升壓電容器304的子電容器（或電容器）C 1的第一端子，且耦合至開關電晶體306的多個源極/汲極結構506中的另一者的BM0跡線548可充當升壓電容器304的子電容器（或電容器）C 1的第二端子。再次參照圖4所示示意圖，圖5所示BM0跡線546及548可分別對應於圖4所示金屬線402及406。
應理解，升壓電容器304的其他子電容器可由其他BM0跡線（即，最底部後側金屬化層中的其他金屬線）形成。舉例而言，圖6示出佈局600的一部分，所述部分包括被配置成形成構成升壓電容器的相應BM0跡線的多個圖案602、604、606、608及610。如圖所示，被配置成分別形成金屬線（例如，實施為BM0跡線）402及404（圖4）的圖案604及608可使其端部彼此對準。在下文中，圖案604及608分別被稱為BM0跡線604及608。被配置成分別形成金屬線（例如，實施為BM0跡線）406、408及410（圖4）的圖案602、606及610可使其端部彼此對準。下文中，圖案602、606及610分別被稱為BM0跡線602、606及610。如此一來，升壓電容器304的子電容器C 1、C 2、C 3及C 4可分別由BM0跡線602及604、BM0跡線604及606、BM0跡線606及608以及BM0跡線608及610的組合形成。
此外，圖案604及608自圖案602、606及610在側向上偏移一定偏置量，進而使得BM0跡線604及608能夠藉由一或多個內連線結構（例如，被配置成形成MD/M1跡線620的圖案620）電性耦合至彼此，且使得BM0跡線602、606及610能夠藉由一或多個內連線結構（例如，被配置成形成MD/M1跡線630的圖案630）電性耦合至彼此。MD/M1跡線620可能可操作地連接至節點X（例如，開關電晶體306的汲極），且MD/M1跡線630可能可操作地連接至節點Y（例如，開關電晶體306的閘極）。
亦應理解，佈局600的圖案並不限於形成構成升壓電容器304的BM0跡線。圖案602至610亦可用於在前側及/或後側上形成多條其他金屬線。舉例而言，圖案602至610可用於形成構成升壓電容器304的至少一部分的多個BM2跡線（例如，圖5所示562、564）。在另一實例中，除了構成升壓電容器304的BM0跡線及/或BM2跡線之外，圖案602至610可用於形成構成升壓電容器304的至少一部分的多條M0跡線（例如，圖5所示516、518）及/或M2跡線（例如，圖5所示532、534）。
再次參照圖5，M0跡線516及518可形成以並聯方式連接的多個子電容器C 1’中的一者，以進一步增大升壓電容器304的電容值。分別基於佈局600的圖案602及604形成的M0跡線516及518可用作子電容器C 1’的端子。此外，分別基於佈局600的圖案604及606形成的其他M0跡線可用作另一些子電容器C 2’的端子；分別基於佈局600的圖案606及608形成的又一些M0跡線可用作再一些子電容器C 3’的端子；且分別基於佈局600的圖案608及610形成的又一些M0跡線可用作再一些子電容器C4’的端子。
類似地，M2跡線532及534可形成以並聯方式連接的多個子電容器C 1’中的一者，以進一步增大升壓電容器304的電容值。分別基於佈局600的圖案602及604形成的M2跡線532及534可用作子電容器C 1’的端子。此外，分別基於佈局600的圖案604及606形成的其他M2跡線可用作另一些子電容器C 2’的端子；分別基於佈局600的圖案606及608形成的又一些M2跡線可用作再一些子電容器C 3’的端子；且分別基於佈局600的圖案608及610形成的又一些M2跡線可用作再一些子電容器C 4’的端子。
根據本揭露的各種實施例，後側金屬線（例如，BM0跡線、BM2跡線）的厚度實質上大於前側金屬線（例如，M0跡線、M2跡線）的厚度。舉例而言，對於某個技術節點，後側金屬線可具有介於約40奈米（nm）至約400奈米的範圍內的厚度，此大體而言大於前側金屬線的厚度範圍。使用此種更大的厚度，升壓電容器304的每一子電容器的接觸面積可成比例地增大。多個子電容器中的每一者的電容值可相應地增大（例如，約16%至約25%），此可有利地減少升壓電容器304的放電時間。因此，可將參考電壓118更快地拉至負電壓，此使得能夠更快且更高效地完成SRAM裝置100的讀取操作。
圖7繪示出根據一些實施例的形成或製造半導體裝置（例如，SRAM裝置100的至少一部分）的實例性方法700的流程圖。應理解，可在圖7中繪示的方法700之前、期間及/或之後實行附加的操作。方法700的操作可與實例性半導體裝置800分別在如圖9、圖10、圖11、圖12、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A及圖18B中所示的各種製作階段處的剖視圖相關聯，此將在以下進一步詳細論述。在一些實施例中，根據本文中揭露的各種佈局設計，方法700可用於形成半導體裝置。
簡言之，方法700以提供基底的操作702開始。接下來，方法700可進行至形成隱埋式氧化物層（buried oxide layer）的操作704。作為另一種選擇，可稍後形成隱埋式氧化物層（參見操作714）。然後，方法700進行至形成交替地堆疊於彼此的頂部上的多個通道層與多個犧牲層的操作706。方法700進行至對半導體鰭進行界定的操作708。方法700進行至在半導體鰭之上形成虛設閘極結構的操作710。方法700進行至形成多個源極及/或汲極凹槽的操作712。若在操作704中尚未形成隱埋式氧化物層，則方法700可進行至形成隱埋式氧化物層的操作714。方法700進行至使用相應的多個主動結構替換多個虛設閘極結構的操作718。方法700進行至形成前側內連線結構的操作720。方法700進行至對基底進行減薄，直至暴露出底部氧化物層的操作722。方法700進行至形成後側內連線結構的操作724。
如上所述，圖8至圖18B示出根據一些實施例的藉由方法700製作的實例性半導體裝置800在各個製作階段期間的剖視圖。半導體裝置800可為SRAM裝置100的實施方式，半導體裝置800包括多個電晶體（例如，電晶體306）及多個升壓電容器（例如，升壓電容器304）。在各種實施例中，多個電晶體中的一些電晶體可在GAA FET結構中實施。舉例而言，圖8至圖11是在各個製作階段處取得且沿電晶體的一或多個虛設/主動閘極結構的長度（或縱向）方向切割的半導體裝置800的剖視圖，且圖12至圖18B是在各個製作階段處取得且沿電晶體的一或多個通道的長度（或縱向）方向切割的半導體裝置800的剖視圖。儘管圖8至圖18B示出包括GAA FET結構的半導體裝置800，但應理解，半導體裝置800可包括各種其他電晶體結構及許多其他裝置（例如電感器、熔絲、電容器、線圈等）（出於例示清晰的目的而在圖8至圖18B中未示出）中的任意者。
為簡潔起見，圖8至圖12以及自圖13A至圖18A的具有以「A」結尾的編號的圖示出在其中實行方法700的操作704的各個製作階段處的半導體裝置800。若不實行操作704，則實行操作714以形成隱埋式氧化物層，如圖13B中所示。因此，自圖13B至圖18B的具有以「B」結尾的編號的圖示出當實行操作714時在各個製作階段處的半導體裝置800。
對應於操作702，圖8是包括半導體基底（也稱為基底）802的半導體裝置800在各個製作階段中的一者處的剖視圖。圖8所示剖視圖是在沿半導體裝置800的一或多個主動/虛設閘極結構的長度方向的方向上所切割。
基底802可為半導體基底（例如塊狀半導體或類似半導體），所述半導體基底可為經摻雜的（例如，使用p型摻雜劑或n型摻雜劑）或未經摻雜的。基底802可為晶圓，例如矽晶圓。亦可使用其他基底（例如多層式基底或梯度基底）。在一些實施例中，基底802的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。
對應於操作704，圖9是包括隱埋式氧化物層902的半導體裝置800在各個製作階段中的一者處的剖視圖。圖9所示剖視圖是在沿半導體裝置800的一或多個主動/虛設閘極結構的長度方向的方向上所切割。半導體裝置800可更包括形成於隱埋式氧化物層902上的半導體材料904的層。基底802、隱埋式氧化物層902及半導體材料904的此種組合有時可被統稱為絕緣體上半導體（semiconductor-on-insulator，SOI）基底。
對應於操作706，圖10是包括多個犧牲層1002及多個通道層1004的半導體裝置800在各個製作階段中的一者處的剖視圖。圖10所示剖視圖是在沿半導體裝置800的一或多個主動/虛設閘極結構的長度方向的方向上所切割。
多個犧牲層（也稱為層、半導體層、圖案化犧牲層）1002與多個通道層（也稱為層、半導體層、圖案化通道層、Si層（奈米結構）、最頂部通道層）1004交替地設置於彼此的頂部上以形成堆疊。舉例而言，在多個犧牲層1002中的一者之上設置多個通道層1004中的一者，然後在所述通道層1004之上設置多個犧牲層1002中的另一者，等等。堆疊可包括任何數目的交替設置的犧牲層1002與通道層1004。舉例而言，在圖10（及以下圖）的所示實施例中，堆疊可包括四個犧牲層1002，四個通道層1004交替地設置於所述四個犧牲層1002之間且四個通道層1004中的一者是最頂部半導體層。應理解，半導體裝置800可包括任何數目的犧牲層及任何數目的通道層（其中任一層為最頂部層），同時維持處於本揭露的範圍內。
多個層1002與1004可具有相應的不同厚度。此外，多個犧牲層1002可自一個層至另一層具有不同的厚度。多個通道層1004可自一個層至另一層具有不同的厚度。多個層1002及1004中每一者的厚度可介於自幾奈米至幾十奈米的範圍內。堆疊的第一層可較其他半導體層1002及1004厚。在一實施例中，多個犧牲層1002中的每一者具有介於約5奈米（nm）至約20奈米的範圍內的厚度，且多個通道層1004中的每一者具有介於約5奈米至約20奈米的範圍內的厚度。
所述兩個層1002與1004可具有不同的組成物。在各種實施例中，所述兩個層1002與1004具有在所述層之間提供不同氧化速率及/或不同蝕刻選擇性的組成物。在一實施例中，多個犧牲層1002可各自包含矽鍺（Si 1-xGe x），且多個通道層可各自包含矽（Si）。在一實施例中，多個通道層1004中的每一者是矽，所述矽可為未經摻雜的或者實質上不具有摻雜劑（即，具有自約0立方公分至約1×10 17立方公分的非固有摻雜劑濃度），其中例如，當形成（例如，由矽形成的）通道層1004時，不進行有意摻雜。
在各種實施例中，半導體層1004可被有意地摻雜。舉例而言，當半導體裝置800被配置成n型電晶體（且以增強模式進行操作）時，多個通道層1004中的每一者可為摻雜有p型摻雜劑（例如硼（B）、鋁（Al）、銦（In）及鎵（Ga））的矽；且當半導體裝置800被配置為P型電晶體（且以增強模式進行操作）時，多個通道層1004中的每一者可為摻雜有n型摻雜劑（例如磷（P）、砷（As）、銻（Sb））的矽。在另一實例中，當半導體裝置800被配置為n型電晶體（且在空乏模式（depletion mode）下進行操作）時，多個通道層1004中的每一者可為替代地摻雜有n型摻雜劑的矽；且當半導體裝置800被配置成p型電晶體（且在空乏模式下進行操作）時，多個通道層1004中的每一者可為替代地摻雜有p型摻雜劑的矽。
在一些實施例中，多個犧牲層1002中的每一者是Si 1-xGe x，就摩爾比率（molar ratio）而言，所述Si 1-xGe x包括小於50%（x ＜ 0.5）的Ge。舉例而言，就摩爾比率而言，Ge可包括由Si 1-xGe x形成的犧牲層1002的約15%至35%。此外，多個犧牲層1002可包含其中的不同組成物，且多個通道層1004可包含其中的不同組成物。多個層1002及1004中的任一者可包含例如以下其他材料：化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP；或者其組合。可基於提供不同的氧化速率及/或蝕刻選擇性來選擇層1002及1004的材料。
多個層1002及1004可自半導體基底802磊晶地生長。舉例而言，多個層1002及1004中的每一者可藉由分子束磊晶（molecular beam epitaxy，MBE）製程、化學氣相沈積（chemical vapor deposition，CVD）製程（例如金屬有機CVD（metal organic CVD，MOCVD）製程）及/或其他合適的磊晶生長製程來生長。在磊晶生長期間，半導體基底802的晶體結構向上延伸，進而使得層1002及1004具有與半導體基底802相同的晶體定向。
對應於操作708，圖11是包括多個半導體鰭（也稱為鰭結構）1102及1104的半導體裝置800在各個製作階段中的一者處的剖視圖。圖11所示剖視圖是在沿半導體裝置800的一或多個主動/虛設閘極結構的長度方向的方向上所切割。
如圖11中所示，在於半導體基底802上生長多個層1002及1004（作為堆疊）時，可對所述堆疊進行圖案化以形成鰭結構1102及1104。多個鰭結構中的每一者沿側向方向伸長且包括彼此交錯的圖案化犧牲層1002與圖案化通道層1004的堆疊。藉由使用例如光微影（photolithography）及蝕刻技術對層1002與1004的堆疊以及半導體材料904進行圖案化來形成鰭結構1102及1104。
舉例而言，在堆疊的最頂部半導體層（例如，圖10中的通道層1004）之上形成罩幕層（罩幕層可包括多個層，例如（舉例而言），接墊氧化物層及上覆的硬罩幕層）。接墊氧化物層可為例如使用熱氧化製程形成的包含氧化矽的薄膜。接墊氧化物層可充當最頂部的通道層1004與硬罩幕層之間的黏合層。在一些實施例中，硬罩幕層可包含氮化矽、氮氧化矽、碳氮化矽、類似材料或其組合。在一些其他實施例中，硬罩幕層可包含與層1002/1004的材料類似的材料，例如（舉例而言）Si 1-yGe y、Si等（其中摩爾比率（y）可不同於或類似於犧牲層1002的摩爾比率（x））。舉例而言，可使用低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）或電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）在堆疊之上（即，在對堆疊進行圖案化之前）形成硬罩幕層。
可使用光微影技術來對罩幕層進行圖案化。大體而言，光微影技術利用光阻材料（未示出），對光阻材料進行沈積、照射（曝光）及顯影以移除光阻材料的一部分。其餘的光阻材料保護下伏的材料（例如本實例中的罩幕層）免受後續處理步驟（例如蝕刻）的影響。舉例而言，使用光阻材料對接墊氧化物層及接墊氮化物層進行圖案化，以形成圖案化罩幕。
隨後可使用圖案化罩幕對層1002及1004的被暴露出的部分以及半導體材料904的被暴露出的部分進行圖案化，以形成鰭結構1102及1104，藉此在相鄰的鰭結構之間界定多個溝渠（或開口）。當形成多個鰭結構時，此些溝渠中的每一者可設置於多個鰭結構中的任何相鄰的鰭結構之間。在一些實施例中，藉由使用例如反應性離子蝕刻（reactive ion etching，RIE）、中性束蝕刻（neutral beam etching，NBE）、類似蝕刻或其組合在多個溝渠中對層1002至1004及半導體材料904進行蝕刻來形成鰭結構1102及1104。蝕刻可為非等向性的。在一些實施例中，溝渠可為彼此平行且相對於彼此緊密間隔開的條帶（當自頂部觀察時）。在一些實施例中，溝渠可為連續的且環繞相應的鰭結構。
對應於操作710，圖12是包括多個虛設閘極結構1202及1204的半導體裝置800在各個製作階段中的一者處的剖視圖。圖12所示剖視圖是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
虛設閘極結構1202及1204形成於鰭結構1102及1104中的每一者之上。虛設閘極結構1202與1204彼此平行，沿與鰭結構1102及1104的縱向方向垂直的側向方向延伸。如此一來，虛設閘極結構1202及1204中的每一者可橫跨鰭結構1102及1104的相應（例如，中心）部分。即，鰭結構1102及1104中的每一者的頂部表面及側壁至少部分地與虛設閘極結構1202及1204接觸。
虛設閘極結構1202及1204可各自包括虛設閘極介電質及虛設閘極（出於清晰的目的而未單獨示出）。為了形成虛設閘極結構，可在鰭結構1102或1104之上形成介電層。介電層可為例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氧氮化矽、碳氧化矽、其多層、或類似材料，且可被沈積或熱生長。
在介電層之上形成閘極層，且在閘極層之上形成罩幕層。可在介電層之上沈積閘極層，且然後例如藉由化學機械研磨（chemical-mechanical polishing，CMP）對閘極層進行平坦化。可在閘極層之上沈積罩幕層。閘極層可由例如多晶矽形成，但亦可使用其他材料。罩幕層可由例如氮化矽或類似材料形成。在形成所述層（例如，介電層、閘極層及罩幕層）之後，可使用合適的微影及蝕刻技術來對罩幕層進行圖案化。接下來，可藉由合適的蝕刻技術將罩幕層的圖案轉移至閘極層及介電層，以形成虛設閘極結構1202/1204。
在形成虛設閘極結構1202及1204時，可在虛設閘極結構1202及1204中對應一者的相對的側壁上形成閘極間隔件（例如，閘極間隔件1212、1214），如圖12中所示。閘極間隔件1212/1214可為低 k間隔件且可由合適的介電材料（例如氧化矽、碳氧氮化矽或類似材料）形成。可使用任何合適的沈積方法（例如熱氧化、化學氣相沈積（CVD）或類似沈積方法）來形成閘極間隔件。如圖12中所示，閘極間隔件1212/1214的形狀及形成方法僅為非限制性實例，且其他形狀及形成方法亦是可能的。該些及其他變型完全旨在包括於本揭露的範圍內。
對應於操作712，圖13A是包括多個源極/汲極（source/drain，S/D）凹槽（也稱為凹槽）1302的半導體裝置800在各個製作階段中的一者處的剖視圖。圖13A所示剖視圖是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
虛設閘極結構1202及1204（以及它們對應的閘極間隔件）可用作罩幕，以使鰭結構1102及1104中的每一者的非交疊部分凹陷（例如，對所述非交疊部分進行蝕刻），此使得餘留的鰭結構1102/1104具有交替地堆疊於彼此的頂部上的犧牲層1002與通道層1004的相應的餘留部分。因此，可在餘留的鰭結構1102/1104的相對的側上形成多個S/D凹槽1302。
用於形成S/D凹槽1302的凹陷步驟可被配置成具有至少一些非等向性蝕刻特性。舉例而言，凹陷步驟可包括電漿蝕刻製程（其可具有一定量的非等向性特性）。在此種電漿蝕刻製程（包括自由基電漿蝕刻、遠程電漿蝕刻及其它合適的電漿蝕刻製程）中，例如氯（Cl 2）、溴化氫（HBr）、四氟化碳（CF 4）、三氟甲烷（CHF 3）、二氟甲烷（CH 2F 2）、氟甲烷（CH 3F）、六氟-1,3-丁二烯（C 4F 6）、三氯化硼（BCl 3）、六氟化硫（SF 6）、氫（H 2）、三氟化氮（NF 3）等氣體源及其它合適的氣體源及其組合可與例如氮（N 2）、氧（O 2）、二氧化碳（C 2）、二氧化硫（SO 2）、一氧化碳（CO）、甲烷（CH 4）、四氯化矽（SiCl 4）等鈍化氣體及其他合適的鈍化氣體及其組合一起使用。此外，對於凹陷步驟，氣體源及/或鈍化氣體可使用例如氬（Ar）、氦（He）、氖（Ne）等氣體及其他合適的稀釋氣體及其組合進行稀釋，以控制上述蝕刻速率。
對應於操作714（可在未實行操作704的情況下實行），圖13B是半導體裝置800（其中在形成S/D凹槽1302時形成隱埋式（或底部）氧化物層1310）的剖視圖。圖13B所示剖視圖是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。舉例而言，在藉由對鰭結構1102及1104（鰭結構1102及1104不具有形成於下方的半導體材料904及隱埋式氧化物層902）進行蝕刻而形成多個S/D凹槽1302之後，亦可移除（例如，蝕刻）基底802的部分（藉由多個S/D凹槽1302暴露出）。可使用介電材料對基底802的此種被移除的部分進行重新填充，以形成隱埋式氧化物層1310。
對應於操作716，圖14A是包括多個源極/汲極（S/D）結構1402及層間介電質（interlayer dielectric，ILD）1406的半導體裝置800（具有隱埋式氧化物層902）在各個製作階段中的一者處的剖視圖，且圖14B是包括多個S/D結構1402及ILD 1406的半導體裝置800（具有隱埋式氧化物層1310）在各個製作階段中的一者處的剖視圖。圖14A至圖14B所示剖視圖各自是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
多個S/D結構1402設置於多個S/D凹槽1302中（圖13A至圖13B）。如此一來，S/D結構1402（的至少下部部分）可繼承凹槽1302的尺寸及輪廓。S/D結構1402是藉由使用合適的方法在凹槽1302中磊晶地生長半導體材料（例如，自鰭結構1102/1104的通道層）來形成，所述合適的方法是例如金屬有機CVD（MOCVD）、分子束磊晶（MBE）、液相磊晶（liquid phase epitaxy，LPE）、氣相磊晶（vapor phase epitaxy，VPE）、選擇性磊晶生長（selective epitaxial growth，SEG）、類似方法或其組合。
在形成多個S/D結構1402之前，可使用具有拉回（pull-back）距離的「拉回」製程移除（例如，蝕刻）多個犧牲層1002的端部部分。在其中通道層1004包含Si且犧牲層1002包含SiGe的實例中，拉回製程可包括氯化氫（HCl）氣體等向性蝕刻製程（其蝕刻SiGe而不侵蝕Si）。如此一來，Si層（奈米結構）1004在此拉回過程期間可維持實質上完整。因此，相對於相鄰的通道層1004，可在犧牲層1002中的每一者的端部上形成一對凹槽。接下來，如圖14A及圖14B中所示，可使用介電材料對每一犧牲層1002的端部上的此種凹槽進行填充，以形成多個內部間隔件1410。用於內部間隔件的介電材料可包括氮化矽、碳氮化矽硼、碳氮化矽、碳氮氧化矽、或適於形成電晶體的絕緣閘極側壁間隔件的任何其他類型的介電材料（例如，具有小於約5的介電常數 k的介電材料）。
如圖14A及圖14B中進一步所示，多個S/D結構1402設置於鰭結構1102/1104的相對的側上，以耦合至鰭結構1102/1104中的多個通道層1004且與鰭結構1102/1104的多個犧牲層1002藉由設置於所述S/D結構1402與犧牲層1002之間的內部間隔件1410而隔開。根據本揭露的各種實施例，鰭結構1102及1104中的每一者中的多個通道層1004可共同用作完成的電晶體的導電通道。可稍後使用被配置成包繞於對應的通道層周圍的主動閘極結構的一部分來替換鰭結構1102及1104中的每一者中的犧牲層1002。
在一些實施例中，可同時形成ILD 1406以分別上覆於至少多個S/D結構1402上。ILD 1406由介電材料（例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、經硼摻雜的磷矽酸鹽玻璃（boron-doped phosphosilicate Glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）或類似介電材料）形成，且可藉由任何合適的方法（例如CVD、PECVD或FCVD）進行沈積。在形成ILD之後，在ILD之上形成可選的介電層（未示出）。介電層可用作保護層，以防止或減少ILD在後續蝕刻製程中的損耗。可使用合適的方法（例如CVD、PECVD或FCVD）由合適的材料（例如氮化矽、碳氮化矽或類似材料）來形成介電層。在形成介電層之後，可實行例如CMP製程等平坦化製程，以達成介電層的齊平頂部表面。在一些實施例中，在平坦化製程之後，介電層的頂部表面與虛設閘極結構1202及1204的頂部表面齊平。
對應於操作718，圖15A是包括多個主動金屬閘極1502及1504的半導體裝置800（具有隱埋式氧化物層902）在各個製作階段中的一者處的剖視圖，且圖15B是包括多個主動金屬閘極（主動閘極結構）1502及1504的半導體裝置800（具有隱埋式氧化物層1310）在各個製作階段中的一者處的剖視圖。圖15A至圖15B所示剖視圖各自是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
在形成ILD 1406之後，可同時移除虛設閘極結構1202至1204與（餘留的）多個犧牲層1002。在各種實施例中，虛設閘極結構1202至1204及多個犧牲層1002可藉由施加選擇性蝕刻（例如，鹽酸（HCl））來移除，同時留下實質上完整的多個通道層1004。在移除虛設閘極結構之後，可形成暴露出多個通道層1004中的每一者的相應側壁的閘極溝渠。在移除多個犧牲層1002（此可進一步使閘極溝渠延伸）之後，可暴露出多個通道層1004中的每一者的相應底部表面及/或頂部表面。因此，可暴露出多個通道層1004中的每一者的整個周邊（circumference）。接下來，形成主動閘極結構1502及1504以包繞於多個通道層1004中的每一者周圍。
在一些實施例中，主動閘極結構1502至1504各自包括閘極介電質及閘極金屬（為了清晰起見而未單獨示出）。閘極介電質可包繞於多個通道層1004中的每一者周圍（例如，頂部表面及底部表面以及側壁）。閘極介電質可由不同的高 k介電材料或類似的高 k介電材料形成。實例性高 k介電材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、以及其組合。閘極介電質可包括多種高 k介電材料的堆疊。可使用任何合適的方法（包括例如分子束沈積（MBD）、原子層沈積（ALD）、PECVD及類似方法）來沈積閘極介電質。在一些實施例中，閘極介電質可能可選地包括實質上薄的氧化物（例如，SiO x）層，所述氧化物層可為形成於多個通道層1004中的每一者的表面上的天然氧化物層。
閘極金屬可包括多種金屬材料的堆疊。舉例而言，閘極金屬可為p型功函數層、n型功函數層、其多層或其組合。功函數層亦可被稱為功函數金屬。實例性p型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他合適的p型功函數材料或其組合。實例性n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或其組合。功函數值與功函數層的材料組成物相關聯，且因此，選擇功函數層的材料來對其功函數值進行調諧，使得在欲形成的裝置中達成目標臨限值電壓V t。可藉由CVD、物理氣相沈積（physical vapor deposition，PVD）、ALD及/或其他合適的製程來沈積功函數層。
在形成主動閘極結構1502至1504時，可界定出多個GAA FET（或以其他方式形成多個GAA FET）。舉例而言，在圖15A至圖15B中，形成第一GAA FET （也稱為GAA FET）1510及第二GAA FET （也稱為GAA FET） 1520。GAA FET 1510具有包繞於對應的多個通道層1004周圍的主動閘極結構1502及設置於主動閘極結構1502的相對的側上的多個S/D結構1402，主動閘極結構1502及多個S/D結構1402分別可操作地用作其閘極（端子）及源極/汲極（端子）。類似地，GAA FET 1520具有包繞於對應的多個通道層1004周圍的主動閘極結構1504及設置於主動閘極結構1504的相對的側上的多個S/D結構1402，主動閘極結構1504及多個S/D結構1402分別可操作地用作其閘極（端子）及源極/汲極（端子）。根據各種實施例，此種GAA FET可分別或共同用作SRAM裝置100的一或多個不同組件，例如，開關電晶體306、每一記憶胞190的電晶體220至270等。
對應於操作720，圖16A是包括多個前側內連線結構1602、1604、1606及1608的半導體裝置800（具有隱埋式氧化物層902）的剖視圖，且圖16B是包括前側內連線結構1602至1608的半導體裝置（具有隱埋式氧化物層1310）在各個製作階段中的一者處的剖視圖。圖16A至圖16B所示剖視圖各自是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
前側內連線結構1602至1608（由一或多種金屬材料（例如銅）形成）可基於單鑲嵌製程、雙鑲嵌製程、反應性離子蝕刻製程及其他合適的製程形成。舉例而言，在鑲嵌製程中，在ILD中形成一或多個溝渠/開口，且然後使用一或多種金屬材料對所述一或多個溝渠/開口進行重新填充以形成前側內連線結構1602至1608。此種ILD由介電材料（例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、經硼摻雜的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似介電材料）形成，且可藉由任何合適的方法（例如CVD、PECVD或FCVD）進行沈積。
應理解，前側內連線結構1602至1608是出於例示的目的而提供，且因此，半導體裝置800可具有任何數目的前側內連線結構1602至1608中的每一者，同時維持處於本揭露的範圍內。舉例而言，半導體裝置800可具有任何數目的前側內連線結構1602（其可為將主動閘極結構連接至一或多個前側金屬跡線的VG）、任何數目的前側內連線結構1604（其可為藉由VD將S/D結構耦合至一或多個前側金屬跡線的MD）、任何數目的前側內連線結構1606（其可為藉由MD將S/D結構耦合至一或多個前側金屬跡線的VD）、以及任何數目的前側內連線結構1608（其可為M0跡線）。此外，半導體裝置800可具有設置於前側內連線結構1608之上的任何數目的金屬跡線（例如，M1跡線、M2跡線等）。
在各種實施例中，前側內連線結構1602至1608可將對應的GAA FET電性連接至一或多個其他GAA FET，以便共同用作SRAM裝置100的期望電路組件（例如，記憶胞、邏輯閘等）。如此一來，該些前側內連線結構1602至1608可各自被配置成發射或接收訊號（或以其他方式對訊號進行路由）。
在一些其他實施例中，該些前側內連線結構中的一些前側內連線結構（例如，M0跡線1608）可用作升壓電容器304的一部分（例如，子電容器C 1’、C 2’、C 3’、C 4’等），如以上參照圖5所論述。舉例而言，多個前側金屬化層中的一者中的多個金屬跡線中的兩個相鄰的金屬跡線（例如，圖16A至圖16B中所示的M0跡線1608）可能可操作地用作升壓電容器304的多個子電容器中的一個子電容器的第一端子及第二端子，此會引起內部電場（自端子中的一者延伸至另一者）。ILD的插入於此些金屬跡線之間的一部分可減小電場且增大對應的電容值。
對應於操作722，圖17A及圖17B是分別具有隱埋式氧化物層902及1310的半導體裝置800（其中基底802自其後側被減薄）在各個製作階段中的一者處的剖視圖。圖17A至圖17B所示剖視圖各自是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
在圖17A所示實例中，藉由研磨製程（例如，化學機械研磨（CMP）製程）自其後側對基底802（由虛線圍繞）進行減薄。CMP製程可不停止，直至隱埋式氧化物層902被暴露出。在圖17B所示實例中，藉由研磨製程（例如，化學機械研磨（CMP）製程）自基底802的後側對基底802（由虛線圍繞）進行減薄。CMP製程可不停止，直至隱埋式氧化物層1310被暴露出。
對應於操作724，圖18A是包括多個後側內連線結構1802及1804的半導體裝置800（具有隱埋式氧化物層902）在各個製作階段中的一者處的剖視圖，且圖18B是包括後側內連線結構1802至1804的半導體裝置（具有隱埋式氧化物層1310）在各個製作階段中的一者處的剖視圖。圖18A至圖18B所示剖視圖各自是在沿半導體裝置800的一或多個通道（由鰭結構形成）的長度方向的方向上所切割。
後側內連線結構1802至1804（由一或多種金屬材料（例如銅）形成）可基於單鑲嵌製程、雙鑲嵌製程、反應性離子蝕刻製程及其他合適的製程形成。舉例而言，在鑲嵌製程中，在ILD中形成一或多個溝渠/開口，且然後使用一或多種金屬材料對所述一或多個溝渠/開口進行重新填充以形成後側內連線結構1802至1804。此種ILD由介電材料（例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、經硼摻雜的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似介電材料）形成，且可藉由任何合適的方法（例如CVD、PECVD或FCVD）進行沈積。
應理解，後側內連線結構1802至1804是出於例示的目的而提供，且因此，半導體裝置800可具有任何數目的後側內連線結構1802至1804中的每一者，同時維持處於本揭露的範圍內。舉例而言，半導體裝置800可具有任何數目的後側內連線結構1802（其可為將主動閘極結構或S/D結構連接至一或多個後側金屬跡線的BV）、以及任何數目的後側內連線結構1804（其可為BM0跡線）。此外，半導體裝置800可具有設置於後側內連線結構1804之上的任何數目的金屬跡線（例如，BM1跡線、BM2跡線等）。
在各種實施例中，該些後側內連線結構中的一些後側內連線結構（例如，BM0跡線1804）可用作升壓電容器304的一部分（例如，子電容器C 1、C 2、C 3、C 4等），如以上參照圖5所論述。舉例而言，多個後側金屬化層中的一者中的多個金屬跡線中的兩個相鄰的金屬跡線（例如，圖18A至圖18B中所示的BM0跡線1804）可能可操作地用作升壓電容器304的多個子電容器中的一個子電容器的第一端子及第二端子，此會引起內部電場（自端子中的一者延伸至另一者）。ILD的插入於此些金屬跡線之間的一部分可減小電場且增大對應的電容值。
在本揭露的一個態樣中，揭露一種記憶體裝置。記憶體裝置包括：記憶胞；位元線，耦合至記憶胞；以及電壓產生器，耦合至位元線且被配置成向位元線提供負電壓。電壓產生器包括：電晶體；以及第一電容器，具有分別電性耦合至電晶體的汲極及閘極的第一端子及第二端子。所述電晶體的汲極及閘極形成於基底的第一側上，且第一電容器的第一端子及第二端子形成於基底的與第一側相對的第二側上。
在本揭露的另一態樣中，揭露一種記憶體裝置。所述記憶體裝置包括形成於基底的前側上的記憶陣列。記憶陣列能夠藉由多條位元線進行存取。記憶體裝置包括形成於基底的前側上的開關電晶體。開關電晶體能夠操作地耦合至所述多條位元線。記憶體裝置包括形成於基底的後側上的第一電容器。第一電容器被配置成因應於開關電晶體被關斷而降低所述多條位元線中的至少一者上存在的電壓位準。
在本揭露的又一態樣，揭露一種用於製作記憶體裝置的方法。所述方法包括在基底的前側上形成被配置為記憶陣列的多個記憶體電晶體。所述方法包括在基底的前側上形成能夠操作地耦合至記憶陣列的多條位元線。所述方法包括在基底的前側上形成開關電晶體，開關電晶體能夠操作地耦合至所述多條位元線。所述方法包括在基底的後側上形成第一電容器，第一電容器被配置成將所述多條位元線中的至少一者上存在的電壓位準降低至負值。
如本文中所使用，用語「約」及「近似」大體而言意指所述值的加10%或減10%。舉例而言，約0.5將包括0.45及0.55，約10將包括9至11，約1000將包括900至1100。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:靜態隨機存取記憶體（SRAM）裝置/電路 110:寫入輔助電路 118:參考電壓 120:列解碼器 130、130 0～130 M:字元線驅動器 140:行解碼器 150:行多工器（MUX） 152[0]、152[N]、154[0]、154[N]:電晶體 160:寫入驅動器電路 162、164:位準轉換器裝置 170 0～170 N:行 180:SRAM陣列 190、190 00、190 MN:記憶胞/SRAM胞 220、230:n通道金屬氧化物半導體（NMOS）傳輸裝置/NMOS裝置/電晶體 240、250:NMOS下拉裝置/NMOS裝置/電晶體 260、270:p通道金屬氧化物半導體（PMOS）上拉裝置/PMOS裝置/電晶體 302:邏輯電路 304:升壓電容器 306:NMOS開關電晶體/開關電晶體/電晶體 307:升壓訊號/位元線升壓賦能控制訊號 309:寫入賦能訊號 402、404:第一金屬線/金屬線 406、408、410:第二金屬線/金屬線 500:半導體裝置 502:主動區 504:通道 506:源極/汲極結構 508:閘極結構 510:源極/汲極內連線結構/MD 512:汲極通孔結構/VD 514:閘極通孔結構/VG 516:第一前側金屬化層/M0跡線 518:第二M0跡線/M0跡線 520、522:通孔結構/V0 524、526:金屬線/M1跡線 528、530:通孔結構/V1 532、534:金屬線/M2跡線 542、544:後側通孔結構/BV 546、548:第一後側金屬化層/BM0跡線 550、552:通孔結構/BV0 554、556:金屬線/BM1跡線 558、560:通孔結構/BV1 562、564:金屬線/BM2跡線 600:佈局 602、604、606、608、610:圖案/BM0跡線 620、630:圖案/MD/M1跡線 700:方法 702、704、706、708、710、712、714、716、718、720、722、724:操作 800:半導體裝置 802:半導體基底/基底 902、1310:隱埋式氧化物層 904:半導體材料 1002:犧牲層/層/半導體層/圖案化犧牲層 1004:通道層/層/半導體層/圖案化通道層/Si層（奈米結構） 1102、1104:半導體鰭/鰭結構 1202、1204:虛設閘極結構 1212、1214:閘極間隔件 1302:源極/汲極（S/D）凹槽/凹槽 1402:源極/汲極（S/D）結構 1406:層間介電質（ILD） 1410:內部間隔件 1502、1504:主動金屬閘極/主動閘極結構 1510:全環繞閘極場效電晶體（GAA FET）第一GAA FET 1520:全環繞閘極場效電晶體（GAA FET）第二GAA FET 1602、1604、1606:前側內連線結構 1608:前側內連線結構/M0跡線 1802:後側內連線結構 1804:後側內連線結構/BM0跡線 BL、BLB:位元線 BL[0]、BL[N]、BLB[0]、BLB[N]:位元線 C 1:子電容器/電容器 C 1’、C 2、C 2’、C 3、C 3’、C 4、C 4’:子電容器 X、Y:節點 YSEL、YSEL[0]、YSEL[N]:訊號
藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的包括寫入輔助電路（write assist circuit）的記憶體裝置的示意圖。 圖2示出根據一些實施例的圖1所示記憶體裝置的多個記憶胞中的一者的示意圖。 圖3示出根據一些實施例的圖1所示記憶體裝置的寫入輔助電路的示意圖。 圖4示出根據一些實施例的圖3所示寫入輔助電路的升壓電容器的示意圖。 圖5示出根據一些實施例的實例性半導體裝置的剖視圖，所述實例性半導體裝置可為圖1所示記憶體裝置的實施方式的一部分。 圖6示出根據一些實施例的用於形成圖4所示升壓電容器的實例性佈局。 圖7是根據一些實施例的用於製作半導體裝置（例如，圖1所示記憶體裝置）的方法的實例性流程圖。 圖8、圖9、圖10、圖11、圖12、圖13A、圖13B、圖14A、圖14B、圖15A、圖15B、圖16A、圖16B、圖17A、圖17B、圖18A及圖18B示出根據一些實施例的由圖7所示方法製作的實例性半導體裝置在各個製作階段期間的剖視圖。
304:升壓電容器
306:NMOS開關電晶體/開關電晶體/電晶體
500:半導體裝置
502:主動區
504:通道
506:源極/汲極結構
508:閘極結構
510:源極/汲極內連線結構/MD
512:汲極通孔結構/VD
514:閘極通孔結構/VG
516:第一前側金屬化層/M0跡線
518:第二M0跡線/M0跡線
520、522:通孔結構/V0
524、526:金屬線/M1跡線
528、530:通孔結構/V1
532、534:M2跡線
542、544:後側通孔結構/BV
546、548:第一後側金屬化層/BM0跡線
550、552:通孔結構/BV0
554、556:BM1跡線
558、560:通孔結構/BV1
562、564:BM2跡線
C1:子電容器/電容器
C1’:子電容器

Claims (21)

  1. 一種記憶體裝置，包括： 記憶胞； 位元線，耦合至所述記憶胞；以及 電壓產生器，耦合至所述位元線且被配置成向所述位元線提供負電壓； 其中所述電壓產生器包括： 電晶體；以及 第一電容器，具有分別電性耦合至所述電晶體的汲極及閘極的第一端子及第二端子；以及 其中所述電晶體的所述汲極及所述閘極形成於基底的第一側上，且所述第一電容器的所述第一端子及所述第二端子形成於所述基底的與所述第一側相對的第二側上。
  2. 如請求項1所述的記憶體裝置，其中所述記憶胞包括多個記憶體電晶體且所述位元線包括第一金屬線，且其中所述多個記憶體電晶體及所述第一金屬線形成於所述基底的所述第一側上。
  3. 如請求項1所述的記憶體裝置，其中所述第一電容器的所述第一端子及所述第二端子分別包括第一金屬線及第二金屬線，且其中所述第一金屬線與所述第二金屬線彼此平行佈置。
  4. 如請求項3所述的記憶體裝置，其中所述第一金屬線及所述第二金屬線各自具有介於約40奈米（nm）至約400奈米的範圍內的厚度。
  5. 如請求項3所述的記憶體裝置，其中所述第一金屬線及所述第二金屬線設置於在所述基底的所述第二側上形成的多個金屬化層中的共用金屬化層中。
  6. 如請求項5所述的記憶體裝置，其中所述共用金屬化層相較於所述多個金屬化層中的任何其他金屬化層更靠近所述基底。
  7. 如請求項5所述的記憶體裝置，其中所述共用金屬化層藉由所述多個金屬化層中的兩者而與所述基底間隔開。
  8. 如請求項1所述的記憶體裝置，其中所述電壓產生器包括： 第二電容器，具有分別電性耦合至所述電晶體的所述汲極及所述閘極的第一端子及第二端子，其中所述第二電容器的所述第一端子及所述第二端子形成於所述基底的所述第二側上； 第三電容器，具有分別電性耦合至所述電晶體的所述汲極及所述閘極的第一端子及第二端子，其中所述第三電容器的所述第一端子及所述第二端子形成於所述基底的所述第二側上；以及 第四電容器，具有分別電性耦合至所述電晶體的所述汲極及所述閘極的第一端子及第二端子，其中所述第四電容器的所述第一端子及所述第二端子形成於所述基底的所述第二側上。
  9. 如請求項8所述的記憶體裝置，其中所述第一電容器的所述第二端子與所述第二電容器的所述第一端子共享第一共用金屬線，所述第二電容器的所述第二端子與所述第三電容器的所述第二端子共享第二共用金屬線，且所述第三電容器的所述第一端子與所述第四電容器的所述第一端子共享第三共用金屬線。
  10. 如請求項1所述的記憶體裝置，其中因應於所述電晶體被關斷而在所述電晶體的所述汲極上存在所述負電壓。
  11. 如請求項1所述的記憶體裝置，其中所述電壓產生器包括第二電容器，所述第二電容器具有分別電性耦合至所述電晶體的所述汲極及所述閘極的第一端子及第二端子，其中所述第二電容器的所述第一端子及所述第二端子形成於所述基底的所述第一側上。
  12. 如請求項1所述的記憶體裝置，其中所述第一電容器的所述第一端子及所述第二端子分別包括第一金屬線及第二金屬線，且所述第二電容器的所述第一端子及所述第二端子分別包括第三金屬線及第四金屬線，且其中所述第一金屬線及所述第二金屬線各自具有第一厚度且所述第三金屬線及所述第四金屬線各自具有較所述第一厚度實質上薄的第二厚度。
  13. 一種記憶體裝置，包括： 記憶陣列，形成於基底的前側上，其中所述記憶陣列能夠藉由多條位元線進行存取； 開關電晶體，形成於所述基底的所述前側上，其中所述開關電晶體能夠操作地耦合至所述多條位元線；以及 第一電容器，形成於所述基底的後側上，其中所述第一電容器被配置成因應於所述開關電晶體被關斷而降低所述多條位元線中的至少一者上存在的電壓位準。
  14. 如請求項13所述的記憶體裝置，更包括形成於所述基底的所述前側上的第二電容器，其中所述第二電容器以並聯方式電性耦合至所述第一電容器。
  15. 如請求項13所述的記憶體裝置，其中所述第一電容器的第一端子及第二端子分別包括第一金屬線及第二金屬線，且其中所述第一金屬線與所述第二金屬線彼此平行佈置。
  16. 如請求項15所述的記憶體裝置，其中所述第一金屬線及所述第二金屬線各自具有等於或大於約40奈米（nm）的厚度。
  17. 如請求項13所述的記憶體裝置，其中所述第一電容器的第一端子及第二端子分別耦合至所述開關電晶體的汲極及閘極。
  18. 如請求項13所述的記憶體裝置，其中所述電壓位準被配置成降低至0伏以下。
  19. 一種用於製作記憶體裝置的方法，包括： 在基底的前側上形成被配置為記憶陣列的多個記憶體電晶體； 在所述基底的所述前側上形成開關電晶體； 在所述基底的所述前側上形成能夠操作地耦合至所述記憶陣列的多條位元線，其中所述開關電晶體能夠操作地耦合至所述多條位元線；以及 在所述基底的後側上形成第一電容器，所述第一電容器被配置成將所述多條位元線中的至少一者上存在的電壓位準降低至負值。
  20. 如請求項19所述的方法，其中形成所述第一電容器的步驟更包括形成彼此平行佈置的第一金屬線與第二金屬線。
  21. 如請求項19所述的方法，更包括在所述基底的所述前側上形成以並聯方式電性耦合至所述第一電容器的第二電容器。
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US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection
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US10229731B1 (en) * 2017-10-11 2019-03-12 Arm Ltd. Method, system and circuit for staggered boost injection
US20190164581A1 (en) * 2017-11-30 2019-05-30 Sandisk Technologies Llc Sense amplifier with comparison node biasing for non-volatile memory
CN111179990B (zh) * 2019-12-31 2021-07-27 展讯通信（上海）有限公司 写操作辅助电路
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