CN116343862A - 存储器器件及其制造方法 - Google Patents

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CN116343862A CN202310083013.9A CN202310083013A CN116343862A CN 116343862 A CN116343862 A CN 116343862A CN 202310083013 A CN202310083013 A CN 202310083013A CN 116343862 A CN116343862 A CN 116343862A
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奈尔·艾特金·肯·阿卡雅
马合木提·斯楠吉尔
王奕
张琮永
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Abstract

本申请的实施例提供了存储器器件及其制造方法。存储器器件包括形成在衬底前侧上的存储器阵列。存储器阵列通过多个位线是可存取的。存储器器件包括形成在衬底前侧的开关晶体管。开关晶体管可操作地耦接到多个位线。存储器器件包括形成在衬底背侧上的第一电容器。第一电容器配置为响应于开关晶体管截止而降低存在于多个位线中的至少一个上的电压电平。

Description

存储器器件及其制造方法
技术领域
本申请的实施例涉及存储器器件及其制造方法。
背景技术
静态随机存取存储器(SRAM)是在例如需要高速数据存取的计算应用中使用的一种半导体存储器。例如，高速缓存存储器应用使用SRAM来储存经常存取的数据，例如，由中央处理单元存取的数据。
SRAM的单元结构和架构能够实现高速数据存取。SRAM单元包括双稳态触发器结构，双稳态触发器结构包括例如四个到八个晶体管。SRAM架构可以包括一个或多个存储器单元阵列以及支持电路。每个SRAM阵列布置在分别称为“字线”和“位线”的行和列中。支持电路包括地址和驱动器电路，以通过字线和位线存取每个SRAM单元以进行各种SRAM操作。
发明内容
根据本申请的实施例的一个方面，提供了一种存储器器件，包括：存储器单元；位线，耦接到存储器单元；以及电压发生器，耦接到位线并且配置为向位线提供负电压；其中，电压发生器包括：晶体管；和第一电容器，具有分别电耦接到晶体管的漏极和栅极的第一端子与第二端子；并且其中，晶体管的漏极和栅极形成在衬底的第一侧上，第一电容器的第一端子和第二端子形成在衬底的与第一侧相对的第二侧上。
根据本申请的实施例的另一个方面，提供了一种存储器器件，包括：存储器阵列，形成在衬底的前侧上，其中，存储器阵列通过多个位线是可存取的；开关晶体管，形成在衬底的前侧上，其中，开关晶体管可操作地耦接到多个位线；以及第一电容器，形成在衬底的背侧上，其中，第一电容器配置为响应于开关晶体管截止而降低存在于多个位线中的至少一个上的电压电平。
根据本申请的实施例的又一个方面，提供了一种制造存储器器件的方法，包括：在衬底的前侧上形成配置为存储器阵列的多个存储器晶体管；在衬底的前侧上形成开关晶体管；在衬底的前侧上形成可操作地耦接到存储器阵列的多个位线，其中，开关晶体管可操作地耦接到多个位线；以及在衬底的背侧上形成第一电容器，第一电容器配置为将存在于多个位线中的至少一个上的电压电平降低到负值。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的包括写入辅助电路的存储器器件的示意图。
图2示出了根据一些实施例的图1的存储器器件中的一个存储器单元的示意图。
图3示出了根据一些实施例的图1的存储器器件的写入辅助电路的示意图。
图4示出了根据一些实施例的图3的写入辅助电路的升压电容器的示意图。
图5示出了根据一些实施例的可以是图4的存储器器件的实施方式的部分的示例半导体器件的截面图。
图6示出了根据一些实施例的用于形成图4的升压电容器的示例布局。
图7是根据一些实施例的用于制造半导体器件(例如，图1的存储器器件)的方法的示例流程图。
图8、图9、图10、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B示出了根据一些实施例的在通过图7的方法制作的各个制造阶段的示例半导体器件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
以下公开描述了存储器器件的各个方面，例如静态随机存取存储器(SRAM)器件。具体而言，本公开描述了与SRAM存储器写入操作有关的不同实施例。为了便于解释，公开了某些SRAM电路元件和控制逻辑以便于对不同实施例的描述。应当理解，SRAM器件还包括其他电路元件和控制逻辑。这些其他电路元件和控制逻辑在本公开的精神和范围内。
典型的SRAM器件包括各个SRAM单元的阵列。每个SRAM单元能够在其中储存二进制电压值，该电压值代表逻辑数据位(例如，“0”或“1”)。SRAM单元的一种现有配置包括交叉耦接的器件对，诸如反相器。利用CMOS(互补金属氧化物半导体)技术，反相器还包括连接到互补下拉NFET(n沟道)晶体管的上拉PFET(p沟道)晶体管。以交叉耦接配置连接的反相器用作锁存器，只要向存储器阵列供电就在锁存器中储存数据位。在传统的六个晶体管(6T)单元中，存取晶体管或传输门对(当被字线激活时)选择性地将反相器耦接到互补位线对。其他SRAM单元设计可以包括不同数量的晶体管，例如4T、8T(4个、8个晶体管)等。
SRAM单元的设计传统上涉及存储器单元的读取和写入功能之间的折衷以维持单元稳定性、读取性能和写入性能。构成交叉耦接锁存器的晶体管必须足够弱以在写入操作期间被过驱动，同时还必须足够强大以在读取操作期间驱动位线时保持其数据值。将交叉耦接的单元节点连接到真位线和互补位线的存取晶体管会影响单元的稳定性和性能。在单端口SRAM单元中，通常单个存取晶体管对用于对单元的读取和写入存取。栅极被驱动到一数字值，以便在导通状态和截止状态之间切换晶体管。写入操作的存取优化将推动器件的导通电阻(Ron)降低。另一方面，为了将单元与位线电容隔离并防止单元干扰，用于读取操作的存取晶体管的优化推动了Ron增加。
最近提出的一种改进SRAM器件写入性能的方法是使用所谓的“负升压”，以将位线放电到低于标称低供电轨值(例如，接地)的电压电平。或者说，当被写入时，SRAM单元的对应位线可能呈现负电压。这种位线通常通过电容器(或有时称为升压电容器)放电至负电压。以这种方式，耦接到放电位线的SRAM单元的传输门看到栅极到源极电压和漏极到源极电压均增加的结果。与其中位线简单地放电到标称低电压轨(例如，接地)的值的更传统写入技术相比，这种负升压可以允许增加3σ或更多的裕度(就预期的器件故障而言)。
然而，尽管有负升压的好处，现有的具有负升压的SRAM器件在许多方面可能仍然不能完全令人满意。例如，升压电容器通常形成为金属-绝缘体-金属(MIM)或金属-氧化物-金属(MOM)结构。这种电容器结构通常设置在衬底的前侧上的一个或多个金属化层中，衬底的前侧形成了多个有源器件(例如，SRAM单元的对应晶体管)。随着先进技术节点中晶体管尺寸的不断缩小，升压电容器的尺寸可能被迫相应地缩小，这会不利地减小升压电容器的电容值。另一方面，保持升压电容器的尺寸会显著消耗前侧金属化层的宝贵空间，这些空间可用于形成其他路由信号。
本公开提供了具有负电压发生器的SRAM器件的各种实施例，该负电压发生器包括形成在衬底的背侧上的一个或多个部件，背侧与形成相应SRAM单元的衬底的前侧相对。在各种实施例中，如本文所公开的，负电压发生器可以在写入那些SRAM单元时向耦接到SRAM单元的多个位线产生负电压。负电压发生器可以包括至少一个升压电容器，升压电容器具有形成在衬底背侧上的至少大部分。例如，升压电容器可以由多个子电容器并联构成。一个或多个子电容器的相应(正和负)端子形成为衬底的背侧上的导线。在背侧上形成升压电容器的至少部分可以为整个SRAM器件提供各种优势。例如，利用背侧导线用作升压电容器，可以节省用于其他用途或应用(例如导线)的大量前侧空间。在另一示例中，背侧导线可以形成为具有比前侧导线更高的厚度，这实质上增加了升压电容器的导体板的表面积。因此，在相同的布局面积内，与仅形成在前侧上的传统升压电容器相比，如本文所公开的升压电容器可以具有更高的电容值(例如，约16～25％)。
图1示出了根据本公开的各种实施例的具有写入辅助电路110的示例静态随机存取存储器(SRAM)器件/电路100的示意图，写入辅助电路110包括升压电容器。SRAM器件100包括行解码器120、字线驱动器130、列解码器140、列多路复用器(MUX)150、写入驱动器电路160和SRAM阵列180。
SRAM阵列180包括多个存储器单元190。存储器单元190可以布置在SRAM器件100中的一个或多个阵列中。在图1的示例中，示出了单个SRAM阵列180以简化对所公开实施例的描述。SRAM阵列180具有“M+1”数量的行和“N+1”数量的列。例如，SRAM阵列180的存储器单元190布置在行上，行0到行M和列1700到170N。因此，符号“19000”指代位于行0和列1700中的一个存储器单元190。类似地，符号“190MN”指代位于行M和列170N中的另一个存储器单元190。
使用存储器地址存取(例如，用于存储器读取和存储器写入操作)SRAM阵列180中的每个SRAM单元。基于存储器地址的部分，经由字线驱动器130(例如，多个字线驱动器1300…130M中的对应一个)行解码器120选择存储器单元的行(例如，行0到行M中的一个)以进行存取。此外，根据本公开的一些实施例，基于存储器地址，列解码器140通过写入辅助电路110和列MUX 150选择要存取的存储器单元的列1700-170N。基于存储器地址的另一部分，列解码器140输出对应的YSEL信号以激活MUX 150中对应的一对y选择晶体管152和154以存取对应的列。每列包括位线对BL和BLB。符号“BL”指的是位线，符号“BLB”指的是“BL”的互补。例如，为了存取列1700中的存储器单元，列解码器140输出YSEL[0]信号以激活对应于列1700的晶体管对152[0]和154[0]，从而允许存取对应的BL[0]和BLB[0]对。在另一示例中，为了存取列170N中的存储器单元，列解码器140输出YSEL[N]信号以激活对应于列170N的晶体管对152[N]和154[N]，从而允许存取对应的BL[N]和BLB[N]对。在一些实施例中，写入驱动器电路160产生用于存取的列1700至170N中的一个中的位线对BL和BLB的电压。这样，存储器单元的存取的行和存取的列的交叉导致对单个存储器单元190的存取。
存储器单元190可以具有任何各种电路拓扑。例如，存储器单元190可以具有“6T(6个晶体管)”电路拓扑。图2示出了用于存储器单元190的示例性6T电路拓扑。6T电路拓扑包括n沟道金属氧化物半导体(NMOS)传输器件220和230、NMOS下拉器件240和250以及p沟道金属氧化物半导体(PMOS)上拉器件260和270。来自字线驱动器130的电压控制NMOS器件220和230以将来自BL和BLB位线对的电压传递到由NMOS器件240和250以及PMOS器件260和270形成的双稳态触发器结构。可以在存储器写入操作期间使用BL和BLB的位线对电压。例如，如果BL处于“1”或逻辑高值(例如，电源供电电压VDD，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V，或其任何组合)并且BLB处于“0”或逻辑低值(例如，地或0V)，通过字线驱动器130施加到NMOS传输器件220和230的栅极端子的电压可以处于足够的电压电平以将BL的逻辑高值和BLB的逻辑低值传递给双稳态触发器结构。结果，这些逻辑值被写入(或编程)到双稳态触发器结构中。
图3示出了根据本公开的各种实施例的写入辅助电路110的示例的示意图。写入辅助电路110配置为向写入驱动器160提供参考电压118作为参考电压。根据本公开的一些实施例，参考电压118可以是地(例如，0V)、负电压(例如，-100mV、-200mV或-300mV)或其组合。写入辅助电路110包括一个或多个升压电容器，一个或多个升压电容器配置为提供这样的负参考电压118，这将在下面讨论。
在一些实施例中，写入驱动器电路160包括电平转换器器件162和164，电平转换器器件162和164各自接收参考电压118。在电平转换器器件162或164接收到逻辑低输入的情况下，相应的电平转换器器件输出逻辑高值(例如，诸如0.4V、0.6V、0.7V、1.0V、1.2V、1.8V、2.4V、3.3V、5V或其任意组合的反相器逻辑器件的电源电压VDD)。相反，当电平移位器器件162或164接收到逻辑高输入时，对应的电平移位器器件输出参考电压118。在图3中，电平移位器器件162接收逻辑高值并且电平移位器器件164接收逻辑低值，因此，电平移位器器件162将参考电压118输出到存取的列(例如，由YSEL信号断言)的BL，并且电平转换器器件164将逻辑高值输出到同一存取的列的BLB。
写入辅助电路110在节点X处耦接到写入驱动器电路160。写入辅助电路110包括耦接在地和节点X之间的NMOS开关晶体管306和直接耦接在晶体管306的漏极(节点X)和栅极端子(节点Y)之间的升压电容器304。在一些实施例中，开关晶体管306和升压电容器304可以向耦接的位线提供负电压。开关晶体管306和升压电容器304有时统称为(负)电压发生器。由逻辑电路302在节点Y处提供位线升压使能控制信号307，该逻辑电路302响应于写入使能信号309。逻辑电路302可以包括与一个或多个反相器串联连接的多个延迟元件，其提供对写入使能信号309的延迟。写入使能信号309因此可以被延迟和反相以在节点Y处提供升压信号307。在写入使能信号309变高之前(在写入操作/周期开始时)，升压信号307为高，这导通晶体管306并对升压电容器304充电。当升压信号307为高时，节点X也通过晶体管306接地。在延迟之后，升压信号307变为低，这截止晶体管306，同时引起升压电容器304的放电，这将节点X(即，参考电压118)从地(低)驱动到负值。该负参考电压118然后通过写入驱动器电路160提供给位线(BL/BLB)(如上所述)，这给SRAM单元190执行的写入操作提供了升压，SRAM单元190耦接到位线(BL/BLB)。
图4示出了根据各种实施例的连接在节点X和节点Y之间的升压电容器304的示意图。具体地，升压电容器304具有连接到节点X的第一端子和连接到节点Y的第二端子。根据各种实施例，升压电容器304具有并联连接的多个子电容器(或电容器)。每个子电容器具有各自的端子对，端子对间夹有介电材料。在一些实施例中，升压电容器的电容值可以与并联连接的子电容器的数量成正比。
例如在图4中，升压电容器304具有并联连接的子电容器C1、C2、C3和C4，它们至少部分地实施为多个第一金属线402和404以及多个第二金属线406、408和410。第一金属线402-404连接到用作升压电容器304的第一端子的节点X，第二金属线406-410连接到用作升压电容器304的第二端子的节点Y。具体地，子电容器C1具有作为其对应端子(或子端子)的第一金属线402和第二金属线406。子电容器C2具有作为其对应端子的(或子端子)第一金属线402和第二金属线408；子电容器C3具有作为其对应端子(或子端子)的第一金属线404和第二金属线408。子电容器C4具有作为其对应端子(或子端子)的第一金属线404和第二金属线410。虽然升压电容器304由两个第一金属线和三个第二金属线形成(例如，作为四个并联的子电容器)，但是应当理解，升压电容器304可以由任意数量的第一金属线和任意数量的第二金属线(作为任意数量的并联子电容器)形成，同时保持在本公开的范围内。
图5示出了可以实施为SRAM器件100的至少部分(例如，写入辅助电路110)的半导体器件500的截面图。图5是沿半导体器件500的多个晶体管的沟道的纵长方向切割的，每个晶体管被实施为全环栅场效应晶体管(GAA FET)器件。然而，应当理解的是，半导体器件500的晶体管可以实施为各种其他晶体管结构(例如，FinFET、平面FET或其他纳米结构晶体管等)中的任何一种，同时在本公开的范围内。此外，图5被简化以示出上述组件(例如，升压电容器304、开关晶体管306)的相对空间配置，因此应当理解，完成的GAA FET器件的一个或多个部件/结构可以不会如图5所示。
在衬底的前侧(由虚线包围，因为当形成背侧互连结构时它已被去除)上，半导体器件500包括有源区502，有源区502具有形成为沟道504的部分和形成为源极/漏极结构506的部分。在各种实施例中，沟道504各自包括彼此垂直间隔开的一个或多个纳米结构(例如，纳米片、纳米线)。半导体器件500包括多个(例如金属)栅极结构508，每个栅极结构508环绕对应沟道504的纳米结构。
在源极/漏极结构506上方，半导体器件500包括多个源极/漏极互连结构(有时称为MD)510，一些MD 510与形成在其上的栅极通孔结构(有时称为VD)512耦接。在栅极结构508上方，半导体器件500包括多个栅极通孔结构(有时称为VG)514。
VD 512可以将MD 510耦接到第一(例如，最底部)前侧金属化层中的第一金属线(有时称为M0轨道)516。VG 514可以将栅极结构508耦接到第二M0轨道518。在M0轨道516和518(以及最底部前侧金属化层中的各种其他金属线)上方，半导体器件500包括多个通孔结构(有时称为V0)520和522，以将M0轨道516和518耦接到更远离衬底的下一个前侧金属化层中的相应金属线(有时称为M1轨道)524和526。此外，在M1轨道524和526(以及相同前侧金属化层中的各种其他金属线)上方，半导体器件500包括多个通孔结构(有时称为V1)528和530，以将M1轨道524和526耦接到更远离衬底的下一个前侧金属化层中的相应金属线(有时称为M2轨道)532和534。虽然示出了三个前侧金属化层，但是应当理解，半导体器件500可以包括任何数量的前侧金属化层。根据各种实施例，跨这种前侧金属化层形成的金属轨道可以配置为电耦接SRAM器件100的不同组件(以便路由信号和/或输送电源)。
在衬底的背侧上，半导体器件500包括多个背侧通孔结构(有时称为BV)542和544，其可以将源极/漏极结构506和栅极结构508分别耦接到多个第一(例如，最底部)背侧金属化层中的金属线(有时称为BM0轨道)546和548。此外，在BM0轨道546和548上方，半导体器件500包括多个通孔结构(有时称为BV0)550和552，其可以将BM0轨道546和548分别耦接到更远离衬底的下一背侧金属化层的多个金属线(有时称为BM1轨道)554和556。更进一步地，在BM1轨道554和556上方，半导体器件500包括多个通孔结构(有时称为BV1)558和560，它们可以将BM1轨道554和556分别耦接到下一个更远离衬底的背侧金属化层的多个金属线(有时称为BM2轨道)562和564。
根据本公开的各种实施例，沟道504中的至少一个与环绕该沟道的栅极结构508中的对应一个以及对应的源极/漏极结构对506一起可以形成写入辅助电路110的开关晶体管306。此外，至少一对背侧金属线可以形成写入辅助电路110的升压电容器304的至少部分。例如在图5中，耦接到开关晶体管306的源极/漏极结构506中的一个的BM0轨道546可以用作升压电容器304的子电容器(或电容器)C1的第一端子，并且耦接到开关晶体管306的另一源极/漏极结构506的BM0轨道548可以用作升压电容器304的子电容器(或电容器)C1的第二端子。再次参考图4的示意图，图5的BM0轨道546和548可以分别对应于图4的金属线402和406。
应该理解，升压电容器304的其他子电容器可以由其他BM0轨道(即，最底部背侧金属化层中的其他金属线)形成。例如，图6示出了包括多个图案602、604、606、608和610的布局600的部分，这些图案配置为形成构成升压电容器的相应BM0轨道。如所示的，配置为分别形成金属线(例如，体现为BM0轨道)402和404(图4)的图案604和608可以使它们的端部彼此对齐。在下文中，图案604和608分别被称为BM0轨道604和608。配置为分别形成金属线(例如，体现为BM0轨道)406、408和410(图4)的图案602、606和610可以使它们的端部彼此对齐。在下文中，图案602、606和610分别被称为BM0轨道602、606和610。因此，升压电容器304的子电容器C1、C2、C3和C4可以分别由BM0轨道602和604、BM0轨道604和606、BM0轨道606和608以及BM0轨道608和610的组合形成。
此外，图案604和608从图案602、606和610横向偏移一定偏移量，允许BM0轨道604和608通过一个或多个互连结构(例如，配置为形成MD/M1轨道620的图案620)彼此电耦接，并且BM0轨道602、606和610通过一个或多个互连结构(例如，配置为形成MD/M1轨道630的图案630)彼此电耦接。MD/M1轨道620可操作地连接到节点X(例如，开关晶体管306的漏极)，并且MD/M1轨道630可操作地连接到节点Y(例如，开关晶体管306的栅极)。
还应理解，布局600的图案不限于形成构成升压电容器304的BM0轨道。图案602至610还可用于在前侧和/或背侧上形成许多其他金属线。例如，图案602至610可用于形成构成升压电容器304的至少部分的多个BM2轨道(例如，图5的562、564)。在另一示例中，除了构成升压电容器304的BM0和/或BM2轨道，图案602至610可用于形成构成升压电容器304的至少部分的多个M0轨道(例如，图5的516、518)和/或M2轨道(例如，图5的532、534)。
再次参考图5，M0轨道516和518可以形成多个并联连接的子电容器中的一个C1'，以进一步增加升压电容器304的电容值。分别基于布局600的图案602和604形成的M0轨道516和518可以用作子电容器C1'的端子。此外，分别基于布局600的图案604和606形成的其他M0轨道可以用作另一子电容器C2'的端子；分别基于布局600的图案606和608形成的其他M0轨道可以用作又一个子电容器C3'的端子；分别基于布局600的图案608和610形成的其他M0轨道可以用作又一子电容器C4'的端子。
类似地，M2轨道532和534可以形成多个并联连接的子电容器中的一个C1'，以进一步增加升压电容器304的电容值。分别基于布局600的图案602和604形成的M2轨道532和534可以用作子电容器C1'的端子。此外，分别基于布局600的图案604和606形成的其他M2轨道可以用作另一子电容器C2'的端子；分别基于布局600的图案606和608形成的其他M2轨道可以用作又一子电容器C3'的端子；分别基于布局600的图案608和610形成的其他M2轨道可以用作又一子电容器C4'的端子。
根据本公开的各种实施例，背侧金属线(例如，BM0轨道、BM2轨道)的厚度显著大于前侧金属线(例如，M0轨道、M2轨道)的厚度。例如，利用某个技术节点，背侧金属线可以具有约40纳米(nm)至约400nm的厚度范围，这通常大于前侧金属线的厚度范围。通过这样更大的厚度，可以成比例地增加升压电容器304的每个子电容器的接触面积。每个子电容器的电容值可以相应增加(例如，约16％到约25％)，这可以有利地减少升压电容器304的放电时间。因此，可以更快速地将参考电压118拉到负电压，这允许更快速且有效地完成SRAM器件100的读取操作。
图7描绘了根据一些实施例的形成或制造半导体器件(例如，SRAM器件100的至少部分)的示例方法700的流程图。应当理解，可以在图7中描绘的方法700之前、期间和/或之后执行附加操作。如图7所示，方法700的操作可以与图9、图10、图11、图12、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A和图18B(这将在下面进一步详细讨论)分别所示的各个制造阶段处的示例半导体器件800的截面图相关联。在一些实施例中，方法700可用于根据本文所公开的各种布局设计来形成半导体器件。
简而言之，方法700开始于提供衬底的操作702。接下来，方法700可以进行到形成掩埋氧化物层的操作704。可选地，可以稍后形成掩埋氧化物层(见操作714)。然后，方法700进行到形成沟道层和牺牲层的操作706，沟道层和牺牲层交替地堆叠在彼此之上。方法700进行到限定半导体鳍的操作708。方法700进行到在半导体鳍上方形成伪栅极结构的操作710。方法700进行到形成源极和/或漏极凹槽的操作712。如果掩埋氧化物层还没有在操作704中形成，则方法700可以进行到形成掩埋氧化物层的操作714。方法700进行到利用相应的有源结构替换伪栅极结构的操作718。方法700进行到形成前侧互连结构的操作720。方法700继续进行到减薄衬底直到暴露底部氧化物层的操作722。方法700进行到形成背侧互连结构的操作724。
如上所述，图8-图18B示出了根据一些实施例的由方法700制造示例半导体器件800的各种制造阶段期间的截面图。半导体器件800可以是包括多个晶体管(例如，306)和多个升压电容器(例如，304)的SRAM器件100的实施方式。在各种实施例中，晶体管中的一些可以以GAA FET结构实现。例如，图8-图11是在各个制造阶段处沿晶体管的一个或多个伪栅极结构/有源栅极结构的纵长(或纵向)方向截取的半导体器件800的截面图。图12-图18B是在各个制造阶段处沿晶体管的一个或多个沟道的纵长(或纵向)方向截取的半导体器件800的截面图。尽管图8-图18B示出了包括GAA FET结构的半导体器件800，但是应当理解，半导体器件800可以包括各种其他晶体管结构中的任何一种以及诸如电感器、熔断器、电容器、线圈等的许多其他器件，为了说明清楚起见它们在图8-图18B中未显示。
为了简洁，图8-图12和从图13A到图18A以“A”结尾的数字说明了半导体器件800在执行方法700的操作704的各个制造阶段。如果不执行操作704，则执行操作714以形成如图13B所示的掩埋氧化物层。因此，从图13B到图18B以“B”结尾的数字的附图示出了当执行操作714时处于各个制造阶段的半导体器件800。
对应于操作702，图8是在各个制造阶段中的一个处的包括半导体衬底802的半导体器件800的截面图。图8是沿半导体器件800的一个或多个有源栅极结构/伪栅极结构的纵长方向切割的。
衬底802可以是半导体衬底(诸如体半导体等)，其可以是(例如，用p型或n型掺杂剂)掺杂的或未掺杂的。衬底802可以是晶圆，诸如硅晶圆。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底802的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
对应于操作704，图9是在各个制造阶段中的一个处的包括掩埋氧化物层902的半导体器件800的截面图。图9是在沿半导体器件800的一个或多个有源栅极结构/伪栅极结构的纵长方向切割的。半导体器件800还可以包括形成在掩埋氧化物层902上的半导体材料层904。衬底802、掩埋氧化物层902和半导体材料904的这种组合有时可以统称为绝缘体上半导体(SOI)衬底。
对应于操作706，图10是在各个制造阶段中的一个处的包括多个牺牲层1002和多个沟道层1004的半导体器件800的截面图。图10是沿半导体器件800的一个或多个有源栅极结构/伪栅极结构的纵长方向的方向切割的。
多个牺牲层1002和多个沟道层1004交替设置在彼此之上以形成堆叠件。例如，沟道层1004中的一个设置在牺牲层1002中的一个上方，然后牺牲层1002中的另一个设置在沟道层1004上方，以此类推。堆叠件可以包括任意数量的交替设置的牺牲层和沟道层1002和1004。例如在图10(和以下附图)所示的实施例中，堆叠件可以包括四个牺牲层1002，其中四个沟道层1004交替地设置在它们之间并且沟道层1004中的一个是最顶部半导体层。应当理解，半导体器件800可以包括任意数量的牺牲层和任意数量的沟道层，其中的任一层为最顶部层，同时保持在本公开的范围内。
层1002和1004可以具有各自不同的厚度。此外，从一层到另一层牺牲层1002可以具有不同的厚度。从一层到另一层沟道层1004可以具有不同的厚度。层1002和1004中的每个的厚度可以在从几纳米到几十纳米的范围内。堆叠件的第一层可以比其他半导体层1002和1004更厚。在一个实施例中，每个牺牲层1002具有从约5纳米(nm)到约20nm范围内的厚度，并且每个沟道层1004具有约5nm至约20nm的厚度。
两个层1002和1004可以具有不同的成分。在各种实施例中，两个层1002和1004具有在层之间提供不同氧化速率和/或不同蚀刻选择性的成分。在实施例中，牺牲层1002可以各自包括硅锗(Si1-xGex)，并且沟道层可以各自包括硅(Si)。在实施例中，沟道层1004中的每个是可以未掺杂的或基本上不含掺杂剂的(即，具有从约0cm-3到约1×1017cm-3的外在掺杂剂浓度)的硅，其中例如，当形成沟道层1004(例如，硅)时没有执行有意的掺杂。
在各种实施例中，可以有意地掺杂半导体层1004。例如，当半导体器件800配置为n型晶体管(并且以增强模式操作)时，沟道层1004中的每个可以是掺杂有诸如硼(B)、铝(Al)、铟(In)和镓(Ga)的p型掺杂剂的硅；并且当半导体器件800配置为p型晶体管(并且以增强模式操作)时，沟道层1004中的每个可以是掺杂有诸如磷(P)、砷(As)、锑(Sb)的n型掺杂剂的硅。在另一示例中，当半导体器件800配置为n型晶体管(并且以耗尽模式操作)时，沟道层1004中的每个可以是掺杂有n型掺杂剂的硅。并且当半导体器件800配置为p型晶体管(并且以耗尽模式操作)时，沟道层1004中的每个可以是掺杂有p型掺杂剂的硅。
在一些实施例中，每个牺牲层1002是Si1-xGex，其包括小于50％(x<0.5)摩尔比的Ge。例如，Ge可以占Si1-xGex的牺牲层1002的约15％至35％摩尔比。此外，牺牲层1002之间可以包括不同的成分，并且沟道层1004之间可以包括不同的成分。层1002和1004中的任一个可以包括其他材料，例如，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体，诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP的合金半导体，或它们的组合。可以基于提供不同的氧化速率和/或蚀刻选择性来选择层1002和1004的材料。
可以从半导体衬底802外延生长层1002和1004。例如，层1002和1004中的每个可以通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺(诸如金属有机CVD(MOCVD)工艺)、和/或其他合适的外延生长工艺生长。在外延生长期间，半导体衬底802的晶体结构向上延伸，导致层1002和1004具有与半导体衬底802相同的晶体取向。
对应于操作708，图11是在各个制造阶段中的一个处的包括多个半导体鳍1102和1104的半导体器件800的截面图。图11是沿半导体器件800的一个或多个有源栅极结构/伪栅极结构的纵长方向的方向切割的。
在半导体衬底802上生长层1002和1004(作为堆叠件)后，可以图案化堆叠件以形成鳍结构1102和1104，如图11所示。鳍结构中的每个沿横向方向伸长并且包括相互交错的图案化的牺牲层1002和沟道层1004的堆叠件。鳍结构1102和1104是通过使用例如光刻和蚀刻技术对层1002和1004的堆叠件以及半导体材料904进行图案化而形成的。
例如，在堆叠件的最顶部半导体层(例如图10中的1004)上方形成掩模层(其可以包括多个层，例如诸如垫氧化物层和上覆的硬掩模层)。垫氧化物层可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。垫氧化物层可以充当最顶部沟道层1004和硬掩模层之间的粘附层。在一些实施例中，硬掩模层可以包括氮化硅、氮氧化硅、碳氮化硅等或它们的组合。在一些其他实施例中，硬掩模层可以包括与层1002/1004的材料类似的材料，诸如Si1-yGey、Si等，其中摩尔比(y)可以不同于或类似于牺牲层1002的摩尔比(x)。可以例如使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)在堆叠件上方(即，在图案化堆叠之件前)形成硬掩模层。
可以使用光刻技术对掩模层进行图案化。通常，光刻技术利用沉积的、照射(曝光)的和显影的光刻胶材料(未示出)，以去除部分光刻胶材料。剩余的光刻胶材料保护下面的材料(诸如本示例中的掩模层)免受后续的处理步骤(诸如蚀刻)。例如，光刻胶材料用于图案化垫氧化物层和垫氮化层以形成图案化的掩模。
图案化的掩模随后可用于图案化层1002和1004以及半导体材料904的暴露部分以形成鳍结构1102和1104，从而限定相邻鳍结构之间的沟槽(或开口)。当形成多个鳍结构时，每个这样的沟槽可以设置在任何相邻的鳍结构之间。在一些实施例中，通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合蚀刻沟槽中的层1002-1004和半导体材料904，来形成鳍结构1102和1104。蚀刻可以是各向异性的。在一些实施例中，沟槽可以是彼此平行且彼此紧密间隔的条带(当从顶部观察时)。在一些实施例中，沟槽可以是连续的并且围绕相应的鳍结构。
对应于操作710，图12是在各个制造阶段中的一个处的包括多个伪栅极结构1202和1204的半导体器件800的截面图。图12所示的半导体器件800是沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向切割的。
伪栅极结构1202和1204形成在每个鳍结构1102和1104上方。伪栅极结构1201和1204彼此平行地沿垂直于鳍结构1102和1104的纵长方向的横向方向延伸。这样，伪栅极结构1202和1204中的每个可以跨越鳍结构1102和1104的相应(例如，中心)部分。即，鳍结构1102和1104中的每个的顶面和侧壁至少部分地与伪栅极结构1202和1204接触。
伪栅极结构1202和1204可以各自包括伪栅极电介质和伪栅极，为了清楚起见未单独示出。为了形成伪栅极结构，可以在鳍结构1102或1104上方形成介电层。介电层可以例如是氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、氧碳氮化硅、氧碳化硅、其多层等，并且可以是沉积或热生长的。
栅极层形成在介电层上方，并且掩模层形成在栅极层上方。栅极层可以被沉积在介电层上方，然后例如通过CMP被平坦化。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅形成，但也可以使用其他材料。掩模层可以由例如氮化硅等形成。在形成层(例如，介电层、栅极层和掩模层)之后，可以使用合适的光刻和蚀刻技术对掩模层进行图案化。接下来，可以通过适当的蚀刻技术将掩模层的图案转移到栅极层和介电层以形成伪栅极结构1202/1204。
在形成伪栅极结构1202和1204后，可以在伪栅极结构1202和1204中的对应一个的相对侧壁上形成栅极间隔件(例如，1212、1214)，如图12所示。栅极间隔件1212/1214可以是低k间隔件并且可以由合适的介电材料形成，诸如氧化硅、碳氮氧化硅等。可以使用任何合适的沉积方法，诸如热氧化、化学气相沉积(CVD)等来形成栅极间隔件。如图12所示的栅极间隔件1212/1214的形状和形成方法仅是非限制性示例，其他形状和形成方法也是可能的。这些和其他变化完全旨在包括在本公开的范围内。
对应于操作712，图13A是在各个制造阶段中的一个处的包括多个源极/漏极(S/D)凹槽1302的半导体器件800的截面图。图13A是沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向上切割的。
伪栅极结构1202和1204(连同其对应的栅极间隔件)可以用作掩模以凹陷(例如，蚀刻)鳍结构1102和1104中的每个的非重叠部分，这导致剩余的鳍结构1102/1104的各自剩余部分的牺牲层1002和沟道层1004交替堆叠在彼此上方。结果，S/D凹槽1302可以形成在剩余的鳍结构1102/1104的相对侧上。
用于形成S/D凹槽1302的凹陷步骤可以配置为具有至少一些各向异性蚀刻特性。例如，凹陷步骤可以包括等离子体蚀刻工艺，等离子体蚀刻工艺可以具有一定量的各向异性特性。在这样的等离子蚀刻工艺(包括自由基等离子蚀刻、远程等离子蚀刻和其他合适的等离子蚀刻工艺)中，诸如氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、氟仿(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟-1,3-丁二烯(C4F6)、三氯化硼(BCl3)、六氟化硫(SF6)、氢气(H2)、三氟化氮(NF3)、和其他合适的气源及其组合的气体源可以与诸如氮气(N2)、氧气(O2)、二氧化碳(CO2)、二氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)、和其他合适的钝化气体及其组合的钝化气体一起使用。此外，对于凹陷步骤，可以利用诸如氩气(Ar)、氦气(He)、氖气(Ne)、和其他合适的稀释气体及其组合的气体来稀释气体源和/或钝化气体，以控制上述的蚀刻速率。
对应于操作714(其可以在没有执行操作704的情况下被执行)，图13B是半导体器件800的截面图，其中在形成S/D凹槽1302时形成掩埋氧化物层(或底部氧化物层)1310。图13B是沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向切割的。例如，在通过蚀刻鳍结构1102和1104形成S/D凹槽1302之后，其不具有半导体材料904和在其下方形成的掩埋氧化物层902，衬底802的部分(由S/D凹槽1302暴露)也可以被去除(例如，蚀刻)。可以利用介电材料重新填充衬底802的这些去除部分以形成掩埋氧化物层1310。
对应于操作716，图14A是在各个制造阶段中的一个处的包括源极/漏极(S/D)结构1402和层间介电(ILD)1406的半导体器件800(具有掩埋氧化物层902)的截面图，图14B是在各个制造阶段中的一个处有包括S/D结构1402和ILD 1406的半导体器件800(具有掩埋氧化物层1310)的截面图。图14A-图14B的截面图是各自沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向切割的。
S/D结构1402设置在S/D凹槽1302中(图13A-图13B)。因此，S/D结构1402(至少下部)可以继承凹槽1302的尺寸和轮廓。使用合适的方法，诸如金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合，在凹槽1302中外延生长半导体材料(例如，从鳍结构1102/1104的沟道层)来形成S/D结构1402。
在形成S/D结构1402之前，可以使用具有回拉(pull-back)距离的“回拉”工艺去除(例如，蚀刻)牺牲层1002的端部。在沟道层1004包括Si并且牺牲层1002包括SiGe的示例中，回拉工艺可以包括氯化氢(HCl)气体各向同性蚀刻工艺，其蚀刻SiGe而不侵蚀Si。这样，Si层(纳米结构)1004可以在回拉工艺期间保持基本完整。因此，相对于相邻的沟道层1004，可以在每个牺牲层1002的端部上形成凹槽对。接下来，可以利用介电材料填充每个牺牲层1002的端部上的这种凹槽以形成内部间隔件1410，如图14A和图14B所示。用于内部间隔件的介电材料可以包括氮化硅、碳氮化硅硼、碳氮化硅、碳氮氧化硅，或适合于形成晶体管的绝缘栅极侧壁间隔件的任何其他类型的介电材料(例如，具有小于约5的介电常数k的介电材料)。
如图14A和图14B进一步所示，S/D结构1402设置在鳍结构1102/1104的相对侧上以耦接到其中的沟道层1004，并利用设置在其间的内部间隔件1410与鳍结构1102/1104的牺牲层1002分开。根据本公开的各种实施例，鳍结构1102和1104中的每个中的沟道层1004可以共同用作完成的晶体管的导电沟道。鳍结构1102和1104中的每个中的牺牲层1002可以稍后被配置为包裹环绕对应沟道层的有源栅极结构的部分替换。
在一些实施例中，ILD 1406可以同时形成以分别覆盖至少S/D结构1402。ILD 1406由诸如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂的磷硅玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等的介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、PECVD或FCVD。在形成ILD之后，在ILD上方形成可选的介电层(未示出)。介电层可以用作保护层，以防止或减少ILD在后续蚀刻工艺中的损失。介电层可以使用诸如CVD、PECVD或FCVD的合适方法由诸如氮化硅、碳氮化硅等的合适材料形成。在形成介电层之后，可以执行平坦化工艺，诸如CMP工艺，以实现介电层的平坦顶面。在一些实施例中，在平坦化工艺之后，介电层的顶面与伪栅极结构1202和1204的顶面齐平。
对应于操作718，图15A是在各个制造阶段中的一个处的包括有源金属栅极1502和1504的半导体器件800(具有掩埋氧化物层902)的截面图。
图15B是在各个制造阶段中的一个处的包括有源金属栅极1502和1504的半导体器件800(具有掩埋氧化物层1310)的截面图。图15A-图15B是各自沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向切割的。
在形成ILD 1406之后，可以同时去除伪栅极结构1202-1204和(剩余的)牺牲层1002。在各种实施例中，可以通过应用选择性蚀刻(例如，盐酸(HCl))来去除伪栅极结构1202-1204和牺牲层1002，而保留沟道层1004基本完整。在去除伪栅极结构之后，可以形成暴露每个沟道层1004的相应侧壁的栅极沟槽。在去除牺牲层1002(其可以进一步延伸栅极沟槽)之后，可以暴露每个沟道层1004的相应底面和/或顶面。因此，可以暴露每个沟道层1004的整个周边。接着，形成有源栅极结构1502和1504以环绕每个沟道层1004。
在一些实施例中，有源栅极结构1502-1504各自包括栅极电介质和栅极金属(为了清楚起见未单独示出)。栅极电介质可以包裹环绕每个沟道层1004，例如顶部和底面以及侧壁。栅极电介质可以由不同的高k介电材料或类似的高k介电材料形成。示例性高k介电材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极电介质可以包括多种高k介电材料的堆叠件。可以使用任何合适的方法来沉积栅极电介质，例如包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在一些实施例中，栅极电介质可以可选地包括基本上薄的氧化物(例如，SiOx)层，其可以是形成在每个沟道层1004的表面上的本征氧化物层。
栅极金属可以包括多种金属材料的堆叠件。例如，栅极金属可以是p型功函层、n型功函层、它们的多层或它们的组合。功函层也可以称为功函金属。示例性p型功函金属可以包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或其组合。示例性n型功函金属可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或其组合。功函值与功函层的材料成分相关联，因此，选择功函层的材料以调整其功函值，从而在待实现的器件中实现目标阈值电压Vt。形成。功函层可以通过CVD、物理气相沉积(PVD)、ALD和/或其他合适的工艺来沉积。
在形成有源栅极结构1502-1504后，可以限定(或以其他方式形成)多个GAA FET。例如在图15A-图15B中，形成第一GAA FET 1510和第二GAA FET 1520。GAA FET 1510具有包裹环绕对应沟道层1004的有源栅极结构1502和设置在有源栅极结构1502的相对侧上的S/D结构1402，分别可操作地用作其栅极(端子)和源极/漏极(端子)。类似地，GAA FET1520具有包裹环绕对应沟道层1004的有源栅极结构1504和设置在有源栅极结构1504的相对侧上的S/D结构1402，分别可操作地用作其栅极(端子)和源极/漏极(端子)。根据各种实施例，这种GAA FET可以分别地或共同地用作SRAM器件100的一个或多个各种组件，例如开关晶体管306、每个存储器单元190的晶体管220-270等。
对应于操作720，图16A是包括多个前侧互连结构1602、1604、1606和1608的半导体器件800(具有掩埋氧化物层902)的截面图，并且图16B是在各个制造阶段中的一个处的包括前侧互连结构1602至1608的半导体器件(具有掩埋氧化物层1310)的截面图。图16A-图16B的截面图是各自沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向上切割的。
可以基于单镶嵌工艺、双镶嵌工艺、反应离子蚀刻工艺和其他合适的工艺来形成前侧互连结构1602至1608(由一种或多种金属材料形成，例如铜)。例如，在镶嵌工艺中，在ILD中形成一个或多个沟槽/开口，然后利用一种或多种金属材料重新填充沟槽/开口以形成前侧互连结构1602至1608。这样的ILD由诸如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)等的介电材料形成，并且可以通过诸如CVD、PECVD、或FCVD的任何合适方法沉积。
应当理解，提供前侧互连结构1602到1608是为了说明的目的，因此，半导体器件800可以具有任何数量的前侧互连结构1602到1608中的每个，同时保持在本公开的范围内。例如，半导体器件800可以具有任意数量的前侧互连结构1602(其可以是将有源栅极结构连接到一个或多个前侧金属轨道的VG)、任意数量的前侧互连结构1604(其可以是通过VD将S/D结构耦接到一个或多个前侧金属轨道的MD)、任意数量的前侧互连结构1606(其可以是通过MD将S/D结构耦接到一个或多个前侧金属轨道的VD)、以及任意数量的前侧互连结构1608(其可以是M0轨道)。此外，半导体器件800可以具有设置在前侧互连结构1608上方的任何数量的金属轨道(例如，M1轨道、M2轨道等)。
在各种实施例中，前侧互连结构1602至1608可以将对应的GAA FET电连接到一个或多个其他GAA FET，以便共同用作SRAM器件100(例如，存储器单元、逻辑门等)的期望的电路组件。这样，这些前侧互连结构1602至1608可以各自配置为发送或接收(或以其他方式路由)信号。
在一些其他实施例中，这些前侧互连结构中的一些(例如，M0轨道1608)可以用作升压电容器304(例如，C1'、C2'、C3'、C4'等)的部分，如上面关于图5所讨论的。例如，一个前侧金属化层中的两个相邻金属轨道(例如，图16A-图16B中所示的M0轨道1608)可操作地用作升压电容器304的一个子电容器的第一端子和第二端子，这引起内部电场(从一个端子到另一个端子延伸)。插入在这种金属轨道之间的ILD的部分可以降低电场并增加相应的电容值。
对应于操作722，图17A和图17B分别是在其中衬底802从其背侧减薄的各个制造阶段中的一个处的具有掩埋氧化物层902和1310的半导体器件800的截面图。图17A-图17B的截面图是各自沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向切割的。
在图17A的示例中，衬底802(由虚线包围)通过抛光工艺(例如，化学机械抛光(CMP)工艺)从其背侧被减薄。直到暴露掩埋氧化物层902，CMP工艺才停止。在图17B的示例中，衬底802(由虚线包围)通过抛光工艺(例如，化学机械抛光(CMP)工艺)从其背侧被减薄。直到暴露掩埋氧化物层1310，CMP工艺才停止。
对应于操作724，图18A是在各个制造阶段中的一个处的包括多个背侧互连结构1802和1804的半导体器件800(具有掩埋氧化物层902)的截面图，而图18A是在各个制造阶段中的一个处的包括背侧互连结构1802至1804的半导体器件800(具有掩埋氧化物层902)的截面图。图18A-图18B的截面图是各自沿半导体器件800的一个或多个沟道(由鳍结构形成)的纵长方向的方向切割的。
可以基于单镶嵌工艺、双镶嵌工艺、反应离子蚀刻工艺和其他合适的工艺形成背侧互连结构1802至1804(由一种或多种金属材料形成，例如铜)。例如，在镶嵌工艺中，在ILD中形成一个或多个沟槽/开口，然后利用一种或多种金属材料重新填充沟槽/开口以形成背侧互连结构1802至1804。这样的ILD由诸如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)等的介电材料形成，并且可以通过诸如CVD、PECVD、或FCVD的任何合适方法沉积。
应当理解，提供背侧互连结构1802至1804是为了说明的目的，因此，半导体器件800可以具有任何数量的背侧互连结构1802至1804中的每个，同时保持在本公开的范围内。例如，半导体器件800可以具有任意数量的背侧互连结构1802(其可以是将有源栅极结构或S/D结构连接到一个或多个背侧金属轨道的BV)，以及任意数量的背侧互连结构1804(其可以是BM0轨道)。此外，半导体器件800可以具有设置在背侧互连结构1804上方的任何数量的金属轨道(例如，BM1轨道、BM2轨道等)。
在各种实施例中，这些背侧互连结构中的一些(例如，BM0轨道1804)可以用作升压电容器304(例如，C1、C2、C3、C4等)的部分，如上文关于图5讨论的。例如，一个背侧金属化层中的两个相邻金属轨道(例如，图18A-图18B中所示的BM0轨道1804)可操作地用作升压电容器304的一个子电容器的第一端子和第二端子，这引起内部电场(从一个端子到另一个端子延伸)。插入这些金属轨道之间的ILD的部分可以降低电场并增加相应的电容值。
在本公开的一个方面，公开了一种存储器器件。存储器器件包括：存储器单元；位线，耦接存储器单元；电压发生器，耦接到位线并且配置为向位线提供负电压。电压发生器包括：晶体管；第一电容，具有分别电耦接到晶体管的漏极和栅极的第一端子与第二端子。晶体管的漏极和栅极形成在衬底的第一侧上，第一电容器的第一端子和第二端子形成在衬底的与第一侧相对的第二侧上。
在上述存储器器件中，存储器单元包括多个存储器晶体管并且位线包括第一金属线，并且其中，多个存储器晶体管和第一金属线形成在衬底的第一侧上。
在上述存储器器件中，第一电容器的第一端子和第二端子分别包括第一金属线和第二金属线，并且其中，第一金属线和第二金属线彼此平行布置。
在上述存储器器件中，第一金属线和第二金属线各自具有在约40纳米(nm)至约400nm范围内的厚度。
在上述存储器器件中，第一金属线和第二金属线设置在形成于衬底的第二侧上的多个金属化层中的公共金属化层中。
在上述存储器器件中，公共金属化层比任何其他金属化层更靠近衬底。
在上述存储器器件中，公共金属化层利用多个金属化层中的两个金属化层与衬底间隔开。
在上述存储器器件中，电压发生器包括：第二电容器，具有分别电耦接到晶体管的漏极和栅极的第一端子和第二端子，其中，第二电容器的第一端子和第二端子形成在衬底的第二侧上；第三电容器，具有分别电耦接到晶体管的漏极和栅极的第一端子和第二端子，其中，第三电容器的第一端子和第二端子形成在衬底的第二侧上；以及第四电容器，具有分别电耦接到晶体管的漏极和栅极的第一端子和第二端子，其中，第四电容器的第一端子和第二端子形成在衬底的第二侧上。
在上述存储器器件中，第一电容器的第二端子和第二电容器的第一端子共享第一公共金属线，第二电容器的第二端子和第三电容器的第二端子共享第二公共金属线，并且第三电容器的第一端子和第四电容器的第一端子共享第三公共金属线。
在上述存储器器件中，响应于晶体管截止，负电压存在于晶体管的漏极上。
在上述存储器器件中，电压发生器包括第二电容器，第二电容器具有分别电耦接到晶体管的漏极和栅极的第一端子和第二端子，其中，第二电容器的第一端子和第二端子形成在衬底的第一侧上。
在上述存储器器件中，第一电容器的第一端子和第二端子分别包括第一金属线和第二金属线，并且第二电容器的第一端子和第二端子分别包括第三金属线和第四金属线，并且其中，第一金属线和第二金属线各自具有第一厚度，并且第三金属线和第四金属线各自具有基本上比第一厚度薄的第二厚度。
在本公开的另一方面，公开了一种存储器器件。该存储器器件包括形成在衬底前侧上的存储器阵列。存储器阵列通过多个位线是可存取的。存储器器件包括形成在衬底前侧上的开关晶体管。开关晶体管可操作地耦接到多个位线。存储器器件包括形成在衬底的背侧上的第一电容器。第一电容器配置为响应于开关晶体管截止而降低存在于多个位线中的至少一个上的电压电平。
在上述存储器器件中，还包括形成在衬底的前侧上的第二电容器，其中，第二电容器与第一电容器并联电耦接。
在上述存储器器件中，第一电容器的第一端子和第二端子分别包括第一金属线和第二金属线，并且其中，第一金属线和第二金属线彼此平行布置。
在上述存储器器件中，第一金属线和第二金属线各自具有等于或大于约40纳米(nm)的厚度。
在上述存储器器件中，第一电容器的第一端子和第二端子分别耦接到开关晶体管的漏极和栅极。
在上述存储器器件中，电压电平配置为被降低至低于0伏。
在本公开的又一方面，公开了一种用于制造存储器器件的方法。该方法包括在衬底的前侧上形成配置为存储器阵列的多个存储器晶体管。该方法包括在衬底的前侧上形成可操作地耦接到存储器阵列的多个位线。该方法包括在衬底的前侧上形成可操作地耦接到多个位线的开关晶体管。该方法包括在衬底的背侧上形成第一电容器，第一电容器配置为将存在于多个位线中的至少一个上的电压电平降低到负值。
在上述方法中，形成第一电容器的步骤还包括形成彼此平行布置的第一金属线和第二金属线。
在上述方法中，还包括在衬底的前侧上形成以并联方式电耦接到第一电容器的第二电容器。
如本文所用，术语“约”和“大致”通常是指所述值的正负10％。例如，约0.5将包括0.45和0.55，约10将包括9到11，约1000将包括900到1100。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
存储器单元；
位线，耦接到所述存储器单元；以及
电压发生器，耦接到所述位线并且配置为向所述位线提供负电压；
其中，所述电压发生器包括：
晶体管；和
第一电容器，具有分别电耦接到所述晶体管的漏极和栅极的第一端子与第二端子；并且
其中，所述晶体管的所述漏极和所述栅极形成在衬底的第一侧上，并且所述第一电容器的所述第一端子和所述第二端子形成在所述衬底的与所述第一侧相对的第二侧上。
2.根据权利要求1所述的存储器器件，其中，所述存储器单元包括多个存储器晶体管并且所述位线包括第一金属线，并且其中，所述多个存储器晶体管和所述第一金属线形成在所述衬底的所述第一侧上。
3.根据权利要求1所述的存储器器件，其中，所述第一电容器的所述第一端子和所述第二端子分别包括第一金属线和第二金属线，并且其中，所述第一金属线和所述第二金属线彼此平行布置。
4.根据权利要求3所述的存储器器件，其中，所述第一金属线和所述第二金属线各自具有在约40纳米至约400纳米范围内的厚度。
5.根据权利要求3所述的存储器器件，其中，所述第一金属线和第二金属线设置在形成于所述衬底的所述第二侧上的多个金属化层中的公共金属化层中。
6.根据权利要求5所述的存储器器件，其中，所述公共金属化层比任何其他金属化层更靠近所述衬底。
7.根据权利要求5所述的存储器器件，其中，所述公共金属化层利用所述多个金属化层中的两个金属化层与所述衬底间隔开。
8.根据权利要求1所述的存储器器件，其中，所述电压发生器包括：
第二电容器，具有分别电耦接到所述晶体管的所述漏极和所述栅极的第一端子和第二端子，其中，所述第二电容器的所述第一端子和第二端子形成在所述衬底的所述第二侧上；
第三电容器，具有分别电耦接到所述晶体管的所述漏极和所述栅极的第一端子和第二端子，其中，所述第三电容器的所述第一端子和第二端子形成在所述衬底的所述第二侧上；以及
第四电容器，具有分别电耦接到所述晶体管的所述漏极和所述栅极的第一端子和第二端子，其中，所述第四电容器的所述第一端子和第二端子形成在所述衬底的所述第二侧上。
9.一种存储器器件，包括：
存储器阵列，形成在衬底的前侧上，其中，所述存储器阵列通过多个位线是可存取的；
开关晶体管，形成在所述衬底的所述前侧上，其中，所述开关晶体管可操作地耦接到所述多个位线；以及
第一电容器，形成在所述衬底的背侧上，其中，所述第一电容器配置为响应于所述开关晶体管截止而降低存在于所述多个位线中的至少一个上的电压电平。
10.一种制造存储器器件的方法，包括：
在衬底的前侧上形成配置为存储器阵列的多个存储器晶体管；
在所述衬底的所述前侧上形成开关晶体管；
在所述衬底的所述前侧上形成可操作地耦接到所述存储器阵列的多个位线，其中，所述开关晶体管可操作地耦接到所述多个位线；以及
在所述衬底的背侧上形成第一电容器，所述第一电容器配置为将存在于所述多个位线中的至少一个上的电压电平降低到负值。
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* Cited by examiner, † Cited by third party
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