TW202331998A - 半導體元件、記憶體元件及其製造方法 - Google Patents

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Abstract

一種半導體元件包括形成在基材之第一側上的第一電晶體。該半導體元件包括垂直地設置在第一電晶體上方的第一電源軌結構、垂直地設置在第一電源軌結構上方的第二電源軌結構以及垂直地設置在第二電源軌結構上方的記憶體部位。第一電源軌結構、第二電源軌結構以及記憶體部位皆設置於與第一側相對的基材之第二側上。

Description

記憶體元件及其製造方法
無
由於各種電子部件（例如電晶體、二極體、電阻器、電容器等）的積體密度不斷改善，半導體產業經歷了快速增長。就絕大部分而言，這種積體密度的改善源自於最小特徵尺寸的反覆減少，允許更多部件可以整合至給定區域中。
無
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。此外，本揭露可以在各種實施例中重複參考數字和/或字母。該重複是出於簡單和清楚的目的且其本身並不指示所敘述的各種實施方式和/或配置之間的關係。
此外，為了便於描述，可在本文中使用像是「在……下面（beneath）」、「在……下方（below）」、「下部（lower）」、「在……之上（above）」、「上部（upper）、「頂部（top）」、「底部（bottom）」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另一些）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方向（旋轉90度或以其他方向）且可同樣相應地解釋本文中所使用之空間相對描述詞。
在現代半導體元件製造製程中，大量的半導體元件如場效電晶體（field-effect-transistor, FET）被製造在單個晶圓上。非平面電晶體元件架構如基於鰭片的電晶體（通常稱為FinFET）可以提供比平面電晶體更高的元件密度和更高的性能。一些先進的非平面電晶體元件架構可以進一步提高元件性能，舉例來說，奈米結構電晶體如奈米片電晶體（nanosheet transistor）、奈米線電晶體（nanowire transistor）、閘極全環繞（gate-all-around, GAA）電晶體、多橋通道（multi bridge channel, MBC）電晶體等。通常，奈米結構電晶體包括環繞在一或多個奈米結構的周邊周圍的閘極結構，用於改善對通道電流的控制。
考慮到奈米結構電晶體如何形成的性質，這樣的奈米結構電晶體通常允許在其背面上更有效地形成一或多個電源軌。相比之下，平面電晶體元件架構通常需要在電晶體頂部上形成相應的電源軌，舉例來說，通常稱為後端（back-end-of-line, BEOL）佈線的一部分。如此一來，許多互連結構（例如導線、導通孔）也形成在BEOL佈線中，以將電源軌可操作地耦合至電晶體，這可能會不利地引致額外的電壓降（例如IR位降）。此外，在現有技術中，為了將這些電晶體整合至記憶體元件的一部分中，也在BEOL佈線中形成了多個記憶體單元，伴隨著電晶體用作記憶體元件的邏輯元件（例如驅動器）。由於所有這些互連結構、記憶體單元和電源軌都形成在同一個空間內（例如BEOL佈線），因此在給定區域內整合更多記憶體單元變得越來越具挑戰性，部分原因是例如減少電晶體尺寸（即在該區域內形成更多電晶體）的難度越來越大。因此，現有的記憶體元件在許多方面都不能完全令人滿意。
本揭露提供了包括邏輯部位和記憶體部位的半導體元件（例如記憶體元件）的各種實施方式。在各種實施方式中，包括多個用作邏輯元件的電晶體的邏輯部位可以形成在基材的正面上；而包括多個記憶體單元的記憶體部位可以形成在基材的背面上。此外，一或多個第一電源軌和一或多個第二電源軌可以（例如垂直地）形成在邏輯部位和記憶體部位之間，其中第一電源軌和第二電源軌配置以分別向邏輯部位和記憶體部位傳送（或以其他方式提供）供應電壓。舉例來說，邏輯部位中的電晶體可能各自形成為奈米結構電晶體（例如GAA電晶體），而第一電源軌垂直地設置在奈米結構電晶體下方並且可操作地耦合至奈米結構電晶體。第二電源軌可以接著垂直地設置在第一電源軌下方，而記憶體部位可以接著垂直地設置在第二電源軌下方。這樣的配置允許所揭露的半導體元件可以有更緊密的設計。因此，可以進一步減少邏輯部位中電晶體的尺寸（例如閘極間距），這允許更多電晶體可以在給定區域內形成。進而，如本文所揭露的，記憶體元件可以具有在相同區域內整合在其中的更多記憶體單元（即更高密度的記憶體單元）。
第1圖繪示了根據一些實施方式的用於製造半導體元件的實施方法100的流程圖。需強調的是，方法100僅為實施例，並不意欲於限制本揭露。因此，應當理解，可以在第1圖的方法100之前、期間和之後提供附加的步驟/操作，並且一些其他操作在此僅作簡要說明。方法100的操作可能與第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖和第12圖中分別所示的在各種製造階段的示例半導體元件300的剖面圖相關，將在下文進一步詳述。
簡而言之，方法100從提供由第一和第二半導體層覆蓋之基材的操作102開始。接著，方法100進行到形成半導體鰭片的操作104。方法100進行到形成隔離結構的操作106。方法100進行到在半導體鰭片上方形成虛設閘極結構的操作108。方法100進行到形成內間隔件的操作110。方法100進行到形成源極和/或汲極結構的操作112。方法100進行到去除虛設閘極結構和第一半導體層的操作114。方法100進行到形成主動閘極結構的操作116。方法100進行到形成正面互連結構的操作118。接著，方法100進行到翻轉工件用於進一步製造的操作120。方法100進行到形成第一背面電源軌結構的操作122。方法100進行到形成第二背面電源軌結構的操作124。方法100進行到形成所揭露的半導體元件的記憶體部位的操作126。
第2圖繪示了根據一些實施方式的示例閘極全環繞場效電晶體（GAA FET）200的透視圖，這是所揭露之半導體元件的邏輯部位的示例電晶體。GAA FET200包括基材202和在基材202上方的多個半導體層（例如奈米片、奈米線或其他奈米結構）204。半導體層204彼此垂直地分離，可以共同用作GAA FET200的（傳導）通道。隔離區/隔離結構206形成在基材202的突出部位的相對側上，而半導體層204設置在突出部位上方。閘極結構208環繞半導體層204中的每一者（例如半導體層204中的每一者的完整周邊）周圍。源極/汲極結構設置在閘極結構208的相對側上，而間隔件209設置在其間，例如第2圖中所示的這樣的源極/汲極結構210中的一者。層間介電質（interlayer dielectric, ILD）212設置在源極/汲極結構210的一部位上方且可以延伸到其下方。
第2圖中所示的GAA FET被簡化，因此應當理解，完成的GAA FET的一或多個特徵可能未在第2圖中示出。舉例來說，第2圖中未示出從源極/汲極結構210與閘極結構208相對的另一個源極/汲極結構和設置在這樣的源極/汲極結構上方的ILD。此外，提供第2圖作為參考以說明後續圖式中的多個剖面。舉例來說，第3圖至第13圖繪示了在各種製造階段期間由方法100製成的示例半導體元件300的剖面圖。在各種實施方式中，半導體元件300（包括第2圖中所示的多個GAA FET200）的剖面圖可以沿半導體層204的縱向（例如沿第2圖中所示的Y方向）或閘極結構208的縱向（例如沿第2圖中所示的X方向）切割，將分別在下文描述。
根據各種實施方式，對應於第1圖的操作102，第3圖為沿Y方向（參見第2圖）切割的半導體元件300的剖面圖，包括在基材302上方交替地設置在彼此之上的多個第一半導體層304和多個第二半導體層306。
這樣的交替地堆疊的第一半導體層304和第二半導體層306可以在基材302的正面上方形成堆疊。舉例來說，第二半導體層306中的一者設置在第一半導體層304中的一者上方，接著在第二半導體層306中的該者上方設置第一半導體層304中的另一者，以此類推。舉例來說，在第3圖（和後續諸圖）所繪示的實施方式中，堆疊可以包括三個第一半導體層304與兩個第二半導體層306交替地設置在其間且第二半導體層306中的一者為最頂層的半導體層。應當理解，半導體元件300可以包括任意數量的第一半導體層304（分別作為犧牲層）和任意數量的第二半導體層306（分別作為通道層），其中任一者為最頂層，同時保持在本揭露的範圍內。
半導體基材302包括半導體材料基材，例如矽。或者，半導體基材302可以包括其他元素半導體材料，例如鍺（germanium, Ge）。半導體基材302還可以包括化合物半導體，例如碳化矽（silicon carbide）、砷化鎵（gallium arsenide）、砷化銦（indium arsenide, InAs）以及磷化銦（indium phosphide）。半導體基材302可以包括合金半導體，例如矽鍺（silicon germanium）、碳化矽鍺（silicon germanium carbide）、磷化砷化鎵（gallium arsenic phosphide, GaAsP）和磷化鎵銦（gallium indium phosphide, GaInP）。在一個實施方式中，半導體基材302包括磊晶層（epitaxial layer）。舉例來說，半導體基材302可以具有覆蓋主體半導體的磊晶層。此外，半導體基材302可以包括絕緣層上半導體（semiconductor-on-insulator, SOI）結構。舉例來說，半導體基材302可以包括藉由諸如分離植入氧氣（separation by implanted oxygen, SIMOX）的製程或諸如晶圓接合和研磨的其他合適技術形成的埋藏氧化物（buried oxide, BOX）層。
半導體層304和306可以具有不同的厚度。第一半導體層304可以從一層到另一層具有不同的厚度。第二半導體層306可以從一層到另一層具有不同的厚度。半導體層304和306中的每一者的厚度可以在從數奈米到數十奈米的範圍內。堆疊的第一層可以比其他半導體層304和306更厚。在一個實施方式中，第一半導體層304中的每一者具有在從大約5奈米到大約20奈米的範圍內的厚度，並且第二半導體306中的每一者具有在從大約5奈米到大約20奈米的範圍內的厚度。第一半導體層304或第二半導體層306中的一者可以是最頂層（或距離半導體基材302最遠的層）。在一個實施方式中，第一半導體層304可以是最底層（或最接近半導體基材302的層）。
半導體層304和306具有不同的成分。在各種實施方式中，半導體層304和306具有在層之間提供不同氧化速率和/或不同蝕刻選擇性的成分。在一個實施方式中，第一半導體層304包括矽鍺（silicon germanium, Si 1-xGe x），而第二半導體層306包括矽（silicon, Si）。在一個實施方式中，第二半導體層306中的每一者為可能未摻雜或實質上不含摻雜物的矽（即具有從大約0 cm -3到大約1×10 17cm -3的外來摻雜物濃度），其中，舉例來說，當形成層306（例如矽層）時，沒有進行刻意的摻雜。
在各種實施方式中，可以刻意地摻雜第二半導體層306。舉例來說，當半導體元件300被配置為n型（並且以增強模式操作）時，第二半導體層306中的每一者可能為摻雜諸如硼（boron, B）、鋁（aluminum, Al）、銦（indium, In）和鎵（gallium, Ga）的p型摻雜物的矽；而當半導體元件300被配置為p型（並且以增強模式操作）時，第二半導體層306中的每一者可能為摻雜諸如磷（phosphorus, P）、砷（arsenic, As）、銻（antimony, Sb）的n型摻雜物的矽。在另一個實施例中，當半導體元件300被配置為n型（並且以空乏模式操作）時，第二半導體層306中的每一者可能為摻雜有n型摻雜物的矽；而當半導體元件300被配置為p型（並且以空乏模式操作）時，第二半導體層306中的每一者可能為摻雜有p型摻雜物的矽。在一些實施方式中，最底部的第一半導體層304a可能具有比其他第一半導體層304b更高的Ge莫耳比。
在一些實施方式中，第一半導體層304中的每一者為包括Ge莫耳比小於50%（x＜0.5）的Si 1-xGe x。舉例來說，以莫耳比計，Ge可能佔Si 1-xGe x的第一半導體層304的大約15%至35%。此外，第一半導體層304可能包括不同的成分，並且第二半導體層306可能包括不同的成分。半導體層304和306中的任一者可能包括其他材料，舉例來說，化合物半導體例如碳化矽、砷化鎵、磷化鎵（gallium phosphide）、磷化銦、砷化銦和/或銻化銦（indium antimonide, InSb），合金半導體例如磷化砷化鎵（GaAsP）、砷化鋁銦（aluminum indium arsenide, AlInAs）、砷化鋁鎵（aluminum gallium arsenide, AlGaAs）、砷化鎵銦（gallium indium arsenide, InGaAs）、磷化鎵銦（GaInP）和/或磷化砷化鎵銦（gallium indium arsenide phosphide, GaInAsP），任何其他合適的材料或其組合。可以基於提供不同的氧化速率和/或蝕刻選擇性來選擇半導體層304和306的材料。
半導體層304和306可以從半導體基材302生長。舉例來說，半導體層304和306中的每一者可以藉由分子束磊晶（molecular beam epitaxy, MBE）製程、化學氣相沉積（chemical vapor deposition, CVD）製程例如金屬有機CVD（metal organic CVD, MOCVD）製程和/或其他合適的生長製程來生長。在磊晶生長過程中，半導體基材302的晶體結構向上延伸，導致半導體層304和306具有與半導體基材302相同的晶體方位。半導體層304和306沿X方向連續延伸。
根據各種實施方式，對應於第1圖的操作104，第4圖是沿X方向（參見第2圖）切割的半導體元件300的剖面圖，其包括在各種製造階段中之一者的多個鰭片結構400A、400B和400C（有時可稱為鰭片結構400）。
沿Y方向伸長的鰭片結構400中的每一者可以包括彼此交替地堆疊的半導體層304-306的堆疊。儘管在第4圖（和後續圖式）所繪示的實施方式中示出三個鰭片結構，應當理解，半導體元件300可以包括任意數量的鰭片結構，同時保持在本揭露的範圍內。
藉由使用諸如光刻和蝕刻技術圖案化半導體層304-306和半導體基材302來形成鰭片結構400。舉例來說，在最頂層的半導體層306（參見第3圖）上方形成遮罩層（可以包括多個層，例如襯墊氧化物層和上覆的襯墊氮化物層）。襯墊氧化物層可能為包括例如使用熱氧化製程形成的氧化矽的薄膜。襯墊氧化物層可用作在最頂部的半導體層306（或在另一些實施方式中的半導體層304）與上覆的襯墊氮化物層之間的黏著層。在一些實施方式中，襯墊氮化物層由氮化矽（silicon nitride）、氮氧化矽（silicon oxynitride）、碳氮化矽（silicon carbonitride）等或其組合形成。舉例來說，可以使用低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）或電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition, PECVD）來形成襯墊氮化物層。
遮罩層可以使用光刻技術圖案化。通常，光刻技術利用被沉積、照射（暴露）和顯影的光阻材料（未示出）以去除光阻材料的一部位。剩餘的光阻材料保護下層的材料，例如本實施例中的遮罩層，免於後續的處理步驟（例如蝕刻）。舉例來說，如第4圖中所繪示，光阻材料用於圖案化襯墊氧化物層和襯墊氮化物層，以形成圖案化遮罩402。
圖案化遮罩402隨後用於圖案化半導體層304-306和基材302的暴露部位，以形成溝槽（或開口）410，從而界定相鄰的溝槽410之間的鰭片結構400，如第4圖中所繪示。溝槽410沿Y方向連續延伸。當多個鰭片結構形成時，這樣的溝槽可以設置在鰭片結構的任意相鄰者之間。在一些實施方式中，藉由使用例如活性離子蝕刻（reactive ion etch, RIE）、中性粒子束蝕刻（neutral beam etch, NBE）等任何其他合適的製程或其組合在半導體層304-306和基材302中蝕刻溝槽，來形成鰭片結構400。蝕刻可能是非等向性的。在一些實施方式中，溝槽410可能是（當從頂部觀察時）彼此平行且相對於彼此緊密間隔的條帶。在一些實施方式中，溝槽410可能是連續的且圍繞鰭片結構400。
根據各種實施方式，對應於第1圖的操作106，第5圖是沿半導體元件300的X方向（參見第2圖）切割的剖面圖，其包括在各種製造階段中之一者的多個隔離結構504（有時稱為隔離區）。如第5圖中所示，隔離結構504中的每一者可以設置在鰭片結構400的相鄰者之間，並且部分地嵌入相鄰鰭片結構400的相應下部位。
由絕緣材料形成的隔離結構504可以將相鄰的主動結構（例如鰭片結構400）自彼此電氣隔離。隔離結構504在Y方向上連續延伸。絕緣材料可能是氧化物例如氧化矽、氮化物等、任何其他合適的材料或其組合，並且可能藉由高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、可流動CVD（flowable CVD, FCVD）（例如遙控電漿系統中的基於CVD的材料沉積和後固化，以使其轉化為另一種材料，如氧化物）等、任何其他合適的方法或其組合形成。可以使用其他絕緣材料和/或其他形成製程。在一個實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦絕緣材料形成，就可以執行退火製程。平坦化製程例如化學機械拋光（chemical mechanical polish, CMP）製程或任何其他合適的製程可以去除任何過剩的絕緣材料，並且形成共平面的絕緣材料之頂表面和圖案化遮罩402之頂表面（未示出）。在一些其他實施方式中，圖案化遮罩402可以藉由平坦化製程去除。
接著，如第5圖中所示，使絕緣材料凹陷，以形成隔離結構504，有時被稱為淺溝槽隔離（shallow trench isolation, STI）。隔離結構504是凹陷的，使得鰭片結構400自相鄰的隔離結構504之間突出。隔離結構504可能凹陷到隔離結構之頂表面505低於基材302的位置。隔離結構504之各個頂表面可能具有平坦表面（如圖所示）、凸面、凹面（例如碟狀）、任何其他合適的表面或其組合。隔離結構504之頂表面可以藉由適當的蝕刻形成為平坦的、凸的和/或凹的。可以使用容許的蝕刻製程使隔離結構504凹陷，例如對隔離結構504的材料具有選擇性的蝕刻製程。舉例來說，可以執行使用稀釋氫氟（dilute hydrofluoric, DHF）酸的乾式蝕刻或濕式蝕刻，以使隔離結構504凹陷。
根據各種實施方式，對應於第1圖的操作108，第6圖是沿半導體元件300的Y方向（參見第2圖）切割的剖面圖，其包括在各種製造階段中之一者的多個虛設閘極結構600。如第6圖所繪示的實施例中所示，可以在工件上方形成沿X方向連續延伸的虛設閘極結構600。在各種實施方式中，虛設閘極結構600被放置在隨後可能形成主動（例如金屬）閘極結構的地方。第6圖中示出了三個虛設閘極結構600，但應當理解，可以在半導體元件中形成任意數量的虛設閘極結構600。
蝕刻停止層602可以形成在由鰭片結構400共享的實質頂部表面上方。如本文所用，術語「實質上地平面的」指結構自平面的偏差在本領域已知的半導體處理方法中固有的統計原子級變化以內的結構。蝕刻停止層602可能包括氧化矽或任何其他合適的材料。蝕刻停止層602可能藉由沉積製程形成，舉例來說，CVD（如PECVD、高深寬比製程（high aspect ratio process, HARP）或其組合）製程、原子層沉積（atomic layer deposition, ALD）製程、其他適用的製程或其組合。
接著，在蝕刻停止層602上方形成虛設閘極結構600。在一些實施方式中，虛設閘極結構600包括虛設閘極介電質（未示出）和虛設閘極（未示出）。可以在虛設閘極結構600上方形成遮罩604。為了形成虛設閘極結構構600，介電層形成在蝕刻停止層602上方。介電層可能為例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽（silicon carbonitride）、碳氮氧化矽（silicon oxycarbonitride）、碳氧化矽（silicon oxycarbide）、它們的多層或任何其他合適的材料且可以被沉積或熱生長。
接著在介電層上方形成閘極層，並且在閘極層上方形成遮罩層。閘極層可能沉積在介電層上方並接著平坦化（例如藉由CMP）。遮罩層可能沉積在閘極層上方。閘極層可能由例如多晶矽（polysilicon）形成，儘管也可以使用其他材料。遮罩層可能由例如氮化矽等形成。
在層（例如介電層、閘極層和遮罩層）形成之後，可以使用合適的光刻和蝕刻技術圖案化遮罩層，以形成遮罩604。接著遮罩604的圖案可能藉由合適的蝕刻技術轉移至閘極層和介電層，以形成虛設閘極結構600。虛設閘極結構600各自覆蓋鰭片結構400中的每一者的相應中心部位（例如通道區）。
根據各種實施方式，對應於第1圖的操作110，第7圖是沿半導體元件300的Y方向（參見第2圖）切割的剖面圖，其包括未被虛設閘極結構600（以及相應的閘極間隔件702）覆蓋的鰭片結構400的部位（參見第4圖）和在各種製造階段中之一者被去除的半導體層304的末端部位。
在形成虛設閘極結構600之後，可以在虛設閘極結構600的每一者之相對側壁上形成閘極間隔件702（且沿X方向延伸）。閘極間隔件702可以是低k係數的隔離件且可以由合適的介電材料形成，例如氧化矽、碳氮氧化矽等。可以使用任何合適的沉積方法，例如熱氧化、化學氣相沉積（CVD）等來形成閘極間隔件702。在一些實施方式中，閘極間隔件702可能在Y方向上具有在大約1奈米和大約12奈米之間的厚度，包括例如1奈米、2奈米、5奈米、7奈米、10奈米、11奈米和12奈米或任何其他合適的厚度。第7圖中所繪示與描述的閘極間隔件702的形狀和形成方法僅是非限制性的實施例，並且其他形狀和形成方法是可能的。這些變化和其他變化完全旨在包括在本揭露的範圍內。
接著，藉由例如使用虛設閘極結構600作為蝕刻遮罩的非等向性蝕刻製程去除未被虛設閘極結構600和閘極間隔件702覆蓋的鰭片結構400的部位，儘管也可以使用任何其他合適的蝕刻製程。在去除鰭片結構400的部位之後，形成源極/汲極凹槽706。源極/汲極凹槽706可以各自暴露半導體層304和306中的每一者之相應的「被縮短」的末端（沿Y方向）。
在暴露半導體層304和306的末端之後（例如當形成源極/汲極凹槽706時），可以同步去除第一半導體層304中的每一者的相應末端部位。可以使用「拉回（pull-back）」製程以將第一半導體層304拉回一初始拉回距離，使得第一半導體層304的末端在閘極間隔件702下方（例如與其對齊）終止，從而去除（例如蝕刻）第一半導體層304的末端部位。應當理解，拉回距離（即第一半導體層304中的每一者被蝕刻或拉回的程度）可以任意增加或減少。在一個第二半導體層306包括Si且第一半導體層304包括Si 1-xGe x的實施例中，拉回製程可能包括氯化氫（HCl）氣體等向性蝕刻製程，其蝕刻SiGe而不侵蝕Si。如此一來，第二半導體層306可以在此製程期間保持實質上完整的。在一些實施方式中，其中最底部的第一半導體層304a具有比其他第一半導體層304b更高的Ge莫耳比，最底部的第一半導體層304a可能在這樣的拉回製程期間被完全去除。
接著，內間隔件704可以藉由化學氣相沉積（CVD）或藉由氮化物的單層摻雜（monolayer doping, MLD）接著間隔活性離子蝕刻（spacer RIE）共形地形成。可以使用例如共形沉積製程和隨後的等向性或非等向性回蝕以去除鰭片結構400的側壁和半導體基材302的表面上的過剩的間隔件材料，來沉積內間隔件704。內間隔件704的材料可由與閘極間隔件702相同或不同的材料（例如氮化矽）形成。舉例來說，內間隔件704可以由氮化矽、碳氮化矽硼（silicoboron carbonitride）、碳氮化矽（silicon carbonitride）、氮氧化矽碳（silicon carbon oxynitride）或適合形成電晶體的絕緣閘極側壁間隔件之作用的任何其他類型的介電材料（例如具有小於大約5的介電常數的介電材料）形成。如上所述，最底部的第一半導體層304a可能在拉回製程期間完全被去除。因此，這樣的空腔可能用內間隔件材料填充，從而形成與內間隔件704同步形成的底部隔離層708。底部隔離層708可能用作停止層，用於在基材302的背面進行拋光製程，將在下文論述。
根據各種實施方式，對應於第1圖的操作112，第8圖是沿半導體元件300的Y方向（參見第2圖）切割的剖面圖，其包括在各種製造階段中之一者的源極/汲極結構802（有時稱為源極/汲極結構）。如第8圖中所示，源極/汲極結構802分別形成在源極/汲極凹槽706（參見第7圖）中。源極/汲極結構802耦合至鰭片結構400（參見第4圖）的相應的末端（沿X方向），舉例來說，第二半導體層306中的每一者的相應的「被縮短」或「被蝕刻」的末端。
在操作112，源極/汲極結構802可以各自包括矽鍺（silicon germanium, SiGe）、砷化銦（InAs）、砷化鎵銦（InGaAs）、銻化銦（InSb）、砷化鍺（germanium arsenide, GaAs）、銻化鍺（germanium antimonide, GaSb）、磷化銦鋁（indium aluminum phosphide, InAlP）、磷化銦（indium phosphide, InP）、任何其他合適的材料或其組合。可以使用磊晶層生長製程在第二半導體層306中之每一者的暴露的末端上形成源極/汲極結構802。在一些實施方式中，源極/汲極結構802對齊內間隔件704和第二半導體層306的末端。在另一些實施方式中，第二半導體層306在Y方向上延伸到形成的源極/汲極結構802中且可以不對齊內間隔件704的末端。舉例來說，生長製程可以包括選擇性磊晶生長（selective epitaxial growth, SEG）製程、CVD沉積技術如氣相磊晶（vapor-phase epitaxy, VPE）和/或超高真空CVD（ultra-high vacuum CVD, UHV-CVD）、分子束磊晶或其他合適的磊晶製程。在一些實施方式中，源極/汲極結構802的底表面可以在X方向上與隔離結構504的頂表面齊平。在另一些實施方式中，源極/汲極結構802的底表面可能低於隔離結構504的頂表面。
可以應用原位摻雜（in-situ doping, ISD）以形成摻雜的源極/汲極結構802，從而為半導體元件300創建接面（junction）。舉例來說，當半導體元件300被配置為n型時，源極/汲極結構802可以藉由將n型摻雜物例如砷（arsenic, As）、磷（phosphorous, P）等植入其中來摻雜。當半導體元件300被配置為p型時，源極/汲極結構802可以藉由將p型摻雜物例如硼（B）等植入其中來摻雜。
在形成源極/汲極結構802之後，形成層間介電質（ILD）806以覆蓋源極/汲極結構802。在一些實施方式中，ILD806由介電材料形成，例如氧化矽、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass, USG）、任何其他合適的材料等，並且可以藉由任何合適的方法沉積，例如CVD、PECVD、或FCVD。接著，可以執行平坦化製程（例如CMP製程），來為ILD806實現水平頂表面。CMP也可以去除遮罩604（參見第8圖）。在一些實施方式中，在平坦化製程之後，ILD806的頂表面與虛設閘極結構600的頂表面齊平。
根據各種實施方式，對應於第1圖的操作116，第9圖是沿半導體元件300的Y方向切割的剖面圖，其中主動閘極結構900和金屬接觸層902在各種製造階段中之一者形成。
再次參考操作114，在形成ILD806且執行CMP以暴露虛設閘極結構600（參見第8圖）之後，虛設閘極結構600、蝕刻停止層602、圖案化遮罩402（如果仍然存在）以及第一半導體層304依次被去除。虛設閘極結構600、蝕刻停止層602以及圖案化遮罩402（如果有的話）可以藉由蝕刻製程，例如RIE、化學氧化物去除（chemical oxide removal, COR）或任何其他合適的製程來去除。在去除虛設閘極結構600、蝕刻停止層602以及圖案化遮罩402之後，鰭片結構400中之每一者的頂表面（例如最頂層的半導體層306的頂表面）被暴露。除了頂表面之外，每個鰭片結構400的側壁（面向X方向）可能被暴露。接著，藉由應用選擇性蝕刻，例如使用鹽酸（hydrochloric acid, HCl），從鰭片結構400中的每一者去除第一半導體層304，同時留下實質上完整的第二半導體層306。在去除第一半導體層304之後，可能暴露第二半導體層306中每一者的相應底表面和頂表面。
接著，在操作116，形成一或多個主動閘極結構900（有時稱為閘極結構）。在一些實施方式中，主動閘極結構900中的每一者包括閘極介電質和閘極金屬。在一些實施方式中，主動閘極結構900中的每一者包括閘極介電質和閘極金屬（在第9圖中未單獨示出）。在各種實施方式中，主動閘極結構900可以設置在由虛設閘極結構600和第一半導體層304留下的暴露的空腔中。在一些實施方式中，設置在第二半導體層306上方的主動閘極結構900可以具有在Z方向上在大約5奈米到30奈米之間的範圍內之高度，包括端點（例如5奈米、7奈米、10奈米、15奈米、20奈米、25奈米和30奈米）。在一些實施方式中，設置在第二半導體層306上方的主動閘極結構900可以具有在Y方向上在大約9和大約100奈米之間的範圍內之寬度，包括端點（例如9奈米、10奈米、15奈米、20奈米、30奈米、40奈米、50奈米、60奈米、70奈米、80奈米、90奈米和100奈米）。
閘極介電質可以由不同的高k係數介電材料或類似的高k係數介電材料形成。示例高k係數介電材料包括鉿（hafnium, Hf）、鋁（Al）、鋯（zirconium, Zr）、鑭（lanthanum, La）、鎂（magnesium, Mg）、鋇（barium, Ba）、鈦（titanium, Ti）、鉛（lead, Pb）的金屬氧化物或矽酸鹽、任何其他合適的材料或其組合。閘極介電質可以包括多個高k係數介電材料的堆疊。可以使用任何合適的方法來沉積閘極介電質，包括例如分子束沉積（molecular beam deposition, MBD）、原子層沉積（ALD）、PECVD等。在一些實施方式中，閘極介電質可以可選擇地包括實質上薄的氧化物（例如SiO x）層。
閘極金屬可以包括多個金屬材料的堆疊。舉例來說，閘極金屬可以是p型功函數層、n型功函數層、它們的多層、任何其他合適的材料或其組合。功函數層也可以稱為功函數金屬。示例p型功函數金屬可以包括氮化鈦（titanium nitride, TiN）、氮化鉭（tantalum nitride, TaN）、釕（Ruthenium, Ru）、鉬（Mo）、鋁（Al）、氮化鎢（tungsten nitride, WN）、二矽化鋯（zirconium disilicide, ZrSi 2）、二矽化鉬（molybdenum disilicide, MoSi 2）、二矽化鉭（tantalum silicide, TaSi 2）、矽化鎳（nickel silicide, NiSi 2）、其他合適的p型功函數材料或其組合。示例n型功函數金屬可以包括鈦（Ti）、銀（Ag）、鉭鋁（TaAl）、碳化鉭鋁（TaAlC）、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、氮碳化鉭（TaCN）、氮化鉭矽（TaSiN）、錳（Mn）、鋯（Zr）、其他合適的n型功函數材料或其組合。功函數值與功函數層的材料成分相關聯，因此，功函數層的材料被選擇以調整其功函數值，使得目標閾值電壓V t在將形成的元件中實現。功函數層可以藉由CVD、物理氣相沉積（physical vapor deposition, PVD）、ALD和/或其他合適的製程來沉積。
在一些實施方式中，彼此垂直排列的第二半導體層306的子集共同配置為GAA FET的通道結構。如第9圖中所示，左側的第二半導體層306的子集可以共同用作GAA FET910的通道結構；中間的第二半導體層306的子集可以共同用作另一個GAA FET920的通道結構；而右側的第二半導體層306的子集可以共同用作另一個GAA FET930的通道結構。GAA FET910至GAA FET 930中的每一者可以具有由相應的主動閘極結構（例如主動閘極結構900）環繞且耦合至一或多個源極/汲極結構（例如源極/汲極結構802）的通道結構。在一些實施方式中，在執行第1圖的操作116（例如第9圖）之後，可以完成所揭露的半導體元件300的邏輯部位的製造。藉由形成多個正面互連結構，這些GAA FET（例如GAA FET910到GAA FET930）可以可操作地彼此耦合（例如電耦合），這將在下文的操作118中論述。
根據各種實施方式，對應於第1圖的操作118，第10圖是沿Y方向切割的半導體元件300（參見第2圖）的剖面圖，其包括在各種製造階段中之一者中形成的多個正面互連結構1002、正面互連結構1004、正面互連結構1006、正面互連結構1008、正面互連結構1010和正面互連結構1012。
正面互連結構1002至正面互連結構1012可以在多個介電層，例如層間介電質（ILD）或金屬間介電質（intermetal dielectric, IMD）中形成。這樣的介電層有時被稱為金屬化層。半導體元件300可以包括設置在基材302之第一側（例如正面）上方的多個（例如10個）這種金屬化層。
嵌入那些正面互連結構1002至正面互連結構1012的ILD/IMD可能包括介電材料，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（USG）、任何其他合適的材料等，並且可以藉由任何合適的方法沉積，例如CVD、PECVD或FCVD。
正面互連結構1002至正面互連結構1012可以藉由以下製程中的至少一些來形成。作為代表性實施例，可以通過包括各種乾式蝕刻、濕式蝕刻和/或其他蝕刻方法（例如活性離子蝕刻）的蝕刻製程，在ILD/IMD中之一者中形成凹槽。凹槽的面可以是矩形，但凹槽的面不限於矩形。接著，用金屬材料填充凹槽，然後進行CMP製程以去除任何過剩的材料，以為ILD/IMD提供水平表面。如第10圖中所示，橫跨多個ILD/IMD形成的正面互連結構1002至正面互連結構1012可以藉由重複前述過程來形成。金屬材料可以包括鈷（Co），藉由合適的方法形成，例如PVD、CVD、電鍍、化學鍍等。除了鈷之外，也可以使用其他材料，例如銅（Cu）、金（Au）、鎢（W）、釕（Ru）、它們的組合、它們的多層、它們的合金等來形成正面互連結構1002至正面互連結構1012。
如上所述，形成正面互連結構1002至正面互連結構1012以電耦合半導體元件300的邏輯部位的電晶體（例如GAA FET910、GAA FET920、GAA FET930等）。儘管僅示出正面互連結構1002以連接GAA FET910至GAA FET930的相應主動閘極結構900，應當理解，至少一個正面互連結構可以連接至GAA FET910至930的源極/汲極結構中的任何一者，同時保持在本揭露的範圍內。
在形成正面互連結構（例如正面互連結構1002至正面互連結構1012）之後，可以翻轉工件（操作120）並進行進一步處理。舉例來說，在基材302的正面上形成最頂層的金屬化層之後，可以將載體基材附接至最頂層的金屬化層，然後翻轉部分完成的半導體元件300。接著，形成半導體元件300的多個背面互連結構（包括多個電源軌）和記憶體部位，將在下文論述。
根據各種實施方式，對應於操作122，第11圖為半導體元件300（參見第2圖）的剖面圖，其包括在各種製造階段中之一者的多個第一背面互連結構1102。第一背面互連結構1102各自形成為通孔，以從至少一個電源軌向源極/汲極結構802輸送電力（將在第12圖中論述）。術語「通孔」通常被稱為垂直互連結構，其延伸通過一或多個介電層，以電連接沿一或多個介電層的頂部和底部邊界設置的元件部件。
為了形成第一背面互連結構1102，執行以下製程中的至少一些。響應於翻轉工件，可以在基材302上執行拋光製程，例如化學機械拋光（CMP），直到暴露底部隔離層708。接著，介電層1110可以設置在半導體元件300的背面上方。介電層1110可以具有在Z方向上在大約5奈米到大約50奈米之間的範圍內之高度，包括端點（例如5奈米、10奈米、15奈米、20奈米、25奈米、30奈米、35奈米、40奈米和50奈米）或任何其他合適的高度。介電層1010可以包括介電材料，例如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（USG）、任何其他合適的材料等，並且可以藉由任何合適的方法沉積，例如CVD、PECVD、或FCVD。介電層1110具有比半導體元件中使用的典型氮化矽（SiN）蝕刻停止層更小的介電常數。
可以通過包括各種乾式蝕刻、濕式蝕刻和/或其他蝕刻方法（例如活性離子蝕刻）的蝕刻製程在介電層1110中形成凹槽。凹槽的面可以是矩形，但凹槽的面不限於矩形。在這樣的實施方式中，沿Y方向的凹槽寬度可以在大約5奈米和大約35奈米之間，包括端點（例如5奈米、10奈米、15奈米、20奈米、25奈米、30奈米和35奈米）。在這樣的實施方式中，沿X方向的凹槽長度可以在大約5奈米和大約105奈米之間，包括端點（例如5奈米、15奈米、25奈米、35奈米、45奈米、55奈米、65奈米、75奈米、85奈米、95奈米和105奈米）。在一些實施方式中，沿Z方向的凹槽高度可以在大約20奈米和大約50奈米之間，包括端點（例如20奈米、30奈米、40奈米和50奈米）。
凹槽的面可以形成為三角形、梯形、圓形、矩形或它們的其他組合的形狀。蝕刻製程可以包括實施含氧氣體（oxygen-containing gas）、含氟氣體（fluorine-containing gas）如四氟化碳（CF 4）、三氟化氮（NF 3）、六氟化硫（SF 6）、二氟甲烷（CH 2F 2）、三氟甲烷（CHF 3）和/或氟甲烷（CH 3F）、全氟丁二烯（C 4F 6）、全氟環丁烷（C 4F 8）、含氯氣體（chlorine-containing gas）如氯氣（Cl 2）和/或三氯化硼（BCl 3）、含溴氣體（bromine-containing gas）例如溴化氫（HBr）、其他合適的氣體和/或電漿或其組合。
第一背面互連結構1102可以藉由用金屬材料填充介電層1110中的凹槽來形成，然後進行CMP製程，以去除任何過剩的材料且提供第一背面互連結構1102水平表面。金屬材料可以包括鈷（cobalt, Co），藉由合適的方法形成，例如PVD、CVD、電鍍、化學鍍等。除了鈷之外，也可以使用其他材料，例如銅（Cu）、金（gold, Au）、鎢（tungsten, W）、釕（Ru）、它們的組合、它們的多層、它們的合金等來形成第一背面互連結構1102。
根據各種實施方式，對應於操作124，第12圖是半導體元件300（參見第2圖）的剖面圖，其包括在各種製造階段中之一者的多個第二背面互連結構1202、第二背面互連結構1204和第二背面互連結構1206。第二背面互連結構1204至第二背面互連結構1206可以以與第一背面互連結構1102相同的方式形成，因此，將不再重複相關的論述（例如第二背面互連結構1202至第二背面互連結構1206的材料及其形成方法）。
在一些實施方式中，第一背面互連結構1102可能直接連接到GAA FET910至GAA FET930的源極/汲極結構（如上所述），而一些第二背面互連結構可能被配置為電源軌，每個電源軌都配置以將供應電壓傳送至半導體元件300的邏輯部位或記憶體部位。舉例來說，在第12圖（和後續圖式）中，第二背面互連結構1202可以用作第一電源軌，該第一電源軌配置以通過第一背面互連結構1102將第一供應電壓傳送至半導體元件300的邏輯部位（例如GAA FET910至GAA FET930），而第二背面互連結構1204可以用作第二電源軌，該第二電源軌配置以將第二供應電壓傳送至半導體元件300的記憶體部位。在一些實施方式中，配置以操作記憶體部位的第二供應電壓可能實質上高於配置以操作邏輯部位的第一供應電壓。
根據本揭露的各種實施方式，第一電源軌1202比第二電源軌1204垂直設置得更靠近GAA FET910至GAA FET930（邏輯部位）。由於第一電源軌1202形成在邏輯部位的正下方（當工件被翻轉回來時），所以半導體元件300的正面上留出了更多的空間，這可以有利地放鬆邏輯部位和相應的正面互連結構所遵循的各種設計規則。因此，半導體元件300的邏輯部位（例如電晶體）可以繼續按比例縮小而不違背設計規則。此外，半導體元件300的記憶體部位可以形成在第二電源軌1204的正上方（當工件保持翻轉時），這將在下文論述。由於第二電源軌1204配置以傳送第二供應電壓且形成在記憶體部位的正下方，沿第二供應電壓的傳播路徑可以存在較小的電壓降。因此，可以有效地操作半導體元件300的記憶體部位。
根據各種實施方式，對應於第1圖的操作126，第13A圖、第14A圖和第15A圖各自為用於形成半導體元件300的記憶體部位的實施方法的流程圖。舉例來說，第13A圖的方法1300呈現了在半導體元件300的背面上形成記憶體部位1350的多個操作，如第13B圖中所示；第14A圖的方法1400呈現了在半導體元件300的背面上形成記憶體部位1450的多個操作，如第14B圖中所示；而第15A圖的方法1500呈現了在半導體元件300的背面上形成記憶體部位1550的多個操作，如第15B圖中所示。
記憶體部位1350至1550中的每一者可以包括形成在背面上的任意數量的記憶體單元。記憶體單元可以形成為陣列。陣列可以以二維或三維的方式排列。此外，根據各種實施方式，每個記憶體部位的記憶體單元由第二電源軌1204傳送的第二供應電壓供電。形成在半導體元件300的背面上的記憶體部位的記憶體單元可以選自由以下記憶體單元組成的群組：反及閘快閃記憶體單元（NAND flash memory cell）、反或閘快閃記憶體單元（NOR flash memory cell）、靜態隨機存取記憶體（static random access memory, SRAM）單元、動態隨機存取記憶體（dynamic random access memory, DRAM）單元、磁阻隨機存取記憶體（magnetoresistive random access memory, MRAM）單元、相變記憶體（phase change memory, PCM）單元、電阻式隨機存取記憶體（resistive random access memory, ReRAM）單元、3D XPoint記憶體單元（3D XPoint memory cell）、鐵電隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元以及已經、正在或將要開發的其他類型的記憶體單元。
在第13B圖的說明性實施方式中，記憶體部位1350可能包括一個記憶體單元，其實施為串聯耦合的一個電晶體（T）和一個電容器（C），例如ReRAM單元、DRAM單元、FeRAM單元、MRAM單元；在第14B圖的說明性實施方式中，記憶體部位1450可能包括一個記憶體單元，其實施為串聯耦合的兩個電晶體（T），例如ReRAM單元、DRAM單元；而在第15B圖的說明性實施方式中，記憶體部位1550可能包括相互堆疊於彼此之上的多個單元，每個單元被實施為串聯耦合的兩個電晶體，例如ReRAM單元、DRAM單元。
電晶體T的實施例包括但不限於金氧半場效電晶體（metal oxide semiconductor field effect transistor, MOSFET）、互補型金屬氧化物半導體（complementary metal oxide semiconductors, CMOS）電晶體、P通道金屬氧化物半導體（P-channel metal-oxide semiconductor, PMOS）、N通道金屬氧化物半導體（N-channel metal-oxide semiconductor, NMOS）、雙極接面電晶體（bipolar junction transistor, BJT）、高電壓電晶體（high voltage transistor）、高頻電晶體（high frequency transistor）、P通道場效應電晶體（P-channel field effect transistor, PFET）和/或N通道場效應電晶體（N-channel field effect transistor, NFET）、FinFET、具有抬升式源極/汲極（raised source/drain）的平面MOS電晶體（planar MOS transistor）、奈米片FET、奈米線FET等。在一些實施方式中，電晶體T可能在相對低的溫度下（例如在大約400℃下）形成。舉例來說，電晶體T可以具有由選自以下群組的半導體材料形成之通道，此群組由以下材料組成：氧化銦鎵鋅（indium gallium zinc oxide, IGZO）、氧化銦錫（indium tin oxide, ITO）、氧化銦鋅（indium zinc oxide, IZO）、氧化鋅（zinc oxide, ZnO）、氧化銦鎢（indium tungsten oxide, IWO）、多晶矽（poly silicon）、非晶矽（amorphous silicon）及其組合。一些上面列出的材料（例如IGZO、ITO、IZO、ZnO、IWO）有時被稱為金屬氧化物半導體材料。
電容器C的一個實施例包括但不限於金屬-絕緣體-金屬（metal-insulator-metal, MIM）電容器。其他電容器配置（例如MOS電容器）在各種實施方式的範圍內。MIM電容器包括下電極、上電極以及夾在下電極和上電極之間的絕緣材料。絕緣材料的示例材料包括但不限於二氧化矽（silicon dioxide）、氧化鋯（ZrO）、二氧化鈦（TiO 2）、氧化鉿（HfO x）、高k係數介電質等。高k係數介電質的實施例包括但不限於二氧化鋯（zirconium dioxide）、二氧化鉿（hafnium dioxide）、鋯矽酸鹽（zirconium silicate）、鉿矽酸鹽（hafnium silicate）等。在至少一個實施方式中，電容器C的絕緣材料與包括在諸如電晶體T的電晶體中的閘極介電質相同或相似。
首先結合第13B圖參考第13A圖，根據各種實施方式，方法1300開始於在半導體元件300的背面上（例如在第二電源軌1204上方）形成電晶體1352的操作1302。如第13B圖中所示，電晶體1352包括閘極結構1354、高k係數介電層1356、通道（例如形成為薄膜）1358和源極/汲極結構（例如由金屬材料形成）1360。電晶體1352可能藉由依次沉積和圖案化前述特徵的相應材料來形成。電晶體1352有時被稱為背閘電晶體。
接著（仍然結合第13B圖參考第13A圖），方法1300進行到在電晶體1352上方形成多個互連結構1362的操作1304。可以以與上述正面/背面互連結構相同之方式形成互連結構1362，因此，將不再重複相關的論述（例如互連結構1362的材料及其形成方法）。
接著（仍然結合第13B圖參考第13A圖），方法1300進行到在互連結構1362上方形成電容器1364的操作1306。如第13B圖中所示，電容器1364被實施為MIM結構，包括底部電極1366、頂部電極1368以及插入頂部電極1368和底部電極1366之間的絕緣材料1370。在一些實施方式中，電容器1364與上述正面/背面互連結構兼容地形成，因此，將不再重複相關的論述。在形成電容器1364之後，可以形成或以其他方式界定記憶體單元。具體而言，電晶體1352的源極/汲極結構1360中之一者耦合至電容器1364的底部電極1366，使電晶體1352和電容器1364彼此串聯耦合。在一些實施方式中，電容器1364用作該記憶體單元的儲存單元，而電晶體1352用作允許訪問（例如進行程式設計、讀取、清除）該記憶體單元的開關。
接著（仍然結合第13B圖參考第13A圖），方法1300進行到將第二電源軌1204耦合至由電晶體1352和電容器1364構成的記憶體單元的操作1308。舉例來說，在形成電容器1364之後，可以形成一或多個互連結構（例如互連結構1372），以將第二電源軌1204電耦合至電容器1364的頂部電極1368。如此一來，響應於電晶體1352的接通，第二電源軌1204可以將第二供應電壓施加到電容器1364，從而對電容器1364進行程式設計。
現在結合第14B圖參考第14A圖，根據各種實施方式，方法1400開始於在半導體元件300的背面上（例如在第二電源軌1204上方）形成多個第一互連結構1452的操作1402。第一互連結構1452可以以與上述正面/背面互連結構相同的方式形成，因此，將不再重複相關的論述（例如第一互連結構1452的材料及其形成方法）。在一些實施方式中，第一互連結構1452中的至少一者配置以將第二電源軌1204電耦合至形成在第一互連結構1452上方的串聯耦合的電晶體中之一者的閘極結構（將在下文論述）。
接著（仍然結合第14B圖參考第14A圖），根據各種實施方式，方法1400繼續到在第一互連結構1452上方形成一對電晶體1454和1456的操作1404。如第14B圖中所示，電晶體1454和電晶體1456中的每一者形成為背閘電晶體，就像第13B圖的電晶體1352一樣，因此，以下將簡要地重複相關描述。
在一些實施方式中，電晶體1454和電晶體1456彼此串聯耦合。不同於第13B圖的電晶體1352，電晶體1454和電晶體1456可以共享共同的通道1458，伴隨著相應的閘極結構1460和閘極結構1462耦合至相應的不同互連結構。舉例來說，閘極結構1462耦合至第一互連結構1452中之一者，而閘極結構1460耦合至另一互連結構（未示出）。此外，電晶體1454具有其源極/汲極結構1464和1466；並且電晶體1456具有其源極/汲極結構1468和1470，其中電晶體中之一者的源極/汲極結構中之一者（例如源極/汲極結構1464）耦合至第二互連結構，這將在下文描述。隨著第二電源軌1204通過第一互連結構1452耦合至電晶體1456的閘極結構1462，第二電源軌1204可以將第二供應電壓施加到電晶體1456，從而對電晶體1456進行程式設計。
接著（仍然結合第14B圖參考第14A圖），根據各種實施方式，方法1400繼續到在電晶體1454和電晶體1456上方形成多個第二互連結構1472的操作1406。第二互連結構1472可以以與上述正面/背面互連結構相同的方式形成，因此，將不再重複相關的論述（例如第二互連結構1472的材料及其形成方法）。在一些實施方式中，第二互連結構1472中的至少一者配置以電耦合至電晶體中之一者（例如電晶體1464）的源極/汲極結構中之一者。
接著結合第15B圖參考第15A圖，根據各種實施方式，方法1500包括操作1502、操作1504和操作1506，它們分別實質上類似於操作1402、操作1404和操作1406，因此，將不再重複相關的論述。然而，方法1500可能根據需要進一步包括重複操作1502至操作1506。如此一來，可能在第二電源軌1204上方形成多層，其中每一者與第14B圖中所示的結構實質上相似。舉例來說，藉由重複三次操作1502至操作1506，記憶體部位1550包括形成在第二電源軌1204上方的三層。每一層包括一個第一互連結構1552、兩個電晶體1554和1556（其中一者的閘極結構耦合至第一互連結構）以及一個第二互連結構1558（耦合至電晶體1554和電晶體1556中之一者的源極/汲極結構）。
在本揭露的一個方面中，揭露了一種半導體元件。該半導體元件包括形成在基材之第一側上的第一電晶體。該半導體元件包括垂直地設置在第一電晶體上方的第一電源軌結構、垂直地設置在第一電源軌結構上方的第二電源軌結構以及垂直地設置在第二電源軌結構上方的記憶體部位，其中第一電源軌結構、第二電源軌結構以及記憶體部位皆設置在與第一側相對的基材之第二側上。
在本揭露的另一個方面中，揭露了一種半導體元件。該半導體元件包括設置在基材之第一側上的複數個奈米結構，該些奈米結構中的每一者彼此垂直地間隔開。該半導體元件進一步包括環繞在奈米結構中的每一者周圍的第一閘極結構以及設置在基材之第二側上的第一電源軌結構，其中第二側與第一側相對。該半導體元件進一步包括也設置在第二側上並且垂直地設置在第一電源軌結構上方的第二電源軌結構以及包括金屬氧化物半導體材料的第一薄膜，其中第一薄膜也設置在第二側上且垂直地設置在第二電源軌結構上方。
在本揭露的另一個方面中，揭露了一種製造半導體元件之方法。該方法包括在基材之第一側上形成第一電晶體，其中第一電晶體之奈米結構中之至少一者被閘極結構環繞。該方法進一步包括翻轉基材，在基材之第二相對側上形成第一電源軌結構，其中第一電源軌結構可操作地耦合至第一電晶體，在第一電源軌結構上方形成第二電源軌結構以及在第二電源軌結構上方形成第二電晶體，其中第二電晶體具有形成為金屬氧化物薄膜的通道且可操作地耦合至第二電源軌結構。
前述概述了幾個實施方式或實施例的特徵，以便本領域具有知識者可能更好地理解本揭露的各方面。本領域具有知識者應當理解，他們可以容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現與本揭露介紹的實施方式或實施例相同的目的和/或實現相同的優點。本領域具有知識者還應該認識到，這樣的均等構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在這裡進行各種改變、替換以及變更。
100,1300,1400,1500:方法 102,104,106,108,110,112,114,116,118,120,122,124,126,1302,1304,1306,1308,1402,1404,1406,1502,1504,1506:操作 200,910,920,930:閘極全環繞場效電晶體 202,302:基材 204:半導體層 206,504:隔離結構 208:閘極結構 210,802,1360,1464,1466,1468,1470:源極/汲極結構 212,806:層間介電質 300:半導體元件 304,304a,304b:第一半導體層 306:第二半導體層 400,400A,400B,400C:鰭片結構 402:圖案化遮罩 410:溝槽 505:隔離結構之頂表面 600:虛設閘極結構 602:蝕刻停止層 604:遮罩 702:閘極間隔件 704:內間隔件 706:源極/汲極凹槽 708:底部隔離層 900:主動閘極結構 1002,1004,1006,1008,1010,1012:正面互連結構 1102:第一背面互連結構 1110:介電層 1202,1204,1206:第二背面互連結構 1350,1450,1550:記憶體部位 1352,1454,1456,1554,1556:電晶體 1354,1460,1462:閘極結構 1356:高k係數介電層 1358,1458:通道 1362,1372:互連結構 1364:電容器 1366:底部電極 1368:頂部電極 1370:絕緣材料 1452,1552:第一互連結構 1472,1558:第二互連結構
當結合圖式閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製。事實上，為了論述清楚起見，可任意地增大或減少各種特徵之尺寸。 第1圖為根據一些實施方式的用於製造半導體元件的實施方法的流程圖。 第2圖繪示了根據一些實施方式的閘極全環繞場效電晶體元件的透視圖。 第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖和第12圖繪示了根據一些實施方式的在各種製造階段期間由第1圖的方法製成的示例半導體元件的剖面圖。 第13A圖、第14A圖和第15A圖各自繪示了根據一些實施方式的用於製造第3圖至第12圖的示例半導體元件的記憶體部位的實施方法的流程圖。 第13B圖、第14B圖和第15B圖分別繪示了根據一些實施方式的由第13A圖、第14A圖和第15A圖的方法製成的示例半導體元件的記憶體部位。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
300:半導體元件
910,920,930:閘極全環繞場效電晶體
1102:第一背面互連結構
1202,1204:第二背面互連結構
1350:記憶體部位
1352:電晶體
1354:閘極結構
1356:高k係數介電層
1358:通道
1360:源極/汲極結構
1362,1372:互連結構
1364:電容器
1366:底部電極
1368:頂部電極
1370:絕緣材料

Claims (20)

  1. 一種記憶體元件，包括： 一第一電晶體，形成於一基材之一第一側上； 一第一電源軌結構，垂直地設置於該第一電晶體上方； 一第二電源軌結構，垂直地設置於該第一電源軌結構上方；以及 一記憶體部位，垂直地設置於該第二電源軌結構上方； 其中該第一電源軌結構、該第二電源軌結構以及該記憶體部位皆設置於與該第一側相對的該基材之一第二側上。
  2. 如請求項1所述之記憶體元件，其中該第一電源軌結構配置以為該第一電晶體提供一第一供應電壓，並且該第二電源軌結構配置以為該記憶體部位提供一第二供應電壓。
  3. 如請求項2所述之記憶體元件，其中該第二供應電壓之一位準實質上高於該第一供應電壓之一位準。
  4. 如請求項1所述之記憶體元件，其中該第一電晶體包含： 複數個奈米結構；以及 一源極/汲極結構，橫向地耦合至該些奈米結構中之每一者的一端。
  5. 如請求項4所述之記憶體元件，其中該第一電晶體進一步包含環繞在該些奈米結構中之每一者周圍的一閘極結構。
  6. 如請求項4所述之記憶體元件，進一步包含插入在該源極/汲極結構與該第一電源軌結構之間的一第一通孔結構。
  7. 如請求項1所述之記憶體元件，其中該記憶體部位包含複數個記憶體單元，該些記憶體單元中之每一者包含一電阻式隨機存取記憶體單元、一動態隨機存取記憶體單元、一鐵電式隨機存取記憶體單元或一磁阻式隨機存取記憶體單元。
  8. 如請求項1所述之記憶體元件，其中該記憶體部位包含複數個記憶體單元，該些記憶體單元中之每一者包含串聯耦合的一第二電晶體與一電容器。
  9. 如請求項8所述之記憶體元件，其中該第二電晶體具有由一金屬氧化物半導體材料形成之一通道。
  10. 如請求項1所述之記憶體元件，其中該記憶體部位包含複數個記憶體單元，該些記憶體單元中之每一者包含串聯耦合的一第三電晶體與一第四電晶體。
  11. 如請求項10所述之記憶體元件，其中該第三電晶體與該第四電晶體各自具有由一金屬氧化物半導體材料形成之一通道。
  12. 一種半導體元件，包含： 複數個奈米結構，設置於一基材之一第一側上，該些奈米結構中之每一者彼此垂直地間隔開； 一第一閘極結構，環繞在該些奈米結構中之每一者周圍； 一第一電源軌結構，設置於該基材之一第二側上，該第二側與該第一側相對； 一第二電源軌結構，也設置於該第二側上，並且垂直地設置於該第一電源軌結構上方；以及 一第一薄膜，包含一金屬氧化物半導體材料其中該第一薄膜也設置於該第二側上且垂直地設置於該第二電源軌結構上方。
  13. 如請求項12所述之半導體元件，其中該第一電源軌結構配置以提供一第一供應電壓，以傳導流過該些奈米結構之電流，並且該第二電源軌結構配置以提供一第二供應電壓，以傳導流過該第一薄膜之電流。
  14. 如請求項13所述之半導體元件，其中該第二供應電壓之一位準實質上高於該第一供應電壓之一位準。
  15. 如請求項12所述之半導體元件，進一步包含設置於該第二側上之一第二閘極結構，其中該第一薄膜覆蓋該第二閘極結構，伴隨著一閘極介電層插入其間。
  16. 如請求項12所述之半導體元件，進一步包含一金屬-絕緣體-金屬結構，設置於該第二側上，其中該金屬-絕緣體-金屬結構電耦合至該第一薄膜。
  17. 如請求項12所述之半導體元件，進一步包含一第二薄膜，該第二薄膜包含該金屬氧化物半導體材料，其中該第二薄膜橫向地設置於該第一薄膜旁邊。
  18. 如請求項12所述之半導體元件，進一步包含一第三薄膜，該第三薄膜包含該金屬氧化物半導體材料，其中該第三薄膜垂直地設置於該第一薄膜上方。
  19. 一種製造記憶體元件之方法，包含： 形成一第一電晶體於一基材之一第一側上，其中該第一電晶體之複數個奈米結構之至少一者被一閘極結構環繞； 翻轉該基材； 形成一第一電源軌結構於該基材之一第二相對側上，其中該第一電源軌結構可操作地耦合至該第一電晶體； 形成一第二電源軌結構於該第一電源軌結構上方；以及 形成一第二電晶體於該第二電源軌結構上方，其中該第二電晶體具有形成為一金屬氧化物薄膜之一通道且可操作地耦合至該第二電源軌結構。
  20. 如請求項19所述之方法，其中在翻轉該基材之前，進一步包含形成複數個互連結構於該第一側上之該第一電晶體上方，其中該些互連結構中之至少一者可操作地耦合至該第一電晶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US10108771B2 (en) * 2016-04-27 2018-10-23 Globalfoundries Inc. Method, apparatus and system for forming recolorable standard cells with triple patterned metal layer structures
US10510592B2 (en) * 2016-07-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit (IC) structure for high performance and functional density
CN110024133A (zh) * 2016-12-24 2019-07-16 英特尔公司 垂直晶体管器件和技术
US10304832B1 (en) * 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US11133254B2 (en) * 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid power rail structure
US11437283B2 (en) * 2019-03-15 2022-09-06 Intel Corporation Backside contacts for semiconductor devices
TWI686031B (zh) * 2019-08-12 2020-02-21 創意電子股份有限公司 靜電放電防護裝置與方法
US11476248B2 (en) * 2019-12-26 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and fabrication thereof
US11289602B2 (en) * 2020-01-03 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FeFET of 3D structure for capacitance matching
US11201106B2 (en) * 2020-01-24 2021-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with conductors embedded in a substrate
US11489009B2 (en) * 2020-03-18 2022-11-01 International Business Machines Corporation Integrating embedded memory on CMOS logic using thin film transistors
US11450665B2 (en) * 2020-03-30 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with self-aligned backside power rail
US11355410B2 (en) * 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
US11450559B2 (en) * 2020-04-29 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure with backside dielectric layer having air gap
KR20210133444A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 중앙의 파워 레일들을 갖는 스탠다드 셀 및 스탠다드 셀 블록
US11450600B2 (en) * 2020-05-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices including decoupling capacitors
US11670692B2 (en) * 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11996409B2 (en) * 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
US11532714B2 (en) * 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11557510B2 (en) * 2020-07-30 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including backside power rails
KR20220019178A (ko) * 2020-08-07 2022-02-16 삼성전자주식회사 반도체 소자
US20220123023A1 (en) * 2020-10-20 2022-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure for reducing stray capacitance and method of forming the same
US11803683B2 (en) * 2021-01-28 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of and system for manufacturing semiconductor device
US11871581B2 (en) * 2021-03-25 2024-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric memory cell
US20220415904A1 (en) * 2021-06-23 2022-12-29 Intel Corporation Back-side reveal for power delivery to backend memory
US20230065446A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated logic and passive device structure

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